CN100578598C

CN100578598C - 图像显示系统

Info

Publication number: CN100578598C
Application number: CN200610111633A
Authority: CN
Inventors: 陈志昌; 邱昌明
Original assignee: Toppoly Optoelectronics Corp
Current assignee: TPO Displays Corp
Priority date: 2006-02-09
Filing date: 2006-08-18
Publication date: 2010-01-06
Anticipated expiration: 2026-08-18
Also published as: US20070182686A1; US7804475B2; JP2007213062A; JP4789010B2; CN101017648A

Abstract

一种图像显示系统，包括信号驱动电路，具有多个串联连接的PMOS移位寄存器，仅由第一时钟与第二时钟所控制，其中上述PMOS移位寄存器是于接收启始时钟后，依序输出对应的驱动时钟。

Description

图像显示系统

技术领域

本发明有关于显示装置，特别有关一种应用于显示装置中的信号驱动电路。

背景技术

液晶显示器(LCD)由于具有高分辨率、高彩、低耗电、低电压需求以及轻薄，因而成为目前最先进的一种显示器技术。液晶显示器应用于移动式信息显示器相当多年，例如个人数字助理(PDA)、可携式计算机与移动电话...等等。

近年来，CMOS型移位寄存器电路是广泛地应用在低温多晶硅制程的液晶显示器中。然而，CMOS型移位寄存器电路一般来说于制造过程中需要至少8道光罩，因此成本将会增加。为了减少成本，液晶显示器制造商改用所需光罩数较少的PMOS型移位寄存器。

图1所示为一传统具有PMOS型移位寄存器的信号驱动电路。如图所示，显示面板中的信号驱动电路需要由外部特殊应用集成电路(ASIC)所提供的4个时钟CLK1～CLK4来控制。一般而言，由于控制时钟越多，用以提供时钟给PMOS移位寄存器的特殊应用集成电路亦会更加昂贵。

发明内容

提供一种驱动系统，适用于显示装置，并且包括信号驱动电路。信号驱动电路具有多个串联连接的PMOS移位寄存器，仅由第一时钟与第二时钟所控制，其中上述PMOS移位寄存器是于接收启始时钟后，依序输出对应的驱动时钟，其中上述PMOS移位寄存器的第N者所输出的驱动时钟是输出至上述PMOS移位寄存器的第N+1者，并作为上述PMOS移位寄存器的第N+1者的启始时钟，上述PMOS移位寄存器的第N者根据上述第一时钟和来自上述PMOS移位寄存器的第N-1者所输出的驱动时钟产生对应的驱动时钟，上述PMOS移位寄存器的第N+1者根据上述第二时钟和来自上述PMOS移位寄存器的第N者所输出的驱动时钟产生对应的驱动时钟。

本发明亦提供一种驱动系统，包括具有信号驱动电路的显示装置，以及显示元件耦接至信号驱动电路，其中上述显示元件是由上述信号驱动电路所驱动。其中信号驱动电路，包括多个串联连接的PMOS移位寄存器，仅由第一时钟与第二时钟所控制，其中上述PMOS移位寄存器是于接收启始时钟后，依序输出对应的驱动时钟，其中上述PMOS移位寄存器的第N者所输出的驱动时钟是输出至上述PMOS移位寄存器的第N+1者，并作为上述PMOS移位寄存器的第N+1者的启始时钟，上述PMOS移位寄存器的第N者根据上述第一时钟和来自上述PMOS移位寄存器的第N-1者所输出的驱动时钟产生对应的驱动时钟，上述PMOS移位寄存器的第N+1者根据上述第二时钟和来自上述PMOS移位寄存器的第N者所输出的驱动时钟产生对应的驱动时钟。

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下。

附图说明

图1所示为一传统具有PMOS型移位寄存器的信号驱动电路。

图2为表示信号驱动电路的一实施例。

图3为图2中信号驱动电路的一时序控制图。

图4为控制单元的一实施例。

图5为缓冲单元的一实施例。

图6所示为信号驱动电路应用一显示装置的一实施例。

图7为电子装置的一实施例。

[主要元件标号说明]

CLK1～CLK4：时钟； STP：启始时钟；

C1～C3：控制端； out1～outn：驱动时钟；

200：信号驱动电路； 201：控制器；

CU1～CU4、CUn：控制单元； INa、INb：端点；

BU1～BU4、BUn：缓冲单元； N1、N2：节点；

EC1～EC4：静电防护电路； IN：输入端；

OUT：输出端； M1～M20：晶体管；

VDD：电源电压； GND：接地电压；

400：显示装置； 410：显示元件；

420：时序控制器； 500：电子装置；

520：直流/直流转换器； 510：外壳；

SR1～SRN、20_1～20_4：移位寄存器；

V11、V12、V21、V22、V31、V32、V41、V42、Vn1、V2n：电压。

具体实施方式

本发明是提供具有信号驱动电路的显示系统。图2是表示信号驱动电路的一实施例。如图所示，信号驱动电路200包括串联连接的4个移位寄存器20_1～20_4，虽然本实施例中仅含有4个移位寄存器，然非用以限定本发明，本发明亦适用于其它数目的移位寄存器。每个移位寄存器皆包括第一控制端C1、第二控制端C2、第三控制端C3、输入端IN以及输出端OUT。移位寄存器20_1～20_4是由第一时钟CLK1与第二时钟CLK2所控制，用以根据启始时钟STP，依序输出对应的驱动时钟。要注意的是，第一时钟CLK1与第二时钟CLK2并不为反相信号，但两者之间具有相位差。

于此实施例中，信号驱动电路200是集成至一显示面板中。控制器210用以提供第一、第二时钟CLK1、CLK2以及启始时钟STP。举例而言，控制器210可为图6的电子装置中时序控制器420的一部分，或者是说第一、第二时钟CLK1、CLK2和启始时钟STP是由图6的电子装置中时序控制器420所提供。一般而言，控制器210可为特殊应用集成电路(ASIC)。

于移位寄存器20_1中，第一控制端C1是耦接第一时钟CLK1，第二控制端C2是耦接至第二时钟CLK2，第三控制端C3是耦接至第一时钟CLK1，输入端IN是耦接至启始时钟STP，且输出端OUT用以输出对应的驱动时钟out1。

于移位寄存器20_2中，第一控制端C1是耦接第二时钟CLK2，第二控制端C2是耦接至第一时钟CLK1，第三控制端C3是耦接至第二时钟CLK2，输入端IN是耦接至移位寄存器20_1的输出端，且输出端OUT用以输出对应的驱动时钟out2。

于移位寄存器20_3中，第一控制端C1是耦接第一时钟CLK1，第二控制端C2是耦接至第二时钟CLK2，第三控制端C3是耦接至第一时钟CLK1，输入端IN是耦接至移位寄存器20_2的输出端，且输出端OUT用以输出对应的驱动时钟out3。于移位寄存器20_4中，第一控制端C1是耦接第二时钟CLK2，第二控制端C2是耦接至第一时钟CLK1，第三控制端C3是耦接至第二时钟CLK2，输入端IN是耦接至移位寄存器20_3的输出端，且输出端OUT用以输出对应的驱动时钟out4。

图3为图2中信号驱动电路的时序控制图。移位寄存器20_1于接收启始时钟STP后，产生对应的驱动时钟out1至移位寄存器20_2的输入端。举例而言，当时间t0接收到启始时钟STP后，移位寄存器20_1会在时间t2第一时钟CLK1为低电平(goes low)时，输出对应的驱动时钟out1。

移位寄存器20_2根据第二时钟CLK2与来自移位寄存器20_1的驱动时钟out1，产生对应的驱动时钟out2至移位寄存器20_3的输入端。举例而言，当接收来自移位寄存器20_1的驱动时钟out1后，移位寄存器20_2会在时间t4第二时钟CLK2为低电平(goes low)时，输出对应的驱动时钟out2。

同样地，移位寄存器20_3、20_4会根据来自前一级移位寄存器的驱动时钟与对应的第一时钟CLK1或第二时钟CLK2，产生对应的驱动时钟out3～out4。换言之，移位寄存器20_1～20_4仅由第一、第二时钟CLK1与CLK2所控制，用以于接收到启始时钟STP后，依序输出对应的驱动时钟out1～out4，用以驱动像素阵列(未图标)的扫描信号线。

于此实施例中移位寄存器20_1～20_4皆具有相同的结构，且皆仅由PMOS晶体管所构成。每个移位寄存器20_1～20_4皆包括控制单元CU1～CU4、缓冲单元BU1～BU4以及静电防护(electrostatic discharge protection)电路EC1～EC4。

控制单元CU1～CU4皆耦接至第一、第二时钟CLK1、CLK2，用以接收到对应的启始信号后，产生二控制信号Vn1及Vn2(如图3与图4中所示)。举例而言，控制单元CU1用以产生控制信号V11与V12，而控制单元CU2用以产生控制信号V21与V22，依此类推。缓冲单元BU1～BU4皆耦接第一时钟CLK1与第二时钟CLK2中的一者，用以输出所耦接的第一时钟CLK1或第二时钟CLK2作为对应的驱动时钟out1～out4。静电防护电路EC1～EC4分别耦接至缓冲单元BU1～BU4的输出端，用以提供静电放电保护。

图4为控制单元CUn(CU1～CU4)的一实施例。如图所示，控制单元是由12个PMOS晶体管所构成。

晶体管M1具有第一端作为输入端IN，控制端耦接至输入端IN以及第二端耦接至晶体管M2。晶体管M2具有控制端耦接至输入端IN，第一端耦接至晶体管M1的第二端，以及第二端耦接节点N1。晶体管M3具有第一端耦接至节点N1、控制端耦接节点N2，以及第二端耦接晶体管M4。晶体管M4具有第一端耦接晶体管M3的第二端、控制端耦接节点N2以及第二端耦接电源电压VDD。

晶体管M5具有第一端作为第二控制端C2、控制端耦接至第二控制端C2，以及第二端耦接至晶体管M6。晶体管M6具有第一端耦接晶体管M5的第二端、控制端耦接第二控制端C2以及第二端耦接至节点N2。晶体管M7具有第一端耦接节点N2、控制端耦接输入端IN以及第二端耦接晶体管M8。晶体管M8具有第一端耦接晶体管M7的第二端、控制端耦接输入端IN以及第二端耦接电源电压VDD。

晶体管M9具有第一端作为第一控制端、控制端耦接节点N1以及第二端耦接晶体管M10。晶体管M10具有第一端耦接晶体管M9的第二端、控制端耦接节点N1，以及第二端耦接晶体管M11。晶体管M11具有第一端耦接晶体管M10的第二端、控制端耦接节点N2，以及第二端耦接晶体管M12。晶体管M12具有第一端耦接晶体管M11的第二端、控制端耦接节点N2，以及第二端耦接电源电压VDD。

要注意的是，移位寄存器20_1与20_3的第一、第二控制端C1与C2分别耦接至第一、第二时钟CLK1与CLK2，而移位寄存器20_2与20_4的第一、第二控制端C1与C2分别耦接至第二时钟和第一时钟CLK2与CLK1。再者，移位寄存器20_1中节点N1与N2上的电压分别为V11与V12，移位寄存器20_2中节点N1与N2上的电压分别为V21与V22，移位寄存器20_3中节点N1与N2上的电压分别为V31与V32，依此类推。于本实施例中，移位寄存器20_1～20_4中节点N1与N2上的电压V1n与V2n是作为控制信号，输出至对应的缓冲单元BU1～BU4的端点INa与INb上。

图5为缓冲单元BUn(BU1～BU4)的一实施例。如图所示，控制单元是由8个PMOS晶体管所构成。

晶体管M13具有第一端耦接电源电压VDD、控制端耦接端点INa，以及第二端耦接至接地电压GND。晶体管M14具有第一端耦接至接地电压GND、控制端耦接端点INb，以及第二端耦接至第三控制端C3。晶体管M15具有第一端耦接第三控制端C3、控制端耦接端点INb，以及第二端耦接至接地电压GND。晶体管M16具有第一端耦接至接地电压GND、控制端耦接端点INa，以及第二端耦接电源电压VDD。

晶体管M17具有第一端耦接电源电压VDD、控制端耦接端点INa，以及第二端作为输出端。晶体管M18具有第一端耦接晶体管M17的第二端(输出端)，以及第二端耦接第三控制端C3。晶体管M19具有第一端耦接第三控制端C3、控制端耦接端点INb，以及第二端耦接至接地电压GND。晶体管M20具有第一端耦接至接地电压GND、控制端耦接端点INa，以及第二端耦接电源电压VDD。

要注意的是，移位寄存器20_1与20_3的第三控制端C3是耦接至第一时钟CLK1，而移位寄存器20_2与20_4的第三控制端C3是耦接至第二时钟CLK2。

图4中的控制单元CUn与图5中的缓冲单元Bun的操作是参考图3中的时序图说明如下：

在时间t0时

于移位寄存器20_1中，由于启始时钟STP变为低电平(goes low)，晶体管M1、M2、M7、M8、M9与M10会导通，而晶体管M3、M4、M11与M12会截止。同时，由于第二时钟CLK2为高电平，晶体管M5与M6会截止。因此，移位寄存器20_1会被致能(enable)，并且节点N2上的电压V12会变为高电平，而节点N1上的电压V11会维持在低电平。

由于节点N1与N2上的电压V11与V12分别为低电平与高电平，晶体管M13、M16、M17与M20会截止，而晶体管M14、M15、M18与M19会导通。当晶体管M18导通时，耦接至第三控制端C3的第一时钟CLK1会当作驱动时钟out1，并且输出至移位寄存器20_2。由于此时第一时钟CLK1维持在高电平，因此驱动时钟out1亦会维持在高电平。要注意的是，提供第一、第二时钟CLK1与CLK2的控制器210具有高于信号驱动电路200中所有晶体管M1～M20的驱动能力(driving power)，所以即使晶体管M19导通，驱动时钟out1仍然会维持在高电平。

由于没有对应的低电平驱动时钟输入至移位寄存器20_2～20_4，因此移位寄存器20_2～20_4仍维持在被禁能(disabled)的状态。

在时间t1时：

于移位寄存器20_1中，由于启始时钟STP变为低电平(goes low)，晶体管M9与M10会维持导通，而晶体管M1～M8会截止。因此，节点N1上的电压V11与节点N2上的电压V12会分别维持在低电平与高电平，并且由于第一、第二时钟CLK1与CLK2皆维持在高电平，驱动时钟out1亦会维持在高电平。

在时间t2时：

于移位寄存器20_1中，由于第一时钟CLK1变为低电平，晶体管M1～M8与M11～M12皆会维持截止，而晶体管M9～M10维持在导通。因此，节点N1上的电压V11与节点N2上的电压V12会分别维持在低电平与高电平，但是由于第一时钟CLK1变为低电平，所以缓冲单元BU1所输出的驱动时钟out1亦会变为低电平。

同时，移位寄存器20_2会被致能(enable)，控制单元BU2中节点N2上的电压V22会变成高电平，而节点N1上的电压V21维持在低电位。由于控制单元CU2中节点N1与N2上的电压V21与V22分别为低电平与高电平，所以控制单元CU2中晶体管M13、M16、M17与M20会截止，而晶体管M14、M15、M18与M19会导通。因此，于缓冲单元BU2中，耦接至第三控制端C 3的第二时钟CLK2会作为驱动时钟out2，并且由于晶体管M18导通，而输出至移位寄存器20_3。由于第二时钟CLK2维持在高电平，所以驱动时钟out2亦维持在高电平。

由于没有对应的低电平驱动时钟输入至移位寄存器20_3～20_4，因此移位寄存器20_3～20_4仍维持在被禁能(disabled)的状态。

在时间t3时：

于移位寄存器20_1中，由于第一时钟CLK1变为高电平，所以晶体管M1～M8与M11～M12会维持截止，而晶体管M9～M10会维持导通。因此，节点N1与N2上的电压V11与V12会仍然分别维持在低电平与高电平，但由缓冲单元BU1所输出的驱动时钟out1会变为高电平。

同时，于移位寄存器20_2中，由于第一时钟CLK1变成高电平，且第二时钟CLK2维持在低电平，节点N1与N2上的电压V21与V22会分别维持在低电平与高电平，并且驱动时钟out2会维持在高电平。

在时间t4时：

于移位寄存器20_1中，由于第二时钟CLK2变为低电平，晶体管M5与M6会导通，节点N2上的电压V12会变为低电平，而使得晶体管M3～M4与M11～M12会导通。此外，由于启始时钟STP维持在高电平，晶体管M1～M2与M7～M8会维持截止。由于晶体管M3与M4导通，节点N1上的电压V11会变为高电平，使得晶体管M9～M10维持截止。由于节点N1与N2上的电压V11与V12分别维持在高电平与低电平，晶体管M14～M15与M18～M19会截止，使得第一时钟不再作为驱动时钟out1。换言之，移位寄存器20_1会被第二时钟CLK2(低电平)所禁能(disabled)。

同时，于移位寄存器20_2中，晶体管M1～M8与M11～M12会维持截止，而晶体管M9～M10会维持导通。因此，于缓冲单元BU2中，节点N1与N2上的电压V21与V22会分别维持在低电平与高电平，但由于第二时钟CLK2变成低电平，所以缓冲单元BU2所输出的驱动时钟out2亦会变成低电平。

同时，由于来自移位寄存器20_2的驱动时冲out2变为低电平，移位寄存器20_3会被致能(enable)。移位寄存器20_3中节点N2上的电压V32会变成高电平，而节点N1上的电压V31维持在低电位。由于控制单元CU3中节点N1与N2上的电压V31与V32分别为低电平与高电平，所以晶体管M13、M16、M17与M20会截止，而晶体管M14、M15、M18与M19会导通。因此，缓冲单元BU3中耦接至第三控制端C3的第一时钟CLK1会作为驱动时钟out3，并且由于晶体管M18导通，而输出至移位寄存器20_4。由于第一时钟CLK1维持在高电平，所以驱动时钟out3亦维持在高电平。

由于没有对应的低电平驱动时钟输入至移位寄存器20_4，因此移位寄存器20_4仍维持在被禁能(disabled)的状态。

在时间t5时：

于移位寄存器20_2中，由于第二时钟CLK2变为高电平，晶体管M1～M8与M11～M12会维持截止，而晶体管M9～M10会维持导通。于节点N1与N2上的电压V21与V22会仍然维持在低电平与高电平，但缓冲单元BU2所输出的驱动时钟out2会变为高电平。

同时，于移位寄存器20_3中，节点N1与N2上的电压V31与V32会分别维持在低电平与高电平，并且由于第二时钟CLK2变为高电平而第一时钟CLK1维持在高电平，所以缓冲单元BU3所输出的驱动时钟out3仍然维持在高电平。

在时间t6时：

于移位寄存器20_2中，由于第一时钟CLK1变为低电平，所以晶体管M5～M6会导通，节点N2上的电压V22会变成低电平，使得晶体管M3～M4与M11～M12会导通。此外，由于来自移位寄存器20_1的驱动时钟out1维持在高电平，所以晶体管M1～M2与M7与M8会维持截止。

当晶体管M3～M4导通时，节点N1的电压V21会变为高电平，使得晶体管M9～M10会维持在截止。由于节点N1与N2上的电压V21与V22分别维持在高电平与低电平，所以晶体管M14～M15与M18与M19会截止，使得第二时钟CLK2不再作为驱动时钟out2。换言之，移位寄存器20_2被第一时钟CLK1所禁能。

同时，于移位寄存器20_3中，晶体管M1～M8与M11～M12会维持截止，而晶体管M9～M10会维持导通。因此，缓冲单元BU3中节点N1与N2上的电压V31与V32会分别维持在低电平与高电平，但由于第一时钟CLK1变成低电平，缓冲单元BU3所输出的驱动时钟out3会变成低电平。

同时，由于来自移位寄存器20_3的驱动时钟out3变为低电平，移位寄存器20_4会被致能(enable)。移位寄存器20_4中节点N2上的电压V42会变成高电平，而节点N1上的电压V41维持在低电位。由于控制单元CU4中节点N1与N2上的电压V41与V42分别为低电平与高电平，所以晶体管M13、M16、M17与M20会截止，而晶体管M14、M15、M18与M19会导通。因此，缓冲单元BU4中耦接至第三控制端C3的第一时钟CLK2会作为一驱动时钟out4，并且由于晶体管M18导通，而输出至下一级移位寄存器(未显示于图中)。由于第二时钟CLK2维持在高电平，所以驱动时钟out4亦维持在高电平。

于时间t7时：

于移位寄存器20_3中，由于第一时钟CLK1变为高电平，晶体管M1～M8与M11与M12会维持截止，而晶体管M9～M10会维持导通。因此，节点N1与N2上的电压V31与V32会仍然维持在低电平与高电平，但缓冲单元BU3所输出的驱动时钟out3会随着第一时钟CLK1变成高电平。

同时，于移位寄存器20_4中，节点N1与N2上的电压V41与V42会分别维持在低电平与高电平，并且由于第一时钟CLK1变为高电平而第二时钟CLK2维持在高电平，所以缓冲单元BU4所输出的驱动时钟out4仍然维持在高电平。

在时间t8时：

于移位寄存器20_3中，由于第二时钟CLK2变为低电平，所以晶体管M5～M6会导通，节点N2上的电压V32会变为低电平，使得晶体管M3～M4与M11～M12导通。此外，由于来自移位寄存器20_2的驱动时钟out2维持在高电平，所以晶体管M1～M2与M7～M8会维持截止。

当晶体管M3～M4导通时，节点N1的电压V31会变为高电平，使得晶体管M9～M10会维持在截止。由于节点N1与N2上的电压V31与V32分别维持在高电平与低电平，所以晶体管M14～M15与M18与M19会截止，使得第一时钟CLK1不再作为驱动时钟out3。换言之，移位寄存器20_3被第二时钟CLK2所禁能。

同时，于移位寄存器20_4中，晶体管M1～M8与M11～M12会维持截止，而晶体管M9～M10会维持导通。因此，缓冲单元BU4中节点N1与N2上的电压V41与V42会分别维持在低电平与高电平，但由于第二时钟CLK2变成低电平，缓冲单元BU4所输出的驱动时钟out4会变成低电平。

于时间t9时：

于移位寄存器20_4中，由于第二时钟CLK2变为高电平，晶体管M1～M8与M11与M12会维持截止，而晶体管M9～M10会维持导通。因此，节点N1与N2上的电压V41与V42会仍然维持在低电平与高电平，但缓冲单元BU4所输出的驱动时钟out4会随着第二时钟CLK2变成高电平。

在时间t10时：

于移位寄存器20_4中，由于第一时钟CLK1变为低电平，所以晶体管M5～M6会导通，节点N2上的电压V42会变为低电平，使得晶体管M3～M4与M11～M12导通。此外，由于来自移位寄存器20_3的驱动时钟out3维持在高电平，所以晶体管M1～M2与M7～M8会维持截止。

当晶体管M3～M4导通时，节点N1的电压V41会变为高电平，使得晶体管M9～M10会维持在截止。由于节点N1与N2上的电压V41与V42分别维持在高电平与低电平，所以晶体管M14～M15与M18与M19会截止，使得第二时钟CLK2不再作为驱动时钟out4。换言之，移位寄存器20_4被第一时钟CLK1所禁能。

由此可知，本发明的信号驱动电路是交替地输出第一时钟CLK1或第二时钟CLK2作为对应的驱动脉冲。在本实施例中，由于信号驱动电路仅需要二个时钟且仅由PMOS移位寄存器所构成，因此相较于传统由CMOS移位寄存器所构成且需要四个时钟的信号驱动电路，本发明的信号驱动电路将花费较低的成本。

图6所示为信号驱动电路应用于显示装置的一实施例。仔细来说，显示装置400是信号驱动电路(例如前述的信号驱动电路200)、显示元件410以及时序控制器420。于显示装置400中，显示元件410可为液晶显示元件，用以耦接至信号驱动电路200。信号驱动电路200用以依序输出驱动时钟以驱动显示元件410。时序控制器420用以提供时钟信号(例如第一、第二时钟CLK1与CLK2)以及启始时钟STP至信号驱动电路200。于其它实施例中，显示元件410举例而言亦可为等离子体显示元件、有机电致发光显示元件、场发光显示元件或阴极射线管显示元件。

图7为电子装置的一实施例。电子装置500包括显示装置(例如显示装置400)，举例而言系可为液晶显示系统、等离子体显示系统、有机电致发光显示系统、场发光显示系统或阴极射线管显示系统，但不用以限定本发明。举例而言，电子装置500可为数字相机、可携式DVD、电视、车上型显示器、显示器、笔记本型计算机、平板计算机或移动电话。一般而言，电子装置500包括外壳510、显示装置400以及直流/直流转换器520，直流/直流转换器520耦接至显示装置400，用以提供电压对显示装置400进行供电，俾以产生图像。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims

1.一种图像显示系统，包括：

信号驱动电路，包括：

多个串联连接的PMOS移位寄存器，仅由第一时钟与第二时钟所控制，其中上述PMOS移位寄存器是于接收启始时钟后，依序输出对应的驱动时钟，

其中上述PMOS移位寄存器的第N者所输出的驱动时钟是输出至上述PMOS移位寄存器的第N+1者，并作为上述PMOS移位寄存器的第N+1者的启始时钟，上述PMOS移位寄存器的第N者根据上述第一时钟和来自上述PMOS移位寄存器的第N-1者所输出的驱动时钟产生对应的驱动时钟，上述PMOS移位寄存器的第N+1者根据上述第二时钟和来自上述PMOS移位寄存器的第N者所输出的驱动时钟产生对应的驱动时钟。

2.根据权利要求1所述的显示系统，其中每个上述PMOS移位寄存器，包括：

控制单元，包括分别连接至上述第一、第二时钟的第一控制端与第二控制端，而上述控制单元用以根据所接收到的上述启始时钟，产生二个控制信号；以及

缓冲单元，包括耦接至上述第一时钟或上述第二时钟的第三控制端，而上述缓冲单元用以根据上述控制信号，输出所耦接到的上述第一时钟或上述第二时钟，作为上述对应的驱动时钟。

3.根据权利要求2所述的显示系统，其中上述PMOS移位寄存器的第N者的第一、第二控制端分别耦接至上述第一时钟和第二时钟，而上述PMOS移位寄存器的第N+1者的第一、第二控制端分别耦接至上述第二时钟和第一时钟。

4.根据权利要求3所述的显示系统，其中上述PMOS移位寄存器的第N者的第三控制端耦接至上述第一时钟，而上述PMOS移位寄存器的第N+1者的第三控制端耦接至上述第二时钟。

5.根据权利要求3所述的显示系统，其中上述PMOS移位寄存器的第N者根据上述控制信号，输出上述第一时钟的脉冲作为上述对应的驱动时钟，而上述PMOS移位寄存器的第N+1者根据上述控制信号，输出上述第二时钟的脉冲作为上述对应的驱动时钟。

6.根据权利要求4所述的显示系统，其中上述PMOS移位寄存器的第N者是被上述第二时钟所重置，而上述PMOS移位寄存器的第N+1者是被上述第一时钟所重置。

7.根据权利要求2所述的显示系统，其中每个上述PMOS移位寄存器还包括耦接于对应的上述缓冲单元的输出端的静电防护电路。

8.根据权利要求1所述的显示系统，还包括显示面板，其中上述信号驱动电路是设置于上述显示面板上。

9.一种图像显示系统，包括：

显示装置，包括：

如权利要求1中所述的信号驱动电路；以及

显示元件，耦接至上述信号驱动电路，其中上述显示元件是由上述信号驱动电路所驱动。

10.根据权利要求9所述的显示系统，还包括直流/直流转换器，耦接上述显示装置，并用以供电至上述显示装置。

11.根据权利要求9所述的显示系统，还包括供电装置，用以供电至上述显示装置。

12.根据权利要求11所述的显示系统，其中上述显示系统为电子装置。

13.根据权利要求12所述的显示系统，其中上述电子装置为数字相机、可携式DVD、电视、显示器、笔记本型计算机、平板计算机或移动电话。