JP4789010B2

JP4789010B2 - 二つのクロック信号を用いたイメージ表示システム

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Publication number: JP4789010B2
Application number: JP2007022887A
Authority: JP
Inventors: 志昌陳; 昌明邱
Original assignee: Chimei Innolux Corp
Current assignee: Innolux Corp
Priority date: 2006-02-09
Filing date: 2007-02-01
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Description

本発明は、イメージのディスプレイに関する。

高解像度、マルチカラーディスプレイ、低電力消耗、低電圧需要、及び、軽量であることから、液晶ディスプレイ（LCD）は最先端のディスプレイ装置技術となっている。LCDは、PDAや、携帯用コンピュータ、携帯電話等、モバイル情報ディスプレイに多年に渡り応用されている。

近年、CMOS型シフトレジスタ回路が低温ポリシリコン（Low Temperature Poly Silicon 、LTPS)LCDに幅広く応用されている。しかし、製造工程中、CMOSシフトレジスタを形成するのに少なくとも８つのマスクが必要であり、コストが高い。コストダウンのために、LCDメーカーはマスク数が少ないPMOSシフトレジスタに使用を切り換えている。

図１は公知のPMOSシフトレジスタを有する信号駆動回路を示す図である。PMOSシフトレジスタは、外部の特定用途向け集積回路（application specific integrated circuit 、ASIC)（図示しない）により提供される四つのクロック信号が必要である。クロック信号の使用が増加するので、PMOSシフトレジスタの使用が必要なASICは更に高くなる。

本発明は、イメージ表示システムを提供することを目的とする。

本システムの具体例は、直列され、第一クロック信号と第二クロック信号だけにより制御される複数のPMOSシフトレジスタを有する信号駆動回路からなり、PMOSシフトレジスタがスタートパルスを受信した後、対応する駆動パルスを出力する。

本発明のシステムのもう一つの具体例は、直列され、第一クロック信号と第二クロック信号だけにより制御される複数のPMOSシフトレジスタを有し、PMOSシフトレジスタがスタートパルスを受信した後、対応する駆動パルスを出力する信号駆動回路を有するディスプレイ装置と、シグナル駆動回路に結合され、前記信号駆動回路により駆動されるディスプレイ素子と、からなる。

公知技術の問題点が改善されるシステムが提供される。

図２は信号駆動回路を組み込んだイメージディスプレイシステムの第一具体例を示す図である。図で示されるように、信号駆動回路200は、複数の直列されたシフトレジスタ20_1~20_4からなる。具体例では、四つのシフトレジスタを有する信号駆動回路が示されるが、これに限定されない。各シフトレジスタ20_1~20_4は、第一制御端C1、第二制御端C2、第三制御端C3、入力端IN、出力端OUT、を有する。シフトレジスタ20_1~20_4は第一クロック信号CLK1と第二クロック信号CLK2により制御され、スタートパルスを受信した後、対応する駆動パルスを出力する。注意すべきことは、第一クロック信号CLK1と第二クロック信号CLK2は相反する信号ではないが、異なる位相を有することである。

本具体例中、信号駆動回路200は、ディスプレイパネル中に整合される。コントローラー210はクロック信号CLK１とCLK２、及び、スタートパルスSTPを提供する。コントローラー210はタイミングコントローラー420の一部であるか、或いは、クロック信号とスタートパルスSTPが電子装置（図６）中のタイミングコントローラー420により提供されるものである。

シフトレジスタ20_1中、第一制御端C１は第一クロック信号CLK1に結合され、第二制御端C2は第二クロック信号CLK2に結合され、第三制御信号C3は第一クロック信号CLK１に結合され、入力端INはスタートパルスSTPに結合されて、出力端OUTは対応する駆動パルスout１を出力する。シフトレジスタ20_2中、第一制御端C1は第二クロック信号CLK2に接続され、第二制御端C２は第一クロック信号CLK1に結合され、第三制御端C3は第二クロック信号CLK2に結合され、入力端はシフトレジスタ20_1の出力端に結合されて、出力端は対応するパルスout2を出力する。

シフトレジスタ20_3中、第一制御端C１は第一クロック信号CLK1に結合され、第二制御端C2は第二クロック信号CLK2に結合され、第三制御信号C3は第一クロック信号CLK１に結合され、入力端はシフトレジスタ20_2の出力端に結合されて、出力端は対応する駆動パルスout3を出力する。シフトレジスタ20_4中、第一制御端C1は第二クロック信号CLK2に接続され、第二制御端C２は第一クロック信号CLK1に結合され、第三制御端C3は第二クロック信号CLK2に接続され、入力端はシフトレジスタ20_3の出力端に結合されて、出力端は対応するパルスout4を出力する。

図３は図２の駆動信号回路のタイミングチャートである。スタートパルスSTPを受信後、シフトレジスタ20_1は駆動パルスout1を生成して、シフトレジスタ20_2の入力端に出力する。例えば、スタートパルスSTPを時間t0で受信した後、クロック信号CLK1が時間ｔ2まで低くなった時、シフトレジスタ20_1は駆動パルスを出力する。

シフトレジスタ20_1から駆動パルスout1を受信した後、第二クロック信号CLK2に従って、シフトレジスタ20_2は、駆動パルスout2を生成し、シフトレジスタ20_3の入力端に出力する。例えば、シフトレジスタ20_1から駆動パルスout1を受信した後、クロック信号CLK2が時間t4で低くなった時、シフトレジスタ20_2は駆動パルスout2を出力する。同様に、前のパルスout3とout4 からの駆動パルスに従って、シフトレジスタ20_3と20_4は駆動パルスout3とout4を生成、出力する。即ち、シフトレジスタ20_1〜20_4は、クロック信号CLK1とCLK2だけにより制御され、スタートパルスSTP受信後、対応する駆動パルスout1〜out4を順に出力し、画素アレイ（図示しない）のスキャンラインを駆動する。

ここで、シフトレジスタ20_1〜20_4は同一構造を有し、PMOSトランジスタ一つだけにより形成される。各シフトレジスタ20_1〜20_4は、制御ユニットCU1〜CU4、緩衝ユニットBU1〜BU4、及び、静電放電（ESD）回路EC１〜EC４を含む（例えば、図２を参照）。

対応するスタートパルスout1〜out4を受信する時、制御ユニットCU1〜CU4はそれぞれ第一クロック信号CLK1と第二クロック信号CLK2に結合され、二つの制御信号Vn1とVn2を生成する（図３、図４を参照）。例えば、制御ユニットCU1は制御信号V11とV12を生成し、制御ユニットCU2は制御信号V21及びV22等を生成する。緩衝ユニットBU1〜BU4はそれぞれ、第一クロック信号CLK1と第二クロック信号CLK2の一つの結合され、結合クロック信号（CLK1、或いは、CLK2）を出力し、制御ユニットCU1〜CU4からの二つの制御信号に従って、対応する駆動パルスout1〜out4とする。静電放電（ESD）回路EC１〜EC４はそれぞれ緩衝ユニットBU1〜BU4の出力端に結合され、静電放電保護を提供する。

図４は、制御ユニットCUn（CU1〜CU4）の具体例で、制御ユニットCUnは１２のPMOSトランジスタを含む。トランジスタM１は入力端INとなる制御端と、入力端INに結合される第一端と、トランジスタM２に結合される第二端とを含む。トランジスタM２は、入力端INに結合される制御端と、トランジスタM１の第二端に結合される第一端と、ノードN1に結合される第二端を含む。トランジスタM3は、ノードN1に結合される第一端と、ノードN2に結合される制御端と、トランジスタM4に結合される第二端を含む。トランジスタM4は、トランジスタM3の第二端に結合される第一端と、ノードN2に結合される制御端と、電源電圧VDDに結合される第二端を含む。

トランジスタM5は、第二端C2となる第一端と、第二端C2に結合される制御端と、トランジスタM6に結合される第二端を含む。トランジスタM6は、トランジスタM5の第二端に結合される第一端と、第二端C2に結合される制御端と、ノードN2に結合される第二端を含む。トランジスタM7は、ノードN2に結合される第一端と、入力端INに結合される制御端と、トランジスタM8に結合される第二端を含む。トランジスタM8は、トランジスタM7の第二端に結合される第一端と、入力端INに結合される制御端と、電源電圧VDDに結合される第二端を含む。

トランジスタM9は、第一制御端C1となる第一端と、ノードN１に結合される制御端と、トランジスタM10に結合される第二端を含む。トランジスタM10は、トランジスタM9の第二端に結合される第一端と、ノードN1に結合される制御端と、トランジスタM11に結合される第二端を含む。トランジスタM11は、トランジスタM10の第二端に結合される第一端と、ノードN２に結合される制御端と、トランジスタM12に結合される第二端を含む。トランジスタM12は、トランジスタM11の第二端に結合される第一端と、ノードN2に結合される制御端と、電源電圧VDDに結合される第二端を含む。

注意すべきことは、シフトレジスタ20_1と20_3の制御端C1とC2は、それぞれ、クロック信号CLK1とCLK2に結合され、シフトレジスタ20_2と20_4の制御端C1とC2は、それぞれ、クロック信号CLK2とCLK1に結合されることである。更に、シフトレジスタ20_1のノードN1とN2の電圧はV11とV21で、シフトレジスタ20_2のノードN1とN2の電圧はV21とV22で、シフトレジスタ20_3のノードN1とN2の電圧はV31とV31である。本具体例において、シフトレジスタ20_1〜20_4のノードN1とN2の電圧V1nとV2nは制御信号となり、対応する緩衝ユニットBU1〜BU4の端子INaとINbに出力される。

図５は緩衝ユニットBUn（BU1〜BU4）の具体例で、緩衝ユニットBUnは８個のPMOSトランジスタを含む。トランジスタM13は、電源電圧VDDに結合される第一端と、端子Inaに結合される制御端と、接地電圧GNDに結合される第二端を含む。トランジスタM14は、接地電圧GNDに結合される第一端と、端子INbに結合される制御端と、第三制御端C3に結合される第二端を含む。トランジスタM15は、第三制御端C3に結合される第一端と、端子INbに結合される制御端と、接地電圧GNDに結合される第二端を含む。トランジスタM16は、接地電圧GNDに結合される第一端と、端子Inaに結合される制御端と、電源電圧VDDに結合される第二端を含む。

トランジスタM17は、電源電圧VDDに結合される第一端と、端子Inaに結合される制御端と、出力端となる第二端を含む。トランジスタM18は、出力端に結合される第一端と、端子INbに結合される制御端と、第三制御端C3に結合される第二端を含む。トランジスタM19は、第三制御端C3に結合される第一端と、端子INbに結合される制御端と、接地電圧GNDに結合される第二端を含む。トランジスタM20は、接地電圧GNDに結合される第一端と、端子Inaに結合される制御端と、電源電圧VDDに結合される第二端を含む。

注意すべきことは、シフトレジスタ20_1と20_3の制御端C3は、クロック信号CLK1に結合され、シフトレジスタ20_2と20_4の制御端C3は、クロック信号CLK2に結合されることである。

図４の制御ユニットCUnと図５の緩衝ユニットBUnの操作は図３のタイミングチャートを参照する。

時間t0において：
シフトレジスタ20_1中、スタートパルスSTPが低くなるので、トランジスタM1、M2、M7、M8、M9、及び、M10はオンになり、トランジスタM3、M4、M11、及びM12はオフになる。一方、トランジスタM5とM6は、クロック信号CLK2が高い状態なのでオフになる。よって、シフトレジスタ20_1は有効になり、ノードN2の電圧V12は高くなり、ノードN1の電圧V11は低いままである。

ノードN1とN2の電圧V11とV12はそれぞれ低と高であるので、トランジスタM13、M16、M17、及びM20はオフになり、トランジスタM14、M15、M18、M19はオンになる。トランジスタM18がオンになると、クロック信号CLK1は第三制御端C3に結合されて駆動パルスout1となり、シフトレジスタ20_2に出力される。クロック信号CLK1が高いままなので、駆動パルスout1は高い状態である。注意すべきことは、クロック信号CLK1とCLK2は、信号駆動回路200中の全トランジスタM1〜M20より大きい駆動能力を有するコントローラー210により制御されるので、たとえトランジスタM19がオンになっても、駆動パルスout1は高いままである。

シフトレジスタ20_2〜20_4は、この時シフトレジスタ20_2〜20_4に入力される対応するスタートパルスがないので無効である。

時間t1において：
シフトレジスタ20_1中、スタートパルスSTPが高くなるので、トランジスタM9とM10がオンで、トランジスタM1とM2、M7、及び、M8がオフになり、トランジスタM3、M4、M5、M6、M11、及びM12は、オフのままである。よって、ノードN1の電圧V11とノードN2の電圧V12はそれぞれ低と高であり、クロック信号CLK1とCLK2が高いままなので、駆動パルスout1は高いままである。

シフトレジスタ20_2〜20_4は、この時シフトレジスタ20_2〜20_4に入力される対応スタートパルスがないので無効である。

時間t2において：
シフトレジスタ20_1中、クロック信号CLK1が低くなるので、トランジスタM1〜M8、及び、M11〜M12がオフでトランジスタM9とM10がオンである。よって、ノードN1の電圧V11とノードN2の電圧V12はそれぞれ低と高であるが、クロック信号CLK1が低くなるので、緩衝ユニットBU1により出力される駆動パルスout1は低くなる。

シフトレジスタ20_2が有効で、制御ユニットCU2中のノードN2の電圧V22が高くなり、ノードN1の電圧V21は低いままである。制御ユニットCU2のノードN1とN2の電圧V21とV22はそれぞれ低と高なので、緩衝ユニットBU2中、トランジスタM13、M16、M17、及び、M20はオフで、トランジスタM14、M15、M18、及び、M19はオンである。よって、緩衝ユニットBU2中、第三制御端C3に結合されるクロック信号CLK2は駆動パルスout2となり、トランジスタM18がオンになる時、シフトレジスタ20_3に出力される。クロック信号CLK2が高いままなので、駆動パルスout2は高いままである。

シフトレジスタ20_3〜20_4は、この時シフトレジスタ20_2〜20_4に入力される対応スタートパルスがないので無効である。

時間t3において：
シフトレジスタ20_1中、クロック信号CLK1が高くなるので、トランジスタM1〜M8とM11〜M12はオフで、トランジスタM9とM10はオンである。よって、ノードN1の電圧V11とノードN2の電圧V12はそれぞれ低と高のままであるが、緩衝ユニットBU1から出力される駆動パルスout1は高くなる。

シフトレジスタ20_2中、クロック信号CLK1は高くなり、クロック信号CLK2は低いままなので、ノードN1の電圧V21とノードN2の電圧V22はそれぞれ低と高で、駆動パルスout2は高いままである。

時間t4において：
シフトレジスタ20_1中、クロック信号CLK2が低くなるので、トランジスタM5とM6はオンで、ノードN2の電圧V12は低いままで、トランジスタM3〜M4、及び、M11〜M12はオンになる。スタートパルスSTPが高くなるので、トランジスタM1〜M2とM7〜M8はオフである。トランジスタM3とM4がオンになるので、ノードN1の電圧V11は高くなり、トランジスタM9とM10はオフになる。ノードN1の電圧V11とノードN2の電圧V12はそれぞれ高と低のままなので、トランジスタM14〜M15とM18〜M19はオフになり、クロック信号CLK1は駆動パルスout1にならない。即ち、シフトレジスタ20_1はクロック信号CLK2によりリセットされる。

シフトレジスタ20_2中、トランジスタM1〜M8とM11〜M12はオフで、トランジスタM9とM10はオンのままである。よって、緩衝ユニットBU2中のノードN1の電圧V21とノードN2の電圧V22はそれぞれ低と高であるが、クロック信号CLK2は低くなるので、緩衝ユニットBU2により出力される駆動パルスout2は低くなる。

シフトレジスタ20_3からの駆動パルスout2が低くなるので、シフトレジスタ20_3は有効である。シフトレジスタ20_2において、ノードN2の電圧V32は高くなり、ノードN１の電圧V31は低いままである。制御ユニットCU3中のノードN1とN2の電圧V31とV32はそれぞれ低と高であるので、トランジスタM13、M16、M17、及び、M20はオフになり、トランジスタM14、M15、M18、及び、M19はオンになる。よって、第三制御端C3に結合されたクロック信号CLK2は駆動パルスout3となり、トランジスタM18はオンになるので、シフトレジスタ20_4に出力される。クロック信号CLK1が高いままなので、駆動パルスout3は高いままである。

シフトレジスタ20_4は、この時シフトレジスタ20_4に入力されるスタートパルスがないので無効である。

時間t5において：
シフトレジスタ20_2中、クロック信号CLK2が高くなるので、トランジスタM1〜M8とM11〜M12はオフで、トランジスタM9とM10はオンのままである。ノードN1の電圧V21とノードN2の電圧V22がそれぞれ低と高であるが、緩衝ユニットBU2から出力される駆動パルスout2は高くなる。

一方、シフトレジスタ20_3中、ノードN1の電圧V31とノードN2の電圧V32はそれぞれ低と高で、クロック信号CLK2が高くなり、クロック信号CLK1が高いままなので、駆動パルスout3は高いままである。

時間t6において：
シフトレジスタ20_2中、クロック信号CLK1 が低くなるので、トランジスタM5とM6はオンになり、ノードN2の電圧V22は低くなり、トランジスタM3〜M4とM11〜M12はオンになる。このほか、駆動パルスout1が高いままなので、トランジスタM1とM2、及び、トランジスタM7とM8はそのままである。

トランジスタM3とM4がオンになる時、ノードN1の電圧V21は高くなり、トランジスタM9とM10はオフのままである。ノードN1の電圧V21とノードN2の電圧V22それぞれ高と低なので、トランジスタM14〜M15、及び、M18〜M19はオフになり、クロック信号CLK2は駆動パルスout2とならない。即ち、シフトレジスタ20_2はクロック信号CLK1によりリセットされる。

シフトレジスタ20_3中、トランジスタM1〜M8とM11〜M18はオフで、トランジスタM9とM10はオンのままである。よって、緩衝ユニットBU3中のノードN1の電圧V31とノードN2の電圧V32はそれぞれ低と高であるが、クロック信号CLK1が低くなるので、緩衝ユニットBU3により出力される駆動パルスout3は低くなる。

シフトレジスタ20_3からの駆動パルスout3が低くなるので、シフトレジスタ20_4は有効である。シフトレジスタ20_4中、ノードN2の電圧V42は高くなり、ノードN1の電圧V41は低いままである。制御ユニットCU4中のノードN1とN2の電圧V41とV42はそれぞれ低と高なので、トランジスタM13、M16、M17、及び、M20はオフで、トランジスタM14、M15、M18、及び、M19はオンになる。よって、トランジスタM18がオンになる時、第三制御端C3に結合されるクロック信号CLK2は駆動パルスout4となり、次のシフトレジスタ（図示しない）に出力される。クロック信号CLK2が高いままなので、駆動パルスout4は高いままである。

時間t7において：
シフトレジスタ20_3中、クロック信号CLK1が高くなるので、トランジスタM1〜M8とM11〜M12はオフで、トランジスタM9とM10はオンのままである。よって、ノードN1の電圧V31とノードN2の電圧V32はそれぞれ低と高のままであるが、緩衝ユニットBU3から出力される駆動パルスout3は高くなる。

ノードN1の電圧V41とノードN2の電圧V42はそれぞれ低と高であり、クロック信号CLK1が高くなり、クロック信号CLK2が高いままなので、駆動パルスout4は高いままである。

時間t8において：
シフトレジスタ20_3中、クロック信号CLK2が低くなるので、トランジスタM5とM6はオンで、ノードN2の電圧V32は低くなり、トランジスタM3〜M4、及び、M11〜M12はオンになる。駆動パルスout2が高いままなので、トランジスタM1〜M2とM7〜M8はオフのままである。

トランジスタM3とM4 がオンになる時、ノードN1の電圧V31が高くなり、トランジスタM9とM10はオフのままである。ノードN1の電圧V31とノードN2の電圧V32はそれぞれ高と低であるので、トランジスタM14〜M15、及び、M18〜M19はオフで、クロック信号CLK1は駆動パルスout3にならない。即ち、シフトレジスタ20_3はクロック信号CLK2によりリセットされる。

シフトレジスタ20_4中、トランジスタM1〜M8、及び、M11〜M12はオフのままで、トランジスタM9とM10はオンのままである。よって、緩衝ユニットBU4のノードN1の電圧V41とノードN2の電圧V42はそれぞれ低と高のままであるが、クロック信号CLK2が低くなるので、緩衝ユニットBU4により出力される駆動パルスout4は低くなる。

時間t9において：
シフトレジスタ20_4中、クロック信号CLK2が高くなるので、トランジスタM1〜M8、及び、M11〜M12はオフで、トランジスタM9とM10はオンのままである。よって、ノードN1の電圧V41とノードN2の電圧V42はそれぞれ低と高のままであるが、緩衝ユニットBU4から出力される駆動パルスout4は高くなる。

時間t10において：
シフトレジスタ20_4中、クロック信号CLK1が低くなるので、トランジスタM5とM6はオンで、ノードN2の電圧V42は低くなり、トランジスタM3〜M4、及び、M11〜M12はオンになる。駆動パルスout4が高いままなので、トランジスタM1〜M2とM7〜M8はオフのままである。

トランジスタM3とM4がオンになる時、ノードN1の電圧V41が高くなるので、トランジスタM9〜M10はオフのままである。ノードN1の電圧V41とノードN2の電圧V42はそれぞれ高と低であるので、トランジスタM14〜M15、及び、M18とM19はオフになり、クロック信号CLK2は駆動パルスout4とならない。即ち、シフトレジスタ20_4はクロック信号CLK1によりリセットされる。

よって、本発明の信号駆動回路はクロック信号CLK1とCLK2を順に出力し、対応する駆動パルスとする。本発明の具体例による信号駆動回路は二個のクロック信号だけ必要で、PMOSシフトレジスタにより形成され、CMOSシフトレジスタを有し、四個のクロック信号が必要な公知の信号駆動回路より低コストである。

図６には、もう一つの具体例によるディスプレイ装置として実行されるイメージを表示するシステムが示されている。図６で示されるように、ディスプレイ装置400は、信号駆動回路200等の信号駆動回路、ディスプレイ素子410、タイミングコントローラー420を含む。ディスプレイ装置400中、LCD素子などのディスプレイ素子410は、信号駆動回路200に動作可能なように結合される。信号駆動回路は複数の駆動パルスを出力し、ディスプレイ素子410を駆動する。タイミングコントローラー420はクロック信号とスタートパルスを信号駆動回路200に出力する。ディスプレイ素子410は、例えば、プラズマディスプレイ素子、有機発光ディスプレイ素子、或いは、陰極管ディスプレイ素子である。

図７は、電子装置500として実行されるイメージを表示するシステムのもう一つの具体例を示す図で、この場合、装置500は、ディスプレイ装置400等で、液晶ディスプレイシステムであるディスプレイ装置、有機発光ダイオード（OLED）ディスプレイシステム、或いは、電界放出ディスプレイ（FED）システムであるが、本発明はこの限りではない。電子装置500は、デジタルカメラ、ポータブルDVD、テレビ、カーディスプレイ、PDA、ノート型パソコン、タブレットコンピュータ、携帯電話、或いは、ディスプレイ装置などである。一般に、電子装置500は、ハウジング510、ディスプレイ装置400、及び、DC／DCコンバータ520を含む。DC／DCコンピュータ520は、動作可能なようにディスプレイ装置400に結合され、ディスプレイ装置400を駆動する電圧を出力してイメージを表示する。

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

公知のPMOSシフトレジスタを有する信号駆動回路を示す図である。信号駆動回路を組み込んだイメージディスプレイシステムの具体例を示す図である。図２の駆動信号回路のタイミング図である。制御ユニットの具体例を示す図である。バッファユニットの具体例を示す図である。イメージ表示システムのもう一つの具体例を示す図である。イメージ表示システムの更にもう一つの具体例である。

符号の説明

CLK1~CLK4：クロック信号
STP：スタートパルス
C1~C3：制御端
out1~outn：駆動パルス
200：信号駆動回路
201：コントローラー
CU1~CU4、CUn：制御ユニット
INa、INb：端子
BU1~BU4、BUn：バッファユニット
N1、N2：ノード
EC1~EC4：静電放電（ESD）回路
IN：入力端
OUT：出力端
M1~M20：トランジスタ
VDD：電源電圧
GND：接地電圧
400：ディスプレイ装置
410：ディスプレイ素子
420：タイミングコントローラー
500：電子装置
520：DC／DCコンバータ
510：ハウジング
SR1~SRN、20_1~20_4：シフトレジスタ
V11、V12、V21、V22、V31、V32、V41、V42、Vn1、V2n：電圧

Claims

直列された、第一クロック信号と第二クロック信号だけにより制御される複数のPMOSシフトレジスタを含む信号駆動回路を含むイメージ表示システムであって、前記PMOSシフトレジスタは、スタートパルス受信後、対応する駆動パルスを順に出力し、
前記PMOSシフトレジスタの第N番レジスタから出力される前記対応する駆動パルスは、前記PMOSシフトレジスタの第N+1番レジスタに出力され、前記PMOSシフトレジスタの第N+1番レジスタの対応するスタートパルスとなり、前記PMOSシフトレジスタの第N番レジスタは、前記PMOSシフトレジスタの第N-1番レジスタからの対応する駆動パルスの受信に応答する前記第一クロック信号により、対応する駆動パルスを出力し、前記PMOSシフトレジスタの第N+1番レジスタは、前記PMOSシフトレジスタの第N番レジスタからの対応する駆動パルスの受信に応答する前記第二クロック信号により、対応する駆動パルスを出力し、
前記PMOSシフトレジスタはそれぞれ、
前記第一クロック信号と前記第二クロック信号に結合される第一制御端と第二制御端を有し、前記対応するスタートパルスの受信に応答して二つの制御信号を生成する制御ユニットと、
前記第一クロック信号、或いは、前記第二クロック信号に結合される第三制御端を有し、前記二つの制御信号に従って、前記対応する駆動パルスとなる結合クロック信号を出力する緩衝ユニットと、
を含み、
前記制御ユニットは、第一乃至第十二の１２個のPMOSトランジスタを含み、
第一トランジスタは、前記スタートパルスの入力端となる制御端と、前記入力端に結合される第一端と、第二トランジスタに結合される第二端とを含み、
第二トランジスタは、前記入力端に結合される制御端と、前記第一トランジスタの第二端に結合される第一端と、第一ノードに結合される第二端を含み、
第三トランジスタは、前記第一ノードに結合される第一端と、第二ノードに結合される制御端と、第四トランジスタに結合される第二端を含み、
第四トランジスタは、前記第三トランジスタの第二端に結合される第一端と、前記第二ノードに結合される制御端と、電源電圧に結合される第二端を含み、
第五トランジスタは、前記第二制御端となる第一端と、前記第二制御端に結合される制御端と、第六トランジスタに結合される第二端を含み、
第六トランジスタは、前記第五トランジスタの第二端に結合される第一端と、前記第二制御端に結合される制御端と、前記第二ノードに結合される第二端を含み、
第七トランジスタは、前記第二ノードに結合される第一端と、前記入力端に結合される制御端と、第八トランジスタに結合される第二端を含み、
第八トランジスタは、前記第七トランジスタの第二端に結合される第一端と、前記入力端に結合される制御端と、前記電源電圧に結合される第二端を含み、
第九トランジスタは、前記第一制御端となる第一端と、前記第一ノードに結合される制御端と、第十トランジスタに結合される第二端を含み、
第十トランジスタは、前記第九トランジスタの第二端に結合される第一端と、前記第一ノードに結合される制御端と、第十一トランジスタに結合される第二端を含み、
第十一トランジスタは、前記第十トランジスタの第二端に結合される第一端と、前記第二ノードに結合される制御端と、第十二トランジスタに結合される第二端を含み、
第十二トランジスタは、前記第十一トランジスタの第二端に結合される第一端と、前記第二ノードに結合される制御端と、前記電源電圧に結合される第二端を含む、
ことを特徴とするイメージ表示システム。
前記第N番シフトレジスタの前記第一制御端と前記第二制御端は、それぞれ、前記第一クロック信号と前記第二クロック信号に結合され、前記第N+1番シフトレジスタの前記第一制御端と前記第二制御端は、それぞれ、前記第二クロック信号と前記第一クロック信号に結合されることを特徴とする請求項１に記載のイメージ表示システム。
前記第N番シフトレジスタの前記第三制御端は前記第一クロック信号に結合され、前記第N+1番シフトレジスタの前記第三制御端は前記第二クロック信号に結合されることを特徴とする請求項２に記載のイメージ表示システム。
前記第N番シフトレジスタの前記緩衝ユニットは前記二つの制御信号に従って、前記対応する駆動パルスとなる前記第一クロック信号の一パルスを出力して、前記第N+1番シフトレジスタの前記緩衝ユニットは、前記二つの制御信号に従って、前記対応する駆動パルスとなる前記第二クロック信号の一パルスを出力することを特徴とする請求項３に記載のイメージ表示システム。
前記第N番シフトレジスタは前記第二クロック信号によりリセットされるように設定され、前記第N+1番シフトレジスタは前記第一クロック信号によりリセットされるように設定されることを特徴とする請求項３に記載のイメージ表示システム。
前記PMOSシフトレジスタのそれぞれは、更に、前記対応する緩衝ユニットの出力端に結合される静電放電（ESD）回路を有することを特徴とする請求項１に記載のイメージ表示システム。
更に、ディスプレイパネルを有し、前記信号駆動回路は前記ディスプレイパネルに位置することを特徴とする請求項１に記載のイメージ表示システム。
直列された、第一クロック信号と第二クロック信号だけにより制御される複数のPMOSシフトレジスタを含む信号駆動回路と、
前記信号駆動回路に結合され、前記信号駆動回路により駆動されるディスプレイ素子と、
を含むディスプレイ装置を含むとするイメージ表示システムであって、
前記PMOSシフトレジスタは、スタートパルス受信後対応する駆動パルスを順に出力し、
前記PMOSシフトレジスタの第N番レジスタから出力される前記対応する駆動パルスは、前記PMOSシフトレジスタの第N+1番レジスタに出力され、前記PMOSシフトレジスタの第N+1番レジスタの対応するスタートパルスとなり、前記PMOSシフトレジスタの第N番レジスタは、前記PMOSシフトレジスタの第N-1番レジスタからの対応する駆動パルスの受信に応答する前記第一クロック信号により、対応する駆動パルスを出力し、前記PMOSシフトレジスタの第N+1番レジスタは、前記PMOSシフトレジスタの第N番レジスタからの対応する駆動パルスの受信に応答する前記第二クロック信号により、対応する駆動パルスを出力し、
前記PMOSシフトレジスタはそれぞれ、
前記第一クロック信号と前記第二クロック信号に結合される第一制御端と第二制御端を有し、前記対応するスタートパルスの受信に応答して二つの制御信号を生成する制御ユニットと、
前記第一クロック信号、或いは、前記第二クロック信号に結合される第三制御端を有し、前記二つの制御信号に従って、前記対応する駆動パルスとなる結合クロック信号を出力する緩衝ユニットと、
を含み、
前記制御ユニットは、第一乃至第十二の１２個のPMOSトランジスタを含み、
第一トランジスタは、前記スタートパルスの入力端となる制御端と、前記入力端に結合される第一端と、第二トランジスタに結合される第二端とを含み、
第二トランジスタは、前記入力端に結合される制御端と、前記第一トランジスタの第二端に結合される第一端と、第一ノードに結合される第二端を含み、
第三トランジスタは、前記第一ノードに結合される第一端と、第二ノードに結合される制御端と、第四トランジスタに結合される第二端を含み、
第四トランジスタは、前記第三トランジスタの第二端に結合される第一端と、前記第二ノードに結合される制御端と、電源電圧に結合される第二端を含み、
第五トランジスタは、前記第二制御端となる第一端と、前記第二制御端に結合される制御端と、第六トランジスタに結合される第二端を含み、
第六トランジスタは、前記第五トランジスタの第二端に結合される第一端と、前記第二制御端に結合される制御端と、前記第二ノードに結合される第二端を含み、
第七トランジスタは、前記第二ノードに結合される第一端と、前記入力端に結合される制御端と、第八トランジスタに結合される第二端を含み、
第八トランジスタは、前記第七トランジスタの第二端に結合される第一端と、前記入力端に結合される制御端と、前記電源電圧に結合される第二端を含み、
第九トランジスタは、前記第一制御端となる第一端と、前記第一ノードに結合される制御端と、第十トランジスタに結合される第二端を含み、
第十トランジスタは、前記第九トランジスタの第二端に結合される第一端と、前記第一ノードに結合される制御端と、第十一トランジスタに結合される第二端を含み、
第十一トランジスタは、前記第十トランジスタの第二端に結合される第一端と、前記第二ノードに結合される制御端と、第十二トランジスタに結合される第二端を含み、
第十二トランジスタは、前記第十一トランジスタの第二端に結合される第一端と、前記第二ノードに結合される制御端と、前記電源電圧に結合される第二端を含む、
ことを特徴とするイメージ表示システム。
前記ディスプレイ素子は液晶ディスプレイ素子であることを特徴とする請求項８に記載のイメージ表示システム。
更に、前記ディスプレイ装置に結合され、前記ディスプレイ装置に電力を供給するDC／DCコンバータを有することを特徴とする請求項８に記載のイメージ表示システム。
更に、前記ディスプレイ装置に電力供給する手段を含むことを特徴とする請求項１０に記載のイメージ表示システム。
前記ディスプレイ装置は有機発光ディスプレイ装置であることを特徴とする請求項１０に記載のイメージ表示システム。
前記イメージ表示システムは電子装置であることを特徴とする請求項１０に記載のイメージ表示システム。
前記電子装置はデジタルカメラ、ポータブルDVD、テレビ、カーディスプレイ、ディスプレイモニター、PDA、ノート型パソコン、タブレットコンピュータ、携帯電話であることを特徴とする請求項１３に記載のイメージ表示システム。