CN106952601B - 移位寄存器以及包括该移位寄存器的显示设备 - Google Patents

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Abstract

公开了移位寄存器以及包括该移位寄存器的显示设备。该移位寄存器包括：第一级，所述第一级将所述选通脉冲与第一Q节点的电压对应地依次输出至像素阵列的第一选通线和第二选通线；以及第二级，所述第二级将所述选通脉冲与第二Q节点的电压对应地依次输出至所述像素阵列的第三选通线和第四选通线。所述第一级包括：起始控制器，所述起始控制器利用所述第一Q节点的电压充电；第一上拉晶体管，所述第一上拉晶体管响应于第一选通时钟和所述第一Q节点的电压而增加第一输出端子的电压；以及第二上拉晶体管，所述第二上拉晶体管响应于第二选通时钟和所述第一Q节点的电压而增加第二输出端子的电压。

Description

移位寄存器以及包括该移位寄存器的显示设备
技术领域
本公开涉及移位寄存器以及包括该移位寄存器的、能够减小边框尺寸的显示设备。
背景技术
显示设备被配置为使得数据线和选通线布置为按直角彼此交叉并且像素按矩阵形式排列。视频数据电压被供应至数据线，并且选通脉冲被连续地供应至选通线。视频数据电压被供应至供应有选通脉冲的显示线的像素，并且所有显示线通过选通脉冲被连续地扫描并且显示视频数据。
平板显示器的用于向选通线供应选通脉冲的选通驱动电路通常包括多个选通驱动器集成电路(IC)。每个选通驱动器IC基本上包括用于依次输出选通脉冲的移位寄存器。每个选通驱动器IC还可以包括多个输出缓冲器和用于基于显示面板的驱动特性控制移位寄存器的输出电压的多个电路。
在显示设备中，生成扫描信号(即，选通脉冲)的选通驱动器可以被实现为板内选通(GIP)型选通驱动器，该GIP型选通驱动器被配置为显示面板的边框区域(即，非显示区域)中的薄膜晶体管的组合。GIP型选通驱动器包括与选通线的数目对应的级，并且与选通线分别对应的级向选通线输出选通脉冲。因此，因为在选通驱动器中需要的级的数目与选通线的数目相同，所以GIP结构导致边框区域的尺寸增大。
发明内容
在一个方面，提供了一种将选通脉冲依次输出至像素阵列的选通线的移位寄存器，该移位寄存器包括：第一级，所述第一级被配置为将所述选通脉冲与第一Q节点的电压对应地依次输出至所述像素阵列的第一选通线和第二选通线；以及第二级，所述第二级被配置为将所述选通脉冲与第二Q节点的电压对应地依次输出至所述像素阵列的第三选通线和第四选通线，其中，所述第一级包括：起始控制器，所述起始控制器利用所述第一Q节点的电压充电；第一上拉晶体管，所述第一上拉晶体管被配置为响应于第一选通时钟和所述第一Q节点的电压而增加第一输出端子的电压；第二上拉晶体管，所述第二上拉晶体管被配置为响应于第二选通时钟和所述第一Q节点的电压而增加第二输出端子的电压；以及补偿晶体管，所述补偿晶体管被配置为将所述第二Q节点的电压用作选通电压来对所述第二选通时钟进行放电。
在另一方面，提供了一种显示设备，该显示设备包括：像素阵列，所述像素阵列被布置在显示区域中；移位寄存器，所述移位寄存器位于所述像素阵列外部，并且被配置为将选通脉冲依次输出至所述像素阵列的选通线；以及数据驱动器，所述数据驱动器被配置为与所述选通脉冲同步地输出数据电压，其中，所述移位寄存器包括：第一级，所述第一级被配置为将所述选通脉冲与第一Q节点的电压对应地依次输出至所述像素阵列的第一选通线和第二选通线；以及第二级，所述第二级被配置为将所述选通脉冲与第二Q节点的电压对应地依次输出至所述像素阵列的第三选通线和第四选通线，其中，所述第一级包括：起始控制器，所述起始控制器利用所述第一Q节点的电压充电；第一上拉晶体管，所述第一上拉晶体管被配置为响应于第一选通时钟和所述第一Q节点的电压而增加第一输出端子的电压；第二上拉晶体管，所述第二上拉晶体管被配置为响应于第二选通时钟和所述第一Q节点的电压而增加第二输出端子的电压；以及补偿晶体管，所述补偿晶体管被配置为将所述第二Q节点的电压用作选通电压来对所述第二选通时钟进行放电。
附图说明
附图被包括进来以提供对本发明的进一步理解，并被并入且构成本说明书的一部分，附图例示了本发明的实施方式，并且与本说明书一起用于解释本发明的原理。在附图中：
图1例示了根据本发明的实施方式的显示设备的配置；
图2例示了根据本发明的实施方式的移位寄存器；
图3例示了根据本发明的实施方式的移位寄存器的级；
图4例示了根据本发明的级的输出单元；
图5例示了根据本发明的实施方式的第一级和第二级；
图6是例示了主要节点的电压根据图5中所示的级的操作而改变的时序图；
图7例示了根据比较示例的级的输出单元；以及
图8是例示了主要节点的电压根据图7中所示的级的操作而改变的时序图。
具体实施方式
现在将详细地参照本发明的实施方式，在附图中例示了实施方式的示例。只要可能，在全部附图中，相同的附图标记将用来指示相同或相似的部件。将会注意到，如果确定已知技术的详细说明会误导本发明的实施方式，则将省略该已知技术的详细说明。仅为了便于撰写本说明书而选择在下面的说明中使用的相应元件的名称，并且因此相应元件的名称可以与实际产品中使用的元件名称的名称不同。
图1例示了根据本发明的实施方式的显示设备。
参照图1，根据本发明的实施方式的显示设备包括显示面板100、定时控制器110、数据驱动器120以及选通驱动器130和140。
显示面板100包括显示区域100A和位于显示区域100A之外的非显示区域100B，在显示区域100A中形成有像素P，在非显示区域100B中形成有各种信号线、焊盘等。显示区域100A包括多个像素P，并且基于由每个像素P表示的灰度级来显示图像。所述多个像素P被布置在每条水平线上，并且在显示区域100A上完全地形成矩阵形式。每个像素P形成在彼此交叉的数据线DL和选通线GL的交叉点处。选通线GL包括第一至第m条奇数选通线GL_O1至GL_Om以及第一至第m条偶数选通线GL_E1至GL_Em，其中，“m”是自然数。例如，第i条奇数选通线GL_Oi与第i条偶数选通线GL_Ei彼此相邻地定位，其中，“i”是等于或小于“m”的自然数。
每个像素P包括响应于与经由连接至数据线DL和选通线GL的开关元件SW供应的扫描信号同步地供应的数据信号DATA而操作的像素电路PC。根据显示面板的种类，像素电路PC和开关元件SW可以被实施为其它类型。
定时控制器110经由低压差分信令(LVDS)或传输最小化差分信令(TMDS)接口接收电路从主机接收诸如垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和主时钟MCLK这样的定时信号。定时控制器110生成用于基于从主机接收的定时信号来控制数据驱动电路和选通驱动电路的操作定时的定时控制信号。定时控制信号包括用于控制选通驱动电路的操作定时的扫描定时控制信号以及用于控制数据驱动器120的操作定时和数据电压的极性的数据定时控制信号。
扫描定时控制信号包括起始信号VST、奇数选通时钟CLK_O、偶数选通时钟CLK_E、后续信号NEXT等。起始信号VST被输入至移位寄存器140，并且控制移位起始定时。奇数选通时钟CLK_O和偶数选通时钟CLK_E经由电平位移器130而电平移位，然后被输入至移位寄存器140。在移位寄存器140输出一对奇数选通脉冲Gout_O和一对偶数选通脉冲Gout_E之后，后续信号NEXT对移位寄存器140的每个节点进行初始化。
数据定时控制信号包括源起始脉冲SSP、源采样时钟SSC、源输出使能信号SOE等。源起始脉冲SSP控制源驱动器IC 120的移位起始定时。源采样时钟SSC基于上升沿或下降沿来控制源驱动器IC 120中的数据的采样定时。
数据驱动器120从定时控制器110接收数字视频数据RGB。数据驱动器120响应于从定时控制器110接收的数据定时控制信号而将数字视频数据RGB转变成伽玛补偿电压，并且生成数据电压。数据驱动器120将数据电压与选通脉冲同步，并且将数据电压供应至显示面板100的数据线。
选通驱动电路包括连接在定时控制器110与显示面板100的选通线之间的电平位移器130和移位寄存器140。
电平位移器130将从定时控制器110接收的奇数选通时钟CLK_O和偶数选通时钟CLK_E的晶体管-晶体管-逻辑(TTL)电平电压电平位移至选通高电压VGH和选通低电压VGL。
移位寄存器140包括级，所述级基于奇数选通时钟CLK_O和偶数选通时钟CLK_E使起始信号VST移位并且依次输出进位信号和选通脉冲Gout。
选通驱动电路可以按照板内选通(GIP)的方式形成在显示面板100的下基板上。按照GIP方式，电平位移器130可以安装在印刷电路板(PCB)上，并且移位寄存器140可以形成在显示面板100的下基板上。
图2例示了根据本发明的实施方式的移位寄存器。
参照图2，根据本发明的实施方式的移位寄存器140包括串联连接的第一级STG1至第m级STGm。第i级STGi输出第i个奇数选通脉冲Gout_Oi和第i个偶数选通脉冲Gout_Ei。如上所述，根据本发明的实施方式的移位寄存器140的每一级输出一对选通脉冲。因此，当选通线GL的总数目是2×m时，本发明的实施方式能够仅使用m级来完全地驱动面板100。如图1所示，移位寄存器140可以位于显示面板100的显示区域100A外部。即，因为形成在显示面板100的非显示区域100B(即，边框区域)中的移位寄存器140的级的数目能够减少至一半，所以能够减小边框的尺寸。
选通脉冲施加至显示设备的选通线，并且同时可以用作传输至前面的级和后续的级的进位信号。
在下面的说明中，“前面的级”是位于基级(base stage)的上部上的级。例如，当第i级STGi用作基级时，前面的级是第一级STG1至第(i-1)级STG(i-1)中的一个。另外，“后续的级”是位于基级的下部上的级。例如，当第i级STGi用作基级时，后续的级是第(i+1)级STG(i+1)至第m级STGm中的一个。
图3是例示在图2中示出的第i级的配置的框图，其中，“i”是满足2＜i＜m的自然数。图4例示了图3中所示的输出单元的示例。
参照图3和图4，第i级STGi包括节点控制电路NCON(i)和输出单元OUT(i)。
节点控制电路NCON(i)控制Q节点Q(i)的电压和QB节点QB(i)的电压。Q节点Q(i)控制输出单元OUT(i)的上拉晶体管Tpu_O(i)和Tpu_E(i)的操作，并且QB节点QB(i)控制输出单元OUT(i)的下拉晶体管Tpd_O(i)和Tpd_E(i)的操作。节点控制电路NCON(i)接收起始脉冲VST、后续信号NEXT(i)和高电位电压VDD，以便控制Q节点Q(i)和QB节点QB(i)。起始脉冲VST(i)控制第i级STGi的操作起始，并且后续信号NEXT(i)控制第i级STGi的操作结束。
输出单元OUT(i)包括奇数输出单元OUT_O(i)和偶数输出单元OUT_E(i)。奇数输出单元OUT_O(i)输出奇数选通脉冲Gout_O(i)，并且偶数输出单元OUT_E(i)输出偶数选通脉冲Gout_E(i)。
奇数输出单元OUT_O(i)包括奇数上拉晶体管Tpu_O(i)和奇数下拉晶体管Tpd_O(i)。奇数上拉晶体管Tpu_O(i)的栅极连接至Q节点Q(i)，奇数上拉晶体管Tpu_O(i)的第一电极连接至奇数选通时钟CLK_O(i)，并且奇数上拉晶体管Tpu_O(i)的第二电极连接至奇数输出端子N_O(i)。奇数下拉晶体管Tpd_O(i)的栅极连接至QB节点QB(i)，奇数下拉晶体管Tpd_O(i)的第一电极连接至奇数输出端子N_O(i)，并且奇数下拉晶体管Tpd_O(i)的第二电极连接至低电位电压源VSS。
当奇数上拉晶体管Tpu_O(i)在Q节点Q(i)被预充电的状态下经由第一电极接收到奇数选通时钟CLK_O(i)时，奇数上拉晶体管Tpu_O(i)增加奇数输出端子N_O(i)的电压。奇数下拉晶体管Tpd_O(i)响应于QB节点QB(i)的高电平电压而将奇数输出端子N_O(i)的电压放电至低电平电压VSS。
偶数输出单元OUT_E(i)包括偶数上拉晶体管Tpu_E(i)和偶数下拉晶体管Tpd_E(i)。偶数上拉晶体管Tpu_E(i)的栅极连接至Q节点Q(i)，偶数上拉晶体管Tpu_E(i)的第一电极连接至偶数选通时钟CLK_E(i)，并且偶数上拉晶体管Tpu_E(i)的第二电极连接至偶数输出端子N_E(i)。偶数下拉晶体管Tpd_E(i)的栅极连接至QB节点QB(i)，偶数下拉晶体管Tpd_E(i)的第一电极连接至偶数输出端子N_E(i)，并且偶数下拉晶体管Tpd_E(i)的第二电极连接至低电位电压源VSS。
偶数上拉晶体管Tpu_E(i)响应于Q节点Q(i)的高电平电压而将经由第一电极接收的偶数选通时钟CLK_E(i)输出为偶数选通脉冲Gout_E(i)。偶数下拉晶体管Tpd_E(i)响应于QB节点QB(i)的高电平电压而将偶数输出端子N_E(i)的电压放电至低电位电压VSS。
补偿晶体管Tcom(i)在奇数输出端子N_O(i)和偶数输出端子N_E(i)放电时对奇数上拉晶体管Tpu_O(i)的栅极的电压与偶数上拉晶体管Tpu_E(i)的栅极的电压之间的差进行补偿。为此，补偿晶体管Tcom(i)的栅极连接至后续的级的Q节点Q(i+1)，补偿晶体管Tcom(i)的第一电极连接至偶数选通时钟CLK_E(i)的输入端子，并且补偿晶体管Tcom(i)的第二电极连接至偶数输出端子N_E(i)。
图5例示了根据本发明的实施方式的第一级和第二级(下拉晶体管未示出)。输入至第一级STG1的第一奇数选通时钟和第一偶数选通时钟分别与第一选通时钟和第二选通时钟对应。由第一级STG1输出的第一奇数选通脉冲和第一偶数选通脉冲分别与第一选通脉冲和第二选通脉冲对应。因此，在图5中，与第一级STG1相关的奇数组件和偶数组件被分别表示为第一组件和第二组件，并且与第二级STG2相关的奇数组件和偶数组件被分别表示为第三组件和第四组件。
图6是例示了输入至第一级和第二级的时钟信号的电压、Q节点的电压和输出端子的电压的时序图。在图6中，例如，在四个水平时段期间输出选通脉冲。
参照图3、图5和图6来描述第一级和第二级的操作。
在第一时段t1期间，节点控制电路NCON接收起始脉冲VST，并且对第一Q节点Q1进行预充电。结果，第一Q节点Q1的电压在第一时段t1内变成预充电电压V_P。
在第二时段t2和第三时段t3期间，第一输出单元的第一上拉晶体管Tpu1经由第一上拉晶体管Tpu1的第一电极接收第一选通时钟CLK1。
在第二时段t2期间，通过施加至第一上拉晶体管Tpu1的第一电极的第一选通时钟CLK1使第一Q节点Q1第一次自举(bootstrap)。结果，第一Q节点Q1的电压从预充电电压V_P增加至第一自举电压V_B1。当栅-源电压在使第一上拉晶体管Tpu1的栅极自举的过程中达到阈值电压Vth时，第一上拉晶体管Tpu1导通。由于第一上拉晶体管Tpu1导通，因此第一输出端子N1的电压由于从第一上拉晶体管Tpu1的第一电极流至第二电极的电流而增加。结果，经由第一输出端子N1输出第一选通脉冲Gout1。
在第三时段t3和第四时段t4期间，第二选通时钟CLK2被施加至第二上拉晶体管Tpu2的第一电极。
在第三时段t3期间，通过施加至第二上拉晶体管Tpu2的第一电极的第二选通时钟CLK2使第一Q节点Q1第二次自举。结果，第一Q节点Q1的电压从第一自举电压V_B1增加至第二自举电压V_B2。在第三时段t3结束后，第一选通时钟CLK1的电压被转换为低电压电平。因此，第一输出端子N1的电压被放电，并且停止输出第一选通脉冲Gout1。即，第一输出端子N1的电压在第一上拉晶体管Tpu1的栅极的电压是第二自举电压V_B2的状态下被放电。
另外，第二上拉晶体管Tpu2在自举过程中导通，并且增加第二输出端子N2的电压。结果，从第三时段t3经由第二输出端子N2输出第二选通脉冲Gout2。
因为在第四时段t4中没有施加第一选通时钟CLK1，所以第一上拉晶体管Tpu1不使第一Q节点Q1自举。因此，在第四时段t4中，第一Q节点Q1的电压从第二自举电压V_B2减小至第一自举电压V_B1。
在经过第四时段t4之后，第二选通时钟CLK2的电压转变至低电压电平。因此，第二输出端子N2的电压被放电，并且停止输出第二选通脉冲Gout2。在用于将第二输出端子N2的电压放电的过程中，第一补偿晶体管Tcom1响应于第二Q节点Q2的电压而操作。如图6所示，第二级STG2的电压通过第四选通时钟CLK4而增加至第二自举电压V_B2。因此，第二输出端子N2从第二自举电压V_B2开始放电。
如上所述，第一级STG1的第一输出端子N1和第二输出端子N2两者从第二自举电压V_B2开始放电。即，第一上拉晶体管Tpu1在使第一输出端子N1放电的过程中的栅-源电压基本上等于第一补偿晶体管Tcom1在使第二输出端子N2放电的过程中的栅-源电压。结果，因为在使第一输出端子N1放电的过程中的电压变化量与在使第二输出端子N2放电的过程中的电压变化量之间存在小的差异，因此当第一选通脉冲Gout1和第二选通脉冲Gout2下降至低电位电压时，第一选通脉冲Gout1和第二选通脉冲Gout2获得基本相同水平的延迟。另外，本发明的实施方式能够防止由于第一选通脉冲Gout1和第二选通脉冲Gout2之间的延迟差而导致的水平方向的暗现象(dim phenomenon)。
下面描述本发明的实施方式和比较示例。
图7例示了根据比较示例的级的输出端子。图8例示了Q节点和输出端子的电压根据图7中所示的级的操作的改变。
根据图7中示出的比较示例，使用第一上拉晶体管Tpu_O输出第i个选通脉冲Gout(i)，并且使用第二上拉晶体管Tpu_E输出第(i+1)个选通脉冲Gout(i+1)。第i个选通脉冲Gout(i)被放电至第二自举电压V_B2，并且第(i+1)个选通脉冲Gout(i+1)被放电至第一自举电压V_B1。输出端子被放电时的电压变化量与连接至输出端子的晶体管的栅-源电压成比例。因此，比较示例增大了第i个选通脉冲Gout(i)被放电时的电压变化量，并且减小了第(i+1)个选通脉冲Gout(i+1)被放电时的电压变化量。结果，产生了根据比较示例的第i个选通脉冲Gout(i)和第(i+1)个选通脉冲Gout(i+1)之间的延迟差。当产生了第i个选通脉冲Gout(i)和第(i+1)个选通脉冲Gout(i+1)之间的延迟差时，使用第i个选通脉冲Gout(i)和第(i+1)个选通脉冲Gout(i+1)的数据电压的充电时间改变。即，利用数据电压对供应有第i个选通脉冲Gout(i)的第i条选通线充电所需的时间与利用数据电压对供应有第(i+1)个选通脉冲Gout(i+1)的第(i+1)条选通线充电所需的时间不同。因此，虽然对布置在第i条选通线上的第i个像素和布置在第(i+1)条选通线上的第(i+1)个像素施加了相同的数据电压，但是第i个像素和第(i+1)个像素表示不同的灰度级。因此，沿着选通线的方向产生暗现象。
另一方面，本发明的实施方式能够使用补偿晶体管Tcom去除选通脉冲的延迟差，并且能够防止可能在比较示例中产生的水平暗现象。
虽然已经参照本发明的多个示例性实施方式描述了实施方式，但是应理解的是，本领域技术人员能够设计出落入本公开的原理的范围内的各种其它修改和实施方式。更具体地，在本公开、附图和所附的权利要求的范围内，对主题组合布置的组成部件和/或布置的各种变型和修改都是可能的。除了对组成部件和/或布置的变型和修改以外，另选的用途对本领域技术人员也是显而易见的。

Claims (12)

1.一种将选通脉冲依次输出至像素阵列的选通线的移位寄存器，该移位寄存器包括：
第一级，该第一级被配置为将所述选通脉冲与第一Q节点的电压对应地依次输出至所述像素阵列的第一选通线和第二选通线；以及
第二级，该第二级被配置为将所述选通脉冲与第二Q节点的电压对应地依次输出至所述像素阵列的第三选通线和第四选通线，
其中，所述第一级包括：
起始控制器，该起始控制器利用所述第一Q节点的电压充电；
第一上拉晶体管，该第一上拉晶体管被配置为响应于第一选通时钟和所述第一Q节点的电压而增加第一输出端子的电压；
第二上拉晶体管，该第二上拉晶体管被配置为响应于第二选通时钟和所述第一Q节点的电压而增加第二输出端子的电压；以及
补偿晶体管，该补偿晶体管被配置为将所述第二Q节点的电压用作选通电压来通过所述第二选通时钟对所述第二输出端子的所述电压进行放电。
2.根据权利要求1所述的移位寄存器，其中，所述第一上拉晶体管的栅极连接至所述第一Q节点，所述第一上拉晶体管的第一电极连接至所述第一选通时钟的输入端子，并且所述第一上拉晶体管的第二电极连接至所述第一输出端子，并且
其中，所述第二上拉晶体管的栅极连接至所述第一Q节点，所述第二上拉晶体管的第一电极连接至所述第二选通时钟的输入端子，并且所述第二上拉晶体管的第二电极连接至所述第二输出端子。
3.根据权利要求2所述的移位寄存器，其中，所述补偿晶体管的栅极连接至第二Q节点，所述补偿晶体管的第一电极连接至所述第二选通时钟的输入端子，并且所述补偿晶体管的第二电极连接至所述第二输出端子。
4.根据权利要求2所述的移位寄存器，其中，所述第一选通时钟在所述第一Q节点被预充电的状态下施加至所述第一上拉晶体管的第一电极，并且使所述第一Q节点第一次自举，并且
其中，所述第二选通时钟在所述第一选通时钟结束之前施加至所述第二上拉晶体管的第一电极，并且使所述第一Q节点第二次自举。
5.根据权利要求4所述的移位寄存器，其中，所述第二级包括：
第三上拉晶体管，该第三上拉晶体管包括与所述第二Q节点连接的栅极、与第三选通时钟的输入端子连接的第一电极以及与第三输出端子连接的第二电极；以及
第四上拉晶体管，该第四上拉晶体管包括与所述第二Q节点连接的栅极、与第四选通时钟的输入端子连接的第一电极以及与第四输出端子连接的第二电极，
其中，在所述第三选通时钟下降之前将所述第四选通时钟输入至所述第四上拉晶体管，并且使通过所述第三选通时钟第一次自举的第二节点第二次自举，并且
其中，所述第二选通时钟的下降时间被布置在所述第三选通时钟和所述第四选通时钟的交叠时段中。
6.根据权利要求1所述的移位寄存器，其中，所述第一级还包括：
第一下拉晶体管，该第一下拉晶体管包括与第一QB节点连接的栅极、与所述第一输出端子连接的第一电极以及与低电位电压源连接的第二电极；以及
第二下拉晶体管，该第二下拉晶体管包括与所述第一QB节点连接的栅极、与所述第二输出端子连接的第一电极以及与所述低电位电压源连接的第二电极。
7.一种显示设备，该显示设备包括：
像素阵列，该像素阵列被布置在显示区域中；
移位寄存器，该移位寄存器位于所述像素阵列外部，并且被配置为将选通脉冲依次输出至所述像素阵列的选通线；以及
数据驱动器，该数据驱动器被配置为与所述选通脉冲同步地输出数据电压，
其中，所述移位寄存器包括：
第一级，该第一级被配置为将所述选通脉冲与第一Q节点的电压对应地依次输出至所述像素阵列的第一选通线和第二选通线；以及
第二级，该第二级被配置为将所述选通脉冲与第二Q节点的电压对应地依次输出至所述像素阵列的第三选通线和第四选通线，
其中，所述第一级包括：
起始控制器，该起始控制器利用所述第一Q节点的电压充电；
第一上拉晶体管，该第一上拉晶体管被配置为响应于第一选通时钟和所述第一Q节点的电压而增加第一输出端子的电压；
第二上拉晶体管，该第二上拉晶体管被配置为响应于第二选通时钟和所述第一Q节点的电压而增加第二输出端子的电压；以及
补偿晶体管，该补偿晶体管被配置为将所述第二Q节点的电压用作选通电压来通过所述第二选通时钟对所述第二输出端子的所述电压进行放电。
8.根据权利要求7所述的显示设备，其中，所述第一上拉晶体管的栅极连接至所述第一Q节点，所述第一上拉晶体管的第一电极连接至所述第一选通时钟的输入端子，并且所述第一上拉晶体管的第二电极连接至所述第一输出端子，并且
其中，所述第二上拉晶体管的栅极连接至所述第一Q节点，所述第二上拉晶体管的第一电极连接至所述第二选通时钟的输入端子，并且所述第二上拉晶体管的第二电极连接至所述第二输出端子。
9.根据权利要求8所述的显示设备，其中，所述补偿晶体管的栅极连接至第二Q节点，所述补偿晶体管的第一电极连接至所述第二选通时钟的输入端子，并且所述补偿晶体管的第二电极连接至所述第二输出端子。
10.根据权利要求8所述的显示设备，其中，所述第一选通时钟在所述第一Q节点被预充电的状态下施加至所述第一上拉晶体管的第一电极，并且使所述第一Q节点第一次自举，并且
其中，所述第二选通时钟在所述第一选通时钟结束之前施加至所述第二上拉晶体管的第一电极，并且使所述第一Q节点第二次自举。
11.根据权利要求10所述的显示设备，其中，所述第二级包括：
第三上拉晶体管，该第三上拉晶体管包括与所述第二Q节点连接的栅极、与第三选通时钟的输入端子连接的第一电极以及与第三输出端子连接的第二电极；以及
第四上拉晶体管，该第四上拉晶体管包括与所述第二Q节点连接的栅极、与第四选通时钟的输入端子连接的第一电极以及与第四输出端子连接的第二电极，
其中，在所述第三选通时钟下降之前将所述第四选通时钟输入至所述第四上拉晶体管，并且使通过所述第三选通时钟第一次自举的第二节点第二次自举，并且
其中，所述第二选通时钟的下降时间被布置在所述第三选通时钟和所述第四选通时钟的交叠时段中。
12.根据权利要求7所述的显示设备，其中，所述第一级还包括：
第一下拉晶体管，该第一下拉晶体管包括与第一QB节点连接的栅极、与所述第一输出端子连接的第一电极以及与低电位电压源连接的第二电极；以及
第二下拉晶体管，该第二下拉晶体管包括与所述第一QB节点连接的栅极、与所述第二输出端子连接的第一电极以及与所述低电位电压源连接的第二电极。
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