CN109979409A - 一种复位电路及栅极芯片 - Google Patents

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Abstract

本发明揭露一种复位电路及栅极芯片，通过改善栅极芯片的复位电路，延长栅极芯片的复位时间，让栅极芯片在上电阶段处于复位状态，从而避免输入栅极芯片的外部输入信号处于浮置状态时所引起的栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。

Description

一种复位电路及栅极芯片
技术领域
本发明涉及液晶面板技术领域，尤其涉及一种复位电路及栅极芯片。
背景技术
液晶面板因其体积小，重量轻，显示质量优越而深受人们的喜爱。液晶面板的电路驱动系统一般包括时序控制器(TCON)、驱动芯片(Driver IC)、电源管理器(PWN)及可编程伽玛校正缓冲电路(P-Gamma IC)，时序控制器输出视频信号给驱动芯片，电源管理器输出电压给驱动芯片及可编程伽玛校正缓冲电路。驱动芯片进一步包括用于向液晶面板提供行扫描信号的栅极芯片(Gate IC)以及用于向液晶面板提供数据信号的源极芯片(SourceIC)。
参考图1A及图1B，图1A为现有栅极芯片的架构图，图1B为图1A的栅极芯片的复位时序。
如图1A所示，现有栅极芯片10主要包括移位寄存器(Shift Register)11，逻辑控制单元(Logic Control)12，以及输出级(Output Stage)13。所述移位寄存器11连接所述逻辑控制单元12，所述逻辑控制单元12连接所述输出级13。栅极芯片10接收时序控制器(未示于图中)提供的输入信号DIO(一般为栅极启动信号)、CPV(一般为栅极移位时钟信号)、UD(一般为显示模式控制信号)、OE(一般为栅极输出控制信号)和XON(一般为快速放电控制信号)，在输入信号DIO、CPV、UD、OE和XON的控制下，栅极芯片10会依序逐行的输出行扫描信号G1～Gn，并依序提供给n条栅极线(Gate Line)(未示于图中)。其中，移位寄存器11根据栅极移位时钟信号CPV依次将栅极启动信号DIO进行移位。逻辑控制单元12对移位寄存器11的输出信号和时序控制器提供的栅极输出控制信号OE进行逻辑运算，产生输出信号。输出级13利用外部输入的高电平信号VGH和低电平信号VGL将来自逻辑控制单元12的输出信号转换为适合于驱动栅极线的模拟电压信号。
现有应用中，时序控制器提供的输入信号的启动晚于栅极芯片的电源供应。即栅极芯片完成复位后，而时序控制器尚未启动的这段时间内，输入栅极芯片的外部输入信号是处于浮置(Floating)状态的。若外界的干扰或噪声引入引脚，可能会引发栅极芯片的异常输出。例如，栅极启动信号DIO、栅极移位时钟信号CPV为不定态，移位寄存器11可能异常启动；快速放电控制信号XON为不定态，逻辑控制单元12可能异常输出。若引脚电平高于VIH(一般为大于2.0V)，栅极芯片将会识别为有效的高电平；若引脚电平低于VIL(一般为小于0.8V)，栅极芯片将识别为有效的低电平。以上情况均会导致栅极芯片输出异常，将多条栅极线同时开启，从而导致栅极芯片上电后高电平信号VGH出现大电流的现象，可能会烧毁栅极芯片。
如图1B所示，当电源电压VDD采用1.8V设计时，栅极芯片在电源电压VDD上电(PowerOn)阶段进行复位(Reset)，当电源电压VDD达到额定值后复位完成，切换至正常状态，栅极芯片内部复位信号Rst(Internal Reset)变为高电平。由于栅极芯片的复位在很短时间内完成，在上电完成后，栅极芯片能够正常工作。而在时序控制器提供的输入信号DIO、CPV和OE到来前，栅极芯片的引脚处于浮置状态，由于外界的干扰或噪声引入引脚，且引脚电平高于VIH或低于VIL，导致引脚接收到实际输入信号DIO’、CPV’和OE’呈现相应的高/低电平。移位寄存器11异常启动(如图中所示移位寄存器11的输出信号SR1～SR4为高电平)，导致栅极芯片输出异常(如图中所示栅极芯片行扫描信号G1～G4为高电平)，将多条栅极线同时开启。
因此，如何避免栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免栅极芯片上电后高电平信号出现大电流现象，成为亟待解决的技术问题。
发明内容
本发明的目的在于，提供一种复位电路及栅极芯片，可以避免栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免栅极芯片上电后高电平信号出现大电流现象，有效保护栅极芯片。
为实现上述目的，本发明提供了一种复位电路，适用于栅极芯片；所述复位电路接入一电源电压输入端，用于根据接收到的电源电压获取第一参考电压以及第二参考电压，在所述第二参考电压大于所述第一参考电压时输出上电完成信号，根据所述上电完成信号对接收到的一外部输入信号进行处理输出复位控制信号，以复位所述栅极芯片内部其它电路或将所述栅极芯片切换至正常状态。
为实现上述目的，本发明还提供了一种栅极芯片，所述栅极芯片包括：一复位电路、一移位寄存器、一逻辑控制单元以及一输出级；所述复位电路接入一电源电压输入端，用于根据接收到的电源电压获取第一参考电压以及第二参考电压，在所述第二参考电压大于所述第一参考电压时输出上电完成信号，根据所述上电完成信号对接收到的一外部输入信号进行处理输出复位控制信号，以复位所述移位寄存器、所述逻辑控制单元以及所述输出级，或将所述栅极芯片切换至正常状态。
本发明的优点在于，本发明通过改善栅极芯片的复位电路，延长栅极芯片的复位时间，避免输入栅极芯片的外部输入信号处于浮置状态时所引起的栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1A，现有栅极芯片的架构图；
图1B为图1A的栅极芯片的复位时序；
图2，本发明复位电路的架构图；
图3，本发明复位电路一实施例的电路图；
图4为采用图3所示复位电路的本发明栅极芯片的复位时序；
图5，本发明栅极芯片的架构图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。以下通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。此外，本发明在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
本发明复位电路，根据接收到的电源电压获取第一参考电压以及第二参考电压，在所述第二参考电压大于所述第一参考电压时输出上电完成信号，根据所述上电完成信号对接收到的外部输入信号进行处理输出复位控制信号，以复位所述栅极芯片内部其它电路(移位寄存器、逻辑控制单元以及输出级)或将所述栅极芯片切换至正常状态。通过改善栅极芯片的复位电路，延长栅极芯片的复位时间，从而避免输入栅极芯片的外部输入信号处于浮置状态时所引起的栅极芯片输出异常，保证栅极芯片上电后处于正常状态，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。
参考图2，本发明复位电路的架构图，所述复位电路适用于栅极芯片。所述复位电路20包括电压采样单元21、分压单元22、比较单元23以及复位控制单元24。
所述电压采样单元21接入电源电压输入端29，用于对电源电压VDD进行采样获取第一参考电压V1。
所述分压单元22接入所述电源电压输入端29，用于接收所述电源电压VDD并进行分压获取第二参考电压V2。
所述比较单元23的第一输入端用于接收所述第一参考电压V1，其第二输入端用于接收所述第二参考电压V2，其输出端用于在所述第二参考电压V2大于所述第一参考电压V1时输出上电完成信号Rst1(高电平的复位信号)；而在所述第一参考电压V1大于所述第二参考电压V2时所述比较单元23输出低电平的复位信号，此时栅极芯片仍处于上电阶段，当电源电压VDD达到额定值后即栅极芯片上电完成。
所述复位控制单元24，用于分别接收所述上电完成信号Rst1以及一外部输入信号Input1，对所述外部输入信号Input1进行处理并输出复位控制信号Rst2，以复位所述栅极芯片内部其它电路(移位寄存器、逻辑控制单元以及输出级)或将所述栅极芯片切换至正常状态。也即，栅极芯片在电源电压VDD上电后，仍处于复位状态，同时接收一外部输入信号Input1并进行处理，在处理结果满足预设条件之前，栅极芯片仍处于复位状态，即使有外界的干扰或噪声引入浮置状态的栅极芯片引脚，也不会启动栅极芯片；当处理结果满足预设条件时，释放复位，栅极芯片进入正常状态，而此时时序控制器提供的输入信号已经到来。在时序控制器提供的输入信号(包括所述外部输入信号Input1)的控制下，栅极芯片会依序逐行的输出行扫描信号，并依序提供给相应的栅极线，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。
具体的，所述复位控制单元24可以在接收到所述上电完成信号Rst1后对所述外部输入信号Input1的脉冲进行计数，将所述计数值与一预设值进行比较，在所述计数值小于所述预设值时输出第一控制信号以复位所述栅极芯片内部其它电路，在所述计数值等于所述预设值时输出第二控制信号以将所述栅极芯片切换至正常状态，所述第一控制信号与所述第二控制信号为一对相位互反的控制信号。例如，所述第一控制信号为低电平的复位信号，所述第二控制信号为高电平的复位信号。
通过配置所述预设值，可以调节所述栅极芯片的复位时间。例如，所述外部输入信号Input1可以为输入所述栅极芯片的栅极移位时钟信号CPV。由于栅极芯片引脚浮置状态下产生的栅极移位时钟信号CPV的个数是未知，因而与计数值进行比较的预设值可以设置的稍大些；这种预设值配置可能导致在时序控制器提供的输入信号的前几帧信号到来时，栅极芯片仍处于复位状态而对于输入信号无响应，但是，通过合理配置所述预设值，无响应的过程会很短，并不会影响相应液晶面板的视觉效果。
本发明所述的比较单元23、复位控制单元24可以由包括逻辑器件的电路组成。具体的，所述逻辑器件包括但不限于：模拟逻辑器件和数字逻辑器件。其中，所述模拟逻辑器件包括但不限于：比较器、与门、或门等一个或者多个逻辑器件的组合；所述数字逻辑器件包括但不限于：计数器、触发器、选择器等一个或者多个逻辑器件的组合。
参考图3-图4，其中，图3为本发明复位电路一实施例的电路图，图4为采用图3所示复位电路的本发明栅极芯片的复位时序。
在本实施例中，所述电压采样单元21包括一电流源I0和一第三电阻R3；所述电流源I0的第一端接入所述电源电压输入端29，其第二端电连接所述第三电阻R3的第一端；所述第三电阻R3的第二端接地；所述电流源I0与所述第三电阻R3的公共端电连接至所述比较单元23的第一输入端，以输出第一参考电压V1至所述比较单元23的第一输入端。
在本实施例中，所述分压单元22包括一第一电阻R1和一第二电阻R2；所述第一电阻R1的第一端接入所述电源电压输入端，其第二端电连接所述第二电阻R2的第一端；所述第二电阻R2的第二端接地；所述第一电阻R1与所述第二电阻R2的公共端电连接至所述比较单元23的第二输入端，以输出第二参考电压V2至所述比较单元23的第二输入端。其中，V2＝VDD*R2/(R1+R2)。
在本实施例中，所述比较单元23采用一第一比较器CMP1，其正向输入端用于接收所述第一参考电压V1，其反向输入端用于接收所述第二参考电压V2。当V1>V2，第一比较器CMP1输出低电平的复位信号，栅极芯片处于复位状态，当V1<V2，第一比较器CMP1输出高电平的复位信号(上电完成信号Rst1)栅极芯片上电完成。
在本实施例中，所述复位控制单元24包括一计数器CNT1以及一第二比较器CMP2；所述计数器CNT1，用于在接收到所述上电完成信号Rst1后对所述外部输入信号Input1的脉冲进行计数，产生计数值Cnt1并输出；所述第二比较器CMP2，用于将所述计数值Cnt1与一预设值PRE_Cnt进行比较，在所述计数值Cnt1小于所述预设值PRE_Cnt时输出第一控制信号以复位所述栅极芯片内部其它电路，在所述计数值Cnt1等于所述预设值PRE_Cnt时输出第二控制信号以将所述栅极芯片切换至正常状态(释放复位)，所述第一控制信号与所述第二控制信号为一对相位互反的控制信号。例如，所述第一控制信号为低电平的复位信号Rst2，所述第二控制信号为高电平的复位信号Rst2。Rst2用于栅极芯片内部其它电路的复位。
在本实施例中，所述外部输入信号Input1为输入所述栅极芯片的栅极移位时钟信号CPV。由于栅极芯片引脚浮置状态下产生的栅极移位时钟信号CPV的个数是未知，因而与计数值Cnt1进行比较的预设值PRE_Cnt可以设置的稍大些；这种预设值配置可能导致在时序控制器提供的输入信号的前几帧信号到来时，栅极芯片仍处于复位状态而对于输入信号无响应，但是，通过合理配置所述预设值PRE_Cnt，无响应的过程会很短，并不会影响相应液晶面板的视觉效果。
如图4所示，栅极芯片在电源电压VDD上电后(Power On)，仍处于复位(Reset)状态，同时对CPV的脉冲个数进行计数；在CPV的脉冲个数未达到预设值时，栅极芯片仍处于复位状态(Rst2为低电平)，即使有外界的干扰或噪声引入浮置状态的栅极芯片引脚，也不会启动栅极芯片；当CPV的脉冲个数达到预设值时，释放复位(Rst2变为高电平)，栅极芯片进入正常状态，而此时时序控制器提供的输入信号已经到来。在输入信号的控制下，栅极芯片会依序逐行的输出行扫描信号，并依序提供给相应的栅极线，避免上电后高电平信号出现大电流现象，有效保护栅极芯片。
基于同一方面构思，本发明还公开了一种栅极芯片。参考图5，本发明栅极芯片的架构图。所述栅极芯片50包括：复位电路51、移位寄存器52、逻辑控制单元53以及输出级54；所述复位电路51接入一电源电压输入端59，用于根据接收到的电源电压获取第一参考电压以及第二参考电压，在所述第二参考电压大于所述第一参考电压时输出上电完成信号，根据所述上电完成信号对接收到的一外部输入信号进行处理输出复位控制信号Rst2，以复位所述移位寄存器52、所述逻辑控制单元53以及所述输出级54，或将所述栅极芯片切换至正常状态。所述移位寄存器52连接所述逻辑控制单元53，所述逻辑控制单元53连接所述输出级54。所述栅极芯片切换至正常状态后，在时序控制器提供的输入信号DIO、CPV、UD、OE和XON的控制下，依序逐行的输出行扫描信号，并依序提供给相应的栅极线。
移位寄存器52根据栅极移位时钟信号CPV依次将栅极启动信号DIO进行移位。逻辑控制单元53对移位寄存器52的输出信号和时序控制器提供的栅极输出控制信号OE进行逻辑运算，产生输出信号。输出级54利用外部输入的高电平信号VGH和低电平信号VGL将来自逻辑控制单元53的输出信号转换为适合于驱动栅极线的模拟电压信号。
所述复位电路51的架构及工作原理可参照图2、图3及图4所示，此处不再赘述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种复位电路，适用于栅极芯片；其特征在于，所述复位电路接入一电源电压输入端，用于根据接收到的电源电压获取第一参考电压以及第二参考电压，在所述第二参考电压大于所述第一参考电压时输出上电完成信号，根据所述上电完成信号对接收到的一外部输入信号进行处理输出复位控制信号，以复位所述栅极芯片内部其它电路或将所述栅极芯片切换至正常状态。
2.如权利要求1所述的复位电路，其特征在于，所述外部输入信号为输入所述栅极芯片的栅极移位时钟信号。
3.如权利要求1所述的复位电路，其特征在于，所述复位电路包括一电压采样单元、一分压单元、一比较单元以及一复位控制单元；
所述电压采样单元接入所述电源电压输入端，用于对所述电源电压进行采样获取第一参考电压；
所述分压单元接入所述电源电压输入端，用于接收所述电源电压并进行分压获取第二参考电压；
所述比较单元的第一输入端用于接收所述第一参考电压，其第二输入端用于接收所述第二参考电压，其输出端用于在所述第二参考电压大于所述第一参考电压时输出上电完成信号；
所述复位控制单元，用于分别接收所述上电完成信号以及一外部输入信号，对所述外部输入信号进行处理并输出复位控制信号，以复位所述栅极芯片内部其它电路或将所述栅极芯片切换至正常状态。
4.如权利要求3所述的复位电路，其特征在于，所述电压采样单元包括一电流源和一第三电阻；
所述电流源的第一端接入所述电源电压输入端，其第二端电连接所述第三电阻的第一端；
所述第三电阻的第二端接地；
所述电流源与所述第三电阻的公共端电连接至所述比较单元的第一输入端。
5.如权利要求3所述的复位电路，其特征在于，所述分压单元包括一第一电阻和一第二电阻；
所述第一电阻的第一端接入所述电源电压输入端，其第二端电连接所述第二电阻的第一端；
所述第二电阻的第二端接地；
所述第一电阻与所述第二电阻的公共端电连接至所述比较单元的第二输入端。
6.如权利要求3所述的复位电路，其特征在于，所述复位控制单元进一步用于在接收到所述上电完成信号后对所述外部输入信号的脉冲进行计数，将所述计数值与一预设值进行比较，在所述计数值小于所述预设值时输出第一控制信号以复位所述栅极芯片内部其它电路，在所述计数值等于所述预设值时输出第二控制信号以将所述栅极芯片切换至正常状态，所述第一控制信号与所述第二控制信号为一对相位互反的控制信号。
7.如权利要求6所述的复位电路，其特征在于，通过配置所述预设值，调节所述栅极芯片的复位时间。
8.如权利要求3所述的复位电路，其特征在于，所述复位控制单元包括一计数器以及一第二比较器；
所述计数器，用于在接收到所述上电完成信号后对所述外部输入信号的脉冲进行计数，产生计数值并输出；
所述第二比较器，用于将所述计数值与所述预设值进行比较，在所述计数值小于所述预设值时输出第一控制信号，在所述计数值等于所述预设值时输出第二控制信号，所述第一控制信号与所述第二控制信号为一对相位互反的控制信号。
9.一种栅极芯片，其特征在于，所述栅极芯片包括：一复位电路、一移位寄存器、一逻辑控制单元以及一输出级；
所述复位电路接入一电源电压输入端，用于根据接收到的电源电压获取第一参考电压以及第二参考电压，在所述第二参考电压大于所述第一参考电压时输出上电完成信号，根据所述上电完成信号对接收到的一外部输入信号进行处理输出复位控制信号，以复位所述移位寄存器、所述逻辑控制单元以及所述输出级，或将所述栅极芯片切换至正常状态。
10.如权利要求9所述的栅极芯片，其特征在于，所述复位电路采用如权利要求2-8任意一项所述的复位电路。
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