KR20070118459A - 표시장치 - Google Patents

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Abstract

표시장치에서, 타이밍 컨트롤러는 영상 데이터 신호, 제1 출력개시신호, 제1 및 제2 제어신호를 출력하고, 출력제어회로는 제1 출력개시신호에 응답하여 제2 출력개시신호를 생성한다. 데이터 구동회로는 제1 제어신호와 영상 데이터 신호에 응답해서 데이터 신호를 생성하고, 제2 출력개시신호에 응답하여 데이터 신호를 출력한다. 제2 출력개시신호는 파워 온시 소정시간동안 데이터 구동회로를 리셋시켜 소정시간동안 데이터 구동회로로부터 비정상적인 데이터 신호가 출력되는 것을 방지한다. 또한, 출력제어회로와 데이터 구동회로는 데이터 구동칩 내에 함께 집적화된다. 따라서, 파워 온시 소정 기간동안 원하지 않는 오류 영상이 표시되는 것을 방지할 수 있고, 표시장치의 생산성을 향상시킬 수 있다.

Description

표시장치{DISPLAY DEVICE}
도 1은 본 발명의 일실시예에 따른 액정표시장치의 블럭도이다.
도 2는 도 1에 도시된 데이터 구동회로의 내부 블럭도이다.
도 3은 도 1에 도시된 출력제어회로의 내부 구성을 나타낸 회로도이다.
도 4는 도 3에 도시된 출력제어회로에서 사용되는 신호들의 타이밍이다.
도 5는 게이트 오프 전압과 제2 출력개시신호의 관계를 나타내는 그래프이다.
*도면의 주요 부분에 대한 설명
100 : 액정표시장치 110 : 타이밍 컨트롤러
120 : 데이터 구동회로 130 : DC/DC 컨버터
140 : 게이트 구동회로 150 : 표시패널
160 : 출력제어회로 170 : 데이터 구동칩
161 : 지연 회로 162 : 펄스 발생 회로
163 : 로직 회로
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 데이터 구동칩의 부정출력을 방지할 수 있는 표시장치에 관한 것이다.
액정표시장치에서, 표시패널은 행렬 형태로 배열되며, 스위칭 소자인 박막 트랜지스터를 포함하는 복수의 픽셀 어레이를 포함하고, 각 픽셀은 게이트 신호와 데이터 신호에 응답하여 영상을 표시한다. 액정표시장치는 표시패널에 게이트 신호를 제공하는 게이트 구동회로, 데이터 신호를 제공하는 데이터 구동회로 및 게이트 구동회로와 데이터 구동회로의 구동을 제어하는 제어회로를 포함한다.
게이트 구동회로에는 박막 트랜지스터를 턴-온시키기 위한 게이트 온 전압 및 박막 트랜지스터를 턴-오프시키기 위한 게이트 오프 전압이 제공된다. 예컨대, 파워 온 시 액정표시장치에 구비된 DC/DC 컨버터는 -13V의 게이트 오프 전압을 출력하는데, 파워 온 시점부터 게이트 오프 전압이 -13V로 안정되기까지는 소정의 시간이 소요된다. 게이트 오프 전압이 -13V로 충분히 낮아지기 전에 대략 -6V일 때까지는 박막 트랜지스터가 약하게 턴-온된 상태를 유지하게 된다. 이때 비정상적인 데이터 신호가 데이터 구동회로로부터 출력되어 표시패널로 인가되면, 액정 패널의 화면에는 오류 영상이 디스플레이된다. 이와 같은 오류 영상은 신호 제어 회로로부터 유효한 픽셀 데이터 신호가 출력될 때(예를 들면 60ms이후)까지 지속적으로 표시패널에 디스플레이된다.
그러므로, 파워 온 시점부터 게이트 오프 신호가 충분히 안정될 때까지 소요되는 시간동안 데이터 구동회로를 리셋시켜 비정상적인 데이터 신호가 표시패널로 인가되지 않도록 하기 위한 기술이 요구된다.
따라서 본 발명의 목적은 파워 온시 초기 시간동안 데이터 구동칩으로부터 비정상적인 데이터 신호가 출력되는 것을 방지하기 위한 표시장치를 제공하는 것이다.
본 발명에 따른 표시장치는 타이밍 컨트롤러, 데이터 구동칩, 게이트 구동회로 및 표시패널을 포함한다. 상기 타이밍 컨트롤러는 영상 데이터 신호, 제1 출력개시신호, 제1 및 제2 제어신호를 출력한다. 상기 데이터 구동칩은 출력제어회로 및 데이터 구동회로를 포함한다. 상기 출력제어회로는 상기 제1 출력개시신호에 응답하여 제2 출력개시신호를 생성한다. 상기 데이터 구동회로는 상기 제1 제어신호와 상기 영상 데이터 신호에 응답해서 데이터 신호를 생성하고 상기 제2 출력개시신호에 응답하여 상기 데이터 신호를 출력한다. 여기서, 상기 출력제어회로는 파워 온시 소정시간동안 상기 제2 출력개시신호를 리셋시켜 상기 소정시간동안 상기 데이터 구동회로로부터 비정상적인 데이터 신호가 출력되는 것을 방지한다.
상기 게이트 구동회로는 상기 제2 제어신호에 응답하여 게이트 신호를 출력하고, 상기 표시패널은 상기 데이터 신호 및 상기 게이트 신호에 응답하여 영상을 표시한다.
본 발명의 표시장치에 따르면, 제2 출력개시신호는 파워 온시 소정 기간동안 하이 레벨로 유지되어 데이터 구동회로를 리셋시킴으로써, 상기 소정 기간동안 비정상적인 데이터 신호로 인해서 표시패널의 화면 상에 오류 영상이 디스플레이되는 것을 방지할 수 있다. 또한, 상기 제2 출력개시신호를 생성하는 출력제어회로가 데이터 구동칩 내에 집적화됨으로써, 표시장치의 생산성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 블록도이고, 도 2는 도 1에 도시된 데이터 구동회로의 내부 블럭도이다.
도 1을 참조하면, 액정표시장치(100)는 타이밍 컨트롤러(110), 데이터 구동회로(120), DC/DC 컨버터(130), 게이트 구동회로(140), 표시패널(150) 및 출력제어회로(160)를 포함한다.
상기 표시패널(150)은 다수의 게이트 라인(G1-Gn), 게이트 라인들(G1-Gn)에 교차하는 복수의 데이터 라인(D1-Dm), 게이트 라인(G1-Gn) 및 데이터 라인(D1-Dm)의 교차점에 형성된 픽셀을 포함하며, 픽셀들은 매트릭스 구조로 배치된다. 각 픽셀은 게이트 라인과 데이터 라인에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터(미도시) 및 박막 트랜지스터의 드레인 전극에 연결되는 액정 커패시터(미도시)를 포함한다.
상기 게이트 구동회로(140)는 상기 게이트 라인들(G1-Gn)에 순차적으로 게이트 신호를 제공하고, 상기 게이트 신호가 게이트 온 전압(VON)레벨을 가질 때 게이트 라인에 연결된 박막 트랜지스터가 턴-온된다. 상기 데이터 구동회로(120)는 데이터 라인들(D1-Dm)에 영상정보를 포함하는 데이터 신호를 인가한다. 상기 데이터 신호는 상기 게이트 신호가 인가되는 해당 게이트 라인에 연결된 박막 트랜지스터 를 통과하여 상기 액정 커패시터에 인가되며, 이로써 표시패널의 화면에는 영상이 표시된다.
한편, 상기 타이밍 컨트롤러(110)는 외부의 그래픽 소스로부터 입력되는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 클럭 신호(MCLK) 및 픽셀 데이터(R, G, B)를 입력받는다. 상기 타이밍 컨트롤러(110)는 상기 표시패널(150)의 사양에 맞도록 데이터 포맷(format)을 변환한 픽셀 데이터 신호(R', G', B'), 수평 개시 신호(STH:start horizontal) 및 클럭 신호(HCLK)를 상기 데이터 구동회로(120)로 제공하고, 제1 출력개시신호(TP1)를 출력제어회로(160)로 제공한다.
또한, 상기 타이밍 컨트롤러(110)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 데이터 인에이블 신호(DE)에 응답해서 수직 개시 신호(STV:start vertical), 게이트 클럭 신호(CPV), 및 출력 인에이블 신호(OE:output enable) 등의 제어 신호들을 게이트 구동회로(140)로 제공한다.
상기 데이터 구동회로(120)는 상기 타이밍 컨트롤러(110)로부터 제공되는 픽셀 데이터 신호(R', G', B'), 제어 신호들(STH, HCLK) 및 상기 출력제어회로(160)로부터의 제2 출력개시신호(TP2)에 응답해서 상기 표시패널(150)의 데이터 라인들(D1-Dm)을 구동하기 위한 데이터 신호를 발생한다.
상기 게이트 구동회로(140)는 상기 타이밍 컨트롤러(110)로부터 제공되는 제어 신호들에 응답하여 게이트 라인들(G1-Gn)을 순차적으로 스캐닝한다. 여기서, 스캐닝이란 게이트 라인에 게이트 온 전압레벨을 갖는 게이트 신호를 순차적으로 인 가하여 게이트 신호가 인가된 게이트 라인의 픽셀을 데이터 기록이 가능한 상태로 만드는 것을 말한다.
상기 DC/DC 컨버터(130)는 외부로부터 전원 전압(CVDD)을 공급받고 상기 액정표시장치(100)의 동작에 필요한 전원들 즉, 데이터 구동 전압들(DVDD, AVDD), 게이트 온 전압(VON), 게이트 오프 전압(VOFF) 및 공통전압(VCOM) 등을 발생한다.
상기 출력제어회로(160)는 상기 전원 전압(CVDD) 및 상기 타이밍 컨트롤러(110)로부터의 제1 출력개시신호(TP1)에 응답하여 상기 제2 출력개시신호(TP2)를 출력한다.
본 발명에서, 상기 출력제어회로(160)와 상기 데이터 구동회로(120)는 데이터 구동칩(170) 내에 집적화된다.
도면에 도시하지는 않았지만, 상기 액정표시장치(100)는 상기 타이밍 컨트롤러(110)가 구비되는 인쇄회로기판 및 상기 인쇄회로기판과 상기 표시패널(150)을 전기적으로 연결시키는 테이프 캐리어 패키지를 더 포함한다. 상기 테이프 캐리어 패키지 상에는 상기 데이터 구동회로(120)와 상기 출력제어회로(160)가 내장된 상기 데이터 구동칩(170)이 실장된다.
상기 출력제어회로(160)가 상기 데이터 구동칩(170)과는 별도의 칩으로 이루어져 상기 인쇄회로기판 상에 구비되면, 칩의 추가로 인해 원가가 상승될 뿐만 아니라, 상기한 칩의 실장 공간을 상기 인쇄회로기판에 확보하기 위하여 상기 인쇄회로기판의 사이즈를 증가시켜야한다. 그러나, 본 발명에서와 같이 상기 출력제어회로(160)를 상기 데이터 구동칩(170)에 집적화시킴으로써, 상기 액정표시장치(100) 의 원가를 절감할 수 있고, 상기 인쇄회로기판의 사이즈를 감소시킬 수 있다.
한편, 도 2에 도시된 바와 같이 상기 데이터 구동회로(320)는 순차적인 샘플링 신호를 공급하는 쉬프트 레지스터(210), 샘플링 신호에 응답하여 입력 픽셀 데이터를 저장하는 데이터 레지스터(220), 데이터 레지스터(220)로부터 출력되는 데이터를 래치하는 래치(230), 래치로부터의 픽셀 데이터의 진폭을 확대하는 레벨 쉬프터(240), 레벨 쉬프터(240)로부터 출력되는 디지털 픽셀 데이터를 아날로그 신호로 변환하는 D/A 컨버터(250) 그리고 출력 버퍼(260)를 포함한다.
상기 쉬프트 레지스터(210)는 상기 타이밍 컨트롤러(310)로부터의 수평 개시 신호(STH)를 클럭 신호(HCLK)에 따라 순차적으로 쉬프트시켜 샘플링 신호로서 출력한다.
상기 데이터 레지스터(220)는 상기 쉬프트 레지스터(210)로부터의 샘플링 신호에 응답해서 상기 타이밍 컨트롤러(310)로부터의 픽셀 데이터(R', G', B')를 일정 단위씩 순차적으로 샘플링하여 저장한다. 이때, 상기 데이터 레지스터(220)의 크기는 (수평 방향 픽셀의 수 * 픽셀 데이터 각각의 비트 수)이다.
상기 래치(230)는 상기 데이터 레지스터(220)로부터의 픽셀 데이터를 래치하고, 상기 출력제어회로(160)로부터의 상기 제2 출력개시신호(TP2)에 응답해서 래치된 픽셀 데이터를 출력한다. 상기 레벨 쉬프터(240)는 상기 래치(230)로부터 출력되는 픽셀 데이터의 전압 스윙 폭을 넓히기 위한 레벨 쉬프팅을 수행한다. 상기 디지털-아날로그 컨버터(250)는 상기 레벨 쉬프터(240)로부터의 픽셀 데이터를 계조 전압들(VO-V11)을 이용하여 아날로그 픽셀 신호로 변환한다. 상기 계조 전압들(VO- V11)은 계조 전압 발생기(미도시)에 의해서 발생된다. 상기 출력 버퍼(260)는 상기 D/A 컨버터(250)로부터 출력되는 아날로그 픽셀 신호를 저장한 후 제2 출력개시신호(TP2)에 동기해서 표시패널(150)의 데이터 라인들(D1-Dm)로 공급한다.
예컨대, 래치(230)는 상기 제2 출력개시신호(TP2)의 라이징 에지(rising edge)에서 상기 데이터 레지스터(220)로부터의 픽셀 데이터를 상기 레벨 쉬프터(240)로 출력하고, 상기 출력 버퍼(260)는 제2 출력개시신호(TP2)의 폴링 에지(falling edge)에서 상기 D/A 컨버터(250)의 출력을 데이터 라인들(D1-Dm)로 전달한다.
파워 온 후 데이터 구동전압(DVDD)이 공급되기 시작하면 상기 쉬프트 레지스터(210), 레지스터(220) 및 래치(230)는 구동되기 시작하는데, 제2 출력개시신호(TP2)가 입력되기 전 상기 래치(230)의 출력은 부정 상태(indeterminate state)를 가진다. 이때, 상기 DC/DC 컨버터(130)에 의해서 데이터 구동전압(AVDD)이 상기 데이터 구동회로(320)로 공급됨에 따라서 상기 래치(230)로부터 출력되는 부정 상태의 픽셀 데이터 신호는 레벨 쉬프터(240), D/A 컨버터(250) 및 출력 버퍼(260)를 통해 데이터 라인들(D1-Dm)로 전달된다. 이 상태에서 게이트 오프 전압(VOFF)이 박막 트랜지스터를 턴 오프하기에 충분한 전압(예컨대, -13V)으로 낮아지기 전에는, 박막 트랜지스터가 약하게 턴 온된다. 따라서, 데이터 라인들(D1-Dm)로 전달된 부정 상태의 픽셀 데이터 신호는 박막 트랜지스터를 통해 액정 커패시터로 전달되어서 표시패널(150)에는 오류 영상이 디스플레이된다.
이러한 오류 영상을 방지하기 위하여, 본 발명의 실시예에 따른 상기 출력제 어회로(160)는 파워 온 후 적어도 게이트 오프 전압이 충분이 낮아질 때까지 상기 제2 출력개시신호(TP2)를 하이 레벨로 유지시킴으로써 상기 래치(230)의 출력을 리셋시킨다. 그러므로, 상기 제2 출력개시신호(TP2)가 하이 레벨인 동안 상기 데이터 구동 회로(120)는 리셋 상태를 유지하게 되고, 그 결과 표시패널에 오류 영상이 표시되는 것을 방지할 수 있다.
도 3은 도 1에 도시된 출력제어회로의 내부 구성을 나타낸 회로도이다.
도 3을 참조하면, 출력제어회로(160)는 지연 회로(161), 펄스 발생 회로(162) 및 로직회로(163)를 포함한다. 상기 지연 회로(161)는 외부로부터 공급되는 전원전압(CVDD)을 소정 시간동안 지연시키고, 신호(PCVDD)를 출력한다. 상기 지연회로(161)는 상기 전원전압(CVDD)과 접지 사이에 직렬로 연결된 제1 저항(R1) 및 제1 커패시터(C1)를 포함한다.
상기 펄스 발생 회로(162)는 상기 지연 회로(310)로부터의 신호(PDCVDD) 및 상기 전원전압(CVDD)을 입력받고 펄스 신호(PLS)를 출력한다. 상기 펄스 발생 회로(162)는 제2 저항(R2) 및 트랜지스터(T1)로 이루어진다. 상기 제2 저항(R2)은 상기 전원 전압과 상기 트랜지스터(T1)의 입력단과의 사이에 연결되고, 상기 트랜지스터(T1)는 상기 제2 저항(R2)과 접지 전압 사이에 형성된 전류 통로 및 상기 제1 저항(R1)과 상기 제1 커패시터(C1) 사이의 연결 노드와 연결된 게이트를 갖는다.
상기 로직회로(163)는 타이밍 컨트롤러(110, 도 1에 도시됨)로부터의 제1 출력개시신호(TP1)와 상기 펄스 발생 회로(162)로부터의 상기 펄스 신호(PLS)에 응답하여 제2 출력개시신호(TP2)를 출력한다. 본 발명의 일예로, 상기 로직회로(163)는 로직 오아 연산 회로로 구현될 수 있다.
도 3에 도시된 바와 같이, 상기 로직회로(163)는 제1 다이오드(D1), 제2 다이오드(D2) 및 제3 저항(R3)으로 이루어진다. 상기 제1 다이오드(D1)는 상기 트랜지스터(T1)의 연결 노드와 연결된 입력단과 상기 제2 출력개시신호(TP2)를 출력하는 출력단을 갖는다. 상기 제2 다이오드(D2)는 상기 타이밍 컨트롤러(310)로부터의 상기 제1 출력개시신호(TP1)를 입력받는 입력단 및 상기 제1 다이오드(D1)의 출력단과 전기적으로 연결되고 상기 제2 출력개시신호(TP2)를 출력하는 출력단을 갖는다. 상기 제3 저항(R3)은 상기 제1 및 제2 다이오드들(D1, D2)의 출력단들과 접지 전압 사이에 연결된다.
도 4는 도 3에 도시된 출력제어회로에 사용되는 신호들의 타이밍도이고, 도 5는 게이트 오프 전압과 제2 출력개시신호의 관계를 나타내는 그래프이다.
도 3 내지 도 5를 참조하면, 외부 전원 전압(CVDD)이 공급된 후 트랜지스터(T1)가 턴-오프 상태인 동안 전원 전압(CVDD)이 제2 저항(R2) 및 제1 다이오드(D1)를 통해 제2 출력개시신호(TP2)로서 출력된다. 따라서, 상기 제2 출력개시신호(TP2)는 전원 전압(CVDD)이 공급되기 시작한 후 소정 시간 동안 하이 레벨로 유지된다. 여기서, 상기 제2 출력개시신호(TP2)의 하이 레벨 구간은 지연 회로(161)의 지연 시간에 해당하며, 게이트 오프 신호(VOFF)가 충분히 낮아질 때까지 요구되는 시간이다. 본 발명의 일 예로, 상기 제2 출력개시신호(TP2)의 하이 레벨 구간은 5ms 이상이면 충분하다.
전압들(DVDD, AVDD, 도 1에 도시됨)이 데이터 구동회로(120)로 입력되기 이 전에 상기 제2 출력개시신호(TP2)가 하이 레벨로 설정되므로, 상기 전압들(DVDD, AVDD)이 입력된 후 도 2에 도시된 래치(230) 및 출력 버퍼(260)의 출력은 리셋된다. 그러므로, 게이트 오프 신호(VOFF)가 충분히 낮아질 때까지 데이터 라인들(D1-Dm)에는 비정상적인 데이터 신호가 인가되지 않고, 그 결과 파워 온시 오류 영상이 디스플레이되는 것이 방지할 수 있다.
상기 전원 전압(CVDD)이 공급된 후 제1 저항(R1) 및 제1 커패시터(C1)에 의해서 설정된 시간이 경과하면 상기 트랜지스터(T1)가 턴-온되고, 그 결과 타이밍 컨트롤러(110)로부터의 제1 출력개시신호(TP1)가 제2 다이오드(D2)의 출력단으로 출력된다. 그러므로, 파워 온 후 상기 제1 저항(R1) 및 제1 커패시터(C1)에 의한 지연 시간이 경과하면 상기 제2 출력개시신호(TP2)는 상기 제1 출력개시신호(TP1)와 동일한 위상을 가진다.
이와 같은 표시장치에 의하면, 데이터 구동회로 내 래치 회로로 인가되는 제2 출력개시신호는 파워 온시 게이트 오프 신호가 충분히 낮아지기 위해 소요되는 소정 기간동안 하이 레벨로 유지되어 비정상적인 데이터 신호가 출력되지 않도록 래치 회로를 리셋시킴으로써, 상기 소정 기간동안 표시패널의 화면 상에 오류 영상이 디스플레이되는 것을 방지할 수 있다.
또한, 상기 제2 출력개시신호를 생성하는 출력제어회로는 데이터 구동칩 내에 집적화됨으로써, 표시장치의 생산성을 향상시킬 수 있고 전체적인 사이즈를 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 영상 데이터 신호, 제1 출력개시신호, 제1 및 제2 제어신호를 출력하는 타이밍 컨트롤러;
    상기 제1 출력개시신호에 응답하여 제2 출력개시신호를 생성하는 출력제어회로 및 상기 제1 제어신호와 상기 영상 데이터 신호에 응답해서 데이터 신호를 생성하고 상기 제2 출력개시신호에 응답하여 상기 데이터 신호를 출력하는 데이터 구동회로를 포함하고, 상기 제2 출력개시신호는 파워 온시 소정시간동안 상기 데이터 구동회로를 리셋시켜 상기 소정시간동안 상기 데이터 구동회로로부터 비정상적인 데이터 신호가 출력되는 것을 억제시키는 데이터 구동칩;
    상기 제2 제어신호에 응답하여 게이트 신호를 출력하는 게이트 구동회로; 및
    상기 데이터 신호 및 상기 게이트 신호에 응답하여 영상을 표시하는 표시패널을 포함하는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 상기 출력제어회로는 상기 소정 시간이 경과한 후 상기 제1 출력개시신호와 동일한 위상을 갖는 상기 제2 출력개시신호를 출력하는 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 출력제어회로는,
    외부로부터의 전원전압을 지연시키는 지연회로;
    상기 전원전압 및 상기 지연회로에 의해 지연된 전원전압을 입력받아서 펄스 신호를 발생하는 펄스 발생 회로; 및
    상기 제1 출력개시신호 및 상기 펄스 신호를 입력받아 상기 제2 출력개시신호를 출력하는 로직회로를 포함하는 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서, 상기 로직회로는 오아(OR) 게이트인 것을 특징으로 하는 표시장치.
  5. 제3항에 있어서, 상기 지연회로는 상기 전원전압과 접지전압 사이에 연결된 제1 저항과 커패시터를 포함하고,
    상기 펄스 발생 회로는 상기 전원전압이 연결된 제2 저항, 상기 제2 저항과 접지전압 사이에 연결된 트랜지스터를 포함하고, 상기 트랜지스터는 상기 제1 저항과 상기 커패시터 사이의 연결노드에 접속된 게이트, 상기 제2 저항에 연결된 드레인 및 상기 접지전압에 연결된 드레인을 포함하며,
    상기 로직회로는 상기 트랜지스터의 입력단에 연결된 제1 단 및 상기 제2 출력개시신호를 출력하는 제2 단으로 이루어진 제1 다이오드 및 상기 제1 출력개시신호가 입력되는 제1 단 및 상기 제1 다이오드의 제2 단에 연결되어 상기 제2 출력개시신호를 출력하는 제2 단으로 이루어진 제 2 다이오드를 포함하는 것을 특징으로 하는 표시장치.
  6. 제1항에 있어서, 상기 데이터 구동회로는,
    수평 개시 신호에 동기해서 클럭 신호를 쉬프트하는 쉬프트 레지스터;
    상기 쉬프트 레지스터로부터 출력되는 상기 클럭 신호에 응답해서 상기 타이밍 컨트롤러로부터의 상기 영상 데이터 신호를 저장하는 데이터 레지스터;
    상기 제어 회로로부터의 상기 제2 출력개시신호에 응답해서 상기 데이터 레지스터에 저장된 상기 영상 데이터 신호를 래치하는 래치;
    상기 래치로부터 출력되는 상기 영상 데이터 신호를 아날로그 영상 신호로 변환하는 디지털-아날로그 컨버터; 및
    상기 제2 출력개시신호에 응답해서 상기 디지털-아날로그 컨버터로부터의 상기 아날로그 영상 신호를 상기 표시패널로 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 표시장치.
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* Cited by examiner, † Cited by third party
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