CN108717843A - 显示装置及其栅极驱动器 - Google Patents

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Abstract

本发明提供一种显示装置及其栅极驱动器。所述显示装置及其栅极驱动器，可以是把时脉信号和致能信号整合成同一信号，并且通过利用多个逻辑电路元件来对致能信号进行运算处理，以得到栅极驱动器所须的起始信号，藉此减少了栅极驱动器上的输入信号引脚数目。

Description

显示装置及其栅极驱动器
技术领域
本发明是有关于一种显示装置及其栅极驱动器，且特别是一种能减少引脚(pin)数目的显示装置及其栅极驱动器。
背景技术
一般来说，显示装置包括数据驱动器、栅极驱动器以及排列为矩阵形式的像素。栅极驱动器包括多个移位暂存器电路，移位暂存器电路是用以输出多个扫描信号来开启显示装置中的多行像素，且被开启的像素则接收数据驱动器所提供的显示数据并据以显示。而近年为了满足消费者的诉求，显示装置则通常朝向轻薄、窄(无)边框的方向设计。因此，在这类设计上，输入信号的引脚数目也就须受到严重限制。有鉴于此，本领域亟需一种能减少引脚数目的显示装置及其栅极驱动器。
发明内容
本发明的目的在于提供一种能减少引脚数目的显示装置及其栅极驱动器。为达上述目的，本发明实施例提供一种栅极驱动器，所述栅极驱动器包括起始信号产生电路、第一移位暂存器电路、第二移位暂存器电路及第三移位暂存器电路。起始信号产生电路用以接收第一致能信号、第二致能信号及第三致能信号，并产生起始信号。第一移位暂存器电路与起始信号产生电路电性耦接，第一移位暂存器电路接收第一致能信号及起始信号，并用以产生至少一第一栅极驱动信号。第二移位暂存器电路与起始信号产生电路电性耦接，第二移位暂存器电路接收第二致能信号及起始信号，并用以产生至少一第二栅极驱动信号。第三移位暂存器电路与起始信号产生电路电性耦接，第三移位暂存器电路接收第三致能信号及起始信号，并用以产生至少一第三栅极驱动信号。
本发明实施例另提供一种显示装置，包括时序控制器、起始信号产生电路、栅极驱动器、数据驱动器及多个像素单元。时序控制器用以产生第一致能信号、第二致能信号及第三致能信号。起始信号产生电路与时序控制器电性耦接，起始信号产生电路用以接收第一致能信号、第二致能信号及第三致能信号，并产生起始信号。栅极驱动器与时序控制器及起始信号产生电路电性耦接，栅极驱动器接收第一致能信号、第二致能信号、第三致能信号及起始信号，并根据第一致能信号、第二致能信号、第三致能信号及起始信号输出多个栅极驱动信号。数据驱动器用以输出多个显示数据，且每一像素单元与栅极驱动器及数据驱动器电性耦接，每一像素单元是用以根据接收的栅极驱动信号决定是否接收显示数据。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅用来说明本发明，而非对本发明的权利范围作任何的限制。
附图说明
图1是本发明实施例所提供的栅极驱动器的功能方块示意图。
图2是图1的栅极驱动器中的起始信号产生电路的电路示意图。
图3A是图1的栅极驱动器中的第一至第三致能信号于第一时段的时序示意图。
图3B是图1的栅极驱动器中的第一至第三致能信号于第二时段的时序示意图。
图4是本发明实施例所提供的显示装置的功能方块示意图。
图5是本发明另一实施例所提供的显示装置的功能方块示意图。
其中，附图标记：
4、5：显示装置
40：时序控制器
44：数据驱动器
46：像素单元
10、42、52：栅极驱动器
101：起始信号产生电路
520：移位暂存器电路
103：第一移位暂存器电路
105：第二移位暂存器电路
107：第三移位暂存器电路
emOE1：第一致能信号
emOE2：第二致能信号
emOE3：第三致能信号
i-STP：起始信号
GS1：第一栅极驱动信号
GS2：第二栅极驱动信号
GS3：第三栅极驱动信号
G1～GM：极驱动信号
S1～SP：显示数据
1031：移位暂存器
1033：及闸
2011～2014：第一至第四逻辑闸
2021～2024：第一至第四D型正反器
具体实施方式
在下文中，将藉由图式说明本发明的各种实施例来详细描述本发明。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。此外，在图式中相同参考数字可用以表示类似的元件。
具体来说，本发明实施例所提供的栅极驱动器，可以是适用于任何显示装置中，例如采取渐进扫描方式的主动矩阵有机发光二极管(AMOLED)显示装置，但本发明皆不以此为限制。总而言之，本发明并不限制显示装置的具体实现方式，本技术领域中具有通常知识者应可依据实际需求或应用来进行设计。
另外，根据现有技术可知，栅极驱动器可以包括多个移位暂存器电路，且每一移位暂存器电路须接收一个致能信号、一个起始信号以及至少一个时脉信号，并产生至少一栅极驱动信号来驱动显示装置中的至少一行像素。因此，在仅以三组移位暂存器电路为例的情况下，现有栅极驱动器上也就必须要有至少七个输入信号引脚。其中三个是用来个别接收一个致能信号、另外三个是用来个别接收一个时脉信号，以及最后一个是用来接收共同的一个起始信号。
然而，相较于现有技术，本发明则设计了把部分控制机制隐藏或合并于现有的某几个信号上，以藉此达到减少引脚数目的目的。请参阅图1，图1是本发明实施例所提供的栅极驱动器的功能方块示意图。栅极驱动器10包括起始信号产生电路101、第一移位暂存器电路103、第二移位暂存器电路105以及第三移位暂存器电路107。其中，起始信号产生电路101用以接收第一致能信号emOE1、第二致能信号emOE2及第三致能信号emOE3，并产生起始信号i-STP。
另外，第一至第三移位暂存器电路103、105、107则分别与起始信号产生电路101电性耦接，且第一移位暂存器电路103接收第一致能信号emOE1及起始信号i-STP，并用以产生至少一第一栅极驱动信号GS1。第二移位暂存器电路105则接收第二致能信号emOE2及起始信号i-STP，并用以产生至少一第二栅极驱动信号GS2，而第三移位暂存器电路107则接收第三致能信号emOE3及起始信号i-STP，并用以产生至少一第三栅极驱动信号GS3。值得注意的是，为了方便以下说明，本实施例的移位暂存器电路也是仅采用数量为三组的例子来进行说明(亦即，第一至第三移位暂存器电路103、105、107)，但其并非用以限制本发明。
换句话说，栅极驱动器10还可以是包括有第四移位暂存器电路至第N移位暂存器电路(亦即，N为大于等于五的正整数)，并且应当理解的是，第四至第N移位暂存器电路的运作原理则相似如第一至第三移位暂存器电路103、105、107的运作原理，故于此就不再多加冗述。另外，由于移位暂存器电路的细部内容已为本技术领域中具有通常知识者所习知，因此在图1中将仅以第一移位暂存器电路103的细部内容作为示意，而有关第二及第三移位暂存器电路105、107的细部内容于此也就不再多加赘述。如图1所示，第一移位暂存器电路103可以是包括一个移位暂存器1031与多个及(AND)闸1033。
类似地，为了方便以下说明，图1中的及闸1033也是仅先采用数量为四的例子来进行说明，但其亦非用以限制本发明。而根据现有技术可知，因为移位暂存器1031所原先应收到的第一时脉信号(未绘示)的波形，与及闸1033所须收到的第一致能信号emOE1的波形极为相似，所以本实施例是会把前述第一时脉信号和第一致能信号emOE1整合成同一信号，以此类推，本实施例也是会把第二及第三移位暂存器电路105、107所原先应收到的第二时脉信号(未绘示)及第三时脉信号(未绘示)，分别和第二致能信号emOE2及第三致能信号emOE3整合成同一信号。如此一来，在仍能符合显示装置的操作需求下，栅极驱动器10上的输入信号引脚数目便可先省略了三个。
另外，由于第一至第三移位暂存器电路103、105、107所须共同收到的起始信号i-STP可以是由栅极驱动器10内的起始信号产生电路101而自行产生，因此栅极驱动器10上的输入信号引脚数目又再省略了一个。也就是说，相较于要有七个输入信号引脚的现有栅极驱动器，本发明实施例的栅极驱动器10上却只须要有四个输入信号引脚。然而，为了更进一步说明关于起始信号产生电路101的实现细节，本发明进一步提供其起始信号产生电路101的一种实施方式。请一并参阅图2，图2是图1的栅极驱动器中的起始信号产生电路的电路示意图。其中，图2中部分与图1相同的元件以相同的图号标示，故于此不再多加详述其细节。
在本实施例中，起始信号产生电路101可以是包括多个逻辑闸及多个D型正反器，例如为第一至第四逻辑闸2011～2014，以及第一至第四D型正反器2021～2024。第一逻辑闸2011具有两个输入端及一个输出端，其一输入端接收第一致能信号emOE1，另一输入端则接收第二致能信号emOE2。第二逻辑闸2012同样具有两个输入端及一个输出端，但其一输入端接收第二致能信号emOE2，另一输入端则接收第三致能信号emOE3。而第三逻辑闸2013也同样具有两个输入端及一个输出端，但其一输入端接收第三致能信号emOE3，另一输入端则接收第一致能信号emOE1。
接着，第一D型正反器2021的数据输入端(D)与第一逻辑闸2011的输出端电性耦接，且第一D型正反器2021的时脉输入端则接收第三致能信号emOE3。类似地，第二D型正反器2022的数据输入端与第二逻辑闸2012的输出端电性耦接，且第二D型正反器2022的时脉输入端则接收第一致能信号emOE1。而第三D型正反器2023的数据输入端与第三逻辑闸2013的输出端电性耦接，且第三D型正反器2023的时脉输入端则接收第二致能信号emOE2。
另外，第四逻辑闸2014具有三个输入端及一个输出端，这三输入端则分别与第一至第三D型正反器2021～2023的正相输出端(Q)电性耦接。而第四D型正反器2024的数据输入端与第四逻辑闸2014的输出端电性耦接，且第四D型正反器2024的时脉输入端则接收第三致能信号emOE3，并在第四D型正反器2024的正相输出端输出起始信号i-STP。
在本实施例中，第一逻辑闸2011、第二逻辑闸2012及第三逻辑闸2013即可例如皆为或(OR)闸，而第四逻辑闸2014则可例如为反或(NOR)闸，且第一D型正反器2021、第二D型正反器2022及第三D型正反器2023即可例如皆为正缘触发D型正反器，而第四D型正反器2024则可例如为负缘触发D型正反器，如图2所示，但本发明皆不以此为限制。另外，由于或闸、反或闸、正缘触发D型正反器以及负缘触发D型正反器的运作原理已皆为本技术领域中具有通常知识者所习知，因此有关上述第一至第四逻辑闸2011～2014，以及第一至第四D型正反器2021～2024的细部内容于此就不再多加赘述。
然而，根据以上内容的教示，本技术领域中具有通常知识者应可以理解到，本发明可以是通过利用多个逻辑电路元件(亦即，第一至第四逻辑闸2011～2014以及第一至第四D型正反器2021～2024)来对第一至第三致能信号emOE1～emOE3进行运算处理，以得到第一至第三移位暂存器电路103～107所须共同收到的起始信号i-STP。另外，由于起始信号i-STP一般只须在显示装置要显示一个画面前而产生，因此本发明还可以是额外设计了一组第一至第三致能信号emOE1～emOE3的波形，以用来产生起始信号i-STP。也就是说，在显示装置正常显示一个画面的期间内，第一至第三致能信号emOE1～emOE3的原始波形，将不会被用来产生起始信号i-STP。
请一并参阅图3A及图3B，图3A是图1的栅极驱动器中的第一至第三致能信号于第一时段的时序示意图。其中，所述第一时段即可例如为当显示装置要显示一个画面前的任何时段。如图3A所示，于第一时段内，第一致能信号emOE1的上升缘及下降缘早于第二致能信号emOE2的上升缘及下降缘，且第二致能信号emOE2的上升缘及下降缘则早于第三致能信号emOE3的上升缘及下降缘。因此，当显示装置要显示一个画面前，图2的起始信号产生电路101也就会是依照上述波形而来产生高电平的起始信号i-STP。
类似地，图3B是图1的栅极驱动器中的第一至第三致能信号于第二时段的时序示意图。其中，所述第二时段则可例如为当显示装置正常显示一个画面时的任何时段。如图3B所示，于第二时段内，第三致能信号emOE3的上升缘早于第二致能信号emOE2的上升缘，且第二致能信号emOE2的上升缘则早于第一致能信号emOE1的上升缘，第二致能信号emOE2的下降缘也早于第一致能信号emOE1的下降缘，而第一致能信号emOE1的下降缘却早于第三致能信号emOE3的下降缘。因此，在显示装置正常显示一个画面的期间内，图2的起始信号产生电路101也就不会是依照上述波形而来产生起始信号i-STP。
需要说明的是，图3A及图3B中所使用到的第一至第三致能信号emOE1～emOE3的波形在此皆仅只是举例，其并非用以限制本发明。换句话说，本技术领域中具有通常知识者应可依据实际需求或应用来进行不同时序波形的设计。接着，为了更进一步说明关于能够减少栅极驱动器上的输入信号引脚的应用，本发明进一步提供了其显示装置的一种实施方式。请参阅图4，图4是本发明实施例所提供的显示装置的功能方块示意图。其中，图4中部分与图1相同的元件以相同的图号标示，故于此不再多加详述其细节。
如图4所示，显示装置4可以包括时序控制器40、起始信号产生电路101、栅极驱动器42、数据驱动器44及多个像素单元46。其中，时序控制器40用来产生第一致能信号emOE1、第二致能信号emOE2及第三致能信号emOE3。起始信号产生电路101则与时序控制器40电性耦接，且起始信号产生电路101用以接收第一致能信号emOE1、第二致能信号emOE2及第三致能信号emOE3，并产生起始信号i-STP。
栅极驱动器42则与时序控制器40及起始信号产生电路101电性耦接，且栅极驱动器42接收第一致能信号emOE1、第二致能信号emOE2、第三致能信号emOE3及起始信号i-STP，并根据第一致能信号emOE1、第二致能信号emOE2、第三致能信号emOE3及起始信号i-STP输出多个栅极驱动信号，如图4所示的栅极驱动信号G1～GM(亦即，M为大于1的正整数)。另外，数据驱动器44用以输出多个显示数据，如图4所示的显示数据S1～SP(亦即，P为大于1的正整数)。而每一像素单元46与栅极驱动器42及数据驱动器44电性耦接，且每一像素单元46是用以根据接收的栅极驱动信号Gi(亦即，i为1至M的正整数)来决定是否接收显示数据S1～SP。
然而，如同前面内容所述，因为本实施例是会把栅极驱动器42所原先应收到的时脉信号(未绘示)，分别和第一致能信号emOE1、第二致能信号emOE2或第三致能信号emOE3整合成同一信号，所以在仍能符合显示装置4的操作需求下，栅极驱动器42上的输入信号引脚数目便可先省略了三个。另外，本实施例的起始信号产生电路101也可以是被配置于栅极驱动器42中，因此请一并参阅图5，图5是本发明另一实施例所提供的显示装置的功能方块示意图。其中，图5中部分与图4相同的元件以相同的图号标示，故于此不再多加详述其细节。
在图5的显示装置5中，栅极驱动器52则是主动包含具有起始信号产生电路101。由于栅极驱动器52内的多个移位暂存器电路520所须共同收到的起始信号i-STP可以是由栅极驱动器52内的起始信号产生电路101而自行产生，因此栅极驱动器52上的输入信号引脚数目又再省略了一个。总而言之，本发明并不限制起始信号产生电路101的具体配置位置，本技术领域中具有通常知识者应可依据实际需求或应用来进行设计。
另外，有关起始信号产生电路101的具体实现方式亦可如同前述实施例所述，故于此也就不再多加详述其细节。再者，因为本发明还可以是额外设计了一组第一至第三致能信号emOE1～emOE3的波形，以用来产生起始信号i-STP，所以在时序控制器40所产生的第一至第三致能信号emOE1～emOE3的波形中，亦可如同前述实施例所述，故于此也就不再多加详述其细节。
综上所述，本发明实施例所提供的显示装置及其栅极驱动器，可以是把时脉信号和致能信号整合成同一信号，并且通过利用多个逻辑电路元件来对致能信号进行运算处理，以得到栅极驱动器所须的起始信号，藉此减少了栅极驱动器上的输入信号引脚数目。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (9)

1.一种栅极驱动器，其特征在于，包括：
一起始信号产生电路，用以接收一第一致能信号、一第二致能信号以及一第三致能信号，并产生一起始信号；
一第一移位暂存器电路，与该起始信号产生电路电性耦接，该第一移位暂存器电路接收该第一致能信号以及该起始信号，并用以产生至少一第一栅极驱动信号；
一第二移位暂存器电路，与该起始信号产生电路电性耦接，该第二移位暂存器电路接收该第二致能信号以及该起始信号，并用以产生至少一第二栅极驱动信号；以及
一第三移位暂存器电路，与该起始信号产生电路电性耦接，该第三移位暂存器电路接收该第三致能信号以及该起始信号，并用以产生至少一第三栅极驱动信号。
2.如权利要求1所述的栅极驱动器，其特征在于，该起始信号产生电路包括：
一第一逻辑闸，具有一第一输入端、一第二输入端以及一输出端，该第一逻辑闸的该第一输入端接收该第一致能信号，该第一逻辑闸的该第二输入端接收该第二致能信号；
一第二逻辑闸，具有一第一输入端、一第二输入端以及一输出端，该第二逻辑闸的该第一输入端接收该第二致能信号，该第二逻辑闸的该第二输入端接收该第三致能信号；
一第三逻辑闸，具有一第一输入端、一第二输入端以及一输出端，该第三逻辑闸的该第一输入端接收该第三致能信号，该第三逻辑闸的该第二输入端接收该第一致能信号；
一第一D型正反器，具有一数据输入端、一时脉输入端以及一正相输出端，该第一D型正反器的该数据输入端与该第一逻辑闸的该输出端电性耦接，该第一D型正反器的该时脉输入端接收该第三致能信号；
一第二D型正反器，具有一数据输入端、一时脉输入端以及一正相输出端，该第二D型正反器的该数据输入端与该第二逻辑闸的该输出端电性耦接，该第二D型正反器的该时脉输入端接收该第一致能信号；
一第三D型正反器，具有一数据输入端、一时脉输入端以及一正相输出端，该第三D型正反器的该数据输入端与该第三逻辑闸的该输出端电性耦接，该第三D型正反器的该时脉输入端接收该第二致能信号；
一第四逻辑闸，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，该第四逻辑闸的该第一输入端与该第一D型正反器的该正相输出端电性耦接，该第四逻辑闸的该第二输入端与该第二D型正反器的该正相输出端电性耦接，该第四逻辑闸的该第三输入端与该第三D型正反器的该正相输出端电性耦接；以及
一第四D型正反器，具有一数据输入端、一时脉输入端以及一正相输出端，该第四D型正反器的该数据输入端与该第四逻辑闸的该输出端电性耦接，该第四型正反器的该时脉输入端接收该第三致能信号，该第四型正反器的该正相输出端输出该起始信号。
3.如权利要求2所述的栅极驱动器，其特征在于，该第一逻辑闸、该第二逻辑闸以及该第三逻辑闸为或闸，该第一D型正反器、该第二D型正反器、该第三D型正反器为正缘触发D型正反器，该第四逻辑闸为反或闸，该第四D型正反器为负缘触发D型正反器。
4.如权利要求3所述的栅极驱动器，其特征在于，于一第一时段，该第一致能信号的上升缘以及下降缘早于该第二致能信号的上升缘以及下降缘，该第二致能信号的上升缘以及下降缘早于该第三致能信号的上升缘以及下降缘，于一第二时段，该第三致能信号的上升缘早于该第二致能信号的上升缘，该第二致能信号的上升缘早于该第一致能信号的上升缘，该第二致能信号的下降缘早于该第一致能信号的下降缘，该第一致能信号的下降缘早于该第三致能信号的下降缘。
5.一种显示装置，其特征在于，包括：
一时序控制器，用以产生一第一致能信号、一第二致能信号以及一第三致能信号；
一起始信号产生电路，与该时序控制器电性耦接，该起始信号产生电路用以接收该第一致能信号、该第二致能信号以及该第三致能信号，并产生一起始信号；
一栅极驱动器，与该时序控制器以及该起始信号产生电路电性耦接，该栅极驱动器接收该第一致能信号、该第二致能信号、该第三致能信号以及该起始信号，并根据该第一致能信号、该第二致能信号、该第三致能信号以及该起始信号输出多个栅极驱动信号；
一数据驱动器，用以输出多个显示数据；以及
多个像素单元，每一像素单元与该栅极驱动器以及该数据驱动器电性耦接，每一该像素单元是用以根据接收的该栅极驱动信号决定是否接收该显示数据。
6.如权利要求5所述的显示装置，其特征在于，该起始信号产生电路配置于该栅极驱动器。
7.如权利要求5所述的显示装置，其特征在于，该起始信号产生电路包括：
一第一逻辑闸，具有一第一输入端、一第二输入端以及一输出端，该第一逻辑闸的该第一输入端接收该第一致能信号，该第一逻辑闸的该第二输入端接收该第二致能信号；
一第二逻辑闸，具有一第一输入端、一第二输入端以及一输出端，该第二逻辑闸的该第一输入端接收该第二致能信号，该第二逻辑闸的该第二输入端接收该第三致能信号；
一第三逻辑闸，具有一第一输入端、一第二输入端以及一输出端，该第三逻辑闸的该第一输入端接收该第三致能信号，该第三逻辑闸的该第二输入端接收该第一致能信号；
一第一D型正反器，具有一数据输入端、一时脉输入端以及一正相输出端，该第一D型正反器的该数据输入端与该第一逻辑闸的该输出端电性耦接，该第一D型正反器的该时脉输入端接收该第三致能信号；
一第二D型正反器，具有一数据输入端、一时脉输入端以及一正相输出端，该第二D型正反器的该数据输入端与该第二逻辑闸的该输出端电性耦接，该第二D型正反器的该时脉输入端接收该第一致能信号；
一第三D型正反器，具有一数据输入端、一时脉输入端以及一正相输出端，该第三D型正反器的该数据输入端与该第三逻辑闸的该输出端电性耦接，该第三D型正反器的该时脉输入端接收该第二致能信号；
一第四逻辑闸，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，该第四逻辑闸的该第一输入端与该第一D型正反器的该正相输出端电性耦接，该第四逻辑闸的该第二输入端与该第二D型正反器的该正相输出端电性耦接，该第四逻辑闸的该第三输入端与该第三D型正反器的该正相输出端电性耦接；以及
一第四D型正反器，具有一数据输入端、一时脉输入端以及一正相输出端，该第四D型正反器的该数据输入端与该第四逻辑闸的该输出端电性耦接，该第四型正反器的该时脉输入端接收该第三致能信号，该第四型正反器的该正相输出端输出该起始信号。
8.如权利要求7所述的显示装置，其特征在于，该第一逻辑闸、该第二逻辑闸以及该第三逻辑闸为或闸，该第一D型正反器、该第二D型正反器、该第三D型正反器为正缘触发D型正反器，该第四逻辑闸为反或闸，该第四D型正反器为负缘触发D型正反器。
9.如权利要求8所述的显示装置，其特征在于，于一第一时段，该第一致能信号的上升缘以及下降缘早于该第二致能信号的上升缘以及下降缘，该第二致能信号的上升缘以及下降缘早于该第三致能信号的上升缘以及下降缘，于一第二时段，该第三致能信号的上升缘早于该第二致能信号的上升缘，该第二致能信号的上升缘早于该第一致能信号的上升缘，该第二致能信号的下降缘早于该第一致能信号的下降缘，该第一致能信号的下降缘早于该第三致能信号的下降缘。
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