TW201937468A - 顯示裝置及其閘極驅動器 - Google Patents

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Abstract

本發明實施例提供一種顯示裝置及其閘極驅動器。所述顯示裝置及其閘極驅動器，可以是把時脈訊號和致能訊號整合成同一訊號，並且通過利用多個邏輯電路元件來對致能訊號進行運算處理，以得到閘極驅動器所須的起始訊號，藉此減少了閘極驅動器上的輸入訊號引腳數目。

Description

顯示裝置及其閘極驅動器
本發明是有關於一種顯示裝置及其閘極驅動器，且特別是一種能減少引腳（pin）數目的顯示裝置及其閘極驅動器。
一般來說，顯示裝置包括資料驅動器、閘極驅動器以及排列為矩陣形式的畫素。閘極驅動器包括多個移位暫存器電路，移位暫存器電路是用以輸出多個掃描訊號來開啓顯示裝置中的多列畫素，且被開啓的畫素則接收資料驅動器所提供的顯示資料並據以顯示。而近年為了滿足消費者的訴求，顯示裝置則通常朝向輕薄、窄（無）邊框的方向設計。因此，在這類設計上，輸入訊號的引腳數目也就須受到嚴重限制。有鑑於此，本領域亟需一種能減少引腳數目的顯示裝置及其閘極驅動器。
本發明之目的在於提供一種能減少引腳數目的顯示裝置及其閘極驅動器。為達上述目的，本發明實施例提供一種閘極驅動器，所述閘極驅動器包括起始訊號產生電路、第一移位暫存器電路、第二移位暫存器電路及第三移位暫存器電路。起始訊號產生電路用以接收第一致能訊號、第二致能訊號及第三致能訊號，並產生起始訊號。第一移位暫存器電路與起始訊號產生電路電性耦接，第一移位暫存器電路接收第一致能訊號及起始訊號，並用以產生至少一第一閘極驅動訊號。第二移位暫存器電路與起始訊號產生電路電性耦接，第二移位暫存器電路接收第二致能訊號及起始訊號，並用以產生至少一第二閘極驅動訊號。第三移位暫存器電路與起始訊號產生電路電性耦接，第三移位暫存器電路接收第三致能訊號及起始訊號，並用以產生至少一第三閘極驅動訊號。
本發明實施例另提供一種顯示裝置，包括時序控制器、起始訊號產生電路、閘極驅動器、資料驅動器及多個畫素單元。時序控制器用以產生第一致能訊號、第二致能訊號及第三致能訊號。起始訊號產生電路與時序控制器電性耦接，起始訊號產生電路用以接收第一致能訊號、第二致能訊號及第三致能訊號，並產生起始訊號。閘極驅動器與時序控制器及起始訊號產生電路電性耦接，閘極驅動器接收第一致能訊號、第二致能訊號、第三致能訊號及起始訊號，並根據第一致能訊號、第二致能訊號、第三致能訊號及起始訊號輸出多個閘極驅動訊號。資料驅動器用以輸出多個顯示資料，且每一畫素單元與閘極驅動器及資料驅動器電性耦接，每一畫素單元是用以根據接收的閘極驅動訊號決定是否接收顯示資料。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
在下文中，將藉由圖式說明本發明之各種實施例來詳細描述本發明。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。此外，在圖式中相同參考數字可用以表示類似的元件。
具體來說，本發明實施例所提供的閘極驅動器，可以是適用於任何顯示裝置中，例如採取漸進掃描方式的主動矩陣有機發光二極體（AMOLED）顯示裝置，但本發明皆不以此為限制。總而言之，本發明並不限制顯示裝置的具體實現方式，本技術領域中具有通常知識者應可依據實際需求或應用來進行設計。
另外，根據現有技術可知，閘極驅動器可以包括多個移位暫存器電路，且每一移位暫存器電路須接收一個致能訊號、一個起始訊號以及至少一個時脈訊號，並產生至少一閘極驅動訊號來驅動顯示裝置中的至少一列畫素。因此，在僅以三組移位暫存器電路為例的情況下，習知閘極驅動器上也就必須要有至少七個輸入訊號引腳。其中三個是用來個別接收一個致能訊號、另外三個是用來個別接收一個時脈訊號，以及最後一個是用來接收共同的一個起始訊號。
然而，相較於現有技術，本發明則設計了把部分控制機制隱藏或合併於現有的某幾個訊號上，以藉此達到減少引腳數目的目的。請參閱圖1，圖1是本發明實施例所提供的閘極驅動器的功能方塊示意圖。閘極驅動器10包括起始訊號產生電路101、第一移位暫存器電路103、第二移位暫存器電路105以及第三移位暫存器電路107。其中，起始訊號產生電路101用以接收第一致能訊號emOE1、第二致能訊號emOE2及第三致能訊號emOE3，並產生起始訊號i-STP。
另外，第一至第三移位暫存器電路103、105、107則分別與起始訊號產生電路101電性耦接，且第一移位暫存器電路103接收第一致能訊號emOE1及起始訊號i-STP，並用以產生至少一第一閘極驅動訊號GS1。第二移位暫存器電路105則接收第二致能訊號emOE2及起始訊號i-STP，並用以產生至少一第二閘極驅動訊號GS2，而第三移位暫存器電路107則接收第三致能訊號emOE3及起始訊號i-STP，並用以產生至少一第三閘極驅動訊號GS3。值得注意的是，為了方便以下說明，本實施例的移位暫存器電路也是僅採用數量為三組的例子來進行說明（亦即，第一至第三移位暫存器電路103、105、107），但其並非用以限制本發明。
換句話說，閘極驅動器10還可以是包括有第四移位暫存器電路至第N移位暫存器電路（亦即，N為大於等於五的正整數），並且應當理解的是，第四至第N移位暫存器電路的運作原理則相似如第一至第三移位暫存器電路103、105、107的運作原理，故於此就不再多加冗述。另外，由於移位暫存器電路的細部內容已為本技術領域中具有通常知識者所習知，因此在圖1中將僅以第一移位暫存器電路103的細部內容作為示意，而有關第二及第三移位暫存器電路105、107的細部內容於此也就不再多加贅述。如圖1所示，第一移位暫存器電路103可以是包括一個移位暫存器1031與多個及（AND）閘1033。
類似地，為了方便以下說明，圖1中的及閘1033也是僅先採用數量為四的例子來進行說明，但其亦非用以限制本發明。而根據現有技術可知，因為移位暫存器1031所原先應收到的第一時脈訊號（未繪示）的波形，與及閘1033所須收到的第一致能訊號emOE1的波形極為相似，所以本實施例是會把前述第一時脈訊號和第一致能訊號emOE1整合成同一訊號，以此類推，本實施例也是會把第二及第三移位暫存器電路105、107所原先應收到的第二時脈訊號（未繪示）及第三時脈訊號（未繪示），分別和第二致能訊號emOE2及第三致能訊號emOE3整合成同一訊號。如此一來，在仍能符合顯示裝置的操作需求下，閘極驅動器10上的輸入訊號引腳數目便可先省略了三個。
另外，由於第一至第三移位暫存器電路103、105、107所須共同收到的起始訊號i-STP可以是由閘極驅動器10內的起始訊號產生電路101而自行產生，因此閘極驅動器10上的輸入訊號引腳數目又再省略了一個。也就是說，相較於要有七個輸入訊號引腳的習知閘極驅動器，本發明實施例的閘極驅動器10上卻只須要有四個輸入訊號引腳。然而，為了更進一步說明關於起始訊號產生電路101的實現細節，本發明進一步提供其起始訊號產生電路101的一種實施方式。請一併參閱圖2，圖2是圖1的閘極驅動器中的起始訊號產生電路的電路示意圖。其中，圖2中部分與圖1相同之元件以相同之圖號標示，故於此不再多加詳述其細節。
在本實施例中，起始訊號產生電路101可以是包括多個邏輯閘及多個D型正反器，例如為第一至第四邏輯閘2011～2014，以及第一至第四D型正反器2021～2024。第一邏輯閘2011具有兩個輸入端及一個輸出端，其一輸入端接收第一致能訊號emOE1，另一輸入端則接收第二致能訊號emOE2。第二邏輯閘2012同樣具有兩個輸入端及一個輸出端，但其一輸入端接收第二致能訊號emOE2，另一輸入端則接收第三致能訊號emOE3。而第三邏輯閘2013也同樣具有兩個輸入端及一個輸出端，但其一輸入端接收第三致能訊號emOE3，另一輸入端則接收第一致能訊號emOE1。
接著，第一D型正反器2021的資料輸入端（D）與第一邏輯閘2011的輸出端電性耦接，且第一D型正反器2021的時脈輸入端則接收第三致能訊號emOE3。類似地，第二D型正反器2022的資料輸入端與第二邏輯閘2012的輸出端電性耦接，且第二D型正反器2022的時脈輸入端則接收第一致能訊號emOE1。而第三D型正反器2023的資料輸入端與第三邏輯閘2013的輸出端電性耦接，且第三D型正反器2023的時脈輸入端則接收第二致能訊號emOE2。
另外，第四邏輯閘2014具有三個輸入端及一個輸出端，這三輸入端則分別與第一至第三D型正反器2021～2023的正相輸出端（Q）電性耦接。而第四D型正反器2024的資料輸入端與第四邏輯閘2014的輸出端電性耦接，且第四D型正反器2024的時脈輸入端則接收第三致能訊號emOE3，並在第四D型正反器2024的正相輸出端輸出起始訊號i-STP。
在本實施例中，第一邏輯閘2011、第二邏輯閘2012及第三邏輯閘2013即可例如皆為或（OR）閘，而第四邏輯閘2014則可例如為反或（NOR）閘，且第一D型正反器2021、第二D型正反器2022及第三D型正反器2023即可例如皆為正緣觸發D型正反器，而第四D型正反器2024則可例如為負緣觸發D型正反器，如圖2所示，但本發明皆不以此為限制。另外，由於或閘、反或閘、正緣觸發D型正反器以及負緣觸發D型正反器的運作原理已皆為本技術領域中具有通常知識者所習知，因此有關上述第一至第四邏輯閘2011～2014，以及第一至第四D型正反器2021～2024的細部內容於此就不再多加贅述。
然而，根據以上內容的教示，本技術領域中具有通常知識者應可以理解到，本發明可以是通過利用多個邏輯電路元件（亦即，第一至第四邏輯閘2011～2014以及第一至第四D型正反器2021～2024）來對第一至第三致能訊號emOE1～emOE3進行運算處理，以得到第一至第三移位暫存器電路103～107所須共同收到的起始訊號i-STP。另外，由於起始訊號i-STP一般只須在顯示裝置要顯示一個畫面前而產生，因此本發明還可以是額外設計了一組第一至第三致能訊號emOE1～emOE3的波形，以用來產生起始訊號i-STP。也就是說，在顯示裝置正常顯示一個畫面的期間內，第一至第三致能訊號emOE1～emOE3的原始波形，將不會被用來產生起始訊號i-STP。
請一併參閱圖3A及圖3B，圖3A是圖1的閘極驅動器中的第一至第三致能訊號於第一時段的時序示意圖。其中，所述第一時段即可例如為當顯示裝置要顯示一個畫面前的任何時段。如圖3A所示，於第一時段內，第一致能訊號emOE1的上升緣及下降緣係早於第二致能訊號emOE2的上升緣及下降緣，且第二致能訊號emOE2的上升緣及下降緣則早於第三致能訊號emOE3的上升緣及下降緣。因此，當顯示裝置要顯示一個畫面前，圖2的起始訊號產生電路101也就會是依照上述波形而來產生高準位的起始訊號i-STP。
類似地，圖3B是圖1的閘極驅動器中的第一至第三致能訊號於第二時段的時序示意圖。其中，所述第二時段則可例如為當顯示裝置正常顯示一個畫面時的任何時段。如圖3B所示，於第二時段內，第三致能訊號emOE3的上升緣係早於第二致能訊號emOE2的上升緣，且第二致能訊號emOE2的上升緣則早於第一致能訊號emOE1的上升緣，第二致能訊號emOE2的下降緣也早於第一致能訊號emOE1的下降緣，而第一致能訊號emOE1的下降緣卻早於第三致能訊號emOE3的下降緣。因此，在顯示裝置正常顯示一個畫面的期間內，圖2的起始訊號產生電路101也就不會是依照上述波形而來產生起始訊號i-STP。
需要說明的是，圖3A及圖3B中所使用到的第一至第三致能訊號emOE1～emOE3的波形在此皆僅只是舉例，其並非用以限制本發明。換句話說，本技術領域中具有通常知識者應可依據實際需求或應用來進行不同時序波形的設計。接著，為了更進一步說明關於能夠減少閘極驅動器上的輸入訊號引腳的應用，本發明進一步提供了其顯示裝置的一種實施方式。請參閱圖4，圖4是本發明實施例所提供的顯示裝置的功能方塊示意圖。其中，圖4中部分與圖1相同之元件以相同之圖號標示，故於此不再多加詳述其細節。
如圖4所示，顯示裝置4可以包括時序控制器40、起始訊號產生電路101、閘極驅動器42、資料驅動器44及多個畫素單元46。其中，時序控制器40用來產生第一致能訊號emOE1、第二致能訊號emOE2及第三致能訊號emOE3。起始訊號產生電路101則與時序控制器40電性耦接，且起始訊號產生電路101用以接收第一致能訊號emOE1、第二致能訊號emOE2及第三致能訊號emOE3，並產生起始訊號i-STP。
閘極驅動器42則與時序控制器40及起始訊號產生電路101電性耦接，且閘極驅動器42接收第一致能訊號emOE1、第二致能訊號emOE2、第三致能訊號emOE3及起始訊號i-STP，並根據第一致能訊號emOE1、第二致能訊號emOE2、第三致能訊號emOE3及起始訊號i-STP輸出多個閘極驅動訊號，如圖4所示的閘極驅動訊號G1 ～GM （亦即，M為大於1的正整數）。另外，資料驅動器44用以輸出多個顯示資料，如圖4所示的顯示資料S1 ～SP （亦即，P為大於1的正整數）。而每一畫素單元46與閘極驅動器42及資料驅動器44電性耦接，且每一畫素單元46是用以根據接收的閘極驅動訊號Gi （亦即，i為1至M的正整數）來決定是否接收顯示資料S1 ～SP 。
然而，如同前面內容所述，因為本實施例是會把閘極驅動器42所原先應收到的時脈訊號（未繪示），分別和第一致能訊號emOE1、第二致能訊號emOE2或第三致能訊號emOE3整合成同一訊號，所以在仍能符合顯示裝置4的操作需求下，閘極驅動器42上的輸入訊號引腳數目便可先省略了三個。另外，本實施例的起始訊號產生電路101也可以是被配置於閘極驅動器42中，因此請一併參閱圖5，圖5是本發明另一實施例所提供的顯示裝置的功能方塊示意圖。其中，圖5中部分與圖4相同之元件以相同之圖號標示，故於此不再多加詳述其細節。
在圖5的顯示裝置5中，閘極驅動器52則是主動包含具有起始訊號產生電路101。由於閘極驅動器52內的多個移位暫存器電路520所須共同收到的起始訊號i-STP可以是由閘極驅動器52內的起始訊號產生電路101而自行產生，因此閘極驅動器52上的輸入訊號引腳數目又再省略了一個。總而言之，本發明並不限制起始訊號產生電路101的具體配置位置，本技術領域中具有通常知識者應可依據實際需求或應用來進行設計。
另外，有關起始訊號產生電路101的具體實現方式亦可如同前述實施例所述，故於此也就不再多加詳述其細節。再者，因為本發明還可以是額外設計了一組第一至第三致能訊號emOE1～emOE3的波形，以用來產生起始訊號i-STP，所以在時序控制器40所產生的第一至第三致能訊號emOE1～emOE3的波形中，亦可如同前述實施例所述，故於此也就不再多加詳述其細節。
綜上所述，本發明實施例所提供的顯示裝置及其閘極驅動器，可以是把時脈訊號和致能訊號整合成同一訊號，並且通過利用多個邏輯電路元件來對致能訊號進行運算處理，以得到閘極驅動器所須的起始訊號，藉此減少了閘極驅動器上的輸入訊號引腳數目。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
4、5‧‧‧顯示裝置
40‧‧‧時序控制器
44‧‧‧資料驅動器
46‧‧‧畫素單元
10、42、52‧‧‧閘極驅動器
101‧‧‧起始訊號產生電路
520‧‧‧移位暫存器電路
103‧‧‧第一移位暫存器電路
105‧‧‧第二移位暫存器電路
107‧‧‧第三移位暫存器電路
emOE1‧‧‧第一致能訊號
emOE2‧‧‧第二致能訊號
emOE3‧‧‧第三致能訊號
i-STP‧‧‧起始訊號
GS1‧‧‧第一閘極驅動訊號
GS2‧‧‧第二閘極驅動訊號
GS3‧‧‧第三閘極驅動訊號
G1～GM‧‧‧極驅動訊號
S1～SP‧‧‧顯示資料
1031‧‧‧移位暫存器
1033‧‧‧及閘
2011～2014‧‧‧第一至第四邏輯閘
2021～2024‧‧‧第一至第四D型正反器
圖1是本發明實施例所提供的閘極驅動器的功能方塊示意圖。 圖2是圖1的閘極驅動器中的起始訊號產生電路的電路示意圖。 圖3A是圖1的閘極驅動器中的第一至第三致能訊號於第一時段的時序示意圖。 圖3B是圖1的閘極驅動器中的第一至第三致能訊號於第二時段的時序示意圖。 圖4是本發明實施例所提供的顯示裝置的功能方塊示意圖。 圖5是本發明另一實施例所提供的顯示裝置的功能方塊示意圖。

Claims (9)

  1. 一種閘極驅動器，包括： 一起始訊號產生電路，用以接收一第一致能訊號、一第二致能訊號以及一第三致能訊號，並產生一起始訊號； 一第一移位暫存器電路，與該起始訊號產生電路電性耦接，該第一移位暫存器電路接收該第一致能訊號以及該起始訊號，並用以產生至少一第一閘極驅動訊號； 一第二移位暫存器電路，與該起始訊號產生電路電性耦接，該第二移位暫存器電路接收該第二致能訊號以及該起始訊號，並用以產生至少一第二閘極驅動訊號；以及 一第三移位暫存器電路，與該起始訊號產生電路電性耦接，該第三移位暫存器電路接收該第三致能訊號以及該起始訊號，並用以產生至少一第三閘極驅動訊號。
  2. 如請求項1所述的閘極驅動器，其中該起始訊號產生電路包括： 一第一邏輯閘，具有一第一輸入端、一第二輸入端以及一輸出端，該第一邏輯閘的該第一輸入端接收該第一致能訊號，該第一邏輯閘的該第二輸入端接收該第二致能訊號； 一第二邏輯閘，具有一第一輸入端、一第二輸入端以及一輸出端，該第二邏輯閘的該第一輸入端接收該第二致能訊號，該第二邏輯閘的該第二輸入端接收該第三致能訊號； 一第三邏輯閘，具有一第一輸入端、一第二輸入端以及一輸出端，該第三邏輯閘的該第一輸入端接收該第三致能訊號，該第三邏輯閘的該第二輸入端接收該第一致能訊號； 一第一D型正反器，具有一資料輸入端、一時脈輸入端以及一正相輸出端，該第一D型正反器的該資料輸入端與該第一邏輯閘的該輸出端電性耦接，該第一D型正反器的該時脈輸入端接收該第三致能訊號； 一第二D型正反器，具有一資料輸入端、一時脈輸入端以及一正相輸出端，該第二D型正反器的該資料輸入端與該第二邏輯閘的該輸出端電性耦接，該第二D型正反器的該時脈輸入端接收該第一致能訊號； 一第三D型正反器，具有一資料輸入端、一時脈輸入端以及一正相輸出端，該第三D型正反器的該資料輸入端與該第三邏輯閘的該輸出端電性耦接，該第三D型正反器的該時脈輸入端接收該第二致能訊號； 一第四邏輯閘，具有一第一輸入端、一第二輸入端、一第三輸入端以及一輸出端，該第四邏輯閘的該第一輸入端與該第一D型正反器的該正相輸出端電性耦接，該第四邏輯閘的該第二輸入端與該第二D型正反器的該正相輸出端電性耦接，該第四邏輯閘的該第三輸入端與該第三D型正反器的該正相輸出端電性耦接；以及 一第四D型正反器，具有一資料輸入端、一時脈輸入端以及一正相輸出端，該第四D型正反器的該資料輸入端與該第四邏輯閘的該輸出端電性耦接，該第四型正反器的該時脈輸入端接收該第三致能訊號，該第四型正反器的該正相輸出端輸出該起始訊號。
  3. 如請求項2所述的閘極驅動器，其中該第一邏輯閘、該第二邏輯閘以及該第三邏輯閘為或閘，該第一D型正反器、該第二D型正反器、該第三D型正反器為正緣觸發D型正反器，該第四邏輯閘為反或閘，該第四D型正反器為負緣觸發D型正反器。
  4. 如請求項3所述的閘極驅動器，其中於一第一時段，該第一致能訊號的上升緣以及下降緣早於該第二致能訊號的上升緣以及下降緣，該第二致能訊號的上升緣以及下降緣早於該第三致能訊號的上升緣以及下降緣，於一第二時段，該第三致能訊號的上升緣早於該第二致能訊號的上升緣，該第二致能訊號的上升緣早於該第一致能訊號的上升緣，該第二致能訊號的下降緣早於該第一致能訊號的下降緣，該第一致能訊號的下降緣早於該第三致能訊號的下降緣。
  5. 一種顯示裝置，包括： 一時序控制器，用以產生一第一致能訊號、一第二致能訊號以及一第三致能訊號； 一起始訊號產生電路，與該時序控制器電性耦接，該起始訊號產生電路用以接收該第一致能訊號、該第二致能訊號以及該第三致能訊號，並產生一起始訊號； 一閘極驅動器，與該時序控制器以及該起始訊號產生電路電性耦接，該閘極驅動器接收該第一致能訊號、該第二致能訊號、該第三致能訊號以及該起始訊號，並根據該第一致能訊號、該第二致能訊號、該第三致能訊號以及該起始訊號輸出多個閘極驅動訊號； 一資料驅動器，用以輸出多個顯示資料；以及 多個畫素單元，每一畫素單元與該閘極驅動器以及該資料驅動器電性耦接，每一該畫素單元是用以根據接收的該閘極驅動訊號決定是否接收該顯示資料。
  6. 如請求項5所述的顯示裝置，其中該起始訊號產生電路配置於該閘極驅動器。
  7. 如請求項5所述的顯示裝置，其中該起始訊號產生電路包括： 一第一邏輯閘，具有一第一輸入端、一第二輸入端以及一輸出端，該第一邏輯閘的該第一輸入端接收該第一致能訊號，該第一邏輯閘的該第二輸入端接收該第二致能訊號； 一第二邏輯閘，具有一第一輸入端、一第二輸入端以及一輸出端，該第二邏輯閘的該第一輸入端接收該第二致能訊號，該第二邏輯閘的該第二輸入端接收該第三致能訊號； 一第三邏輯閘，具有一第一輸入端、一第二輸入端以及一輸出端，該第三邏輯閘的該第一輸入端接收該第三致能訊號，該第三邏輯閘的該第二輸入端接收該第一致能訊號； 一第一D型正反器，具有一資料輸入端、一時脈輸入端以及一正相輸出端，該第一D型正反器的該資料輸入端與該第一邏輯閘的該輸出端電性耦接，該第一D型正反器的該時脈輸入端接收該第三致能訊號； 一第二D型正反器，具有一資料輸入端、一時脈輸入端以及一正相輸出端，該第二D型正反器的該資料輸入端與該第二邏輯閘的該輸出端電性耦接，該第二D型正反器的該時脈輸入端接收該第一致能訊號； 一第三D型正反器，具有一資料輸入端、一時脈輸入端以及一正相輸出端，該第三D型正反器的該資料輸入端與該第三邏輯閘的該輸出端電性耦接，該第三D型正反器的該時脈輸入端接收該第二致能訊號； 一第四邏輯閘，具有一第一輸入端、一第二輸入端、一第三輸入端以及一輸出端，該第四邏輯閘的該第一輸入端與該第一D型正反器的該正相輸出端電性耦接，該第四邏輯閘的該第二輸入端與該第二D型正反器的該正相輸出端電性耦接，該第四邏輯閘的該第三輸入端與該第三D型正反器的該正相輸出端電性耦接；以及 一第四D型正反器，具有一資料輸入端、一時脈輸入端以及一正相輸出端，該第四D型正反器的該資料輸入端與該第四邏輯閘的該輸出端電性耦接，該第四型正反器的該時脈輸入端接收該第三致能訊號，該第四型正反器的該正相輸出端輸出該起始訊號。
  8. 如請求項7所述的顯示裝置，其中該第一邏輯閘、該第二邏輯閘以及該第三邏輯閘為或閘，該第一D型正反器、該第二D型正反器、該第三D型正反器為正緣觸發D型正反器，該第四邏輯閘為反或閘，該第四D型正反器為負緣觸發D型正反器。
  9. 如請求項8所述的顯示裝置，其中於一第一時段，該第一致能訊號的上升緣以及下降緣早於該第二致能訊號的上升緣以及下降緣，該第二致能訊號的上升緣以及下降緣早於該第三致能訊號的上升緣以及下降緣，於一第二時段，該第三致能訊號的上升緣早於該第二致能訊號的上升緣，該第二致能訊號的上升緣早於該第一致能訊號的上升緣，該第二致能訊號的下降緣早於該第一致能訊號的下降緣，該第一致能訊號的下降緣早於該第三致能訊號的下降緣。
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