KR20160067315A - 게이트 쉬프트 레지스터와 이를 이용한 표시장치 - Google Patents

Abstract

본 발명에 따른 게이트 쉬프트 레지스터는 더미 스테이지와 제1 군 게이트 출력 스테이지와 제2 군 게이트 출력 스테이지를 구비한다. 여기서, 더미 스테이지는 공통 제어신호를 생성하고, 제1 군 게이트 출력 스테이지는 상기 공통 제어신호에 따라 동시에 셋 된 후 순차적으로 위상이 지연되는 제1 군의 게이트 출력신호를 생성하며, 제2 군 게이트 출력 스테이지는 상기 제1 군의 게이트 출력신호를 포함한 전단 캐리신호에 따라 셋 되어 순차적으로 위상이 지연되는 제2 군의 게이트 출력신호를 생성한다.

Description

게이트 쉬프트 레지스터와 이를 이용한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}

본 발명은 게이트 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.

현재 다양한 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 표시장치의 게이트 드라이버는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 게이트라인들을 구동하고 있다.

표시장치의 게이트 드라이버는 공정 수순, 및 제조 단가를 줄이기 위해 GIP(Gate driver In Panel) 방식의 TFT(Thin Film Transistor) 공정을 통해 표시패널의 비 표시영역에 형성될 수 있다. GIP 방식으로 형성되는 게이트 드라이버는 IC(Intergrated Circuit) 형태로 표시패널에 부착되는 IC 형 게이트 드라이버에 비해 표시장치의 베젤을 줄이는 데 유리하다.

게이트 드라이버의 게이트 쉬프트 레지스터는 도 1 및 도 2와 같이 종속적(cascade)으로 접속된 다수의 게이트 출력 스테이지들(SG1~SG6, ...)을 포함하여 순차적으로 게이트 출력신호(G#1~G#6,...)를 생성할 수 있다. 게이트 쉬프트 레지스터는 안정적인 게이트 출력을 위하여 제1 게이트 출력 스테이지(SG1)의 전단에 더미 스테이지들(DSG1~DSG4)을 포함할 수 있다. 더미 스테이지들(DSG1~DSG4)은 외부로부터 인가되는 게이트 스타트 신호(Vst)에 응답하여 동시에 셋되고, 게이트 쉬프트 클럭(CLK5~CLK8)에 동기되어 순차적으로 위상이 지연되는 제1 내지 제4 더미 출력신호(DG#1~DG#4)를 출력한다.

제1 내지 제4 게이트 출력 스테이지(SG1~SG4)는 각각 제1 내지 제4 더미 출력신호(DG#1~DG#4)에 응답하여 순차적으로 셋되고, 게이트 쉬프트 클럭(CLK1~CLK4)에 동기되어 순차적으로 위상이 지연되는 제1 내지 제4 게이트 출력신호(G#1~G#4)를 출력한다. 그리고, 제5 내지 제n 게이트 출력 스테이지(SG5,SG6,...)는 각각 제1 내지 제n-4 게이트 출력신호(G#1~G#n-4)에 응답하여 순차적으로 셋되고, 게이트 쉬프트 클럭(CLK1~CLK8)에 동기되어 순차적으로 위상이 지연되는 제5 내지 제n 게이트 출력신호(G#5~G#n)를 출력한다.

그런데, 게이트 쉬프트 레지스터에서 더미 스테이지들(DSG1~DSG4)의 개수가 많아지면 게이트 드라이버의 전체적인 형성 면적이 증가하게 되므로 표시장치의 베젤을 줄이는 데 한계가 있다. 또한, 더미 스테이지들(DSG1~DSG4)의 출력 타이밍을 고려하여 게이트 스타트 신호(Vst)가 생성되므로, 게이트 스타트 신호(Vst)로부터 소정 시간(Td, 예컨대 9 수평기간(9H)) 경과 후에 비디오 데이터가 표시패널의 제1 표시라인에 인가된다. 따라서 표시장치에는 상기 소정 시간(Td)만큼 비디오 데이터를 홀딩할 수 있는 라인 메모리가 필요하다. 라인 메모리의 용량은 더미 스테이지들(DSG1~DSG4)의 개수에 비례하여 증가된다.

표시장치의 베젤과 라인 메모리를 줄이기 위해, 게이트 쉬프트 레지스터에서 더미 스테이지들을 제거하고, 도 3과 같이 게이트 출력 스테이지들(SG1~SG6,...)만으로 구현되는 게이트 쉬프트 레지스터를 고려해 볼 수 있다. 게이트 출력 스테이지들(SG1~SG6,...) 각각은 도 4와 게이트 스타트 신호(Vst) 또는 전단 스테지들 중 어느 하나로부터의 캐리신호를 셋 신호로서 입력받는 셋 단자(S), 셋 신호에 따라 서로 반대로 충방전되는 Q 노드와 Qb 노드, 게이트 쉬프트 클럭(CLK)의 입력단자와 출력 노드(No) 사이에 접속되어 Q 노드의 전위에 따라 온/오프 되는 풀업 트랜지스터(Tpu), 출력 노드(No)와 게이트 로우 전압(VGL)의 입력단 사이에 접속되어 Qb 노드의 전위에 따라 온/오프 되는 풀다운 트랜지스터(Tpd)를 포함할 수 있다.

이 경우 제1 내지 제4 게이트 출력 스테이지(SG1~SG4)는 외부로부터 인가되는 게이트 스타트 신호(Vst)에 응답하여 동시에 셋되고, 게이트 쉬프트 클럭(CLK1~CLK4)에 동기되어 순차적으로 위상이 지연되는 제1 내지 제4 게이트 출력신호(G#1~G#4)를 출력한다. 제5 내지 제n 게이트 출력 스테이지(SG5,SG6,...)는 각각 제1 내지 제n-4 게이트 출력신호(G#1~G#n-4)에 응답하여 순차적으로 셋되고, 게이트 쉬프트 클럭(CLK1~CLK8)에 동기되어 순차적으로 위상이 지연되는 제5 내지 제n 게이트 출력신호(G#5~G#n)를 출력한다.

그런데, 이러한 게이트 쉬프트 레지스터에서는, 게이트 스타트 신호(Vst)를 셋 신호로서 입력받는 제1 군의 게이트 출력 스테이지(SG1~SG4)와, 전단 캐리신호를 셋 신호로서 입력받는 제2 군의 게이트 출력 스테이지(SG5,SG6,...) 간에 Q 노드에 대한 프리차지 시간 차이로 인해 풀업 트랜지스터(Tpu)의 출력 특성이 달라지는 문제가 있다.

도 5 내지 도 7을 참조하여 상기 문제점을 구체적으로 설명하면 다음과 같다. 여기서는 게이트 스타트 신호(Vst)는 2 수평기간(2H)의 펄스폭을 가지는 것으로 예시된다. 그리고, 게이트 쉬프트 클럭(CLK1~CLK8)은 각각 4 수평기간(4H)의 펄스폭을 가지며 각각 1 수평기간(1H)씩 위상이 쉬프트되는 것으로 예시된다.

제1 군의 게이트 출력 스테이지(SG1~SG4)는 게이트 스타트 신호(Vst)에 따라 동시에 셋 되기 때문에, 제1 군의 게이트 출력 스테이지(SG1~SG4)에 속하는 Q 노드들은 도 6과 같이 게이트 출력신호(G#1~G#4)가 생성되기에 앞서 2 수평기간(2H) 만큼 동일하게 프리차지(PC(2H))된 후, 각각 (0H~3H)만큼 플로팅(F(1H),F(2H),F(3H))된다.

반면, 제2 군의 게이트 출력 스테이지(SG5,SG6,...)는 전단 캐리신호에 따라 순차적으로 셋 되기 때문에, 제2 군의 게이트 출력 스테이지(SG5,SG6,...)에 속하는 Q 노드들은 도 6과 같이 게이트 출력신호(G#5,G#6,...)가 생성되기에 앞서 1 수평기간(1H)씩 위상이 지연되면서 4 수평기간(4H) 만큼 프리차지(PC(4H))된다.

제1 군의 게이트 출력 스테이지(SG1~SG4)와 제2 군의 게이트 출력 스테이지(SG5,SG6,...) 간에 Q 노드에 대한 프리차지 기간이 달라지면, Q 노드에 대한 프리차지 레벨과 부스팅 레벨이 달라지고, 이는 제1 군의 게이트 출력신호(G#1~G#4)와 제2 군의 게이트 출력신호(G#1,G#5,...) 간에 게이트 폴링 타임이 달라지게 된다.

도 6 및 도 7과 같이 상대적으로 Q 노드에 대한 프리차지 기간이 짧은 제1 군의 게이트 출력 스테이지(SG1~SG4)에 대한 프리차지 레벨(PL1)과 부스팅 레벨(BL1)은, 제2 군의 게이트 출력 스테이지(SG5,SG6,...)에 대한 그것들(PL2,BL2)에 비해 낮다. 따라서, 제1 군의 게이트 출력신호(G#1~G#4)에 대한 제1 폴링 타임(Tf1)은 제2 군의 게이트 출력신호(G#1,G#5,...)에 대한 제2 폴링 타임(Tf2)에 비해 길어지게 된다. 이러한 폴링 타임 편차는 표시 화상에서 라인 딤을 야기하여 표시 품위를 떨어뜨린다.

따라서, 본 발명의 목적은 베젤 크기 및 라인 메모리를 줄이면서도 폴링 타임 편차를 최대한 억제할 수 있도록 한 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 게이트 쉬프트 레지스터는 더미 스테이지와 제1 군 게이트 출력 스테이지와 제2 군 게이트 출력 스테이지를 구비한다. 여기서, 더미 스테이지는 공통 제어신호를 생성하고, 제1 군 게이트 출력 스테이지는 상기 공통 제어신호에 따라 동시에 셋 된 후 순차적으로 위상이 지연되는 제1 군의 게이트 출력신호를 생성하며, 제2 군 게이트 출력 스테이지는 상기 제1 군의 게이트 출력신호를 포함한 전단 캐리신호에 따라 셋 되어 순차적으로 위상이 지연되는 제2 군의 게이트 출력신호를 생성한다. 여기서, 상기 공통 제어신호의 라이징 에지는 외부로부터 인가되는 게이트 스타트 신호의 라이징 에지에 동기되고, 상기 공통 제어신호의 폴링 에지는 상기 게이트 스타트 신호의 폴링 에지보다 늦은 제어 클럭의 라이징 에지에 동기된다.

상기 제어 클럭은, 상기 제1 군 게이트 출력 스테이지에 인가되는 게이트 쉬프트 클럭들 중 어느 하나로 선택된다.

상기 공통 제어신호의 펄스폭은 상기 게이트 스타트 신호의 펄스폭보다 넓고 상기 제어 클럭의 펄스폭과 동일하게 된다.

상기 제1 군 게이트 출력 스테이지 중 적어도 일부 게이트 출력 스테이지들의 Q 노드에 대한 프리차지 기간은, 상기 제2 군의 게이트 출력 스테이지의 Q 노드에 대한 프리차지 기간과 동일하다.

상기 더미 스테이지는, 상기 공통 제어신호를 출력하는 공통 노드와, 게이트-드레인이 쇼트되어 상기 게이트 스타트 신호를 상기 공통 노드에 인가하는 제1 공통 트랜지스터와, 상기 공통 노드와 게이트 로우 전압의 입력단 사이에 접속되어 상기 제어 클럭에 따라 온/오프되는 제2 공통 트랜지스터를 포함한다.

상기 더미 스테이지는, 상기 공통 노드와 게이트 로우 전압의 입력단 사이에 접속된 안정화 커패시터를 더 포함한다.

또한, 본 발명의 실시예에 따른 표시장치는 표시패널과 상기 표시패널의 게이트라인들을 구동하는 게이트 쉬프트 레지스터를 포함하며, 게이트 쉬프트 레지스터는 더미 스테이지와 제1 군 게이트 출력 스테이지와 제2 군 게이트 출력 스테이지를 구비한다. 여기서, 더미 스테이지는 공통 제어신호를 생성하고, 제1 군 게이트 출력 스테이지는 상기 공통 제어신호에 따라 동시에 셋 된 후 순차적으로 위상이 지연되는 제1 군의 게이트 출력신호를 생성하며, 제2 군 게이트 출력 스테이지는 상기 제1 군의 게이트 출력신호를 포함한 전단 캐리신호에 따라 셋 되어 순차적으로 위상이 지연되는 제2 군의 게이트 출력신호를 생성한다. 여기서, 상기 공통 제어신호의 라이징 에지는 외부로부터 인가되는 게이트 스타트 신호의 라이징 에지에 동기되고, 상기 공통 제어신호의 폴링 에지는 상기 게이트 스타트 신호의 폴링 에지보다 늦은 제어 클럭의 라이징 에지에 동기된다.

본 발명은 베젤 크기 및 라인 메모리를 줄이면서도 폴링 타임 편차를 최대한 억제함으로써, 표시 화상에서 라인 딤 발행을 방지하여 표시 품위를 높일 수 있다.

도 1은 종래 다수의 더미 스테이지들을 포함한 게이트 쉬프트 레지스터를 보여주는 도면.
도 2는 도 1의 게이트 쉬프트 레지스터의 동작을 설명하기 위한 신호들을 보여주는 도면.
도 3 및 도 4는 종래 더미 스테이지가 배제된 게이트 쉬프트 레지스터와 그에 포함된 각 게이트 출력 스테이지의 구성을 개략적으로 보여주는 도면들.
도 5는 도 3의 게이트 쉬프트 레지스터에 포함된 게이트 출력 스테이지들의 접속 구성을 개략적으로 보여주는 도면.
도 6은 도 3의 게이트 쉬프트 레지스터의 동작을 설명하기 위한 신호들을 보여주는 도면.
도 7은 도 3의 게이트 쉬프트 레지스터에서 게이트 출력 스테이지들 사이에 Q 노드에 대한 프리차지 레벨 및 부스팅 레벨이 달라지는 것을 보여주는 도면.
도 8 및 도 9는 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터 구성을 보여주는 도면.
도 10은 도 8 및 도 9의 게이트 쉬프트 레지스터의 동작을 설명하기 위한 신호들을 보여주는 도면.
도 11은 도 8 및 도 9의 게이트 쉬프트 레지스터에서 게이트 출력 스테이지들 사이에 Q 노드에 대한 프리차지 레벨 편차 및 부스팅 레벨 편차가 완화되는 것을 보여주는 도면.
도 12는 프리차지 기간에 따른 게이트 출력 신호의 폴링 타임을 종래 기술과 비교하여 보여주는 도면.
도 13은 더미 스테이지의 다른 접속 구성을 보여주는 도면.
도 14는 본 발명에 따른 표시장치를 보여주는 도면.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다. 이하의 설명에서 "전단 스테이지들"이란, 기준이 되는 스테이지의 상부에 위치하여 기준 스테이지에서 출력되는 게이트 출력신호에 비해 위상이 앞선 게이트 출력신호들을 생성하는 스테이지들을 의미한다. 이하의 설명에서, 본 발명의 게이트 쉬프트 레지스터를 구성하는 TFT들은 옥사이드 TFT로 구현됨이 바람직하나, 본 발명의 기술적 사상은 이에 한정되지 않고 a-Si:H TFT 및 LTPS 공정의 폴리 TFT에도 당연히 적용될 수 있다.

도 8 및 도 9는 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터 구성을 보여 준다. 도 10은 도 8 및 도 9의 게이트 쉬프트 레지스터의 동작을 설명하기 위한 신호들을 보여준다.

도 8 및 도 9를 참조하면, 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(DSG,SG1~SG6,...)을 구비한다.

스테이지들(DSG,SG1~SG6,...)은 하나의 더미 스테이지(DSG), 제1 군 게이트 출력 스테이지, 및 제2 군 게이트 출력 스테이지로 구분된다.

더미 스테이지(DSG)는 게이트 쉬프트 레지스터의 최상단에 위치하며, 외부로부터 인가되는 게이트 스타트 신호(Vst)와 제어 클럭(CLKA)에 따라 공통 제어신호(P1)를 생성하여 출력한다. 더미 스테이지(DSG)의 개수는 게이트 쉬프트 레지스터의 형성 면적이 최소화되도록 1개로 선택된다.

제1 및 제2 군 게이트 출력 스테이지의 포함되는 게이트 출력 스테이지들의 개수는 표시장치의 게이트라인들의 개수에 대응되며, 제1 군에 속하는 게이트 출력 스테이지들의 개수는 제2 군에 속하는 게이트 출력 스테이지들의 개수에 비해 훨씬 적다. 이하의 본 발명의 실시예에서 제1 군에 속하는 게이트 출력 스테이지들의 개수가 4개로 설명되지만, 본 발명의 기술적 사상은 이에 한정되지 않고 제1 군에 속하는 게이트 출력 스테이지들의 개수가 2개 이상의 경우 모두에 적용될 수 있다. 제1 군에 속하는 게이트 출력 스테이지들의 개수는 게이트 쉬프트 클럭(CLKs)의 주기, 및 공통 제어신호(P1)의 펄스폭 등에 따라 달라질 수 있다.

제1 군 게이트 출력 스테이지(SG1~SG4)는 공통 제어신호(P1)에 따라 동시에 셋 된 후, 순차적으로 위상이 지연되는 제1 군의 게이트 출력신호(G#1~G#4)를 생성하여 출력한다. 제1 군에 속하는 게이트 출력 스테이지들(SG1~SG4) 각각은 도 4와 같이 구현될 수 있다. 즉, 제1 군에 속하는 제1 내지 제4 게이트 출력 스테이지(SG1~SG4) 각각은 공통 제어신호(P1)를 셋 신호로서 입력받는 셋 단자(S), 셋 신호에 따라 서로 반대로 충방전되는 Q 노드와 Qb 노드, 게이트 쉬프트 클럭(CLK)의 입력단자와 출력 노드(No) 사이에 접속되어 Q 노드의 전위에 따라 온/오프 되는 풀업 트랜지스터(Tpu), 출력 노드(No)와 게이트 로우 전압(VGL)의 입력단 사이에 접속되어 Qb 노드의 전위에 따라 온/오프 되는 풀다운 트랜지스터(Tpd)를 포함할 수 있다.

제1 군에 속하는 제1 내지 제4 게이트 출력 스테이지(SG1~SG4)는 공통 제어신호(P1)에 따라 동시에 셋 된 후, 제1 내지 제4 게이트 쉬프트 클럭(CLK1~CLK4)에 동기되어 순차적으로 위상이 지연되는 제1 내지 제4 게이트 출력신호(G#1~G#4)를 출력한다.

제2 군 게이트 출력 스테이지(SG5,SG6,...)는 제1 군의 게이트 출력신호(G#1~G#4)를 포함한 전단 게이트 출력신호(즉, 전단 캐리신호)에 따라 셋 되어 순차적으로 위상이 지연되는 제2 군의 게이트 출력신호(G#5,G#6,...)를 생성하여 출력한다. 제2 군에 속하는 게이트 출력 스테이지들(SG5,SG6,...) 각각은 도 4와 같이 구현될 수 있다. 즉, 제2 군에 속하는 제5 내지 제n 게이트 출력 스테이지(SG1~SGn) 각각은 전단 캐리신호를 셋 신호로서 입력받는 셋 단자(S), 셋 신호에 따라 서로 반대로 충방전되는 Q 노드와 Qb 노드, 게이트 쉬프트 클럭(CLK)의 입력단자와 출력 노드(No) 사이에 접속되어 Q 노드의 전위에 따라 온/오프 되는 풀업 트랜지스터(Tpu), 출력 노드(No)와 게이트 로우 전압(VGL)의 입력단 사이에 접속되어 Qb 노드의 전위에 따라 온/오프 되는 풀다운 트랜지스터(Tpd)를 포함할 수 있 다.

제2 군에 속하는 제5 내지 제n 게이트 출력 스테이지(SG5,SG6,...)는 각각 제1 내지 제n-4 게이트 출력신호(G#1~G#n-4)에 응답하여 순차적으로 셋되고, 제1 내지 제8 게이트 쉬프트 클럭(CLK1~CLK8)에 동기되어 순차적으로 위상이 지연되는 제5 내지 제n 게이트 출력신호(G#5~G#n)를 출력한다. 예컨대, 제5 게이트 출력 스테이지(SG5)는 제1 게이트 출력신호(G#1)에 따라 셋 된 후 제5 게이트 쉬프트 클럭(CLK5)에 동기하여 제5 게이트 출력신호(G#5)를 출력하고, 제6 게이트 출력 스테이지(SG6)는 제2 게이트 출력신호(G#2)에 따라 셋 된 후 제6 게이트 쉬프트 클럭(CLK6)에 동기하여 제6 게이트 출력신호(G#6)를 출력하며, 제n 게이트 출력 스테이지(SGn)는 제n-4 게이트 출력신호(G#n-4)에 따라 셋 된 후 제8 게이트 쉬프트 클럭(CLK8)에 동기하여 제n 게이트 출력신호(G#n)를 출력한다.

제1 및 제2 군에 속하는 게이트 출력 스테이지들(SG1~SG6,...)에는 소정 시간만큼 중첩되고 순차적으로 위상이 지연되는 i(i는 양의 짝수) 상 게이트 쉬프트 클럭들 중 어느 하나가 입력될 수 있다. 게이트 쉬프트 클럭들은 고속 구동시 충분한 충전시간 확보를 위해 4상 이상으로 구현됨이 바람직하다. 본 발명의 실시예에서 게이트 쉬프트 클럭들은 8상으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 순차적으로 위상이 지연되는 8상 게이트 쉬프트 클럭들(CLK1~CLK8)에 동기하여 게이트 출력신호(G#1~G#6,...)가 순차적으로 쉬프트된다. 8상 게이트 쉬프트 클럭들(CLK1~CLK8)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 또한, 제1 및 제2 군에 속하는 게이트 출력 스테이지들(SG1~SG6,...)에는 고전위 전압(Vdd)이 공통으로 인가된다.

한편, 더미 스테이지(DSG)는 공통 제어신호(P1)를 출력하기 위해 도 9와 같은 구성을 포함할 수 있다. 더미 스테이지(DSG)는 공통 제어신호(P1)를 출력하는 공통 노드(Nc)와, 게이트-드레인이 쇼트되어 게이트 스타트 신호(Vst)를 공통 노드(Nc)에 인가하는 제1 공통 트랜지스터(Txu)와, 공통 노드(Nc)와 게이트 로우 전압(VGL)의 입력단 사이에 접속되어 제어 클럭(CLKA)에 따라 온/오프되는 제2 공통 트랜지스터(Txd)를 포함할 수 있다.

또한, 더미 스테이지(DSG)는 도 13과 같이 공통 노드(Nc)와 게이트 로우 전압(VGL)의 입력단 사이에 접속된 안정화 커패시터(Cx)를 더 포함할 수 있다. 안정화 커패시터(Cx)는 공통 노드(Nc)의 전위를 안정화시킴으로써, 공통 제어신호(P1)의 출력 상태를 보다 안정화시킬 수 있다.

여기서, 제어 클럭(CLKA)은 제1 군 게이트 출력 스테이지(SG1~SG4)에 인가되는 제1 내지 제4 게이트 쉬프트 클럭들(CLK1~CLK4) 중 어느 하나로 선택될 수 있다. 본 발명의 실시예에서는 제1 군 게이트 출력신호(G#1~G#4)와 제2 군 게이트 출력신호(G#5,G#6,...) 간 폴링 타임 편차를 최대한 억제되도록, 제3 게이트 쉬프트 클럭(CLK3)을 제어 클럭(CLKA)으로 선택할 수 있다.

그에 따라, 더미 스테이지(DSG)에서 출력되는 공통 제어신호(P1)의 펄스폭(4H)은 게이트 스타트 신호(Vst)의 펄스폭(2H)보다 넓고 제어 클럭(CLKA)의 펄스폭과 동일하게 된다. 또한, 공통 제어신호(P1)의 라이징 에지(RE)는 게이트 스타트 신호(Vst)의 라이징 에지(RE)에 동기되고, 공통 제어신호(P1)의 폴링 에지(FE)는 게이트 스타트 신호(Vst)의 폴링 에지(FE)보다 늦은 제어 클럭(CLKA)의 라이징 에지(RE)에 동기되게 된다.

한편, 본 발명에 따르면, 게이트 쉬프트 레지스터에 더미 스테이지(DSG)가 1개 포함되게 되므로 게이트 드라이버의 전체적인 형성 면적이 감소하고 표시장치의 베젤을 줄이는 데 용이해진다. 또한, 본 발명에 따르면, 게이트 쉬프트 레지스터에 더미 스테이지(DSG)가 1개 포함되게 되므로 게이트 스타트 신호(Vst)로부터 소정 시간(Td, 예컨대 5 수평기간(5H)) 경과 후에 비디오 데이터가 표시패널의 제1 표시라인에 인가된다. 따라서 표시장치에서 소정 시간(Td)만큼 비디오 데이터를 홀딩하기 위한 라인 메모리의 용량을 도 1의 종래 기술 대비 줄일 수 있다.

도 9 및 도 10을 결부하여 본 발명의 게이트 쉬프트 레지스터에서 제1 군 게이트 출력신호(G#1~G#4)와 제2 군 게이트 출력신호(G#5,G#6,...) 간 폴링 타임 편차가 완화되는 것을 설명하면 다음과 같다.

제1 군에 속하는 게이트 출력 스테이지들(SG1~SG4) 각각은 4 수평기간(4H)의 공통 제어신호(P1)에 따라 온 스위칭 되어 Q 노드를 고전위 전압(Vdd)으로 프리차지 시키는 스위치(T1)를 포함한다. 제2 군에 속하는 게이트 출력 스테이지들(SG5,SG6,...) 각각은 4 수평기간(4H)의 전단 캐리신호(G#1,G#2,...)에 따라 온 스위칭 되어 Q 노드를 고전위 전압(Vdd)으로 프리차지 시키는 스위치(T1)를 포함한다.

제2 군에 속하는 게이트 출력 스테이지들(SG5,SG6,...)에 있어서, Q 노드가 프리차지 되는 기간(PC)은 4 수평기간(4H)으로 모두 동일하다. 제1 군에 속하는 게이트 출력 스테이지들(SG1~SG4)에 있어서, Q 노드가 프리차지 되는 기간(PC)은 스테이지들마다 다소 다르나, 적절한 제어클럭(CLKA)의 선택을 통해 4 수평기간(4H)에 가깝게 또는, 4 수평기간(4H)으로 제어될 수 있다. 즉, 제1 군 게이트 출력 스테이지(SG1~SG4) 중 적어도 일부 게이트 출력 스테이지들의 Q 노드에 대한 프리차지 기간은, 제2 군의 게이트 출력 스테이지(SG5,SG6,...)의 Q 노드에 대한 프리차지 기간과 동일하게 제어될 수 있다.

제1 게이트 출력 스테이지(SG1)에 있어 Q 노드가 프리차지 되는 기간(PC)은 2 수평기간(2H)이고, 제2 게이트 출력 스테이지(SG2)에 있어 Q 노드가 프리차지 되는 기간(PC)은 3 수평기간(3H)이고, 제3 및 제4 게이트 출력 스테이지(SG3,SG4)에 있어 Q 노드가 프리차지 되는 기간(PC)은 4 수평기간(4H)이 된다. 즉, 본 발명의 실시예에 따르면, 제1 군에 속하는 일부 게이트 출력 스테이지들에 대한 Q 노드 프리차지 기간이 제2 군의 Q 노드 프리차지 기간과 동일하게 된다.

제1 군의 게이트 출력 스테이지(SG1~SG4)와 제2 군의 게이트 출력 스테이지(SG5,SG6,...) 간에 Q 노드에 대한 프리차지 기간의 편차가 줄어들면, 상기 제1 군 및 제2 군 간에 Q 노드에 대한 프리차지 레벨의 편차가 줄어들고, 또한 상기 제1 군 및 제2 군 간에 Q 노드에 대한 부스팅 레벨의 편차가 줄어들게 된다. 그 결과, 본 발명의 실시예에 따르면, 제1 군과 제2 군 간 게이트 출력신호의 폴링 타임 편차가 완화되게 된다.

도 11은 도 8 및 도 9의 게이트 쉬프트 레지스터에서 게이트 출력 스테이지들 사이에 Q 노드에 대한 프리차지 레벨 편차 및 부스팅 레벨 편차가 완화되는 것을 보여준다. 도 12는 프리차지 기간에 따른 게이트 출력 신호의 폴링 타임을 종래 기술과 비교하여 보여준다.

도 11을 참조하면, 본 발명은 더미 스테이지(DSG)를 게이트 쉬프트 레지스터에 1개만 구비하여 베젤 크기 및 라인 메모리를 줄이면서도, 적절한 제어 클럭(CLKA)의 선택을 통해 제1 군 게이트 출력 스테이지(SG1~SG4)와 제2 군 게이트 출력 스테이지(SG5,SG6,...) 간에 있어 Q 노드 프리차지 기간의 차이를 완화한다. 그 결과, 본 발명은 제1 군 게이트 출력 스테이지(SG1~SG4)와 제2 군 게이트 출력 스테이지(SG5,SG6,...) 간에 있어 프리차지 레벨 편차 및 부스팅 레벨 편차를 완화할 수 있다.

도 12를 참조하면, 도 4와 같이 더미 스테이지를 미포함하는 종래 기술(DMY0)에서는 제1 군의 게이트 출력신호(G#1~G#4)에 대한 제1 폴링 타임이 대략 5.1㎲이고 제2 군의 게이트 출력신호(G#1,G#5,...)에 대한 제2 폴링 타임이 대략 4.8㎲로서, 제1 및 제2 폴링 타임 간 편차가 대략 0.3㎲로서 비교적 크다.

반면, 1개의 더미 스테이지를 포함하는 본 발명(출원 발명)에서는 제1 군의 게이트 출력신호(G#1~G#4)에 대한 제1 폴링 타임과 제2 군의 게이트 출력신호(G#1,G#5,...)에 대한 제2 폴링 타임이 대략 4.8㎲ 근처에서 유사하게 나타난다.

이렇게 본 발명은 제1 및 제2 폴링 타임 간 편차를 최대한 억제함으로써 표시 화상에서 라인 딤 발행을 방지하여 표시 품위를 높일 수 있다.

도 14는 본 발명의 실시예에 따른 표시장치를 보여준다.

도 14를 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 드라이버, 게이트 드라이버, 및 타이밍 콘트롤러(110) 등을 구비한다.

표시패널(100)은 서로 교차되는 데이터라인들 및 게이트라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.

데이터 드라이버는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트 출력신호에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.

게이트 드라이버는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.

레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 TTL(Transistor-Transistor- Logic) 로직 레벨의 i 상(예컨대, 8상) 게이트 클럭 신호들(GCLKs)을 표시패널에 형성된 TFT를 스위칭시킬 수 있는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅하여 i 상 게이트 쉬프트 클럭(CLKs)을 생성하고, 이 게이트 쉬프트 클럭(CLKs)을 게이트 쉬프트 레지스터(130)에 공급한다. 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 TTL 로직 레벨의 스타트 신호(GST)를 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅하여 게이트 스타트 신호(Vst)를 생성하고, 이 게이트 스타트 신호(Vst)를 게이트 쉬프트 레지스터(130)에 공급한다.

게이트 쉬프트 레지스터(130)는 전술한 바와 같이 하나의 더미 스테이지, 제1 군 게이트 출력 스테이지, 제2 군 게이트 출력 스테이지를 포함하며, 게이트 스타트 신호(Vst)와 공통 제어신호(P1), 및 게이트 쉬프트 클럭(CLK1~CLK8)을 기반으로 순차적으로 위상이 쉬프트되는 게이트 출력신호를 생성하여 게이트라인들에 공급한다. 게이트 쉬프트 레지스터(130)의 상세 구성 및 동작 등은 도 8 내지 도 13에서 설명한 것과 실질적으로 동일하다.

게이트 드라이버는 GIP(Gate driver In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다. 게이트 쉬프트 레지스터(130)는 표시패널(100)에서 화상이 표시되지 않는 영역(즉, 베젤 영역(BZ))에 형성된다.

타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.

타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 드라이버와 게이트 드라이버의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 드라이버의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

상술한 바와 같이, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는, 베젤 크기 및 라인 메모리를 줄이면서도 폴링 타임 편차를 최대한 억제함으로써, 표시 화상에서 라인 딤 발행을 방지하여 표시 품위를 높일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130 : 게이트 쉬프트 레지스터
140 : PCB 150 : 레벨 쉬프터

Claims (12)

1. 공통 제어신호를 생성하는 하나의 더미 스테이지;
   상기 공통 제어신호에 따라 동시에 셋 된 후 순차적으로 위상이 지연되는 제1 군의 게이트 출력신호를 생성하는 제1 군 게이트 출력 스테이지;
   상기 제1 군의 게이트 출력신호를 포함한 전단 캐리신호에 따라 셋 되어 순차적으로 위상이 지연되는 제2 군의 게이트 출력신호를 생성하는 제2 군 게이트 출력 스테이지를 구비하고;
   상기 공통 제어신호의 라이징 에지는 외부로부터 인가되는 게이트 스타트 신호의 라이징 에지에 동기되고, 상기 공통 제어신호의 폴링 에지는 상기 게이트 스타트 신호의 폴링 에지보다 늦은 제어 클럭의 라이징 에지에 동기되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
2. 제 1 항에 있어서,
   상기 제어 클럭은, 상기 제1 군 게이트 출력 스테이지에 인가되는 게이트 쉬프트 클럭들 중 어느 하나로 선택되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
3. 제 1 항에 있어서,
   상기 공통 제어신호의 펄스폭은 상기 게이트 스타트 신호의 펄스폭보다 넓고 상기 제어 클럭의 펄스폭과 동일하게 되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
4. 제 1 항에 있어서,
   상기 제1 군 게이트 출력 스테이지 중 적어도 일부 게이트 출력 스테이지들의 Q 노드에 대한 프리차지 기간은, 상기 제2 군의 게이트 출력 스테이지의 Q 노드에 대한 프리차지 기간과 동일한 것을 특징으로 하는 게이트 쉬프트 레지스터.
5. 제 1 항에 있어서,
   상기 더미 스테이지는,
   상기 공통 제어신호를 출력하는 공통 노드;
   게이트-드레인이 쇼트되어 상기 게이트 스타트 신호를 상기 공통 노드에 인가하는 제1 공통 트랜지스터; 및
   상기 공통 노드와 게이트 로우 전압의 입력단 사이에 접속되어 상기 제어 클럭에 따라 온/오프되는 제2 공통 트랜지스터를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
6. 제 5 항에 있어서,
   상기 더미 스테이지는,
   상기 공통 노드와 게이트 로우 전압의 입력단 사이에 접속된 안정화 커패시터를 더 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
7. 표시패널; 및
   상기 표시패널의 게이트라인들을 구동하는 게이트 쉬프트 레지스터를 포함하고;
   상기 게이트 쉬프트 레지스터는,
   공통 제어신호를 생성하는 하나의 더미 스테이지;
   상기 공통 제어신호에 따라 동시에 셋 된 후 순차적으로 위상이 지연되는 제1 군의 게이트 출력신호를 생성하는 제1 군 게이트 출력 스테이지;
   상기 제1 군의 게이트 출력신호를 포함한 전단 캐리신호에 따라 셋 되어 순차적으로 위상이 지연되는 제2 군의 게이트 출력신호를 생성하는 제2 군 게이트 출력 스테이지를 구비하고;
   상기 공통 제어신호의 라이징 에지는 외부로부터 인가되는 게이트 스타트 신호의 라이징 에지에 동기되고, 상기 공통 제어신호의 폴링 에지는 상기 게이트 스타트 신호의 폴링 에지보다 늦은 제어 클럭의 라이징 에지에 동기되는 것을 특징으로 하는 표시장치.
8. 제 7 항에 있어서,
   상기 공통 제어신호의 펄스폭은 상기 게이트 스타트 신호의 펄스폭보다 넓고 상기 제어 클럭의 펄스폭과 동일하게 되는 것을 특징으로 하는 표시장치.
9. 제 7 항에 있어서,
   상기 공통 제어신호의 펄스폭은 상기 게이트 스타트 신호의 펄스폭보다 넓고 상기 제어 클럭의 펄스폭과 동일하게 되는 것을 특징으로 하는 표시장치.
10. 제 7 항에 있어서,
    상기 제1 군 게이트 출력 스테이지 중 적어도 일부 게이트 출력 스테이지들의 Q 노드에 대한 프리차지 기간은, 상기 제2 군의 게이트 출력 스테이지의 Q 노드에 대한 프리차지 기간과 동일한 것을 특징으로 하는 표시장치.
11. 제 7 항에 있어서,
    상기 더미 스테이지는,
    상기 공통 제어신호를 출력하는 공통 노드;
    게이트-드레인이 쇼트되어 상기 게이트 스타트 신호를 상기 공통 노드에 인가하는 제1 공통 트랜지스터; 및
    상기 공통 노드와 게이트 로우 전압의 입력단 사이에 접속되어 상기 제어 클럭에 따라 온/오프되는 제2 공통 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
12. 제 11 항에 있어서,
    상기 더미 스테이지는,
    상기 공통 노드와 게이트 로우 전압의 입력단 사이에 접속된 안정화 커패시터를 더 포함하는 것을 특징으로 하는 표시장치.

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