KR20170080885A - 게이트구동부 및 이를 포함하는 표시장치 - Google Patents

게이트구동부 및 이를 포함하는 표시장치 Download PDF

Info

Publication number
KR20170080885A
KR20170080885A KR1020150190423A KR20150190423A KR20170080885A KR 20170080885 A KR20170080885 A KR 20170080885A KR 1020150190423 A KR1020150190423 A KR 1020150190423A KR 20150190423 A KR20150190423 A KR 20150190423A KR 20170080885 A KR20170080885 A KR 20170080885A
Authority
KR
South Korea
Prior art keywords
thin film
film transistor
gate
voltage
node
Prior art date
Application number
KR1020150190423A
Other languages
English (en)
Inventor
유재성
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020150190423A priority Critical patent/KR20170080885A/ko
Publication of KR20170080885A publication Critical patent/KR20170080885A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Abstract

본 발명은, 고전위전압, 저전위전압, 시작전압, 전단 게이트전압, 제1 내지 제4클럭을 이용하여 게이트전압을 생성하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트구동부에 있어서, 상기 다수의 스테이지 중 적어도 하나는, 상기 제1클럭에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 P타입의 제1박막트랜지스터와, 상기 제4클럭에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 P타입의 제2박막트랜지스터와, 상기 시작전압 또는 상기 전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 N타입의 제3박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 제1클럭을 출력단으로 전달하는 P타입의 제4박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 N타입의 제5박막트랜지스터를 포함하는 게이트구동부를 제공하는데, 서로 중첩하는 다수의 클럭과 Q노드의 플로팅(floating) 상태를 이용하여 게이트전압을 생성함으로써, 사용되는 박막트랜지스터의 개수가 최소화되어 베젤이 감소된다.

Description

게이트구동부 및 이를 포함하는 표시장치{Gate Driving Unit And Display Device Including The Same}
본 발명은 게이트구동부에 관한 것으로, 보다 상세하게는 쉬프트레지스터를 포함하는 게이트구동부 및 이를 포함하는 표시장치에 관한 것이다.
근래, 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판 표시장치(flat panel display: FPD)가 개발되어 각광받고 있는데, 평판 표시장치의 예로는 액정표시장치(liquid crystal display device: LCD device), 플라즈마 표시장치(plasma display panel device: PDP device), 유기발광다이오드 표시장치(organic light emitting diode device: OLED device) 등을 들 수 있다.
일반적으로, 표시장치는 영상을 표시하는 표시패널과, 표시패널에 신호 및 전원을 공급하는 구동부로 이루어지고, 구동부는 표시패널의 각 화소영역에 게이트전압 및 데이터전압을 각각 공급하는 게이트구동부 및 데이터구동부로 이루어진다.
이러한 구동부는 주로 인쇄회로기판(printed circuit board: PCB)으로 구현되는데, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판은 표시패널 가장자리의 패드부에 부착된다.
그러나, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판을 표시패널의 패드부에 부착하는 경우, 부피 및 무게가 증가하는 단점이 있다.
이에 따라, 게이트구동부용 인쇄회로기판에 형성되는 게이트구동부 중 쉬프트레지스터(shift register)와 같은 일부 회로를 표시패널의 어레이기판에 직접 형성하고, 게이트구동부의 나머지 회로와 데이터구동부의 회로를 하나의 인쇄회로기판으로 구현하여 표시패널의 일 측에만 연결하는 게이트-인-패널(gate in panel: GIP)타입의 표시장치가 제안되었다.
이러한 GIP타입 표시장치의 쉬프트레지스터는, N(negative)타입 박막트랜지스터로만 구성되거나, P(positive)타입 박막트랜지스터로만 구성되거나, N타입 박막트랜지스터 및 P타입 박막트랜지스터로 구성될 수 있는데, N타입 박막트랜지스터 및 P타입 박막트랜지스터로 구성되는 CMOS(complementary metal oxide silicon) 쉬프트레지스터는 생성되는 게이트전압의 안정성 면에서 장점을 갖는다.
이러한 CMOS 쉬프트레지스터를 도면을 참조하여 설명한다.
도 1은 종래의 GIP타입 표시장치의 CMOS 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 2는 종래의 GIP타입 표시장치의 CMOS 쉬프트레지스터에 사용되는 신호의 타이밍도이다.
도 1 및 도 2에 도시한 바와 같이, 종래의 GIP타입 표시장치의 CMOS 쉬프트레지스터는, 각각이 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 클럭(CLK)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는 다수의 스테이지(SRS)를 포함하는데, CMOS 쉬프트레지스터의 각 스테이지(SRS)는 제1 내지 제16박막트랜지스터(T1 내지 T16)를 포함한다.
여기서,
제1 내지 제4박막트랜지스터(T1 내지 T4)는 NOR게이트(NOR)를 구성하고, 제5 및 제6박막트랜지스터(T5, T6)는 제1인버터(inverter)(INV1)를 구성하고, 제7 및 제8박막트랜지스터(T7, T8)는 제1트랜스미션게이트(transmission gate)(TG1)를 구성하고, 제9 및 제10박막트랜지스터(T9, T10)는 제2트랜스미션게이트(TG2)를 구성하고, 제11 및 제12박막트랜지스터(T11, T12)는 제2인버터(INV2)를 구성하고, 제13 및 제14박막트랜지스터(T13, T14)는 제3인버터(INV3)를 구성하고, 제15 및 제16박막트랜지스터(T15, T16)는 제4인버터(INV4)를 구성한다.
이러한 스테이지(SRS)의 동작을 살펴보면, 먼저 제1타이밍(TM1)에 하이레벨의 시작전압(VST)이 입력되면 NOR게이트(NOR)로부터 저전위전압(VSS)이 출력되고, 제1인버터(INV1)의 A노드로부터 고전위전압(VDD)이 출력된다.
이에 따라, 제1트랜스미션게이트(TG1)가 턴-온(turn-on) 되어 하이레벨의 클럭(CLK)이 제2인버터(INV2)에 입력되어 제4인버터(INV4)로부터 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
이후, 제2타이밍(TM2)에 로우레벨의 클럭(CLK)이 제2인버터(INV2)에 입력되어 제4인버터(INV4)로부터 고전위전압(VDD)이 게이트전압(VG)으로 출력된다.
이후, 제3타이밍(TM3)에 하이레벨의 클럭(CLK)이 제2인버터(INV2)에 입력되어 제4인버터(INV4)로부터 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
이러한 종래의 CMOS 쉬프트레지스터의 스테이지에서는, CMOS 로직의 특성 상 모든 상태에서 모든 노드에 스위치를 통하여 특정 전원전압을 인가하여야 한다.
특정 전원전압 인가를 위해서는 다수의 인버터 래치(inverter latch)를 사용하여야 하는데, 각각의 인버터 래치가 다수의 박막트랜지스터를 포함하므로, CMOS 쉬프트레지스터의 스테이지에 포함되는 전체 박막트랜지스터의 개수가 증가한다.
예를 들어, 종래의 CMOS 쉬프트레지스터의 스테이지는 약 20개 내지 약 30개의 박막트랜지스터를 포함한다.
따라서, 종래의 GIP타입 표시장치의 CMOS 쉬프트레지스터에는, 박막트랜지스터의 개수 증가에 의하여 게이트구동부가 차지하는 면적이 증가하고, 그 결과 비표시영역인 베젤(bezel)이 증가하는 문제가 있다.
또한, 게이트구동부의 면적 증가가 표시장치의 고해상도화에 제약이 되는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위하여 제시된 것으로, 서로 중첩하는 다수의 클럭과 Q노드의 플로팅(floating) 상태를 이용하여 게이트전압을 생성함으로써, 사용되는 박막트랜지스터의 개수가 최소화되어 베젤이 감소되는 게이트구동부 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
그리고, 본 발명은, 서로 중첩하는 다수의 클럭과 Q노드의 플로팅 상태를 이용하여 게이트전압을 생성함과 동시에 양방향부, 긴급부 및 테일부에 의하여 게이트전압을 조절함으로써, 게이트전압의 출력순서 전환, 긴급상황에서의 모든 게이트전압의 하이레벨 출력, 게이트전압의 리플(ripple) 제거와 같은 다양한 기능이 구현되는 게이트구동부 및 이를 포함하는 표시장치를 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 고전위전압, 저전위전압, 시작전압, 전단 게이트전압, 제1 내지 제4클럭을 이용하여 게이트전압을 생성하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트구동부에 있어서, 상기 다수의 스테이지 중 적어도 하나는, 상기 제1클럭에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 P타입의 제1박막트랜지스터와, 상기 제4클럭에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 P타입의 제2박막트랜지스터와, 상기 시작전압 또는 상기 전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 N타입의 제3박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 제1클럭을 출력단으로 전달하는 P타입의 제4박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 N타입의 제5박막트랜지스터를 포함하는 게이트구동부를 제공한다.
그리고, 상기 제1 내지 제4클럭의 인접 클럭의 하이레벨은 1/4주기만큼 서로 중첩할 수 있다.
또한, 상기 다수의 스테이지 중 적어도 하나는, 상기 Q노드에 연결되는 제1커패시터를 더 포함할 수 있다.
그리고, 상기 제1박막트랜지스터의 게이트는 상기 제1클럭에 연결되고, 상기 제1박막트랜지스터의 소스는 상기 고전위전압에 연결되고, 상기 제1박막트랜지스터의 드레인은 상기 제2박막트랜지스터의 소스에 연결되고, 상기 제2박막트랜지스터의 게이트는 상기 제4클럭에 연결되고, 상기 제2박막트랜지스터의 드레인은 상기 Q노드에 연결되고, 상기 제3박막트랜지스터의 게이트는 상기 시작전압 또는 상기 전단 게이트전압에 연결되고, 상기 제3박막트랜지스터의 드레인은 상기 Q노드에 연결되고, 상기 제3박막트랜지스터의 소스는 상기 저전위전압에 연결되고, 상기 제4박막트랜지스터의 게이트는 상기 Q노드에 연결되고, 상기 제4박막트랜지스터의 소스는 상기 제1클럭에 연결되고, 상기 제4박막트랜지스터의 드레인은 상기 출력단에 연결되고, 상기 제5박막트랜지스터의 게이트는 상기 Q노드에 연결되고, 상기 제5박막트랜지스터의 드레인은 상기 출력단에 연결되고, 상기 제5박막트랜지스터의 소스는 상기 저전위전압에 연결될 수 있다.
또한, 상기 다수의 스테이지 중 적어도 하나는, 상기 제1 내지 제4클럭, 상기 시작전압, 상기 전단 게이트전압, 후단 게이트전압, 상방신호 및 하방신호를 이용하여 상기 게이트전압의 출력방향을 전환하고, P타입의 제6 및 제7박막트랜지스터와 N타입의 제8 및 제9박막트랜지스터로 이루어지는 양방향부를 더 포함하고, 상기 제6박막트랜지스터의 게이트는 상기 상방신호에 연결되고, 상기 제6박막트랜지스터의 소스는 상기 제4클럭에 연결되고, 상기 제6박막트랜지스터의 드레인은 상기 제2박막트랜지스터의 게이트에 연결되고, 상기 제7박막트랜지스터의 게이트는 상기 하방신호에 연결되고, 상기 제7박막트랜지스터의 소스는 상기 제2박막트랜지스터의 게이트에 연결되고, 상기 제7박막트랜지스터의 드레인은 상기 제2클럭에 연결되고, 상기 제8박막트랜지스터의 게이트는 상기 하방신호에 연결되고, 상기 제8박막트랜지스터의 드레인은 상기 시작전압 또는 상기 전단 게이트전압에 연결되고, 상기 제8박막트랜지스터의 소스는 상기 제3박막트랜지스터의 게이트에 연결되고, 상기 제9박막트랜지스터의 게이트는 상기 상방신호에 연결되고, 상기 제9박막트랜지스터의 드레인은 상기 제3박막트랜지스터의 게이트에 연결되고, 상기 제9박막트랜지스터의 소스는 상기 후단 게이트전압에 연결될 수 있다.
그리고, 상기 다수의 스테이지 중 적어도 하나는, 긴급신호를 이용하여 상기 게이트전압을 하이레벨로 출력하고, P타입의 제10박막트랜지스터와 N타입의 제11박막트랜지스터로 이루어지는 긴급부를 더 포함하고, 상기 제10박막트랜지스터의 게이트는 상기 긴급신호에 연결되고, 상기 제10박막트랜지스터의 소스는 상기 제2박막트랜지스터의 드레인에 연결되고, 상기 제10박막트랜지스터의 드레인은 상기 Q노드에 연결되고, 상기 제11박막트랜지스터의 게이트는 상기 긴급신호에 연결되고, 상기 제11박막트랜지스터의 드레인은 상기 Q노드에 연결되고, 상기 제11박막트랜지스터의 소스는 상기 저전위전압에 연결될 수 있다.
또한, 상기 다수의 스테이지 중 적어도 하나는, 시작기입신호를 이용하여 상기 게이트전압의 리플을 제거하고, N타입의 제12박막트랜지스터로 이루어지는 테일부를 더 포함하고, 상기 제12박막트랜지스터의 게이트는 상기 시작기입신호에 연결되고, 상기 제12박막트랜지스터의 드레인은 상기 출력단에 연결되고, 상기 제12박막트랜지스터의 소스는 상기 저전위전압에 연결될 수 있다.
한편, 본 발명은, 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와, 상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터전압을 생성하는 데이터구동부와, 상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와, 상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하는 표시패널을 포함하고, 상기 게이트구동부는, 고전위전압, 저전위전압, 시작전압, 전단 게이트전압, 제1 내지 제4클럭을 이용하여 게이트전압을 생성하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고, 상기 다수의 스테이지 중 적어도 하나는, 상기 제1클럭에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 P타입의 제1박막트랜지스터와, 상기 제4클럭에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 P타입의 제2박막트랜지스터와, 상기 시작전압 또는 상기 전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 N타입의 제3박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 제1클럭을 출력단으로 전달하는 P타입의 제4박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 N타입의 제5박막트랜지스터를 포함하는 표시장치를 제공한다.
그리고, 상기 제1 내지 제4클럭의 인접 클럭의 하이레벨은 1/4주기만큼 서로 중첩할 수 있다.
또한, 상기 제1박막트랜지스터의 게이트는 상기 제1클럭에 연결되고, 상기 제1박막트랜지스터의 소스는 상기 고전위전압에 연결되고, 상기 제1박막트랜지스터의 드레인은 상기 제2박막트랜지스터의 소스에 연결되고, 상기 제2박막트랜지스터의 게이트는 상기 제4클럭에 연결되고, 상기 제2박막트랜지스터의 드레인은 상기 Q노드에 연결되고, 상기 제3박막트랜지스터의 게이트는 상기 시작전압 또는 상기 전단 게이트전압에 연결되고, 상기 제3박막트랜지스터의 드레인은 상기 Q노드에 연결되고, 상기 제3박막트랜지스터의 소스는 상기 저전위전압에 연결되고, 상기 제4박막트랜지스터의 게이트는 상기 Q노드에 연결되고, 상기 제4박막트랜지스터의 소스는 상기 제1클럭에 연결되고, 상기 제4박막트랜지스터의 드레인은 상기 출력단에 연결되고, 상기 제5박막트랜지스터의 게이트는 상기 Q노드에 연결되고, 상기 제5박막트랜지스터의 드레인은 상기 출력단에 연결되고, 상기 제5박막트랜지스터의 소스는 상기 저전위전압에 연결될 수 있다.
본 발명은, 서로 중첩하는 다수의 클럭과 Q노드의 플로팅(floating) 상태를 이용하여 게이트전압을 생성함으로써, 사용되는 박막트랜지스터의 개수가 최소화되어 베젤이 감소되는 효과를 갖는다.
그리고, 본 발명은, 서로 중첩하는 다수의 클럭과 Q노드의 플로팅 상태를 이용하여 게이트전압을 생성함과 동시에 양방향부, 긴급부 및 테일부에 의하여 게이트전압을 조절함으로써, 게이트전압의 출력순서 전환, 긴급상황에서의 모든 게이트전압의 하이레벨 출력, 게이트전압의 리플(ripple) 제거와 같은 다양한 기능이 구현되는 효과를 갖는다.
도 1은 종래의 GIP타입 표시장치의 CMOS 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 2는 종래의 GIP타입 표시장치의 CMOS 쉬프트레지스터에 사용되는 신호의 타이밍도.
도 3은 본 발명의 제1실시예에 따른 표시장치를 도시한 도면.
도 4는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면.
도 5는 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터에 사용되는 신호의 타이밍도.
도 7은 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
첨부한 도면을 참고로 하여 본 발명에 따른 게이트구동부 및 이를 포함하는 표시장치를 설명한다.
도 3은 본 발명의 제1실시예에 따른 표시장치를 도시한 도면이다.
도 3에 도시한 바와 같이, 본 발명의 제1실시예에 따른 표시장치(110)는, 타이밍제어부(TC), 데이터구동부(DD), 게이트구동부(GD) 및 표시패널(DP)을 포함하는데, 표시장치(110)는 유기발광다이오드 표시장치(organic light emitting diode display device: OLED display device) 또는 액정표시장치(liquid crystal display device: LCD device)일 수 있다.
타이밍제어부(TC)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호(IS)와 데이터인에이블신호(DE), 수평동기신호(HSY), 수직동기신호(VSY), 클럭(CLK) 등의 다수의 타이밍신호를 이용하여, 게이트제어신호(GCS), 데이터제어신호(DCS) 및 영상데이터(RGB)를 생성하고, 생성된 데이터제어신호(DCS) 및 영상데이터(RGB)는 데이터구동부(DD)에 공급하고, 생성된 게이트제어신호(GCS)는 게이트구동부(GD)에 공급한다.
데이터구동부(DD)는, 타이밍제어부(TC)로부터 공급되는 데이터제어신호(DCS) 및 영상데이터(RGB)를 이용하여 데이터신호를 생성하고, 생성된 데이터신호를 표시패널(DP)의 데이터배선(DL)에 공급한다.
게이트구동부(GD)는, 타이밍제어부(TC)로부터 공급되는 게이트제어신호(GCS)를 이용하여 게이트신호를 생성하고, 생성된 게이트신호를 표시패널(DP)의 게이트배선(GL)에 공급하는데, 게이트구동부(GD)는 게이트배선(GL), 데이터배선(DL) 및 화소(P)가 형성되는 표시패널(DP)의 기판에 함께 형성되는 게이트-인-패널(gate in panel: GIP) 타입일 수 있다.
표시패널(DP)은, 게이트신호 및 데이터신호를 이용하여 영상을 표시하는데, 서로 교차하여 화소(P)를 정의하는 게이트배선(GL) 및 데이터배선(DL)과, 게이트배선(GL) 및 데이터배선(DL)에 연결되는 화소(P)를 포함한다.
게이트구동부(GD) 및 화소(P)는 각각 다수의 박막트랜지스터를 포함하는데, 표시장치(110)가 유기발광다이오드 표시장치인 경우 표시패널(DP)의 화소(P)는 스위칭 박막트랜지스터, 구동 박막트랜지스터, 스토리지 커패시터 및 발광다이오드를 포함할 수 있고, 표시장치(110)가 액정표시장치인 경우 표시패널(DP)의 화소(P)는 박막트랜지스터, 스토리지 커패시터 및 액정 커패시터를 포함할 수 있다.
한편, 게이트구동부(GD)는 화소영역(P)의 박막트랜지스터와 동일한 공정을 통하여 형성되는 쉬프트레지스터(shift register)를 포함하는데, 이를 도면을 참조하여 설명한다.
도 4는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면이고, 도 5는 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터에 사용되는 신호의 타이밍도로서, 도 3을 함께 참조하여 설명한다.
도 4에 도시한 바와 같이, 본 발명의 제1실시예에 따른 표시장치(110)의 게이트구동부(GD)는 쉬프트레지스터(SR)를 포함하는데, 쉬프트레지스터(SR)는 종속적으로 연결되는 다수의 스테이지(SRS1 내지 SRSn)를 포함하며, 시작전압(VST) 및 제1 내지 제4클럭(CLK1 내지 CLK4)을 이용하여 다수의 게이트전압(VG1 내지 VGn)을 생성한다.
다수의 스테이지(SRS1 내지 SRSn) 중 제1스테이지(SRS1)는 시작신호(VST)에 따라 제4 및 제1클럭(CLK4, CLK1)을 이용하여 제1게이트전압(VG1)을 출력하고, 제2스테이지 내지 제n스테이지(SRS2 내지 SRSn)는 전단 게이트전압(VG(n-1))에 따라 제1 내지 제4클럭(CLK1 내지 CLK4) 중 2개를 이용하여 제2 내지 제n게이트전압(VG2 내지 VGn)을 순차적으로 출력한다.
도 5에 도시한 바와 같이, 본 발명의 제1실시예에 따른 표시장치(110)의 게이트구동부(GD)의 쉬프트레지스터(SR)의 제n스테이지(SRSn)는, 제1 내지 제5박막트랜지스터(T1 내지 T5)와 제1커패시터(C1)를 포함하며, 고전위전압(VDD), 저전위전압(VSS), 전단 게이트전압(VG(n-1))(n=1인 경우에는 시작전압(VST)), 제1 내지 제4클럭(CLK1 내지 CLK4) 중 2개를 이용하여 표시패널(DP)의 게이트배선(GL)에 공급되는 제n게이트전압(VGn)을 생성한다.
도 5에서는 제1 내지 제4클럭(CLK1 내지 CLK4) 중 2개가 제1 및 제4클럭(CLK1, CLK4)인 경우를 예로 들어 설명한다.
여기서, 제1, 제2 및 제4박막트랜지스터(T1, T2, T4)는 P타입이고, 제3 및 제5박막트랜지스터(T3, T5)는 N타입이다.
그리고, 제1 내지 제4클럭(CLK1 내지 CLK4)은 90도(1/4주기)의 위상차를 갖는 4상(4 phase) 클럭으로서, 제1 내지 제4클럭(CLK1 내지 CLK4)의 인접 클럭의 하이레벨은 1/4주기만큼 서로 중첩하고, 제1 내지 제4클럭(CLK1 내지 CLK4)의 1주기는 표시패널(DP)의 1수평주기(1H)의 4배이고, 제1 내지 제4클럭(CLK1 내지 CLK4)의 하이레벨 및 로우레벨은 각각 고전위전압(VDD) 및 저전위전압(VSS)일 수 있다.
제1, 제2 및 제4박막트랜지스터(T1, T2, T4)의 단자 중 고전위전압(VDD) 및 저전위전압(VSS)에 가까운 단자를 각각 소스 및 드레인이라 하고, 제3 및 제5박막트랜지스터(T3, T5)의 단자 중 고전위전압(VDD) 및 저전위전압(VSS)에 가까운 단자를 각각 드레인 및 소스라 할 때, 제1박막트랜지스터(T1)의 게이트는 제1클럭(CLK1)에 연결되고, 제1박막트랜지스터(T1)의 소스는 고전위전압(VDD)에 연결되고, 제1박막트랜지스터(T1)의 드레인은 제2박막트랜지스터(T2)의 소스에 연결된다.
제2박막트랜지스터(T2)의 게이트는 제4클럭(CLK4)에 연결되고, 제2박막트랜지스터(T2)의 소스는 제1박막트랜지스터(T1)의 드레인에 연결되고, 제2박막트랜지스터(T2)의 드레인은 Q노드에 연결된다.
제3박막트랜지스터(T3)의 게이트는 전단 게이트전압(VG(n-1))(또는 시작전압(VST))에 연결되고, 제3박막트랜지스터(T3)의 드레인은 Q노드에 연결되고, 제3박막트랜지스터(T3)의 소스는 저전위전압(VSS)에 연결된다.
제4박막트랜지스터(T4)의 게이트는 Q노드에 연결되고, 제4박막트랜지스터(T4)의 소스는 제1클럭(CLK1)에 연결되고, 제4박막트랜지스터(T4)의 드레인은 제5박막트랜지스터(T5)의 드레인에 연결된다.
제5박막트랜지스터(T5)의 게이트는 Q노드에 연결되고, 제5박막트랜지스터(T5)의 드레인은 제4박막트랜지스터(T4)의 드레인에 연결되고, 제5박막트랜지스터(T5)의 소스는 저전위전압(VSS)에 연결된다.
제1커패시터(C1)는 Q노드와 저전위전압(VSS) 사이에 연결된다.
이러한 쉬프트레지스터(SR)의 제n스테이지(SRSn)에서는, 제4 및 제5박막트랜지스터(T4, T5)의 게이트인 Q노드의 전압을 조절하여 제4 및 제5박막트랜지스터(T4, T5)의 드레인으로부터 출력되는 제n게이트전압(VGn)의 레벨을 제어하는데, 그 구체적 동작을 설명한다.
먼저, 제1타이밍(TM1)에 하이레벨의 제(n-1)게이트전압(또는 시작전압(VST))이 입력되면 제3박막트랜지스터(T3)가 턴-온(turn-on) 되어 Q노드는 저전위전압(VSS)이 되고, 제4박막트랜지스터(T4)가 턴-온 되어 로우레벨의 제1클럭(CLK1)이 제n게이트전압(VGn)으로 출력된다.
이후, 제2타이밍(TM2)에 제1클럭(CLK1)의 로우레벨이 하이레벨로 전환되면 턴-온 상태인 제4박막트랜지스터(T4)를 통하여 하이레벨의 제1클럭(CLK1)이 제n게이트전압(VGn)으로 출력된다.
이후, 제3타이밍(TM3)에 제1클럭(CLK1)의 하이레벨이 로우레벨로 전환되면 로우레벨의 제1클럭(CLK1)이 제n게이트전압(VGn)으로 출력된다.
이와 동시에, 제4클럭(CLK4)도 로우레벨 상태이므로, 제1 및 제2박막트랜지스터(T1, T2)가 턴-온 되어 Q노드는 고전위전압(VDD)이 되고, 제5박막트랜지스터(T5)가 턴-온 되어 저전위전압(VSS)이 제n게이트전압(VGn)으로 출력된다.
여기서, 제n게이트전압(VGn)의 하이레벨 구간은 표시패널(DP)의 2수평주기(2H)에 대응된다.
이후 1프레임 동안, 로우레벨의 제(n-1)게이트전압(또는 시작전압(VST))에 의하여 제3박막트랜지스터(T3)는 턴-오프 상태로 유지되므로, 제1 및 제4클럭(CLK1, CLK4)이 모두 로우레벨인 경우에는 제1 및 제2박막트랜지스터(T1, T2)가 턴-온 되어 Q노드는 고전위전압(VDD)이 되고, 제1 및 제4클럭(CLK1, CLK4) 중 적어도 하나가 하이레벨인 경우에는 제1 및 제2박막트랜지스터(T1, T2) 중 적어도 하나가 턴-오프 되어 Q노드는 플로팅(floating) 상태의 고전위전압(VDD)이 된다.
따라서, 이후 1프레임 동안, 제5박막트랜지스터(T5)가 턴-온 상태로 유지되어 저전위전압(VSS)이 지속적으로 제n게이트전압(VGn)으로 출력된다.
이때, 제1커패시터(C1)가 Q노드의 플로팅 상태의 고전위전압(VDD)을 저장함으로써, Q노드의 고전위전압(VDD)은 더 안정적으로 유지될 수 있다.
한편, 제1 및 제4클럭(CLK1, CLK4)이 모두 로우레벨인 경우에만 고전위전압(VDD)이 Q노드에 인가되므로, 다른 실시예에서는 제1 및 제4클럭(CLK1, CLK4)이 모두 로우레벨일 때 하이레벨을 갖는 제2 및 제3클럭(CLK2, CLK3)을 고전위전압(VDD) 대신 사용할 수 있으며, 이 경우 전원전압의 종류를 저감하여 제조비용을 절감할 수 있다.
이상과 같이, 본 발명의 제1실시예에 따른 게이트구동부를 포함하는 표시장치(110)에서는, 쉬프트레지스터(SR)의 각 스테이지(SRSn)가 중첩되는 제1 내지 제4클럭(CLK1 내지 CLK4) 중 2개가 동시에 로우레벨인 구간 동안 고전위전압(VDD)을 Q노드에 인가하고, 나머지 구간 동안 직렬 연결되는 제1 및 제2박막트랜지스터(T1, T2) 중 적어도 하나를 턴-오프 하여 Q노드가 플로팅 상태의 고전위전압(VDD)이 되도록 하여, 게이트전압(VGn)을 생성한다.
이와 같이, 별도의 스위치소자 및 제어신호를 사용하지 않고 게이트로우전압을 위한 Q노드의 고전위전압(VDD)을 플로팅 상태로 유지하므로, 사용되는 박막트랜지스터의 개수를 최소화 할 수 있으며, 비표시영역인 베젤을 최소화 할 수 있다.
또한, CMOS 로직에 의하여 구동하므로, 고속구동에 의하여 영상표시의 시간을 절감할 수 있다.
그리고, 제4 및 제5박막트랜지스터(T4, T5)와 같은 인버터를 출력버퍼로 사용하여 게이트전압(VGn)을 출력하므로, 부트스트래핑(bootstrapping)이 없는 저전압구동이 가능하며 소비전력을 절감할 수 있다.
한편, 다른 실시예에서는 박막트랜지스터의 개수가 최소화된 상태에서 쉬프트레지스터에 다양한 기능을 부가할 수 있는데, 이를 도면을 참조하여 설명한다.
도 7은 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면으로, 제1실시예와 동일한 부분에 대한 설명은 생략한다.
도 7에 도시한 바와 같이, 본 발명의 제2실시예에 따른 표시장치의 게이트구동부의 쉬프트레지스터의 제n스테이지(SRSn)는, 제1 내지 제12박막트랜지스터(T1 내지 T12)와 제1커패시터(C1)를 포함하며, 고전위전압(VDD), 저전위전압(VSS), 전단 게이트전압(VG(n-1))(n=1인 경우에는 시작전압(VST)), 후단 게이트전압(VG(n+1)), 제1 내지 제4클럭(CLK1 내지 CLK4) 중 3개, 상방신호(D2U), 하방신호(U2D), 긴급신호(APO) 및 시작기입신호(STW)를 이용하여 표시패널(DP)의 게이트배선(GL)에 공급되는 제n게이트전압(VGn)을 생성한다.
도 7에서는 제1 내지 제4클럭(CLK1 내지 CLK4) 중 3개가 제1, 제2 및 제4클럭(CLK1, CLK2, CLK4)인 경우를 예로 들어 설명한다.
여기서, 제1, 제2, 제4, 제6, 제7 및 제10박막트랜지스터(T1, T2, T4, T6, T7, T10)는 P타입이고, 제3, 제5, 제8, 제9, 제11 및 제12박막트랜지스터(T3, T5, T8, T9, T11, T12)는 N타입이며, 제1, 제4 및 제5박막트랜지스터(T1, T4, T5)의 구성 및 기능은 제1실시예와 동일하고, 제2 및 제3박막트랜지스터(T2, T3)의 구성 및 기능은 게이트에 인가되는 신호를 제외하고는 동일하며, 동일한 부분에 대한 설명은 생략한다.
그리고, 제1 내지 제4클럭(CLK1 내지 CLK4)의 하이레벨 및 로우레벨은 각각 고전위전압(VDD) 및 저전위전압(VSS)일 수 있다.
제1, 제2, 제4, 제6, 제7 및 제10박막트랜지스터(T1, T2, T4, T6, T7, T10)의 단자 중 고전위전압(VDD) 및 저전위전압(VSS)에 가까운 단자를 각각 소스 및 드레인이라 하고, 제3, 제5, 제8, 제9, 제11 및 제12박막트랜지스터(T3, T5, T8, T9, T11, T12)의 단자 중 고전위전압(VDD) 및 저전위전압(VSS)에 가까운 단자를 각각 드레인 및 소스라 할 때, 제6박막트랜지스터(T6)의 게이트는 상방신호(D2U)에 연결되고, 제6박막트랜지스터(T6)의 소스는 제4클럭(CLK4)에 연결되고, 제6박막트랜지스터(T6)의 드레인은 제7박막트랜지스터(T7)의 소스에 연결된다.
제7박막트랜지스터(T7)의 게이트는 하방신호(U2D)에 연결되고, 제7박막트랜지스터(T7)의 소스는 제6박막트랜지스터(T6)의 드레인에 연결되고, 제7박막트랜지스터(T7)의 드레인은 제2클럭(CLK2)에 연결된다.
제8박막트랜지스터(T3)의 게이트는 하방신호(U2D)에 연결되고, 제8박막트랜지스터(T8)의 드레인은 전단 게이트전압(VG(n-1))(또는 시작전압(VST))에 연결되고, 제8박막트랜지스터(T8)의 소스는 제9박막트랜지스터(T9)의 드레인에 연결된다.
제9박막트랜지스터(T9)의 게이트는 상방신호(D2U)에 연결되고, 제9박막트랜지스터(T9)의 드레인은 제8박막트랜지스터(T8)의 소스에 연결되고, 제9박막트랜지스터(T9)의 소스는 후단 게이트전압(VG(n+1))에 연결된다.
여기서, 제6 내지 제9박막트랜지스터(T6 내지 T9)는 게이트전압(VGn)의 출력순서를 제어하는 양방향부(BD)를 구성한다.
그리고, 제10박막트랜지스터(T10)의 게이트는 긴급신호(APO)에 연결되고, 제10박막트랜지스터(T10)의 소스는 제2박막트랜지스터(T2)의 드레인에 연결되고, 제10박막트랜지스터(T10)의 드레인은 제11박막트랜지스터(T11)의 드레인에 연결된다.
제11박막트랜지스터(T11)의 게이트는 긴급신호(APO)에 연결되고, 제11박막트랜지스터(T11)의 드레인은 제10박막트랜지스터(T10)의 드레인에 연결되고, 제11박막트랜지스터(T11)의 소스는 저전위전압(VSS)에 연결된다.
여기서, 제10 및 제11박막트랜지스터(T10, T11)는 모든 게이트전압(VGn)을 하이레벨로 출력하는 긴급부(AO)를 구성한다.
제12박막트랜지스터(T12)의 게이트는 시작기입신호(STW)에 연결되고, 제12박막트랜지스터(T12)의 드레인은 제4박막트랜지스터(T4)의 드레인에 연결되고, 제12박막트랜지스터(T12)의 소스는 저전위전압(VSS)에 연결된다.
여기서, 제12박막트랜지스터(T12)는 게이트전압(VGn)의 리플을 제거하는 테일부(TL)를 구성한다.
이러한 쉬프트레지스터(SR)의 제n스테이지(SRSn)에서, 양방향부(BD)의 제6 및 제7박막트랜지스터(T6, T7)는 서로 반대되는 극성의 상방신호(D2U) 및 하방신호(U2D)에 따라 제4클럭(CLK4) 또는 제2클럭(CLK2)을 출력하고, 제8 및 제9박막트랜지스터(T8, T9)는 하방신호(U2D) 및 상방신호(D2U)에 따라 전단 게이트전압(VG(n-1)) 또는 후단 게이트전압(VG(n+1))를 출력한다.
예를 들어, 하방신호(U2D) 및 상방신호(D2U)가 각각 하이레벨 및 로우레벨인 경우, 제6 및 제7박막트랜지스터(T6, T7)는 제4클럭(CLK4)을 출력하고, 제8 및 제9박막트랜지스터(T8, T9)는 전단 게이트전압(VG(n-1))을 출력할 수 있으며, 이 경우 제1 내지 제3박막트랜지스터(T1 내지 T3)는 제1실시예와 동일하게 동작하여 게이트전압(VG(n))의 하이레벨은 표시패널의 상부로부터 하부로 순차적으로 출력된다.
그리고, 하방신호(U2D) 및 상방신호(D2U)가 각각 로우레벨 및 하이레벨인 경우, 제6 및 제7박막트랜지스터(T6, T7)는 제2클럭(CLK2)을 출력하고, 제8 및 제9박막트랜지스터(T8, T9)는 후단 게이트전압(VG(n+1))을 출력할 수 있으며, 이 경우 제1 내지 제3박막트랜지스터(T1 내지 T3)는 제1실시예와 상이하게 동작하여 게이트전압(VG(n))의 하이레벨은 표시패널의 하부로부터 상부로 순차적으로 출력된다.
한편, 긴급부(AO)의 제10 및 제11박막트랜지스터(T10, T11)는 긴급신호(APO)에 따라 고전위전압(VDD) 또는 저전위전압(VSS)을 Q노드에 전달한다.
예를 들어, 긴급신호(APO)가 로우레벨인 경우(예를 들어 평상시), 제10박막트랜지스터(T10)는 턴-온 되고 제11박막트랜지스터(T11)는 턴-오프 되며, 쉬프트레지스터의 제n스테이지(SRSn)는 제1실시예와 동일하게 동작하여 게이트전압(VG(n))의 하이레벨은 순차적으로 출력된다.
그리고, 긴급신호(APO)가 하이레벨인 경우(예를 들어 전원이 갑자기 차단된 경우), 제10박막트랜지스터(T10)는 턴-오프 되고 제11박막트랜지스터(T11)는 턴-온 되어 저전위전압(VSS)이 Q노드에 전달되고, 쉬프트레지스터의 모든 스테이지(SRSn)는 하이레벨의 게이트전압(VGn)을 출력한다.
이때, 표시패널의 데이터배선에는 블랙데이터에 대응되는 데이터전압이 인가되어 표시패널은 블랙영상을 표시하여 불량을 방지할 수 있다.
그리고, 테일부(TL)의 제12박막트랜지스터(T12)는 시작기입신호(STW)에 따라 저전위전압(VSS)을 게이트전압(VGn)으로 출력한다.
예를 들어, 시작기입신호(STW)가 로우레벨인 경우(게이트전압의 로우레벨에 리플이 발생하지 않은 경우), 제12박막트랜지스터(T12)가 턴-오프 되고, 쉬프트레지스터의 제n스테이지(SRSn)는 제1실시예와 동일하게 동작하여 저전위전압(VSS)이 제5박막트랜지스터(T5)를 통하여 게이트전압(VG(n))의 로우레벨로 출력된다.
그리고, 시작기입신호(STW)가 하이레벨인 경우(게이트전압의 로우레벨에 리플이 발생한 경우), 제12박막트랜지스터(T12)가 턴-온 되고, 저전위전압(VSS)은 제5박막트랜지스터(T5) 외에 제12박막트랜지스터(T12)를 통하여 게이트전압(VG(n))의 로우레벨로 출력되어 리플이 제거된다.
이상과 같이, 본 발명의 제2실시예에 따른 게이트구동부를 포함하는 표시장치에서는, 쉬프트레지스터(SR)의 각 스테이지(SRSn)가 중첩되는 제1 내지 제4클럭(CLK1 내지 CLK4) 중 2개가 동시에 로우레벨인 구간 동안 고전위전압(VDD)을 Q노드에 인가하고, 나머지 구간 동안 직렬 연결되는 제1 및 제2박막트랜지스터(T1, T2) 중 적어도 하나를 턴-오프 하여 Q노드가 플로팅 상태의 고전위전압(VDD)이 되도록 하여 게이트전압(VGn)을 생성함으로써, 사용되는 박막트랜지스터의 개수를 최소화 할 수 있으며, 비표시영역인 베젤을 최소화 할 수 있다.
그리고, 양방향부(BD), 긴급부(AO) 및 테일부(TL)에 의하여 게이트전압을 조절함으로써, 게이트전압의 출력순서를 전환하거나, 긴급상황에서 모든 게이트전압의 하이레벨을 출력하여 블랙영상을 표시하거나, 게이트전압의 리플을 제거하여 크로스토크와 같은 불량을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 표시장치 TC: 타이밍제어부
DD: 데이터구동부 GD: 게이트구동부
DP: 표시패널 SR: 쉬프트레지스터
SRSn: 쉬프트레지스터 스테이지

Claims (10)

  1. 고전위전압, 저전위전압, 시작전압, 전단 게이트전압, 제1 내지 제4클럭을 이용하여 게이트전압을 생성하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트구동부에 있어서,
    상기 다수의 스테이지 중 적어도 하나는,
    상기 제1클럭에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 P타입의 제1박막트랜지스터와;
    상기 제4클럭에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 P타입의 제2박막트랜지스터와;
    상기 시작전압 또는 상기 전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 N타입의 제3박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 제1클럭을 출력단으로 전달하는 P타입의 제4박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 N타입의 제5박막트랜지스터
    를 포함하는 게이트구동부.
  2. 제 1 항에 있어서,
    상기 제1 내지 제4클럭의 인접 클럭의 하이레벨은 1/4주기만큼 서로 중첩하는 게이트구동부.
  3. 제 1 항에 있어서,
    상기 다수의 스테이지 중 적어도 하나는, 상기 Q노드에 연결되는 제1커패시터를 더 포함하는 게이트구동부.
  4. 제 1 항에 있어서,
    상기 제1박막트랜지스터의 게이트는 상기 제1클럭에 연결되고, 상기 제1박막트랜지스터의 소스는 상기 고전위전압에 연결되고, 상기 제1박막트랜지스터의 드레인은 상기 제2박막트랜지스터의 소스에 연결되고,
    상기 제2박막트랜지스터의 게이트는 상기 제4클럭에 연결되고, 상기 제2박막트랜지스터의 드레인은 상기 Q노드에 연결되고,
    상기 제3박막트랜지스터의 게이트는 상기 시작전압 또는 상기 전단 게이트전압에 연결되고, 상기 제3박막트랜지스터의 드레인은 상기 Q노드에 연결되고, 상기 제3박막트랜지스터의 소스는 상기 저전위전압에 연결되고,
    상기 제4박막트랜지스터의 게이트는 상기 Q노드에 연결되고, 상기 제4박막트랜지스터의 소스는 상기 제1클럭에 연결되고, 상기 제4박막트랜지스터의 드레인은 상기 출력단에 연결되고,
    상기 제5박막트랜지스터의 게이트는 상기 Q노드에 연결되고, 상기 제5박막트랜지스터의 드레인은 상기 출력단에 연결되고, 상기 제5박막트랜지스터의 소스는 상기 저전위전압에 연결되는 게이트구동부.
  5. 제 4 항에 있어서,
    상기 다수의 스테이지 중 적어도 하나는,
    상기 제1 내지 제4클럭, 상기 시작전압, 상기 전단 게이트전압, 후단 게이트전압, 상방신호 및 하방신호를 이용하여 상기 게이트전압의 출력방향을 전환하고, P타입의 제6 및 제7박막트랜지스터와 N타입의 제8 및 제9박막트랜지스터로 이루어지는 양방향부를 더 포함하고,
    상기 제6박막트랜지스터의 게이트는 상기 상방신호에 연결되고, 상기 제6박막트랜지스터의 소스는 상기 제4클럭에 연결되고, 상기 제6박막트랜지스터의 드레인은 상기 제2박막트랜지스터의 게이트에 연결되고,
    상기 제7박막트랜지스터의 게이트는 상기 하방신호에 연결되고, 상기 제7박막트랜지스터의 소스는 상기 제2박막트랜지스터의 게이트에 연결되고, 상기 제7박막트랜지스터의 드레인은 상기 제2클럭에 연결되고,
    상기 제8박막트랜지스터의 게이트는 상기 하방신호에 연결되고, 상기 제8박막트랜지스터의 드레인은 상기 시작전압 또는 상기 전단 게이트전압에 연결되고, 상기 제8박막트랜지스터의 소스는 상기 제3박막트랜지스터의 게이트에 연결되고,
    상기 제9박막트랜지스터의 게이트는 상기 상방신호에 연결되고, 상기 제9박막트랜지스터의 드레인은 상기 제3박막트랜지스터의 게이트에 연결되고, 상기 제9박막트랜지스터의 소스는 상기 후단 게이트전압에 연결되는 게이트구동부.
  6. 제 4 항에 있어서,
    상기 다수의 스테이지 중 적어도 하나는,
    긴급신호를 이용하여 상기 게이트전압을 하이레벨로 출력하고, P타입의 제10박막트랜지스터와 N타입의 제11박막트랜지스터로 이루어지는 긴급부를 더 포함하고,
    상기 제10박막트랜지스터의 게이트는 상기 긴급신호에 연결되고, 상기 제10박막트랜지스터의 소스는 상기 제2박막트랜지스터의 드레인에 연결되고, 상기 제10박막트랜지스터의 드레인은 상기 Q노드에 연결되고,
    상기 제11박막트랜지스터의 게이트는 상기 긴급신호에 연결되고, 상기 제11박막트랜지스터의 드레인은 상기 Q노드에 연결되고, 상기 제11박막트랜지스터의 소스는 상기 저전위전압에 연결되는 게이트구동부.
  7. 제 4 항에 있어서,
    상기 다수의 스테이지 중 적어도 하나는,
    시작기입신호를 이용하여 상기 게이트전압의 리플을 제거하고, N타입의 제12박막트랜지스터로 이루어지는 테일부를 더 포함하고,
    상기 제12박막트랜지스터의 게이트는 상기 시작기입신호에 연결되고, 상기 제12박막트랜지스터의 드레인은 상기 출력단에 연결되고, 상기 제12박막트랜지스터의 소스는 상기 저전위전압에 연결되는 게이트구동부.
  8. 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와;
    상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터전압을 생성하는 데이터구동부와;
    상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와;
    상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하는 표시패널
    을 포함하고,
    상기 게이트구동부는, 고전위전압, 저전위전압, 시작전압, 전단 게이트전압, 제1 내지 제4클럭을 이용하여 게이트전압을 생성하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고,
    상기 다수의 스테이지 중 적어도 하나는,
    상기 제1클럭에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 P타입의 제1박막트랜지스터와;
    상기 제4클럭에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 P타입의 제2박막트랜지스터와;
    상기 시작전압 또는 상기 전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 N타입의 제3박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 제1클럭을 출력단으로 전달하는 P타입의 제4박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 N타입의 제5박막트랜지스터
    를 포함하는 표시장치.
  9. 제 8 항에 있어서,
    상기 제1 내지 제4클럭의 인접 클럭의 하이레벨은 1/4주기만큼 서로 중첩하는 표시장치.
  10. 제 8 항에 있어서,
    상기 제1박막트랜지스터의 게이트는 상기 제1클럭에 연결되고, 상기 제1박막트랜지스터의 소스는 상기 고전위전압에 연결되고, 상기 제1박막트랜지스터의 드레인은 상기 제2박막트랜지스터의 소스에 연결되고,
    상기 제2박막트랜지스터의 게이트는 상기 제4클럭에 연결되고, 상기 제2박막트랜지스터의 드레인은 상기 Q노드에 연결되고,
    상기 제3박막트랜지스터의 게이트는 상기 시작전압 또는 상기 전단 게이트전압에 연결되고, 상기 제3박막트랜지스터의 드레인은 상기 Q노드에 연결되고, 상기 제3박막트랜지스터의 소스는 상기 저전위전압에 연결되고,
    상기 제4박막트랜지스터의 게이트는 상기 Q노드에 연결되고, 상기 제4박막트랜지스터의 소스는 상기 제1클럭에 연결되고, 상기 제4박막트랜지스터의 드레인은 상기 출력단에 연결되고,
    상기 제5박막트랜지스터의 게이트는 상기 Q노드에 연결되고, 상기 제5박막트랜지스터의 드레인은 상기 출력단에 연결되고, 상기 제5박막트랜지스터의 소스는 상기 저전위전압에 연결되는 표시장치.
KR1020150190423A 2015-12-30 2015-12-30 게이트구동부 및 이를 포함하는 표시장치 KR20170080885A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150190423A KR20170080885A (ko) 2015-12-30 2015-12-30 게이트구동부 및 이를 포함하는 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150190423A KR20170080885A (ko) 2015-12-30 2015-12-30 게이트구동부 및 이를 포함하는 표시장치

Publications (1)

Publication Number Publication Date
KR20170080885A true KR20170080885A (ko) 2017-07-11

Family

ID=59354800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150190423A KR20170080885A (ko) 2015-12-30 2015-12-30 게이트구동부 및 이를 포함하는 표시장치

Country Status (1)

Country Link
KR (1) KR20170080885A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190112876A (ko) * 2018-03-26 2019-10-08 삼성디스플레이 주식회사 주사 구동부

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190112876A (ko) * 2018-03-26 2019-10-08 삼성디스플레이 주식회사 주사 구동부
CN110364125A (zh) * 2018-03-26 2019-10-22 三星显示有限公司 扫描驱动器
US10909929B2 (en) 2018-03-26 2021-02-02 Samsung Display Co., Ltd. Scan driver
CN110364125B (zh) * 2018-03-26 2022-07-15 三星显示有限公司 扫描驱动器

Similar Documents

Publication Publication Date Title
KR101443126B1 (ko) 게이트 드라이버 온 어레이, 시프팅 레지스터 및 디스플레이 스크린
CN108022562B (zh) 栅极驱动器和使用其的显示装置
KR101997775B1 (ko) 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
US20190333597A1 (en) Shift register, driving method thereof, gate driving circuit, and display device
US8890790B2 (en) Liquid crystal display device with a reduced fabrication area
US10026354B2 (en) Gate in panel (GIP) driving circuit and display device using the same
KR102020932B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
US20110169793A1 (en) Liquid Crystal Display, Flat Display and Gate Driving Method Thereof
KR101352289B1 (ko) 표시장치
KR102023641B1 (ko) 쉬프트 레지스터와 이의 구동방법
US20190206502A1 (en) Shift register and display device including the same
KR20070119346A (ko) 액정표시장치의 게이트구동회로 및 그 구동방법
KR20120044771A (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR102054682B1 (ko) 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
KR20180072041A (ko) 게이트 구동회로와 이를 이용한 표시장치
KR101749755B1 (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR20230110687A (ko) 게이트 구동 회로와 이를 이용한 표시장치
KR101834013B1 (ko) 펄스 출력회로와 이를 이용한 유기발광다이오드 표시장치
KR20160058278A (ko) 게이트구동부 및 이를 포함하는 터치표시장치
KR102040650B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
KR20160019301A (ko) 쉬프트 레지스터 및 그를 이용한 표시 장치
CN114550657B (zh) 选通驱动器和包括该选通驱动器的显示装置
KR20180074169A (ko) 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치
KR101989931B1 (ko) 액정표시장치
KR20170080885A (ko) 게이트구동부 및 이를 포함하는 표시장치