CN110364125A - 扫描驱动器 - Google Patents

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Abstract

一种扫描驱动器包括级电路，每个级电路包括：第一电路，包括连接到第一节点(N1)的控制端子(CT)，并且基于控制信号(CS)将前一级电路的前一扫描线与第二节点(N2)连接/断开；第二电路，包括连接到时钟信号线的CT，并且基于CS将第一电力电压线(FPVL)和第二电力电压线(SPVL)中的一条连接到N1；第三电路，包括连接到N2的CT，并且基于CS将N1和SPVL中的一个连接到第三节点(N3)；第四电路，包括连接到N3的CT，并且基于CS将FPVL和SPVL中的一条连接到当前扫描线；以及连接第三电路的CT和SPVL的第一电容器。

Description

扫描驱动器
相关申请的交叉引用
本申请要求2018年3月26日提交的韩国专利申请第10-2018-0034480号的优先权及其权益，该韩国专利申请出于所有目的通过引用并入本文，如同在本文中充分地阐述一样。
技术领域
示例性实施例一般涉及扫描驱动器。
背景技术
随着信息技术的发展，作为用户与信息之间的连接媒介的显示设备的重要性增加。因此，诸如液晶显示设备、有机发光显示设备和等离子体显示设备等的显示设备被越来越多地使用。
显示设备将数据电压分别写入像素，并使每个像素发光。每个像素发射具有与写入的数据电压相对应的亮度的光。显示图像可以由像素的发光组合组成，并且可以至少部分地通过扫描驱动器的操作来管理。扫描驱动器产生扫描信号，用于确定数据电压要被写入哪个像素。像素被布置在显示区域中，并且扫描驱动器通常被布置在显示区域外部的非显示区域中。由于扫描驱动器的电路结构在视觉上被用户识别是不可取的，因此扫描驱动器可以覆盖有边框。然而，注意到，减小扫描驱动器的面积对于构成具有窄边框的显示设备可能是必要的。
在该部分公开的上述信息仅用于对本发明构思的背景的理解，并且因此可能包含不构成现有技术的信息。
发明内容
与传统的扫描驱动器相比，一些示例性实施例提供了能够改善驱动特性并减小占用面积的扫描驱动器。
附加方面将在下面的具体实施方式中阐述并且部分地将从本公开显而易见，或者可以通过本发明构思的实践来领会。
根据一些示例性实施例，扫描驱动器包括级电路。级电路中的每个包括第一电路至第四电路以及第一电容器。第一电路包括连接到第一节点的控制端子。第一电路被配置为根据控制信号选择性地将前一级电路的前一扫描线与第二节点连接或断开。第二电路包括连接到时钟信号线的控制端子。第二电路被配置为根据控制信号选择性地将第一电力电压线和第二电力电压线中的一条连接到第一节点。第三电路包括连接到第二节点的控制端子。第三电路被配置为根据控制信号选择性地将第一节点和第二电力电压线中的一个连接到第三节点。第四电路包括连接到第三节点的控制端子。第四电路被配置为根据控制信号选择性地将第一电力电压线和第二电力电压线中的一条连接到当前扫描线。第一电容器连接第三电路的控制端子和第二电力电压线。
在一些示例性实施例中，第一电路可以进一步包括：第一晶体管，包括连接到前一扫描线的一个电极、连接到第二节点的另一电极以及连接到第一节点的栅电极；以及第二晶体管，包括连接到前一扫描线的一个电极、连接到第二节点的另一电极以及连接到时钟信号线的栅电极。
在一些示例性实施例中，第二电路可以进一步包括：第三晶体管，包括连接到第一电力电压线的一个电极、连接到第一节点的另一电极以及连接到时钟信号线的栅电极；以及第四晶体管，包括连接到第二电力电压线的一个电极、连接到第一节点的另一电极以及连接到时钟信号线的栅电极。
在一些示例性实施例中，第三电路可以进一步包括：第五晶体管，包括连接到第一节点的一个电极、连接到第三节点的另一电极以及连接到第二节点的栅电极；以及第六晶体管，包括连接到第二电力电压线的一个电极、连接到第三节点的另一电极以及连接到第二节点的栅电极。
在一些示例性实施例中，第四电路可以进一步包括：第七晶体管，包括连接到第一电力电压线的一个电极、连接到当前扫描线的另一电极以及连接到第三节点的栅电极；以及第八晶体管，包括连接到第二电力电压线的一个电极、连接到当前扫描线的另一电极以及连接到第三节点的栅电极。
在一些示例性实施例中，级电路中的每个可以进一步包括第五电路，第五电路包括连接到当前扫描线的控制端子。第五电路可以被配置为根据控制信号选择性地将第一电力电压线和第二电力电压线中的一条连接到当前反向扫描线。
在一些示例性实施例中，第五电路可以进一步包括：第九晶体管，包括连接到第一电力电压线的一个电极、连接到当前反向扫描线的另一电极以及连接到当前扫描线的栅电极；以及第十晶体管，包括连接到第二电力电压线的一个电极、连接到当前反向扫描线的另一电极以及连接到当前扫描线的栅电极。
在一些示例性实施例中，级电路可以排列在第一方向上；时钟信号线、第一电力电压线和第二电力电压线可以在第一方向上延伸，并且可以被分支并连接到级电路中的每个级电路；并且第一电路可以从第一电力电压线沿第二方向布置，第二方向与第一方向相交。
在一些示例性实施例中，第二电路可以从第一电路沿第一方向布置。
在一些示例性实施例中，第一电容器可以从第二电路沿第二方向布置。
在一些示例性实施例中，第三电路可以连接到第二电路，使得第三电路和第二电路在平面图中围绕第一电容器。
在一些示例性实施例中，第四电路可以从第三电路沿第二方向布置。
在一些示例性实施例中，第五电路可以从第四电路沿第二方向布置。
在一些示例性实施例中，第一晶体管可以从第二晶体管沿第二方向布置。
在一些示例性实施例中，第四晶体管可以从第三晶体管沿第一方向布置。
在一些示例性实施例中，第六晶体管可以从第五晶体管沿第一方向布置。
在一些示例性实施例中，第七晶体管可以从第八晶体管沿第二方向布置。
在一些示例性实施例中，第九晶体管可以从第十晶体管沿第二方向布置。
在一些示例性实施例中，级电路、时钟信号线、第一电力电压线和第二电力电压线中的每个可以包括半导体层、第一栅电极层、第二栅电极层和源/漏电极层中的至少一个的至少一部分。
在一些示例性实施例中，时钟信号线、第一电力电压线和第二电力电压线中的每个可以包括源/漏电极层的至少一部分。
在一些示例性实施例中，第一晶体管至第十晶体管中的每个晶体管的一个电极和另一电极可以包括源/漏电极层的至少一部分，第一晶体管至第十晶体管中的每个晶体管的栅电极可以包括第一栅电极层的至少一部分；并且第一晶体管至第十晶体管中的每个晶体管的沟道可以包括半导体层的至少一部分。
在一些示例性实施例中，第一电容器可以包括第一栅电极层的至少一部分和第二栅电极层的至少一部分。
在一些示例性实施例中，第二节点可以包括第二栅电极层的至少一部分。
在一些示例性实施例中，第二电力电压线可以使用第二栅电极层连接到级电路中的每个级电路。
前述概括描述和下面的具体描述是示例性和说明性的，并且旨在提供所要求保护的主题的进一步说明。
附图说明
包含附图来提供本发明构思的进一步理解并且附图包含在本说明书中且构成本说明书的一部分，附图图示本发明构思的示例性实施例并且与说明书一起用来解释本发明构思的原理。
图1是图示根据一些示例性实施例的显示设备的图。
图2是图示根据一些示例性实施例的图1的显示设备的扫描驱动器的图。
图3是图示根据一些示例性实施例的图2的扫描驱动器的级电路的图。
图4至图8是图示根据一些示例性实施例的图3的级电路的驱动方法的图。
图9是图示根据一些示例性实施例的图1的显示设备的像素的图。
图10是图示根据一些示例性实施例的图9的像素的驱动方法的图。
图11是图示根据一些示例性实施例的显示设备的图。
图12是图示根据一些示例性实施例的图11的显示设备的扫描驱动器的图。
图13是图示根据一些示例性实施例的图12的扫描驱动器的级电路的图。
图14是图示根据一些示例性实施例的图13的级电路的驱动方法的图。
图15是图示根据一些示例性实施例的图11的显示设备的像素的图。
图16是图示根据一些示例性实施例的图15的像素的驱动方法的图。
图17是图示根据一些示例性实施例的显示设备的堆叠结构的图。
图18是图示根据一些示例性实施例的图13的级电路的示例性布局的图。
图19是图示根据一些示例性实施例的图15的像素的示例性布局的图。
具体实施方式
在下面的描述中，为了解释的目的，阐述了许多具体细节以便提供对各种示例性实施例的透彻理解。然而，显而易见的是，可以在没有这些具体细节或具有一个或多个等效布置的情况下来实践各种示例性实施例。在其他实例中，以框图形式示出了公知的结构和设备，以免不必要地混淆各种示例性实施例。此外，各种示例性实施例可以不同，但不必是排他性的。例如，在不脱离本发明构思的情况下，一个示例性实施例的具体形状、配置和特性可以在另一示例性实施例中加以使用或实现。
除非另有规定，否则示出的示例性实施例将被理解为提供一些示例性实施例的不同细节的示例性特征。因此，除非另外指明，否则在不脱离本发明构思的情况下，各种图示的特征、部件、模块、层、膜、面板、区域、方面等(在下文中单独地或共同地称为“元件”)可以以其他方式组合、分离、互换和/或重新布置。
在附图中交叉影线和/或阴影的使用通常被提供用以使相邻元件之间的边界清晰。因此，除非有规定，否则无论是交叉影线或阴影的存在还是不存在均不传达或者指示对特定材料、材料性质、尺寸、比例、示出元件之间的共性和/或元件的任何其他特征、属性、性质等的任何偏好或需求。此外，在附图中，为了清楚和/或描述性目的，元件的尺寸和相对尺寸可能被夸大。这样，相应元件的尺寸和相对尺寸不必局限于附图中所示的尺寸和相对尺寸。当可以不同地实现示例性实施例时，可以不同于所描述的顺序来执行特定的处理顺序。例如，两个连续描述的处理可以被大致上同时地执行或者以与所描述的顺序相反的顺序来执行。此外，相同的附图标记指代相同的元件。
当一个元件被称为在另一元件“上”、“连接到”或“耦接到”另一元件时，它可以直接在另一元件上、直接连接到或耦接到另一元件，或者可以存在中间元件。然而，当一个元件被称为“直接”在另一元件“上”、“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。用于描述元件之间的关系的其他术语和/或短语应该以类似的方式解释，例如，“在……之间”对“直接在……之间”，“相邻”对“直接相邻”，“在……上”对“直接在……上”等。此外，术语“连接”可以指物理、电气和/或流体连接。此外，D1轴和D2轴不限于直角坐标系的两个轴，而是可以以更广泛的意义解释。例如，D1轴和D2轴可以是相互垂直的，或者可表示不相互垂直的不同方向。为了本公开的目的，“X、Y和Z中的至少一个”和“从由X、Y和Z构成的组中选择出的至少一个”可以被解释为仅X、仅Y、仅Z、或X、Y、和Z中的两个或更多个的任意组合，诸如，例如，XYZ、XYY、YZ和ZZ。如本文所使用的，术语“和/或”包括相关联的所列项目中的一个或多个的任意和所有的组合。
尽管在本文中可以使用术语“第一”、“第二”等来描述各个元件，但是这些元件不应受这些术语的限制。这些术语被用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，以下所讨论的第一元件可以被称为第二元件。
为了描述性目的，在本文中可以使用诸如“之下”、“下面”、“下方”、“下”、“上方”，“上面”、“之上”、“高于”、“侧”(例如，如在“侧壁”中)等空间相对术语，并且由此来描述如图中所示的一个元件与另一元件(多个)的关系。除了图中所描绘的方位之外，空间相对术语旨在涵盖装置在使用、操作和/或制造中的不同方位。例如，如果图中的装置被翻转，则被描述为在其他元件或特征“下面”或“之下”的元件随后将会被定向为在其他元件或特征“上面”。因此，示例性术语“下面”可以涵盖上面和下面两种方位。此外，装置可以被另外定向(例如，旋转90度或在其他方向上)，并且因此，本文所使用的空间相对描述符会被相应地解释。
本文所使用的术语仅是用于描述特定实施例的目的，而并不旨在进行限制。除非上下文另有明确指示，否则如本文所使用的单数形式的“一”、“该(所述)”也旨在包括复数形式。此外，当在此说明书中使用时，术语“包括”和/或“包含”表明存在所陈述的特征、整体、步骤、操作、元件、部件和/或它们的组，但并不排除存在或添加一个或多个其他的特征、整体、步骤、操作、元件、部件和/或它们的组。还应注意的是，如本文所使用的，术语“大致上”、“约”和其他类似的术语被用作近似的术语而不作为程度的术语，并且因此被用于包含本领域的普通技术人员公认的在测量的、计算的和/或提供的值中的固有偏差。
在本文中参考截面图示、平面图示和/或分解图示来描述各个示例性实施例，该截面图示、平面图示和/或分解图示是理想化示例性实施例和/或中间结构的示意性图示。这样，可预期到例如由于制造技术和/或公差而导致的图示形状的变化。因此，本文所公开的示例性实施例不应被解释为限于具体示出的区域的形状，而包括例如由于制造而导致的形状上的偏差。以这种方式，在附图中图示的区域实质上是示意性的，并且这些区域的形状可以不反映设备的区域的实际形状，并且因此不旨在限制。
除非另有定义，否则本文所使用的所有术语(包括技术和科学术语)具有与本公开作为其一部分的本领域的普通技术人员通常所理解的含义相同的含义。诸如那些在常用词典中所定义的术语应被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文中明确地如此定义。
如本领域通常的那样，以功能块、单元和/或模块的形式在附图中描述和示出了一些示例性实施例。本领域的技术人员将会理解，这些块、单元和/或模块在物理上由诸如逻辑电路、分立部件、微处理器、硬连线电路、存储元件、布线连接等电子(或光学)电路来实现，其可以使用基于半导体的制造技术或其他制造技术来形成。在块、单元和/或模块由微处理器或其他类似的硬件来实现的情况下，可以使用软件(例如，微代码)对它们进行编程和控制以执行本文所讨论的各种功能，并且可以可选地由固件和/或软件来对它们进行驱动。还可以设想，每个块、单元和/或模块可以由专用硬件来实现，或者可以作为用以执行一些功能的专用硬件与用以执行其他功能的处理器(例如，一个或多个经编程的微处理器及相关电路)这两者的组合。而且，在不脱离本发明构思的精神和范围的情况下，一些示例性实施例的每个块、单元和/或模块可以被物理地划分成两个或更多个相互作用且离散的块、单元和/或模块。此外，在不脱离本发明构思的精神和范围的情况下，一些示例性实施例的块、单元和/或模块可以被物理地组合成更复杂的块、单元和/或模块。
图1是图示根据一些示例性实施例的显示设备的图。
参考图1，根据一些示例性实施例的显示设备9包括时序控制器10、像素单元20、数据驱动器30、扫描驱动器40和发射驱动器50。
时序控制器10将从处理器(例如，应用处理器)供给的控制信号和图像信号转换成适于显示设备9的规格的控制信号和图像信号，并将控制信号和图像信号供给到数据驱动器30、扫描驱动器40和发射驱动器50。
像素单元20可以包括像素PX11、PX12、……、PX1m、PX21、PX22、……、PX2m、……、PXn1、PXn2、……、和PXnm，其中“n”和“m”是大于零并且可以彼此不同的自然数。每个像素可以连接到对应的数据线和对应的扫描线。每个像素可以响应于从扫描线接收的扫描信号(或与从扫描线接收的扫描信号相关联)而从数据线接收数据电压。响应于从发射线接收的发射信号，每个像素可以发射具有与数据电压相对应的光。每个像素可以连接到第一驱动电压线EVLDD、第二驱动电压线ELVSS和初始化电压线VINT，并且可以接收电压以显示图像。
数据驱动器30从时序控制器10接收控制信号和图像信号，并产生要供给到数据线D1、D2、……、和Dm的数据电压。以像素行为单位产生的数据电压可以同时被施加到数据线D1、D2、……、和Dm。
扫描驱动器40从时序控制器10接收控制信号，并产生要供给到扫描线S0、S1、S2、……、和Sn的扫描信号。下面将参考图2和随后的附图更具体地描述根据一些示例性实施例的扫描驱动器40。
发射驱动器50可以通过发射线E1、E2、……、和En供给确定像素PX11、PX12、……、PX1m、PX21、PX22、……、PX2m、……、PXn1、PXn2、……、和PXnm的发射时段的发射信号。例如，每个像素包括至少一个发射晶体管，并且可以通过根据发射晶体管的导通/截止状态确定电流是否流到有机发光二极管来执行发光控制。根据一些示例性实施例，发射驱动器50可以是顺序发光类型，其允许每个像素行顺序发光。根据一些示例性实施例，发射驱动器50可以是同时发光类型，其允许所有像素行同时发光。
图2是图示根据一些示例性实施例的图1的扫描驱动器的图。
参考图2，根据一些示例性实施例的扫描驱动器40包括级电路ST0、ST1、ST2、ST3、……、等。
级电路ST0、ST1、ST2、ST3、……、等中的每个连接到时钟信号线CLK、第一电力电压线VGH、第二电力电压线VGL、前一扫描线和当前扫描线。然而，第一级电路ST0可以连接到起始扫描线STV，因为不存在前一扫描线。
相对高的电压被施加到第一电力电压线VGH，并且相对低的电压被施加到第二电力电压线VGL。时钟信号线CLK可以施加有在高电压电平与低电压电平之间交替的脉冲型电压。
当通过连接到第一级电路ST0的起始扫描线STV提供起始脉冲时，第一级电路ST0将通过内部操作产生的扫描信号输出到扫描线S0。当通过连接到下一级电路ST1的前一扫描线S0提供扫描信号时，级电路ST1将通过内部操作产生的扫描信号输出到扫描线S1。该操作由下一级电路ST2、ST3、……、等重复执行。
图3是图示根据一些示例性实施例的图2的扫描驱动器的级电路的图。由于级电路ST0、ST1、ST2、ST3、……、等可以具有基本相同的内部结构，因此下面的描述图示了示例性的第i个级电路STi。
参考图3，根据一些示例性实施例的级电路STi包括第一电路单元CM1、第二电路单元CM2、第三电路单元CM3、第四电路单元CM4和第一电容器C1。
第一电路单元CM1包括连接到第一节点N1的控制端子，并且根据控制信号将前一级电路的前一扫描线S(i-1)与第二节点N2连接或断开。这里，第一电路单元CM1的控制端子可以指第一晶体管T1的栅电极。
第一电路单元CM1可以进一步包括第一晶体管T1和第二晶体管T2。第一晶体管T1可以包括连接到前一扫描线S(i-1)的一个电极、连接到第二节点N2的另一电极以及连接到第一节点N1的栅电极。第二晶体管T2可以进一步包括连接到前一扫描线S(i-1)的一个电极、连接到第二节点N2的另一电极以及连接到时钟信号线CLK的栅电极。第一晶体管T1可以是P型晶体管，并且第二晶体管T2可以是N型晶体管。
P型晶体管是指当栅电极与源电极之间的电压差在负方向上增加时传导电流的量增加的晶体管。N型晶体管是指当栅电极与源电极之间的电压差在正方向上增加时传导电流的量增加的晶体管。晶体管可以被配置成各种形式，诸如，薄膜晶体管(TFT)、场效应晶体管(FET)、双极结型晶体管(BJT)等。在一些示例性实施例中，电路单元可以指包括至少一个P型晶体管和至少一个N型晶体管的互补金属氧化物半导体(CMOS)电路单元。如果扫描信号的极性与所描述的示例性实施例相反，或者对于其他需要，则包含在每个电路单元中的晶体管的类型可以彼此替代。例如，第一电路单元CM1的第一晶体管T1可以被配置为N型晶体管，并且第二晶体管T2可以被配置为P型晶体管。此时，如果需要，本领域技术人员可以适当地改变第一电力电压、第二电力电压和/或时钟信号的极性。该描述也可以应用于下面的配置，因此冗余的描述将被省略。
第二电路单元CM2包括连接到时钟信号线CLK的控制端子，并且根据控制信号将第一电力电压线VGH和第二电力电压线VGL中的一条连接到第一节点N1。
第二电路单元CM2可以进一步包括第三晶体管T3和第四晶体管T4。第三晶体管T3可以包括连接到第一电力电压线VGH的一个电极、连接到第一节点N1的另一电极以及连接到时钟信号线CLK的栅电极。第四晶体管T4可以包括连接到第二电力电压线VGL的一个电极、连接到第一节点N1的另一电极以及连接到时钟信号线CLK的栅电极。第三晶体管T3可以是P型晶体管，并且第四晶体管T4可以是N型晶体管。
第三电路单元CM3包括连接到第二节点N2的控制端子，并且根据控制信号将第一节点N1和第二电力电压线VGL中的一个连接到第三节点N3。
第三电路单元CM3可以进一步包括第五晶体管T5和第六晶体管T6。第五晶体管T5可以包括连接到第一节点N1的一个电极、连接到第三节点N3的另一电极以及连接到第二节点N2的栅电极。第六晶体管T6可以包括连接到第二电力电压线VGL的一个电极、连接到第三节点N3的另一电极以及连接到第二节点N2的栅电极。第五晶体管T5可以是P型晶体管，并且第六晶体管T6可以是N型晶体管。
第四电路单元CM4包括连接到第三节点N3的控制端子，并且根据控制信号将第一电力电压线VGH和第二电力电压线VGL中的一条连接到当前扫描线Si。
第四电路单元CM4可以进一步包括第七晶体管T7和第八晶体管T8。第七晶体管T7可以包括连接到第一电力电压线VGH的一个电极、连接到当前扫描线Si的另一电极以及连接到第三节点N3的栅电极。第八晶体管T8可以包括连接到第二电力电压线VGL的一个电极、连接到当前扫描线Si的另一电极以及连接到第三节点N3的栅电极。第七晶体管T7可以是P型晶体管，并且第八晶体管T8可以是N型晶体管。
第一电容器C1连接第三电路单元CM3的控制端子和第二电力电压线VGL。例如，第一电容器C1的一个电极连接到第二节点N2，并且第一电容器C1的另一电极连接到第二电力电压线VGL。
图4至图8是图示根据一些示例性实施例的图3的级电路的驱动方法的图。
时钟信号线CLK的时钟信号可以是在低电压电平与高电压电平之间交替的脉冲型电压。时钟信号的周期可以是大约两个水平时段。在图4中，一个水平时段对应于两条最近的虚线之间的间隔。在级电路STi中，时钟信号用作输入控制信号。
前一扫描线S(i-1)的前一扫描信号是一电压信号，该电压信号在大多数时段中被保持在高电平，但在时段p1中变为低电平。在级电路STi中，前一扫描信号用作输入控制信号。
当前扫描线Si的当前扫描信号是一电压信号，该电压信号在大多数时段中被保持在高电平，但在时段p2中变为低电平。在级电路STi中，当前扫描信号用作输出信号。
参考图5，将描述级电路STi在时段p1中的操作。
在时段p1中，输入时钟信号处于高电平，并且前一扫描信号处于低电平。因此，第四晶体管T4被导通，并且第一节点N1和第二电力电压线VGL连接。当低电平电压被施加到第一节点N1时，第一晶体管T1被导通，并且第二节点N2连接到前一扫描线S(i-1)。由于前一扫描信号处于低电平状态，因此第五晶体管T5被导通，并且第三节点N3和第二电力电压线VGL通过第五晶体管T5和第四晶体管T4连接。当低电平电压被施加到第三节点N3时，第七晶体管T7被导通，并且第一电力电压线VGH连接到当前扫描线Si。因此，在时段p1中，级电路STi输出高电平扫描信号。此时，第一电容器C1保持施加到第二节点N2的低电平电压。
参考图6，将描述级电路STi在时段p2中的操作。
在时段p2中，输入时钟信号处于低电平，并且前一扫描信号处于高电平。因此，第三晶体管T3被导通，并且第一节点N1和第一电力电压线VGH连接。当高电平电压被施加到第一节点N1时，第一晶体管T1被截止。由于第二节点N2因为第一电容器C1而被保持在低电平，因此第五晶体管T5被导通，并且第三节点T3和第一电力电压线VGH通过第五晶体管T5和第三晶体管T3连接。当高电平电压被施加到第三节点N3时，第八晶体管T8被导通，并且第二电力电压线VGL连接到当前扫描线Si。因此，在时段p2中，级电路STi输出低电平扫描信号。
参考图7，将描述级电路STi在时段p3中的操作。
在时段p3中，输入时钟信号处于高电平，并且前一扫描信号处于高电平。因此，第四晶体管T4被导通，并且第二电力电压线VGL和第一节点N1连接。当低电平电压被施加到第一节点N1时，第一晶体管T1被导通，并且第二节点N2连接到前一扫描线S(i-1)。由于前一扫描信号处于高电平状态，因此第六晶体管T6被导通，并且第三节点N3和第二电力电压线VGL通过第六晶体管T6连接。当低电平电压被施加到第三节点N3时，第七晶体管T7被导通，并且第一电力电压线VGH连接到当前扫描线Si。因此，在时段p3中，级电路STi输出高电平扫描信号。此时，第一电容器C1保持施加到第二节点N2的高电平电压。
参考图8，将描述级电路STi在时段p4中的操作。
在时段p4中，输入时钟信号处于低电平，并且前一扫描信号处于高电平。因此，第三晶体管T3被导通，并且第一节点N1和第一电力电压线VGH连接。当高电平电压被施加到第一节点N1时，第一晶体管T1被截止。由于第二节点N2因为第一电容器C1而被保持在高电平，因此第六晶体管T6被导通，并且第三节点N3和第二电力电压线VGL通过第六晶体管T6连接。当低电平电压被施加到第三节点N3时，第七晶体管T7被导通，并且第一电力电压线VGH连接到当前扫描线Si。因此，在时段p4中，级电路STi输出高电平扫描信号。
根据一些示例性实施例，时钟信号仅用作控制信号，并且不用作直接施加到扫描线Si的电力电压。因此，与传统产品的扫描驱动器相比，时钟信号上的负载相对小，使得时钟信号线CLK可以被配置地相对薄。这有助于显示设备9具有独立于下面要描述的图17的布局的窄边框。
另外，根据各种示例性实施例，能够防止(或至少降低)由于升压过程引起的晶体管的劣化，并且由于电容器的面积减小，因此能够减小级电路STi的面积。另外，由于与传统产品相比，布置在从第一电力电压线VGH和第二电力电压线VGL到扫描线Si的电流路径中的元件的数量相对少，因此也增加和/或改善了驱动特性。
图9是图示根据一些示例性实施例的图1的显示设备的像素的图。
参考图9，像素PXij包括晶体管M1、M2、M3、M4、M5、M6和M7、存储电容器Cst1以及有机发光二极管OLED1。
存储电容器Cst1的一个电极可以连接到第一驱动电压线ELVDD，并且另一电极可以连接到晶体管M1的栅电极。
晶体管M1的一个电极可以连接到晶体管M5的另一电极，晶体管M1的另一电极可以连接到晶体管M6的一个电极，并且晶体管M1的栅电极可以连接到存储电容器Cst1的另一电极。晶体管M1可以被称为驱动晶体管。晶体管M1根据晶体管M1的栅电极与源电极之间的电势差确定在第一驱动电压线ELVDD与第二驱动电压线ELVSS之间流动的驱动电流的量。
晶体管M2的一个电极可以连接到数据线Dj，晶体管M2的另一电极可以连接到晶体管M1的一个电极，并且晶体管M2的栅电极可以连接到当前扫描线Si。晶体管M2可以被称为扫描晶体管。当导通电平的扫描信号被施加到当前扫描线Si时，晶体管M2将数据线Dj的数据电压引到像素PXij。
晶体管M3的一个电极连接到晶体管M1的另一电极，晶体管M3的另一电极连接到晶体管M1的栅电极，并且晶体管M3的栅电极连接到当前扫描线Si。当导通电平的扫描信号被施加到当前扫描线Si时，晶体管M3以二极管形式连接晶体管M1。
晶体管M4的一个电极连接到晶体管M1的栅电极，晶体管M4的另一电极连接到初始化电压线VINT，并且晶体管M4的栅电极连接到前一扫描线S(i-1)。在一些示例性实施例中，晶体管M4的栅电极可以连接到另一扫描线。当导通电平的扫描信号被施加到前一扫描线S(i-1)时，晶体管M4将初始化电压传输到晶体管M1的栅电极，这初始化了晶体管M1的栅电极的电荷量。
晶体管M5的一个电极连接到第一驱动电压线ELVDD，晶体管M5的另一电极连接到晶体管M1的一个电极，并且晶体管M5的栅电极连接到发射线Ei。晶体管M6的一个电极连接到晶体管M1的另一电极，晶体管M6的另一电极连接到有机发光二极管OELD1的阳极，并且晶体管M6的栅电极连接到发射线Ei。晶体管M5和M6可以被称为发射晶体管。当导通电平的发射信号被施加时，晶体管M5和M6在第一驱动电压线ELVDD与第二驱动电压线ELVSS之间形成驱动电流路径，以允许有机发光二极管OELD1发光。
晶体管M7的一个电极连接到有机发光二极管OLED1的阳极，晶体管M7的另一电极连接到初始化电压线VINT，并且晶体管M7的栅电极连接到当前扫描线Si。在一些示例性实施例中，晶体管M7的栅电极可以连接到另一扫描线。当导通电平的扫描信号被施加到当前扫描线Si时，晶体管M7将初始化电压传输到有机发光二极管OLED1的阳极，这初始化了有机发光二极管OELD1中累积的电荷的量。
有机发光二极管OLED1的阳极连接到晶体管M6的另一电极，并且有机发光二极管OLED1的阴极连接到第二驱动电压线ELVSS。
图10是图示根据一些示例性实施例的图9的像素的驱动方法的图。
在时段p1中，前一像素行的数据电压DATA(i-1)j被施加到数据线Dj，并且导通电平(例如，低电平)的扫描信号被施加到前一扫描线S(i-1)。由于截止电平(例如，高电平)的扫描信号被施加到当前扫描线Si，因此晶体管M2被截止，并且前一像素行的数据电压DATA(i-1)j被阻止引到像素PXij中。
此时，由于晶体管M4被导通，因此初始化电压被施加到晶体管M1的栅电极以初始化电荷量。由于截止电平的发射信号被施加到发射线Ei，因此晶体管M5和M6被截止。因此，由于施加初始化电压的过程而导致的有机发光二极管OLED1的不必要的发光被阻止。
在时段p2中，当前像素行的数据电压DATAij被施加到数据线Dj，并且导通电平的扫描信号被施加到当前扫描线Si。结果是，晶体管M1、M2和M3被导通，并且数据线Dj和晶体管M1的栅电极电连接。因此，数据电压DATAij被施加到存储电容器Cst1的另一电极，并且存储电容器Cst1累积与第一驱动电压线ELVDD的电压和数据电压DATAij之间的差相对应的电荷量。
由于晶体管M7被导通，所以初始化电压被施加到有机发光二极管OLED1的阳极，并且有机发光二极管OELD1被预充电或初始化有与初始化电压和第二驱动电压线ELVSS的电压之间的电压差相对应的电荷量。
在时段p2之后，当导通电平的发射信号被施加到发射线Ei时，晶体管M5和M6被导通。通过晶体管M1的驱动电流的量根据存储在存储电容器Cst1中的电荷的量而被调节。驱动电流流过有机发光二极管OLED1。有机发光二极管OLED1发光，直至截止电平的发射信号被施加到发射线Ei。
图11是图示根据一些示例性实施例的显示设备的图。图11的显示设备9'与图1的显示设备9基本相同，除了像素单元20'和扫描驱动器40'的配置之外。因此，冗余的描述将被省略。
参考图11，根据一些示例性实施例的显示设备9'包括时序控制器10、像素单元20'、数据驱动器30、扫描驱动器40'和发射驱动器50。
针对每个对应像素行，像素单元20'和扫描驱动器40'通过扫描线S1、S2、……、和Sn以及反向扫描线SB0、SB1、……、和SBn连接。将参考图12和随后的附图描述改变的像素单元20'的像素结构和改变的扫描驱动器40'的级电路结构。
图12是图示根据一些示例性实施例的图11的扫描驱动器的图。图12的扫描驱动器40'与图2的扫描驱动器40基本相同，除了反向扫描线SB0、SB1、SB2、SB3等之外。因此，冗余的描述将被省略。
参考图12，扫描驱动器40'包括级电路ST0'、ST1'、ST2'、ST3'等。除了扫描线之外，级电路ST0'、ST1'、ST2'、ST3'等中的每一个级电路还包括反向扫描线作为输出线。第一级电路ST0'的扫描线S0可以不延伸到像素单元20'，并且可以仅用作下一级电路ST1'的输入控制线。根据到像素的信号，可以以其他方式配置每条输出线的利用。
图13是图示根据一些示例性实施例的图12的级电路的图。图13的级电路STi'与图3的级电路STi基本相同，除了第五电路单元CM5之外，并且因此，冗余的描述将被省略。
参考图13，级电路STi'包括第一电路单元CM1、第二电路单元CM2、第三电路单元CM3、第四电路单元CM4、第五电路单元CM5和第一电容器C1。
第五电路单元CM5包括连接到当前扫描线Si的控制端子，并且根据控制信号将第一电力电压线VGH和第二电力电压线VGL中的一个连接到当前反向扫描线SBi。
第五电路单元CM5可以进一步包括第九晶体管T9和第十晶体管T10。第九晶体管T9可以包括连接到第一电力电压线VGH的一个电极、连接到当前反向扫描线SBi的另一电极以及连接到当前扫描线Si的栅电极。第十晶体管T10可以包括连接到第二电力电压线VGL的一个电极、连接到当前反向扫描线SBi的另一电极以及连接到当前扫描线Si的栅电极。第九晶体管T9可以是P型晶体管，并且第十晶体管T10可以是N型晶体管。
图14是图示根据一些示例性实施例的图13的级电路的驱动方法的图。在根据一些示例性实施例的级电路STi'的驱动方法中，当前扫描线Si的扫描信号的产生与图3的级电路STi的驱动方法的基本相同。这样，冗余的描述将被省略。
根据级电路STi'的驱动方法，反向扫描信号可以通过当前反向扫描线SBi产生。
在当前扫描线Si连接到第一电力电压线VGH的时段p1、p3和p4期间，第十晶体管T10被导通。因此，当前反向扫描线SBi在时段p1、p3和p4期间连接到第二电力电压线VGL，并且输出低电平的当前反向扫描信号。
此外，在当前扫描线Si连接到第二电力电压线VGL的时段p2期间，第九晶体管T9被导通。因此，当前反向扫描线SBi在时段p2期间连接到第一电力电压线VGH，并且输出高电平的当前反向扫描信号。
图15是图示根据一些示例性实施例的图11的像素的图。图16是图示根据一些示例性实施例的图15的像素的驱动方法的图。图15的像素PXij'具有与图9的像素PXij基本相同的配置，除了晶体管M4'和M7'之外。因此，冗余的描述将被省略。
参考图15，像素PXij'包括晶体管M1、M2、M3、M4'、M5、M6和M7'、存储电容器Cst1以及有机发光二极管OLED1。
晶体管M4'可以是N型晶体管。晶体管M4'的栅电极可以连接到前一反向扫描线SB(i-1)。
晶体管M7'可以是N型晶体管。晶体管M7'的栅电极可以连接到当前反向扫描线SBi。
参考图16，像素PXij'的晶体管M1、M2、M3、M4'、M5、M6和M7'的导通时序和截止时序与像素PXij的晶体管M1、M2、M3、M4、M5、M6和M7的导通时序和截止时序基本相同。因此，冗余的描述将被省略。然而，注意到，由于晶体管M4'和M7'是N型晶体管而不是P型晶体管，因此到晶体管M4'和M7'的电压电平与结合图10所示并描述的电压电平相反。
图17是图示根据一些示例性实施例的显示设备的堆叠结构的图。
参考图17，各种示例性实施例的显示设备9或9'可以具有包括基板SUB、半导体层L1、栅绝缘层L2、第一栅电极层L3、第一绝缘层L4、第二栅电极层L5、第二绝缘层L6和源/漏电极层L7的堆叠结构。
上述示例性实施例的晶体管、电容器和其他线可以是通过图案化堆叠结构的至少一部分而形成的元件。
基板SUB可以由诸如玻璃、聚合物和/或金属等的各种材料组成。可以根据要应用的产品从刚性基板和柔性基板中的一个中选择基板SUB。当基板SUB被配置为包括聚合物有机物时，基板SUB可以由从由聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素、乙酸丙酸纤维素等组成的组中选择的材料形成。另一方面，基板SUB可以由玻璃纤维增强塑料(FRP)组成。
尽管未示出，但是缓冲层和/或阻挡层可以被布置在基板SUB与半导体层L1之间。缓冲层和/或阻挡层可以被采用，以防止基板SUB的杂质扩散到半导体层L1中，或者防止湿气渗透。缓冲层和/或阻挡层可以由有机绝缘膜、无机绝缘膜、有机/无机绝缘膜等组成，并且可以由单层或多层结构组成。例如，缓冲层和/或阻挡层可以由氮化硅(SiNx)、氧化硅(SiOx)、氧氮化硅(SiOxNy)等组成。
半导体层L1可以由多晶硅、非晶硅、氧化物半导体、有机半导体等组成。半导体层L1中的一些可以构成沟道，其他一些可以掺杂有N型杂质，并且还有一些可以掺杂有P型杂质。例如，参考图13，级电路STi'的P型晶体管T1、T3、T5、T7和T9可以在与源/漏电极接触的部分处掺杂有P型杂质。此外，级电路STi'的N型晶体管T2、T4、T6、T8和T10可以在与源/漏电极接触的部分处掺杂有N型杂质。此外，例如，参考图15，像素PXij'的P型晶体管M1、M2、M3、M5和M6可以在与源/漏电极接触的部分处掺杂有P型杂质。此外，像素PXij'的N型晶体管M4'和M7'可以在与源/漏电极接触的部分处掺杂有N型杂质。
栅绝缘层L2、第一绝缘层L4和第二绝缘层L6中的每个防止上导电层和下导电层的不期望的电接触。绝缘层L2、L4和L6可以由有机绝缘层、无机绝缘层、有机/无机绝缘层等形成，并且可以由单层或多层结构组成。例如，绝缘层L2、L4和L6可以由氮化硅(SiNx)、氧化硅(SiOx)、氧氮化硅(SiOxNy)等组成。
第一栅电极层L3、第二栅电极层L5和源/漏电极层L7中的每个构成导电层。导电层中的每个可以由单层或多层结构组成，并且可以由银(Ag)、金(Au)、铝(Al)、钼(Mo)、铬(Cr)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)、铂(Pt)等中的至少一种或上述材料中的至少一种的合金组成。
每个晶体管的栅电极可以由第一栅电极层L3组成。每个晶体管的源/漏电极(例如，一个电极/另一电极)可以由半导体层L1的杂质掺杂部分直接构成，或者可以进一步包括源/漏电极层L7的与半导体层L1接触的部分。每个晶体管的沟道可以由半导体层L1组成。
可以通过使用第一栅电极层L3作为下电极并且使用第二栅电极层L5作为上电极来配置每个电容器。
图18是图示根据一些示例性实施例的图13的级电路的示例性布局的图。
级电路STi'、时钟信号线CLK、第一电力电压线VGH和第二电力电压线VGL中的每个可以包括半导体层L1、第一栅电极层L3、第二栅电极层L5和/或源/漏电极层L7的至少一部分。例如，时钟信号线CLK、第一电力电压线VGH和第二电力电压线VGL中的每条可以包括源/漏电极层L7的至少一部分。
第一晶体管T1至第十晶体管T10中的每个可以包括半导体层L1的至少一部分、第一栅电极层L3的至少一部分以及源/漏电极层L7的至少一部分。第一晶体管T1至第十晶体管T10中的每个晶体管的一个电极和另一电极可以包括源/漏电极层L7的至少一部分，第一晶体管T1至第十晶体管T10中的每个晶体管的栅电极可以包括第一栅电极层L3的至少一部分，并且第一晶体管T1至第十晶体管T10中的每个晶体管的沟道可以包括半导体层L1的至少一部分。
第一电容器C1可以包括第一栅电极层L3的至少一部分和第二栅电极层L5的至少一部分。第二节点N2可以包括第二栅电极层L5的至少一部分。此外，第二电力电压线VGL可以通过使用第二栅电极层L5连接到级电路STi'。
参考图12、图13和图18，级电路排列的方向可以被定义为第一方向DR1。这样，时钟信号线CLK、第一电力电压线VGH和第二电力电压线VGL可以在第一方向DR1上延伸，并且可以分支并连接到相应的级电路。
时钟信号线CLK可以使用源/漏电极层L7在第一方向DR1上延伸，并且可以使用接触的第一栅电极层L3作为桥电极在第二方向DR2上延伸，使得第二晶体管T2的栅电极形成。在图18和图19中，由X填充的正方形指示重叠的电极通过绝缘层中的接触孔彼此接触。
此外，时钟信号线CLK可以使用第一栅电极层L3的另一接触部分作为桥电极在第二方向DR2上延伸，使得第三晶体管T3的栅电极和第四晶体管T4的栅电极形成。
第二电力电压线VGL可以使用源/漏电极层L7在第一方向DR1上延伸，并且可以使用接触的第二栅电极层L5作为桥电极在第二方向DR2上延伸，使得第一电容器C1的另一电极形成，并且第二电力电压线VGL向晶体管T4、T6、T8和T10提供低电压。此外，在第二方向DR2上延伸的第二栅电极层L5可以使用源/漏电极层L7作为桥电极与第六晶体管T6交叉。
第一电力电压线VGH可以使用源/漏电极层L7在第一方向DR1和第二方向DR2上延伸，使得第一电力电压线VGH可以连接到晶体管T3、T7和T9中的每个晶体管的一个电极。在该布局中，第一电力电压线VGH不使用单独的桥电极。
第一电路单元CM1可以从第一电力电压线VGH沿第二方向DR2布置。这里，第一晶体管T1可以从第二晶体管T2沿第二方向DR2布置。第一晶体管T1和第二晶体管T2可以物理地共享另一电极。在下面描述的其他电路单元中，每个晶体管可以物理地共享另一电极，从而最小化(或减少)所使用的面积。
第二电路单元CM2可以从第一电路单元CM1沿第一方向DR1布置。这里，第四晶体管T4可以从第三晶体管T3沿第一方向DR1布置。
第一电容器C1可以从第二电路单元CM2沿第二方向DR2布置。另外，第三电路单元CM3可以连接到第二电路单元CM2，使得第三电路单元CM3和第二电路单元CM2在平面图中(例如，当在垂直于第一方向DR1和第二方向DR2的方向上观察时)围绕第一电容器C1。这里，第六晶体管T6可以从第五晶体管T5沿第一方向DR1布置。
第四电路单元CM4可以从第三电路单元CM3沿第二方向DR2布置。这里，第七晶体管T7可以从第八晶体管T8沿第二方向DR2布置。
第五电路单元CM5可以从第四电路单元CM4沿第二方向DR2布置。这里，第九晶体管T9可以从第十晶体管T10沿第二方向DR2布置。
前一扫描线S(i-1)、当前扫描线Si和当前反向扫描线SBi中的每条可以包括第一栅电极层L3的至少一部分。
图19是图示根据一些示例性实施例的图15的像素的示例性布局的图。
当前扫描线Si、当前反向扫描线SBi、前一反向扫描线SB(i-1)、发射线Ei和存储电容器Cst1的下电极LE中的每个可以包括第一栅电极层L3的至少一部分。
存储电容器Cst1的上电极UE和初始化电压线VINT中的每个可以包括第二栅电极层L5的至少一部分。
数据线Dj、第一驱动电压线ELVDD和桥电极中的一些中的每个可以包括源/漏电极层L7的至少一部分。
晶体管M1、M2、M3、M4'、M5、M6和M7'中的每个晶体管的沟道可以包括半导体层L1的至少一部分。晶体管M1、M2、M3、M4'、M5、M6和M7'中的每个晶体管的栅电极可以包括第一栅电极层L3的至少一部分。晶体管M1、M2、M3、M4'、M5、M6和M7'中的每个晶体管的一个电极和另一电极可以包括半导体层L1的至少一部分，或者可以由半导体层L1和源/漏电极层L7的组合组成。
连接电极ANC可以将晶体管M7'的一个电极和晶体管M6的另一电极连接到有机发光二极管OLED1的阳极。
与传统扫描驱动器相比，根据各种示例性实施例的扫描驱动器可以具有改进的驱动特性并且可以消耗更少的面积。
尽管本文已经描述特定示例性实施例和实现方式，但是其他实施例和修改将从该描述中显而易见。因此，本发明构思不局限于这样的实施例，而是限于随附权利要求以及各种明显的修改和等价布置的更广范围，如对本领域普通技术人员来说将是显而易见的那样。

Claims (10)

1.一种扫描驱动器，包括：
级电路，所述级电路中的每个级电路包括：
第一电路，包括连接到第一节点的控制端子，所述第一电路被配置为根据控制信号选择性地将前一级电路的前一扫描线与第二节点连接或断开；
第二电路，包括连接到时钟信号线的控制端子，所述第二电路被配置为根据控制信号选择性地将第一电力电压线和第二电力电压线中的一条连接到所述第一节点；
第三电路，包括连接到所述第二节点的控制端子，所述第三电路被配置为根据控制信号选择性地将所述第一节点和所述第二电力电压线中的一个连接到第三节点；
第四电路，包括连接到所述第三节点的控制端子，所述第四电路被配置为根据控制信号选择性地将所述第一电力电压线和所述第二电力电压线中的一条连接到当前扫描线；以及
第一电容器，连接所述第三电路的所述控制端子和所述第二电力电压线。
2.根据权利要求1所述的扫描驱动器，其中，所述第一电路进一步包括：
第一晶体管，包括连接到所述前一扫描线的一个电极、连接到所述第二节点的另一电极以及连接到所述第一节点的栅电极；以及
第二晶体管，包括连接到所述前一扫描线的一个电极、连接到所述第二节点的另一电极以及连接到所述时钟信号线的栅电极，
其中所述第二电路进一步包括：
第三晶体管，包括连接到所述第一电力电压线的一个电极、连接到所述第一节点的另一电极以及连接到所述时钟信号线的栅电极；以及
第四晶体管，包括连接到所述第二电力电压线的一个电极、连接到所述第一节点的另一电极以及连接到所述时钟信号线的栅电极。
3.根据权利要求2所述的扫描驱动器，其中，所述第三电路进一步包括：
第五晶体管，包括连接到所述第一节点的一个电极、连接到所述第三节点的另一电极以及连接到所述第二节点的栅电极；以及
第六晶体管，包括连接到所述第二电力电压线的一个电极、连接到所述第三节点的另一电极以及连接到所述第二节点的栅电极，
其中所述第四电路进一步包括：
第七晶体管，包括连接到所述第一电力电压线的一个电极、连接到所述当前扫描线的另一电极以及连接到所述第三节点的栅电极；以及
第八晶体管，包括连接到所述第二电力电压线的一个电极、连接到所述当前扫描线的另一电极以及连接到所述第三节点的栅电极。
4.根据权利要求3所述的扫描驱动器，其中，所述级电路中的每个级电路进一步包括：
第五电路，包括连接到所述当前扫描线的控制端子，所述第五电路被配置为根据控制信号选择性地将所述第一电力电压线和所述第二电力电压线中的一条连接到当前反向扫描线。
5.根据权利要求4所述的扫描驱动器，其中，所述第五电路进一步包括：
第九晶体管，包括连接到所述第一电力电压线的一个电极、连接到所述当前反向扫描线的另一电极以及连接到所述当前扫描线的栅电极；以及
第十晶体管，包括连接到所述第二电力电压线的一个电极、连接到所述当前反向扫描线的另一电极以及连接到所述当前扫描线的栅电极。
6.根据权利要求5所述的扫描驱动器，其中，所述级电路、所述时钟信号线、所述第一电力电压线和所述第二电力电压线中的每个包括半导体层、第一栅电极层、第二栅电极层和源/漏电极层中的至少一个的至少一部分。
7.根据权利要求6所述的扫描驱动器，其中，所述时钟信号线、所述第一电力电压线和所述第二电力电压线中的每条包括所述源/漏电极层的至少一部分。
8.根据权利要求7所述的扫描驱动器，其中：
所述第一晶体管至所述第十晶体管中的每个晶体管的一个电极和另一电极包括所述源/漏电极层的至少一部分；
所述第一晶体管至所述第十晶体管中的每个晶体管的栅电极包括所述第一栅电极层的至少一部分；并且
所述第一晶体管至所述第十晶体管中的每个晶体管的沟道包括所述半导体层的至少一部分。
9.根据权利要求8所述的扫描驱动器，其中，所述第一电容器包括所述第一栅电极层的至少一部分和所述第二栅电极层的至少一部分，
其中所述第二节点包括所述第二栅电极层的至少一部分。
10.根据权利要求9所述的扫描驱动器，其中，所述第二电力电压线使用所述第二栅电极层连接到所述级电路中的每个级电路。
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