KR102358534B1 - 게이트 구동부, 표시장치 및 이의 구동방법 - Google Patents

게이트 구동부, 표시장치 및 이의 구동방법 Download PDF

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Abstract

본 발명은 타이밍 제어부와 레벨 시프터부 간의 신호 전송을 위한 신호라인(또는 인터페이스)의 개수를 낮추기 위해, 레벨 시프터부와 레벨 시프터부로부터 출력된 신호를 기반으로 게이트신호를 출력하는 게이트 구동부를 이용한다. 레벨 시프터부는 타이밍 제어부로부터 공급된 온클록신호, 오프클록신호 및 선택신호를 기반으로 게이트클록신호들과 제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 구분하여 생성하고 출력하는 제어 회로부를 포함한다.

Description

게이트 구동부, 표시장치 및 이의 구동방법{Data Driver, Display Device and Driving Method Using the same}
본 발명은 게이트 구동부, 표시장치 및 이의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널, 표시패널을 구동하는 구동부 및 구동부를 제어하는 타이밍 제어부가 포함된다. 구동부에는 표시패널에 게이트신호(또는 스캔신호)를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
게이트 구동부는 레벨 시프터부와 시프트 레지스터부를 포함한다. 레벨 시프터부는 타이밍 제어부로부터 출력된 신호를 기반으로 시프트 레지스터부에 공급할 신호를 생성한다. 시프트 레지스터부는 레벨 시프터부로부터 출력된 신호를 기반으로 표시패널에 공급할 신호를 생성한다.
레벨 시프터부는 집적회로(IC) 형태로 구현되는 반면 시프트 레지스터부는 게이트인패널(Gate In Panel) 방식으로 표시패널 상에 박막 형태로 구현된다. 게이트인패널 방식의 게이트 구동부는 네로우 베젤의 구현을 용이하게 하고 또한 표시패널 공정과 함께 구현되므로 제조 단가를 절감하는 등의 이점이 있다.
그런데 종래에 제안된 방식은 타이밍 제어부와 레벨 시프터부 간의 신호 전송 시, 다수의 신호라인(또는 인터페이스)이 요구되는바 장치 간의 입출력 핀수의 증가로 회로 설계(PCB Design)에 어려움과 더불어 제조비용 상승 등을 초래하고 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 장치 간의 신호 전송을 위한 신호라인(또는 인터페이스)의 개수를 낮추어 회로 설계(PCB Design)의 어려움을 해소함과 더불어 보호회로(Protection Logic)를 추가해야 하는 부담을 제거하여 제조비용을 절감하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널, 게이트 구동부 및 타이밍 제어부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 게이트 구동부는 표시패널에 게이트신호를 공급하며 레벨 시프터부와 레벨 시프터부로부터 출력된 신호를 기반으로 게이트신호를 출력한다. 타이밍 제어부는 게이트 구동부를 제어한다. 레벨 시프터부는 타이밍 제어부로부터 공급된 온클록신호, 오프클록신호 및 선택신호를 기반으로 게이트클록신호들과 제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 구분하여 생성하고 출력하는 제어 회로부를 포함한다.
제어 회로부는 온클록신호 및 오프클록신호를 기반으로 게이트클록신호들을 생성하는 제1레지스터와, 온클록신호 및 오프클록신호를 기반으로 제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 생성하는 제2레지스터와, 선택신호 및 활성화신호의 논리값에 대응하여 제1레지스터와 제2레지스터를 선택적으로 활성화 또는 비활성화하는 레지스터 선택부를 포함할 수 있다.
활성화신호가 로직하이의 논리값을 갖고, 선택신호가 로직로우의 논리값을 가지면, 제2레지스터는 활성화되고 제1레지스터는 비활성화되며, 활성화신호가 로직하이의 논리값을 갖고, 선택신호가 로직하이의 논리값을 가지면, 제1레지스터는 활성화되고 제2레지스터는 비활성화될 수 있다.
레지스터 선택부는 선택신호가 입력되는 선택신호라인에 입력단자가 연결된 인버터와, 인버터의 출력단자에 제1입력단자가 연결되고 활성화신호가 입력되는 활성화신호라인에 제2입력단자가 연결되고 제1레지스터의 활성화단자에 출력단자가 연결된 제1앤드게이트와, 선택신호라인에 제1입력단자가 연결되고 활성화신호라인에 제2입력단자가 연결되고 제2레지스터의 활성화단자에 출력단자가 연결된 제2앤드게이트를 포함할 수 있다.
제1레지스터는 오프클록신호가 입력되는 오프클록신호라인에 제1입력단자가 연결되고 온클록신호가 입력되는 온클록신호라인에 제2입력단자가 연결되고 제1앤드게이트의 출력단자에 활성화단자가 연결되며, 제2레지스터는 오프클록신호라인에 제1입력단자가 연결되고 온클록신호라인에 제2입력단자가 연결되고 제2앤드게이트의 출력단자에 활성화단자가 연결될 수 있다.
타이밍 제어부와 레벨 시프터부는 3개의 신호라인을 통해 상호 전기적으로 연결될 수 있다.
다른 측면에서 본 발명은 표시장치의 구동방법을 제공한다. 표시장치의 구동방법은 제1레지스터를 활성화하고 타이밍 제어부로부터 공급된 온클록신호 및 오프클록신호를 기반으로 게이트클록신호들을 생성하는 단계; 및 제2레지스터를 활성화하고 온클록신호 및 오프클록신호를 기반으로 제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 생성하는 단계를 포함하고, 제1레지스터와 제2레지스터는 레지스터 선택부에 공급된 선택신호 및 활성화신호의 논리값에 대응하여 선택적으로 활성화 또는 비활성화될 수 있다.
활성화신호가 로직하이의 논리값을 갖고, 선택신호가 로직로우의 논리값을 가지면, 제2레지스터는 활성화되고 제1레지스터는 비활성화되며, 활성화신호가 로직하이의 논리값을 갖고, 선택신호가 로직하이의 논리값을 가지면, 제1레지스터는 활성화되고 제2레지스터는 비활성화될 수 있다.
첫번째 온클록신호의 라이징 엣지에 대응하여 출력신호의 라이징 엣지가 생성되고, 첫번째 오프클록신호의 폴링 엣지에 대응하여 출력신호의 폴링 엣지가 생성되며, 두번째 온클록신호의 라이징 엣지에 대응하여 리셋신호의 라이징 엣지가 생성되고, 두번째 오프클록신호의 폴링 엣지에 대응하여 리셋신호의 폴링 엣지가 생성되며, 세번째 온클록신호의 라이징 엣지에 대응하여 제1스타트신호의 라이징 엣지가 생성되고, 세번째 오프클록신호의 폴링 엣지에 대응하여 제1스타트신호의 폴링 엣지가 생성되며, 네번째 온클록신호의 라이징 엣지에 대응하여 제2스타트신호의 라이징 엣지가 생성되고, 네번째 오프클록신호의 폴링 엣지에 대응하여 제2스타트신호의 폴링 엣지가 생성되며, 다섯번째부터 열두번째 온클록신호의 라이징 엣지에 각각 대응하여 게이트클록신호들에 포함된 제1부터 제8게이트클록신호의 라이징 엣지가 각각 생성되고, 다섯번째부터 열두번째 오프클록신호의 폴링 엣지에 각각 대응하여 게이트클록신호들에 포함된 제1부터 제8게이트클록신호의 폴링 엣지가 각각 생성될 수 있다.
제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 생성하는 구동 시간이 완료되면, 타이밍 제어부는 선택신호의 논리값을 전환할 수 있다.
또 다른 측면에서 본 발명은 레벨 시프터부 및 시프트 레지스터부를 포함하는 게이트 구동부를 제공한다. 시프트 레지스터부는 레벨 시프터부로부터 출력된 신호를 기반으로 게이트신호를 출력한다. 레벨 시프터부는 외부 장치로부터 공급된 온클록신호, 오프클록신호 및 선택신호를 기반으로 게이트클록신호들과 제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 구분하여 생성하고 출력한다.
제어 회로부는 온클록신호 및 오프클록신호를 기반으로 게이트클록신호들을 생성하는 제1레지스터와, 온클록신호 및 오프클록신호를 기반으로 제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 생성하는 제2레지스터와, 선택신호 및 활성화신호의 논리값에 대응하여 제1레지스터와 제2레지스터를 선택적으로 활성화 또는 비활성화하는 레지스터 선택부를 포함할 수 있다.
레지스터 선택부는 선택신호가 입력되는 선택신호라인에 입력단자가 연결된 인버터와, 인버터의 출력단자에 제1입력단자가 연결되고 활성화신호가 입력되는 활성화신호라인에 제2입력단자가 연결되고 제1레지스터의 활성화단자에 출력단자가 연결된 제1앤드게이트와, 선택신호라인에 제1입력단자가 연결되고 활성화신호라인에 제2입력단자가 연결되고 제2레지스터의 활성화단자에 출력단자가 연결된 제2앤드게이트를 포함할 수 있다.
제1레지스터는 오프클록신호가 입력되는 오프클록신호라인에 제1입력단자가 연결되고 온클록신호가 입력되는 온클록신호라인에 제2입력단자가 연결되고 제1앤드게이트의 출력단자에 활성화단자가 연결되며, 제2레지스터는 오프클록신호라인에 제1입력단자가 연결되고 온클록신호라인에 제2입력단자가 연결되고 제2앤드게이트의 출력단자에 활성화단자가 연결될 수 있다.
본 발명은 타이밍 제어부와 레벨 시프터부 간의 신호 전송을 위한 신호라인(또는 인터페이스)을 종래 대비 절반 수준으로 낮출 수 있어 회로 설계(PCB Design)의 어려움을 해소할 수 있다. 또한, 본 발명은 레벨 시프터부로 입력되는 신호가 장치의 상태나 외부 잡음 등에 의해 손실(또는 스킵)되는 것을 방지하기 위해 보호회로(Protection Logic)를 추가해야 하는 부담을 제거할 수 있어 제조비용을 절감할 수 있다.
도 1은 표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 종래에 제안된 게이트 구동부와 이를 제어하는 타이밍 제어부를 개략적으로 나타낸 구성도.
도 4는 종래에 제안된 게이트 구동부의 구동 파형도.
도 5는 실시예에 따라 구현된 게이트 구동부와 이를 제어하는 타이밍 제어부를 개략적으로 나타낸 구성도.
도 6은 실시예에 따라 구현된 레벨 시프터부의 제어 회로부를 개략적으로 나타낸 회로 구성도.
도 7은 실시예에 따라 구현된 레벨 시프터부의 제어 회로부를 구체적으로 나타낸 회로 구성도.
도 8은 실시예에 따라 구현된 게이트 구동부의 구동 파형도.
도 9는 활성화신호 및 선택신호의 상태에 따른 레지스터부의 동작 상태를 보여주기 위한 도면.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 표시장치는 텔레비젼, 셋톱박스, 네비게이션, 영상 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈시어터 및 모바일폰 등으로 구현된다. 표시장치의 표시패널은 액정표시패널, 유기발광표시패널, 전기영동표시패널, 플라즈마표시패널 등이 선택될 수 있으나 이에 한정되지 않는다. 다만, 이하의 설명에서는 설명의 편의를 위해 유기전계발광표시장치를 일례로 설명한다.
도 1은 표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1에 도시된 바와 같이, 표시장치에는 영상 공급부(110), 타이밍 제어부(120), 게이트 구동부(130, 135), 데이터 구동부(140) 및 표시패널(150)이 포함된다.
영상 공급부(110)는 데이터신호를 영상처리하고 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호 및 클록신호 등과 함께 출력한다. 영상 공급부(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스나 TMDS(Transition Minimized Differential Signaling) 인터페이스 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클록신호 및 데이터신호 등을 타이밍 제어부(120)에 공급한다.
타이밍 제어부(120)는 영상 공급부(110)로부터 데이터 인에이블 신호, 수직 동기신호, 수평 동기신호 및 클록신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA) 등을 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 클록신호 등을 출력한다.
타이밍 제어부(120)는 통신 인터페이스 등을 통해 데이터 타이밍 제어신호(DDC), 클록신호 등과 함께 데이터신호(DATA)를 출력하며, 게이트 구동부(130, 135)와 데이터 구동부(140)의 동작 타이밍을 제어한다.
게이트 구동부(130, 135)는 타이밍 제어부(130)로부터 공급된 클록신호에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호(또는 스캔신호)를 출력한다. 게이트 구동부(130, 135)는 레벨 시프터부(135)와 시프트 레지스터부(130)를 포함한다. 레벨 시프터부(135)는 집적회로(IC) 형태로 구현되는 반면 시프트 레지스터부(130)는 게이트인패널(Gate In Panel) 방식으로 표시패널(150)의 베젤영역에 형성된다.
레벨 시프터부(135)는 타이밍 제어부(120)로부터 공급된 클록신호에 응답하여 스타트신호, 리셋신호, 게이트클록신호 등의 신호를 생성할 수 있다. 시프트 레지스터부(130)는 레벨 시프터부(135)로부터 공급된 신호에 응답하여 게이트하이신호와 게이트로우신호를 갖는 게이트신호를 시프트시키면서 출력한다. 시프트 레지스터부(130)는 게이트라인들(GL1 ~ GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 게이트신호를 공급한다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압에 대응하여 디지털신호를 아날로그신호로 변환하여 출력한다. 데이터 구동부(140)는 집적회로(Integrated Circuit; IC) 형태로 형성된다.
데이터 구동부(140)는 데이터라인들(DL1 ~ DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다. 데이터 구동부(150)는 1 프레임 주기로 데이터전압의 극성을 반전하여 출력할 수 있다.
표시패널(150)은 게이트 구동부(130, 135)로부터 공급된 게이트신호와 데이터 구동부(140)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 표시패널(150)에는 서브 픽셀들(SP)이 포함된다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 게이트라인(GL1)과 데이터라인(DL1)에 연결(또는 교차부에 형성된)된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀들(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널, 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.
표시패널(150)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(150)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
앞서 설명한 바와 같이, 게이트인패널 방식의 게이트 구동부를 기반으로 구현된 표시장치는 네로우 베젤의 구현을 용이하게 하고 또한 표시패널 공정과 함께 게이트 구동부가 구현되므로 제조 단가를 절감하는 등의 이점이 있다.
그런데 종래에 제안된 방식은 타이밍 제어부와 레벨 시프터부 간의 신호 전송 시, 다수의 신호라인(또는 인터페이스)이 요구되는바 장치 간의 입출력 핀수의 증가로 회로 설계(PCB Design)에 어려움과 더불어 제조비용 상승 등을 초래하고 있어 이의 개선이 요구된다.
이하, 종래에 제안된 방식의 고찰과 이의 문제를 해결하기 위해 도출된 실시예에 대해 설명한다.
- 종래 구조 -
도 3은 종래에 제안된 게이트 구동부와 이를 제어하는 타이밍 제어부를 개략적으로 나타낸 구성도이고, 도 4는 종래에 제안된 게이트 구동부의 구동 파형도이다.
도 3 및 도 4에 도시된 바와 같이, 종래에 제안된 게이트 구동부(130, 135)는 레벨 시프터부(135)와 시프트 레지스터부(130)를 포함한다. 레벨 시프터부(135)에는 제어 회로부(CL, Control Logic), 제1레벨 시프터(LS1, Level Shifter), 제2레벨 시프터(LS2, Level Shifter) 및 게이트펄스 변조부(GPM, Gate Pulse Modulation)가 포함된다.
타이밍 제어부(120)는 온클록신호(On_CLK), 오프클록신호(Off_CLK), 제1타이밍 스타트신호(TVST1), 제2타이밍 스타트신호(TVST2), 타이밍 출력신호(TOE) 및 타이밍 리셋신호(TReset)를 레벨 시프터부(135)에 공급한다.
타이밍 제어부(120)로부터 출력된 온클록신호(On_CLK) 및 오프클록신호(Off_CLK)는 제어 회로부(CL)에 공급된다. 제어 회로부(CL)는 온클록신호(On_CLK) 및 오프클록신호(Off_CLK)을 기반으로 게이트클록신호들(GCLK1 ~ GCLK8)을 생성 및 출력한다. 제1레벨 시프터(LS1) 및 게이트펄스 변조부(GPM)는 제어 회로부(CL)로부터 출력된 게이트클록신호들(GCLK1 ~ GCLK8)의 레벨과 펄스를 가변하여 출력한다.
타이밍 제어부(120)로부터 출력된 제1타이밍 스타트신호(TVST1), 제2타이밍 스타트신호(TVST2), 타이밍 출력신호(TOE) 및 타이밍 리셋신호(TReset)는 제2레벨 시프터(LS2)에 공급된다. 제2레벨 시프터(LS2)는 제1타이밍 스타트신호(TVST1), 제2타이밍 스타트신호(TVST2), 타이밍 출력신호(TOE) 및 타이밍 리셋신호(TReset)의 레벨을 가변하여 출력한다.
레벨 시프터부(135)에 포함된 제어 회로부(CL), 제1레벨 시프터(LS1), 제2레벨 시프터(LS2) 및 게이트펄스 변조부(GPM)는 타이밍 제어부(120)로부터 공급된 신호를 기반으로 게이트클록신호들(GCLK1 ~ GCLK8), 제1스타트신호(VST1), 제2스타트신호(VST2), 출력신호(OE) 및 리셋신호(Reset)를 출력한다.
시프트 레지스터부(130)는 레벨 시프터부(135)로부터 공급된 제1스타트신호(VST1), 제2스타트신호(VST2), 출력신호(OE), 리셋신호(Reset) 및 게이트클록신호들(GCLK1 ~ GCLK8)를 기반으로 게이트신호를 순차적으로 시프트시키면서 출력한다.
한편, 위의 설명에서는 레벨 시프터부(135)가 타이밍 제어부(120)로부터 3개의 신호를 공급받고 이를 기반으로 12개의 신호를 출력하는 것을 일례로 하였다. 그러나 레벨 시프터부(135)로부터 출력될 수 있는 신호의 개수는 하나의 예시일 뿐 이에 한정되지 않는다.
위의 설명 및 구성을 통해 알 수 있듯이, 종래에 제안된 게이트 구동부(130, 135)는 타이밍 제어부(120)로부터 6개의 신호를 공급받고 이를 기반으로 동작하게 된다. 그러므로 종래에 제안된 구조는 타이밍 제어부(120)와 레벨 시프터부(135) 간의 신호 전송을 위한 신호라인(또는 인터페이스)이 총 6개이다.
종래에 제안된 구조와 같이, 타이밍 제어부(120)와 레벨 시프터부(135) 간의 신호 전송을 위한 신호라인(또는 인터페이스)이 많으면 장치 간의 입출력 핀수의 증가로 회로 설계(PCB Design)에 어려움을 초래하게 된다. 그리고 종래에 제안된 구조는 레벨 시프터부(135)로 입력되는 신호가 장치의 상태나 외부 잡음 등에 의해 손실(또는 스킵)되는 것을 방지하기 위해 보호회로(Protection Logic)를 추가해야 하는바 제조비용 상승을 초래하게 된다.
- 실시예의 구조 -
도 5는 실시예에 따라 구현된 게이트 구동부와 이를 제어하는 타이밍 제어부를 개략적으로 나타낸 구성도이고, 도 6은 실시예에 따라 구현된 레벨 시프터부의 제어 회로부를 개략적으로 나타낸 회로 구성도이다.
도 5에 도시된 바와 같이, 실시예에 따라 구현된 게이트 구동부(130, 135)는 레벨 시프터부(135)와 시프트 레지스터부(130)를 포함한다. 레벨 시프터부(135)에는 제어 회로부(CL, Control Logic), 제1레벨 시프터(LS1, Level Shifter), 제2레벨 시프터(LS2, Level Shifter) 및 게이트펄스 변조부(GPM, Gate Pulse Modulation)가 포함된다.
타이밍 제어부(120)는 온클록신호(On_CLK), 오프클록신호(Off_CLK) 및 선택신호(Option)를 레벨 시프터부(135)에 공급한다.
타이밍 제어부(120)로부터 출력된 온클록신호(On_CLK), 오프클록신호(Off_CLK) 및 선택신호(Option)는 제어 회로부(CL)에 공급된다. 제어 회로부(CL)는 온클록신호(On_CLK), 오프클록신호(Off_CLK) 및 선택신호(Option)를 기반으로 게이트클록신호들(GCLK1 ~ GCLK8)과 제1스타트신호(VST1), 제2스타트신호(VST2), 출력신호(OE) 및 리셋신호(Reset)를 구분하여 생성 및 출력한다.
게이트클록신호들(GCLK1 ~ GCLK8)은 시프트 레지스터부를 동작시켜 게이트신호를 생성하기 위해 사용되는 신호이고, 제1스타트신호(VST1)와 제2스타트신호(VST2)는 시프트 레지스터부를 동작시키기 위해 사용되는 신호이고, 출력신호(OE)는 시프트 레지스터부로부터 홀수 출력신호와 짝수 출력신호 중 하나를 선택적으로 출력하기 위해 사용되는 신호이고, 리셋신호(Reset)는 시프트 레지스터부의 동작을 리셋하기 위해 사용되는 신호이다.
제1레벨 시프터(LS1) 및 게이트펄스 변조부(GPM)는 제어 회로부(CL)로부터 출력된 게이트클록신호들(GCLK1 ~ GCLK8)의 레벨과 펄스를 가변하여 출력한다. 제2레벨 시프터(LS2)는 제1스타트신호(VST1), 제2스타트신호(VST2), 출력신호(OE) 및 리셋신호(Reset)의 레벨을 가변하여 출력한다.
레벨 시프터부(135)에 포함된 제어 회로부(CL), 제1레벨 시프터(LS1), 제2레벨 시프터(LS2) 및 게이트펄스 변조부(GPM)는 타이밍 제어부(120)로부터 공급된 신호를 기반으로 게이트클록신호들(GCLK1 ~ GCLK8), 제1스타트신호(VST1), 제2스타트신호(VST2), 출력신호(OE) 및 리셋신호(Reset)를 출력한다.
시프트 레지스터부(130)는 레벨 시프터부(135)로부터 공급된 제1스타트신호(VST1), 제2스타트신호(VST2), 출력신호(OE), 리셋신호(Reset) 및 게이트클록신호들(GCLK1 ~ GCLK8)를 기반으로 게이트신호를 순차적으로 시프트시키면서 출력한다.
위의 설명과 같이, 본 발명의 실시예는 타이밍 제어부(120)와 레벨 시프터부(135) 간의 신호 전송을 위한 신호라인(또는 인터페이스)의 저감을 위해, 게이트클록신호들(GCLK1 ~ GCLK8)을 동작하는 구간을 구분(분리)하기 위한 선택신호 (Option)를 사용한다. 선택신호(Option)는 타이밍 제어부(120)에 의해 생성된다.
제어 회로부(CL)는 선택신호 (Option)의 논리값(로직하이-High 또는 로직로우-Low)에 따라 온클록신호(On_CLK) 및 오프클록신호(Off_CLK)를 기반으로 게이트클록신호들(GCLK1 ~ GCLK8)과 제1스타트신호(VST1), 제2스타트신호(VST2), 출력신호(OE) 및 리셋신호(Reset)를 구분하여 생성 및 출력한다.
도 5 및 도 6에 도시된 바와 같이, 제어 회로부(CL)에는 레지스터 선택부(SEL), 제1레지스터(SR1) 및 제2레지스터(SR2)가 포함된다. 제1레지스터(SR1) 및 제2레지스터(SR2)는 레지스터 선택부(SEL)에 공급되는 선택신호(Option)의 논리값과 활성화신호(L/S Enable)의 논리값에 대응하여 활성화/비활성화되고 또한 동작한다.
제1레지스터(SR1)는 온클록신호(On_CLK) 및 오프클록신호(Off_CLK)를 기반으로 게이트클록신호들(GCLK1 ~ GCLK8)를 생성 및 출력한다. 제1레지스터(SR1)는 8개의 신호를 출력하기 위해 제1 내지 제8출력단자(Qa ~ Qh)를 갖는 것을 일례로 하였으나 이에 한정되지 않는다.
제2레지스터(SR2)는 온클록신호(On_CLK) 및 오프클록신호(Off_CLK)를 기반으로 제1스타트신호(VST1), 제2스타트신호(VST2), 출력신호(OE) 및 리셋신호(Reset)를 생성 및 출력한다. 제2레지스터(SR2)는 4개의 신호를 출력하기 위해 제1 내지 제4출력단자(Qa ~ Qd)를 갖는 것을 일례로 하였으나 이에 한정되지 않는다.
앞서 설명하였듯이, 제어 회로부(CL)는 타이밍 제어부로부터 온클록신호(On_CLK), 오프클록신호(Off_CLK) 및 선택신호(Option)만 공급받는 심플 인터페이스 방식을 취한다.
때문에, 활성화신호(L/S Enable)는 레벨 시프터부의 내부에서 마련한 신호(자체적으로 마련한 신호)를 이용한다. 예컨대, 활성화신호(L/S Enable)는 레벨 시프터부에 공급되는 전원이나 리셋신호 등을 이용할 수 있다.
이와 같이, 심플 인터페이스 방식으로 원신호에서 필요한 신호를 분할 및 생성하면 하기와 같은 효과를 얻을 수 있다.
(1) 타이밍 제어부와 레벨 시프터부 간의 입출력 핀수를 절감할 수 있다.
Input (3ea) : Option / On_CLK / Off_CLK
Output(12ea) : VST1 / VST2 / OE / Reset / GCLK1~8
(2) 레벨 시프터부의 GCLK 이외의 추가적인 타이밍(Timing)이 생기더라도 타이밍 제어부와 레벨 시프터부 간의 입출력 핀수 3개로 소화 가능하다.
- Option High 구간
1) 1st On_CLK에 OE On / 1ST Off_CLK OE Off 생성
2) 2st On_CLK에 Reset On / 2ST Off_CLK Reset Off 생성
3) 3st On_CLK에 VST1 On / 3ST Off_CLK VST1 Off 생성
4) 4st On_CLK에 VST2 On / 4ST Off_CLK VST2 Off 생성
- Option Low 구간
1) On CLK / Off_CLK에 의해 GCLK1~8 생성
(3) 선택신호를 예컨대 선택신호 로직하이(Option High) <-> 선택신호 로직로우(Option Low)로 변경할 때마다, 타이밍 동작이 재시작(Restart)(또는 초기화)하므로, 다음 동작(또는 프레임)부터 정상 동작이 가능하다. 그러므로 실시예는 종래 기술에서 우려되는 바와 같이 클록신호(CLK)의 On/Off CLK의 손실(또는 스킵)되는 것을 방지하기 위해 보호회로(Protection Logic)를 추가해야 하는 부담을 제거할 수 있다.
이하, 본 발명의 실시예에 따른 제어 회로부를 구체화함과 더불어 이의 구동 방법에 대해 설명한다.
도 7은 실시예에 따라 구현된 레벨 시프터부의 제어 회로부를 구체적으로 나타낸 회로 구성도이고, 도 8은 실시예에 따라 구현된 게이트 구동부의 구동 파형도이며, 도 9는 활성화신호 및 선택신호의 상태에 따른 레지스터부의 동작 상태를 보여주기 위한 도면이다.
도 7 내지 도 9에 도시된 바와 같이, 제어 회로부(CL)에는 레지스터 선택부(INV, AND1, AND2), 제1레지스터(SR1) 및 제2레지스터(SR2)가 포함된다. 레지스터 선택부(INV, AND1, AND2)는 인버터(INV), 제1앤드게이트(AND1) 및 제2앤드게이트(AND2)가 포함된다.
인버터(INV)는 선택신호(Option)가 입력되는 선택신호라인에 입력단자가 연결되고 제1앤드게이트(AND1)의 제1입력단자에 출력단자가 연결된다. 제1앤드게이트(AND1)는 인버터(INV)의 출력단자에 제1입력단자가 연결되고 활성화신호(L/S Enable)가 입력되는 활성화신호라인에 제2입력단자가 연결되고 제1레지스터(SR1)의 활성화단자(EN)에 출력단자가 연결된다. 제2앤드게이트(AND2)는 선택신호(Option)가 입력되는 선택신호라인에 제1입력단자가 연결되고 활성화신호(L/S Enable)가 입력되는 활성화신호라인에 제2입력단자가 연결되고 제2레지스터(SR2)의 활성화단자(EN)에 출력단자가 연결된다.
제1레지스터(SR1)는 오프클록신호(Off_CLK)가 입력되는 오프클록신호라인에 제1입력단자(D1)가 연결되고 온클록신호(On_CLK)가 입력되는 온클록신호라인에 제2입력단자(D2)가 연결되고 제1앤드게이트(AND1)의 출력단자에 활성화단자(EN)가 연결된다. 제1레지스터(SR1)의 제1 내지 제8출력단자(Qa ~ Qh)는 게이트펄스 변조부의 입력단자에 연결된다.
제2레지스터(SR2)는 오프클록신호(Off_CLK)가 입력되는 오프클록신호라인에 제1입력단자(D1)가 연결되고 온클록신호(On_CLK)가 입력되는 온클록신호라인에 제2입력단자(D2)가 연결되고 제2앤드게이트(AND1)의 출력단자에 활성화단자(EN)가 연결된다. 제2레지스터(SR2)의 제1 내지 제4출력단자(Qa ~ Qd)는 제2레벨 시프터(LS2)의 입력단자에 연결된다.
제1레지스터(SR1) 및 제2레지스터(SR2)는 레지스터 선택부(SEL)에 공급되는 선택신호(Option)의 논리값과 활성화신호(L/S Enable)의 논리값에 대응하여 활성화/비활성화되고 또한 동작한다.
활성화신호(L/S Enable)는 레벨 시프터부의 내부에서 마련한 신호(자체적으로 마련한 신호) 예컨대, 레벨 시프터부에 공급되는 전원이나 리셋신호 등을 이용한다. 때문에, 활성화신호(L/S Enable)는 특별한 경우(예컨대, 장치의 턴오프) 를 제외하고는 로직하이(1, High)를 유지한다.
반면, 선택신호(Option)는 타이밍 제어부로부터 공급된다. 예컨대, 선택신호(Option)가 로직로우(0, Low)가 되면 제1레지스터(SR1, Shift Register1)는 활성화(Enable)되고, 제2레지스터(SR2, Shift Register2)는 비활성화(Disable)된다. 그리고 선택신호(Option)가 로직하이(1, High)가 되면 제1레지스터(SR1, Shift Register1)는 비활성화(Disable)되고, 제2레지스터(SR2, Shift Register2)는 활성화(Enable)된다.
이와 달리, 활성화신호(L/S Enable)가 로직로우(0, Low)가 되면 제1레지스터(SR1, Shift Register1) 및 제2레지스터(SR2, Shift Register2)는 선택신호(Option)의 논리값에 관계없이(Don't Care) 모두 비활성화(Disable)된다.
- Option High 구간 - 선택신호(Option)가 로직하이(1, High)가 되면 제1레지스터(SR1)는 비활성화되고, 제2레지스터(SR2)는 활성화된다.
1) 1st On_CLK에 OE On / 1ST Off_CLK OE Off 생성
첫번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 출력신호(OE)의 라이징 엣지가 생성되고, 첫번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 출력신호(OE)의 폴링 엣지가 생성된다.
2) 2st On_CLK에 Reset On / 2ST Off_CLK Reset Off 생성
두번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 리셋신호(Reset)의 라이징 엣지가 생성되고, 두번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 리셋신호(Reset)의 폴링 엣지가 생성된다.
3) 3st On_CLK에 VST1 On / 3ST Off_CLK VST1 Off 생성
세번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제1스타트신호(VST1)의 라이징 엣지가 생성되고, 세번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제1스타트신호(VST1)의 폴링 엣지가 생성된다.
4) 4st On_CLK에 VST2 On / 4ST Off_CLK VST2 Off 생성
네번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제2스타트신호(VST2)의 라이징 엣지가 생성되고, 네번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제2스타트신호(VST2)의 폴링 엣지가 생성된다.
위와 같이 출력신호(OE), 리셋신호(Reset), 제1스타트신호(VST1) 및 제2스타트신호(VST2)를 생성하는 구동 시간이 완료되면, 타이밍 제어부는 선택신호(Option)의 논리값을 로직로우로 전환한다.
- Option Low 구간 - 선택신호(Option)가 로직로우(0, Low)가 되면 제2레지스터(SR2)는 비활성화되고, 제1레지스터(SR1)는 활성화된다.
1) On CLK / Off_CLK에 의해 GCLK1~8 생성
다섯번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제1게이트클록신호(GCLK1)의 라이징 엣지가 생성되고, 다섯번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제1게이트클록신호(GCLK1)의 폴링 엣지가 생성된다.
여섯번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제2게이트클록신호(GCLK2)의 라이징 엣지가 생성되고, 여섯번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제2게이트클록신호(GCLK2)의 폴링 엣지가 생성된다.
일곱번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제3게이트클록신호(GCLK3)의 라이징 엣지가 생성되고, 일곱번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제3게이트클록신호(GCLK3)의 폴링 엣지가 생성된다.
여덟번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제4게이트클록신호(GCLK4)의 라이징 엣지가 생성되고, 여덟번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제4게이트클록신호(GCLK4)의 폴링 엣지가 생성된다.
아홉번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제5게이트클록신호(GCLK5)의 라이징 엣지가 생성되고, 아홉번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제5게이트클록신호(GCLK5)의 폴링 엣지가 생성된다.
열번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제6게이트클록신호(GCLK6)의 라이징 엣지가 생성되고, 열번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제6게이트클록신호(GCLK6)의 폴링 엣지가 생성된다.
열한번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제7게이트클록신호(GCLK7)의 라이징 엣지가 생성되고, 열한번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제7게이트클록신호(GCLK7)의 폴링 엣지가 생성된다.
열두번째 온클록신호(On_CLK)의 라이징 엣지에 대응하여 제8게이트클록신호(GCLK8)의 라이징 엣지가 생성되고, 열두번째 오프클록신호(Off_CLK)의 폴링 엣지에 대응하여 제8게이트클록신호(GCLK8)의 폴링 엣지가 생성된다.
도면을 통해 알 수 있듯이, 오프클록신호(Off_CLK)는 선택신호(Option)가 로직로우(0, Low)가 되면 일정 시간 지연된 이후 클록(로직하이)을 발생하게 된다. 그리고 온클록신호(On_CLK)는 선택신호(Option)가 로직하이(1, High)가 되면 이후 지연 시간을 거의 갖지 않고 클록(로직하이)이 발생하게 된다.
한편, 위의 설명에서는 레벨 시프터부(135)가 타이밍 제어부(120)로부터 3개의 신호를 공급받고 이를 기반으로 12개의 신호를 출력하는 것을 일례로 하였다. 그러나 레벨 시프터부(135)로부터 출력될 수 있는 신호의 개수는 하나의 예시일 뿐 이에 한정되지 않는다.
위의 설명 및 구성을 통해 알 수 있듯이, 실시예에 따라 구현된 게이트 구동부는 타이밍 제어부로부터 3개의 신호를 공급받고 이를 기반으로 동작하게 된다. 그러므로 실시예에 따라 구현된 구조는 타이밍 제어부와 레벨 시프터부 간의 신호 전송을 위한 신호라인(또는 인터페이스)이 총 3개이다. 즉, 타이밍 제어부와 레벨 시프터부는 3개의 신호라인을 통해 상호 전기적으로 연결된다.
이상 본 발명은 타이밍 제어부와 레벨 시프터부 간의 신호 전송을 위한 신호라인(또는 인터페이스)을 종래 대비 절반 수준으로 낮출 수 있어 회로 설계(PCB Design)의 어려움을 해소할 수 있다. 또한, 본 발명은 레벨 시프터부로 입력되는 신호가 장치의 상태나 외부 잡음 등에 의해 손실(또는 스킵)되는 것을 방지하기 위해 보호회로(Protection Logic)를 추가해야 하는 부담을 제거할 수 있어 제조비용을 절감할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
120: 타이밍 제어부 140: 데이터 구동부
150: 표시패널 135: 레벨 시프터부
130: 시프트 레지스터부 CL: 제어 회로부
LS1: 제1레벨 시프터 LS2: 제2레벨 시프터
GPM: 게이트펄스 변조부 SR1: 제1레지스터
SR2: 제2레지스터 INV: 인버터
AND1: 제1앤드게이트 AND2: 제2앤드게이트

Claims (14)

  1. 영상을 표시하는 표시패널;
    상기 표시패널에 게이트신호를 공급하며 레벨 시프터부와 상기 레벨 시프터부로부터 출력된 신호를 기반으로 상기 게이트신호를 출력하는 시프트 레지스터부를 갖는 게이트 구동부; 및
    상기 게이트 구동부를 제어하는 타이밍 제어부를 포함하고,
    상기 레벨 시프터부는
    상기 타이밍 제어부로부터 공급된 온클록신호, 오프클록신호 및 선택신호를 기반으로 게이트클록신호들과 제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 구분하여 생성하고 출력하는 제어 회로부를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 제어 회로부는
    상기 온클록신호 및 상기 오프클록신호를 기반으로 상기 게이트클록신호들을 생성하는 제1레지스터와,
    상기 온클록신호 및 상기 오프클록신호를 기반으로 상기 제1스타트신호, 상기 제2스타트신호, 상기 출력신호 및 상기 리셋신호를 생성하는 제2레지스터와,
    상기 선택신호 및 활성화신호의 논리값에 대응하여 상기 제1레지스터와 상기 제2레지스터를 선택적으로 활성화 또는 비활성화하는 레지스터 선택부를 포함하는 표시장치.
  3. 제2항에 있어서,
    상기 활성화신호가 로직하이의 논리값을 갖고, 상기 선택신호가 로직로우의 논리값을 가지면, 상기 제2레지스터는 활성화되고 상기 제1레지스터는 비활성화되며,
    상기 활성화신호가 로직하이의 논리값을 갖고, 상기 선택신호가 로직하이의 논리값을 가지면, 상기 제1레지스터는 활성화되고 상기 제2레지스터는 비활성화되는 표시장치.
  4. 제2항에 있어서,
    상기 레지스터 선택부는
    상기 선택신호가 입력되는 선택신호라인에 입력단자가 연결된 인버터와,
    상기 인버터의 출력단자에 제1입력단자가 연결되고 상기 활성화신호가 입력되는 활성화신호라인에 제2입력단자가 연결되고 상기 제1레지스터의 활성화단자에 출력단자가 연결된 제1앤드게이트와,
    상기 선택신호라인에 제1입력단자가 연결되고 상기 활성화신호라인에 제2입력단자가 연결되고 상기 제2레지스터의 활성화단자에 출력단자가 연결된 제2앤드게이트를 포함하는 표시장치.
  5. 제4항에 있어서,
    상기 제1레지스터는 상기 오프클록신호가 입력되는 오프클록신호라인에 제1입력단자가 연결되고 상기 온클록신호가 입력되는 온클록신호라인에 제2입력단자가 연결되고 상기 제1앤드게이트의 출력단자에 활성화단자가 연결되며,
    상기 제2레지스터는 상기 오프클록신호라인에 제1입력단자가 연결되고 상기 온클록신호라인에 제2입력단자가 연결되고 상기 제2앤드게이트의 출력단자에 활성화단자가 연결되는 표시장치.
  6. 제1항에 있어서,
    상기 타이밍 제어부와 상기 레벨 시프터부는
    3개의 신호라인을 통해 상호 전기적으로 연결되는 표시장치.
  7. 제1레지스터를 활성화하고 타이밍 제어부로부터 공급된 온클록신호 및 오프클록신호를 기반으로 게이트클록신호들을 생성하는 단계; 및
    제2레지스터를 활성화하고 상기 온클록신호 및 상기 오프클록신호를 기반으로 제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 생성하는 단계를 포함하고,
    상기 제1레지스터와 상기 제2레지스터는
    레지스터 선택부에 공급된 선택신호 및 활성화신호의 논리값에 대응하여 선택적으로 활성화 또는 비활성화되는 표시장치의 구동방법.
  8. 제7항에 있어서,
    상기 활성화신호가 로직하이의 논리값을 갖고, 상기 선택신호가 로직로우의 논리값을 가지면, 상기 제2레지스터는 활성화되고 상기 제1레지스터는 비활성화되며,
    상기 활성화신호가 로직하이의 논리값을 갖고, 상기 선택신호가 로직하이의 논리값을 가지면, 상기 제1레지스터는 활성화되고 상기 제2레지스터는 비활성화되는 표시장치의 구동방법.
  9. 제7항에 있어서,
    첫번째 온클록신호의 라이징 엣지에 대응하여 상기 출력신호의 라이징 엣지가 생성되고, 첫번째 오프클록신호의 폴링 엣지에 대응하여 상기 출력신호의 폴링 엣지가 생성되며,
    두번째 온클록신호의 라이징 엣지에 대응하여 상기 리셋신호의 라이징 엣지가 생성되고, 두번째 오프클록신호의 폴링 엣지에 대응하여 상기 리셋신호의 폴링 엣지가 생성되며,
    세번째 온클록신호의 라이징 엣지에 대응하여 상기 제1스타트신호의 라이징 엣지가 생성되고, 세번째 오프클록신호의 폴링 엣지에 대응하여 상기 제1스타트신호의 폴링 엣지가 생성되며,
    네번째 온클록신호의 라이징 엣지에 대응하여 상기 제2스타트신호의 라이징 엣지가 생성되고, 네번째 오프클록신호의 폴링 엣지에 대응하여 상기 제2스타트신호의 폴링 엣지가 생성되며,
    다섯번째부터 열두번째 온클록신호의 라이징 엣지에 각각 대응하여 상기 게이트클록신호들에 포함된 제1부터 제8게이트클록신호의 라이징 엣지가 각각 생성되고, 다섯번째부터 열두번째 오프클록신호의 폴링 엣지에 각각 대응하여 상기 게이트클록신호들에 포함된 제1부터 제8게이트클록신호의 폴링 엣지가 각각 생성되는 표시장치의 구동방법.
  10. 제9항에 있어서,
    상기 제1스타트신호, 상기 제2스타트신호, 상기 출력신호 및 상기 리셋신호를 생성하는 구동 시간이 완료되면, 상기 타이밍 제어부는 상기 선택신호의 논리값을 전환하는 표시장치의 구동방법.
  11. 레벨 시프터부; 및
    상기 레벨 시프터부로부터 출력된 신호를 기반으로 게이트신호를 출력하는 시프트 레지스터부를 포함하고,
    상기 레벨 시프터부는
    외부 장치로부터 공급된 온클록신호, 오프클록신호 및 선택신호를 기반으로 게이트클록신호들과 제1스타트신호, 제2스타트신호, 출력신호 및 리셋신호를 구분하여 생성하고 출력하는 제어 회로부를 포함하는 게이트 구동부.
  12. 제11항에 있어서,
    상기 제어 회로부는
    상기 온클록신호 및 상기 오프클록신호를 기반으로 상기 게이트클록신호들을 생성하는 제1레지스터와,
    상기 온클록신호 및 상기 오프클록신호를 기반으로 상기 제1스타트신호, 상기 제2스타트신호, 상기 출력신호 및 상기 리셋신호를 생성하는 제2레지스터와,
    상기 선택신호 및 활성화신호의 논리값에 대응하여 상기 제1레지스터와 상기 제2레지스터를 선택적으로 활성화 또는 비활성화하는 레지스터 선택부를 포함하는 게이트 구동부.
  13. 제12항에 있어서,
    상기 레지스터 선택부는
    상기 선택신호가 입력되는 선택신호라인에 입력단자가 연결된 인버터와,
    상기 인버터의 출력단자에 제1입력단자가 연결되고 상기 활성화신호가 입력되는 활성화신호라인에 제2입력단자가 연결되고 상기 제1레지스터의 활성화단자에 출력단자가 연결된 제1앤드게이트와,
    상기 선택신호라인에 제1입력단자가 연결되고 상기 활성화신호라인에 제2입력단자가 연결되고 상기 제2레지스터의 활성화단자에 출력단자가 연결된 제2앤드게이트를 포함하는 게이트 구동부.
  14. 제13항에 있어서,
    상기 제1레지스터는 상기 오프클록신호가 입력되는 오프클록신호라인에 제1입력단자가 연결되고 상기 온클록신호가 입력되는 온클록신호라인에 제2입력단자가 연결되고 상기 제1앤드게이트의 출력단자에 활성화단자가 연결되며,
    상기 제2레지스터는 상기 오프클록신호라인에 제1입력단자가 연결되고 상기 온클록신호라인에 제2입력단자가 연결되고 상기 제2앤드게이트의 출력단자에 활성화단자가 연결되는 게이트 구동부.
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