KR100509985B1 - 레벨시프터 회로 및 그것을 구비한 표시장치 - Google Patents

Abstract

본 발명의 레벨시프트 회로는, 서로 하이 레벨기간이 겹치지 않는 2 종류의 각 클록신호 CK1·CK2가 입력되어, 각각 레벨시프트된 각 출력신호 OUT1·OUT2를 출력하는 각 레벨시프터 LS1·LS2와, 출력신호 OUT1이 하이 레벨일 때는 레벨시프터 LS2로 흐르는 관통전류를 저지하고, 출력신호 OUT2가 하이 레벨일 때는 레벨시프터 LS1로 흐르는 관통전류를 저지함에 의해, 각각의 레벨시프트 동작을 정지시키는 각각의 제어용 트랜지스터 N5·N5 및 각각의 제어용배선 CL1·CL2를 갖는다. 상기 레벨시프트 회로에서는, 각 클록신호 CK1·CK2의 비액티브기간 중에, 다른 쪽의 클록신호의 액티브기간에 대응하는 특정기간의 소비전력을 절감할 수 있다.

Description

레벨시프터 회로 및 그것을 구비한 표시장치{LEVEL SHIFTER CIRCUIT AND DISPLAY DEVICE PROVIDED THEREWITH}

본 발명은 저전압 인터페이스 등에 바람직하게 사용되는 레벨시프터 회로 및 그것을 구비한 표시장치에 관한 것이다.

서로 하이 레벨기간이 겹치지 않는 위상 및 서로 로우레벨의 기간이 겹치지 않는 위상 중 적어도 하나를 갖는 클록신호는, 특히 액정화상표시장치의 주사신호선 구동용의 주사신호선 구동회로를 구동할 때 이용되고 있다.

또한, 그들 클록신호의 전압이 주사선 구동회로의 전원 전압보다도 낮은 경우에는, 그들 클록신호의 전압을 전원 전압으로 승압시키기 위해, 레벨시프터 회로가 널리 사용되고 있다. 또한, 근년에는, 유리 기판 상에 화소와 그들 구동회로를 일괄해서 형성하는 저온 폴리실리콘 드라이버 모노리틱 패널이라는 것이 개발되어 있다.

그러나, 이들 저온 폴리실리콘에 의해 구성되는 트랜지스터의 성능 (문턱치 전압치 Vth, 전자이동도 μ)는 실리콘 기판 상에 형성되는 회로, 즉 일반적으로 IC라 하는 회로와 비교하면 낮게 되어 있다. 특히 문턱치 전압치 Vth가 크게 되어 버린다.

이러한 트랜지스터를 사용하여, 전술한 레벨시프터 회로를 구성하는 경우, 다음과 같은 구성으로 된다. 예컨대, 구동전압보다 낮은 전압의 2 종류의 클록신호를 구동전압으로 승압하기 위한 해결방법의 종래 예로서 도21에 회로도를, 도22에 타이밍챠트를 나타낸다.

도22에는, 2 종류의 클록신호로서의 각 클록신호 CK1·CK2를 나타낸다. 각 클록신호 CK1·CK2는, 하이 레벨기간을 액티브기간, 로우레벨기간을 비액티브기간으로 하고, 서로 하이 레벨기간이 겹치지 않는 위상을 갖고 있다.

또한, Vdd0은, 구동전압보다 낮은 클록신호의 하이 레벨기간의 전압과 로우레벨기간의 전압의 전위차를 나타내고, Vdd1은, 구동전압보다 낮은 전압의 각 클록신호 CK1·CK2를 구동전압으로 승압시킨 각 출력신호 OUT1·OUT2의 하이 레벨기간의 전압과 로우레벨기간의 전압의 전위차를 나타낸다.

도21에 종래의 레벨시프터 회로를 나타낸다. 도21의 레벨시프터 회로는 클록신호 CK1의 레벨시프트를 행하는 제1 레벨시프터 LS1과, 클록신호 CK2의 레벨시프트를 행하는 제2 레벨시프터 LS2를 구비하고 있다. 제1 레벨시프터 LS1 및 제2 레벨시프터 LS2는, 각각 오프세터부(51)와 레벨시프트부(52)로 구성되어 있다.

도21의 제1 레벨시프터 LS1 및 제2 레벨시프터 LS2의 각각의 오프세터부(51)는, P채널 MOS 트랜지스터로 이루어지는 정전류원 트랜지스터 P1과, N채널 MOS 트랜지스터 N1(이하, 트랜지스터 N1이라 한다)을 구비하고 있다.

정전류원 트랜지스터 P1의 소스는 구동전원 Vdd에 접속되고, 정전류원 트랜지스터 P1의 게이트는 전원 Vss(클록신호 CK1·CK2의 로우레벨)에 접속되어 있다. 정전류원 트랜지스터 P1의 드레인은 트랜지스터 N1의 드레인 및 게이트와, 레벨시프트부(52)가 구비하고 있는 N채널 MOS 트랜지스터 N2의 게이트에 접속되며, 트랜지스터 N1의 소스는 전원 Vss에 접속되어 있다.

도21의 제1 레벨시프터 LS1 및 제2 레벨시프터 LS2의 각각의 레벨시프트부(52)는, P채널 MOS 트랜지스터로 이루어지는 정전류원 트랜지스터 P2, N채널 MOS 트랜지스터 N2(이하, 트랜지스터 N2라 한다), 및 각 인버터 I1·I2를 구비하고 있다.

정전류원 트랜지스터 P2의 게이트는 전원 Vss에 접속되고, 정전류원 트랜지스터 P2의 드레인은 트랜지스터 N2의 드레인 및 인버터 I1의 입력단자에 접속되어 있고, 또한 정전류원 트랜지스터 P2의 소스는 구동전원 Vdd에 접속되어 있다.

트랜지스터 N2의 소스에는, 구동전원 Vdd의 전압(구동전압 Vdd라 한다)보다 낮은 전압의 2 종류의 클록신호 CK1·CK2중, 제1 레벨시프터 LS1에 있어서 클록신호 CK1이, 제2 레벨시프터 LS2에 있어서 클록신호 CK2가, 각각 입력된다.

인버터 I1의 출력단자는 인버터 I2의 입력단자와 접속되고, 인버터 I2의 출력단자로부터는, 제1 레벨시프터 LS1에 있어서 제1 레벨시프터 LS1의 출력신호 OUT1이, 제2 레벨시프터 LS2에 있어서 제2 레벨시프터 LS2의 출력신호 OUT2가 출력된다.

다음에, 이 레벨시프터 회로의 동작에 대해서 설명한다. 제1 레벨시프터 LS1 및 제2 레벨시프터 LS2는 각각 오프세터부(51)에 의해서, 트랜지스터 N2의 게이트에 구동전압 Vdd와 전원 Vss의 전압(전원 전압 Vss라 한다) 사이의 전압을, 레벨시프트 동작용의 전압으로서 인가한다. 이 전압을 오프셋 전압이라고 한다. 오프셋 전압은, 정상상태에 있어서 트랜지스터 N1의 문턱치 전압치 Vth 또는 문턱치 전압치 Vth보다 약간 높은 전압으로 된다.

제1 레벨시프터 LS1 및 제2 레벨시프터 LS2의 각각의 레벨시프트부(52)에 있어서는, 정전류원 트랜지스터 P2를 흐르는 정전류 ia는 정전류원 트랜지스터 P2의 드레인과 인버터 I1의 입력단자의 접속점으로 향하여 흐르고, 이 방향으로 흐르는 전류를 정으로 한다.

트랜지스터 N2를 흐르는 전류 ib는, 제1 레벨시프터 LS1 및 제2 레벨시프터 LS2의 각각에서 구동전압 Vdd보다 낮은 전압의 2 종류의 클록신호 CK1·CK2의 입력단자로 향하여 흐르며, 이 방향으로 흐르는 전류를 정으로 한다. 정전류원 트랜지스터 P2의 드레인과 인버터 I1의 입력단자의 접속점에서 인버터 I1으로 유입하는 전류를 ic로 하며, 이 방향으로 흐르는 전류를 정으로 한다.

오프세터부(51)로부터 인가되는 오프셋 전압은, 트랜지스터 N1과 거의 동등의 성능을 나타내는 트랜지스터 N2의 게이트에 인가되기 때문에, 트랜지스터 N2의 게이트에는, 트랜지스터 N2의 문턱치 전압치 Vth 또는 문턱치 전압치 Vth 보다 약간 높은 전압이 인가된다. 트랜지스터 N2의 소스에 입력되는 클록신호 CK1 또는 CK2의 전압의 약간의 변화에 대응하여, 트랜지스터 N2를 흐르는 전류를 제어할 수 있다.

클록신호 CK1 또는 CK2의 전압이 로우레벨인 경우, 트랜지스터 N2의 게이트·소스 사이에 인가되는 전위차는, 트랜지스터 N2의 문턱치 전압치Vth 또는 문턱치 전압치 Vth보다 약간 크기 때문에, 트랜지스터 N2는 도통상태로 된다. 트랜지스터 N2의 도통상태에서, 정상전류 ia는 트랜지스터 N2의 소스에 입력된 클록신호 CK1 또는 CK2의 단자쪽으로 흐른다(관통전류).

또한, 정전류원 트랜지스터 P2의 드레인과 인버터 I1의 입력단자의 접속점에서 인버터 I1으로 유입되는 방향을 정으로 하는 전류 ic는, 트랜지스터 N2의 소스에 입력된 클록신호 CK1 또는 CK2의 단자쪽으로 흐르는 인입 전류로 되기 때문에 부의 전류로 된다.

그 때문에, 인버터 I1 중에서 구성되는 M0S 트랜지스터의 게이트에 충전되어 있던 전하가 방전되어 전위가 내려가서, 인버터 I1의 이론반전전압보다 전압이 내려가면, 인버터 I2의 입력단자에 구동전압 Vdd의 전압을 출력한다. 그 결과, 인버터 I2의 출력신호 OUT1 또는 OUT2의 전압은 전원 전압 Vss(클록신호 CK1·CK2의 로우레벨)로 된다.

다음에, 클록신호 CK1 또는 CK2의 전압이 하이 레벨인 경우, 트랜지스터 N2의 게이트·소스 사이에 인가되는 전위차는 트랜지스터 N2의 문턱치 전압치 Vth보다 작게 되기 때문에, 트랜지스터 N2를 흐르는 전류 ib는 영이거나, 또는 거의 흐르지 않는다.

따라서, 정전류원 트랜지스터 P2의 드레인과 인버터 I1의 입력단자의 접속점으로 흐르는 정전류 ia의 대부분이 인버터 I1의 입력단자로 흐르기 때문에, 전류 ic는 정의 전류로 된다. 그 결과, 인버터 I1 중에서 구성되는 M0S 트랜지스터의 게이트에 정의 전하가 충전되어, 상기 M0S 트랜지스터의 게이트의 전압은 상승한다.

상기 M0S 트랜지스터의 게이트의 전압이 인버터 I1의 이론반전전압을 초과하면, 인버터 I2의 입력단자에 전원 전압 Vss를 출력하고, 그 결과 인버터 I2는 구동전압 Vdd를 출력한다.

이렇게 하여, 구동전압 Vdd보다 낮은 클록신호 CK1 또는 CK2가 높은 상태에 있는 전압을 구동전압 Vdd까지 승압하여, 출력전압 OUT1 또는 OUT2로서 출력한다.

이상과 같이 승압된 클록신호를 이용하여 예컨대 일본국 공개 특허 공보 제2001-135093호에 기재되어 있는 시프트 레지스터를 동작시킴에 의해, 액정화상표시장치의 주사선 구동회로를 구동할 수 있다.

상기 일본국 공개 특허 공보 제2001-135093호에는, 대응 미국 특허출원(USSN 09/703,918, 2000년 11월 1일 출원)이 있다. 본 명세서는, 상기 미국 특허출원에 기재된 내용을 참조하여 통합된 것이다.

[특허문헌1] 일본국 공개 특허 공보 제2001-135093호(공개일: 2001년 5월 18일)

[특허문헌2] 일본국 공개 특허 공보 제1996-298445호(공개일 1996년 11월 12일), 상기 공보에는, 대응 미국 특허(USP 제5,841,317호)가 있다.

근년에는 소형 휴대단말이나 휴대전화의 표시장치로서 액정화상표시장치가 널리 사용되며, 휴대라는 기능에 충실하기 위해, 저소비 전력화가 강하게 요망된다.

그러나, 상기한 종래 기술에서 기술된 레벨시프터 회로를 사용하여, 일본국 공개 특허 공보 제2001-135093호에 기재되어 있는 바와 같은 시프트 레지스터를 구성한 경우, 제1 레벨시프터 LS1 및 제2 레벨시프터 LS2라고 하는, 레벨시프터 회로를 구성하는 복수의 레벨시프터가, 오프세터부(51)의 정전류원 트랜지스터 P1 및 트랜지스터 N1이나, 레벨시프트부(52)의 정전류원 트랜지스터 P2 및 트랜지스터 N2등의 트랜지스터에, 항상 전류를 흘리면서 동작하는 것으로 된다.

그러나, 이 경우, 클록신호가 불필요한 기간에서도, 즉 클록신호가 비액티브기간이더라도, 상기 복수의 레벨시프터에서 전력을 소비하여 버리기 때문에, 레벨시프터 회로가 저소비 전력화를 방해한다고 하는 문제가 있다. 이 결과, 액정화상표시장치의 소비전력이 커지게 되어, 소형 휴대단말이나 휴대전화의 전지 등의 전력이 크게 소비되는 결과로서, 그들의 사용 시간이 짧게 되어 진다.

본 발명은, 상기 종래의 문제점을 감안하여 된 것으로서, 그 목적은, 소비전력을 절감할 수 있는 레벨시프터 회로, 및 그것을 구비한 표시장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명에 따른 레벨시프터 회로는, 서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨기간이 겹치지 않는 위상 중 어느 하나를 갖는 N 종류(N은 2이상의 정수)의 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 하나의 레벨로 변환하는 동시에, 상기 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중의 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 레벨시프터를 상기 클록신호마다 구비하며, 상기 각 레벨시프터는, 대응하는 상기 클록신호의 비액티브 기간에, 상기 레벨시프터의 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정전압을 이용함에 의해 상기 레벨시프트 동작을 행하는 레벨시프터 회로에 있어서, 상기 각 레벨시프터의 상기 클록신호가 액티브기간인가 비액티브기간 인가를 검출하는 액티브기간 검출수단과, 상기 액티브기간 검출수단이 검출한 비액티브 기간 중의 특정기간에, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 레벨시프트 동작제어수단을 구비하는 것을 특징으로 하고 있다.

상기 발명에 의하면, 클록신호의 액티브기간과 비액티브 기간 중의 특정기간 이외에는, 대응하는 레벨시프터는 통상의 레벨시프트 동작을 행한다.

이로써, 서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨기간이 겹치지 않는 위상 중 적어도 하나를 갖는 N 종류의 클록신호의 각각에 대해, 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 하나의 레벨로 변환하는 동시에, 로우레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 다른 쪽의 레벨로 변환한다.

또한, 각 레벨시프터는, 비액티브 기간 중의 특정기간 이외에는, 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정전압을 이용함에 의해 레벨시프트 동작을 행한다.

한편, 액티브기간 검출수단은, 각 레벨시프터의 클록신호가 액티브기간인가 비액티브기간 인가를 검출하며, 레벨시프트 동작제어수단은, 액티브기간 검출수단이 검출한 비액티브 기간 중의 특정기간에 다음의 동작을 행한다.

비액티브 기간 중의 특정기간에는, 레벨시프트 동작제어수단이 대응하는 레벨시프터의 소정 회로에 소정의 정상전류가 흐르는 것을 방지하여, 그 레벨시프터는 레벨시프트 동작을 정지한다.

따라서, 레벨시프트 동작이 불필요한 비액티브 기간에 있어서, 그 특정기간에는 상기 소정 회로에 소정의 정상전류가 흐르지 않기 때문에, 그 정상전류가 흐르는 것에 의한 전력소비를 절감할 수 있다. 이 결과, 소비전력을 절감할 수 있는 레벨시프터 회로를 제공할 수 있다.

본 발명의 또 다른 목적, 특징, 및 장점은, 이하에 나타내는 설명에 의해서 충분하게 이해될 것이다. 또한, 본 발명의 이점은 첨부도면을 참조한 다음 설명으로부터 명백하게 될 것이다.

[실시예1]

본 발명의 실시예1에 대해서 도1 및 도2를 참조하여 설명하면, 다음과 같다.

도1에 본 실시예의 레벨시프터 회로(1)의 구성을 나타낸다. 레벨시프터회로(1)는, 각 레벨시프터 LS1·LS2를 구비하고 있다. 레벨시프터 LS1은, 다음 단의 회로의 구동전압 Vdd보다도 전압이 낮은 도2에 나타낸 클록신호 CK1의 하이 레벨을, 상기 다음 단의 회로를 동작시키기 위해, 구동전압 Vdd라 하는 전원 전압의 하이 레벨까지 승압하여 출력신호 OUT1로서 출력한다.

레벨시프터 LS2는, 다음 단의 회로의 구동전압 Vdd보다도 전압이 낮은 도2에 나타낸 클록신호 CK2의 하이 레벨을, 상기 다음 단의 회로를 동작시키기 위해, 구동전압 Vdd까지 승압하여 출력신호 OUT2로서 출력한다.

클록신호 CK1 ·CK2는, 서로 하이 레벨기간이 겹치지 않는 위상을 갖는 2 종류의 클록신호이다. 그리고, 각 하이 레벨기간은 상기 다음 단의 회로를 동작시키기 위한 액티브기간이고, 각 로우레벨기간은 상기 다음 단의 회로를 동작시키지 않기 위한 비액티브기간이다.

각 레벨시프터 LS1·LS2는 모두, 오프세터부(2), 레벨시프트부(3), 제어용 트랜지스터 N5, 구동용 트랜지스터 N6, 및 초기화용 트랜지스터 N7을 구비하고 있다. 또한, 레벨시프터 회로(1) 전체로서, 각 제어용배선 CL1·CL2를 구비하고 있다. 각 제어용 트랜지스터 N5·N5 및 각 제어용배선 CL1·CL2는 레벨시프트 동작제어수단을 구성하고 있다.

레벨시프터 LS1·LS2의 각 오프세터부(2)는, 정전류원 트랜지스터 P3및 N채널 MOS 트랜지스터 N3(이하, 트랜지스터 N3라 한다)을 구비하고 있다.

정전류원 트랜지스터 P3은 P채널 MOS 트랜지스터로 이루어지고, 그의 소스는 구동전압 Vdd의 전원라인에 접속되어 있고, 그의 드레인은 트랜지스터 N3의 드레인에 접속되어 있다. 또한, 트랜지스터 P3의 게이트는, 레벨시프터 LS1의 것은 레벨시프터 LS2의 출력단자에, 레벨시프터 LS2의 것은 레벨시프터 LS1의 출력단자에 각각 접속되어 있다.

트랜지스터 N3의 소스는 전원 전압 Vss의 전원라인에 접속되어 있고, 그의 게이트는 자신의 드레인에 접속되어 있다. 구동전압 Vdd는 레벨시프트 후의 하이 레벨의 전압이고, 전원 전압 Vss는 레벨시프트 후의 로우레벨의 전압이다.

단지, 여기서는, 각 클록신호 CK1·CK2의 하이 레벨의 구동전압 Vdd로의 승압만을 행하기 때문에, 전원 전압 Vss는 각 클록신호 CK1·CK2의 로우레벨의 전압과 같다.

각 레벨시프터 LS1·LS2의 각 레벨시프트부(3)는, 정전류원 트랜지스터 P4 및 N채널 MOS 트랜지스터 N4(이하, 트랜지스터 N4라 한다), 및 각 인버터 I1·I2를 구비하고 있다.

정전류원 트랜지스터 P4는 P채널 MOS 트랜지스터로 이루어지고, 그의 소스는 구동전압 Vdd의 전원라인에 접속되어 있고, 그의 드레인은 트랜지스터 N4의 드레인에 접속되어 있다. 또한, 트랜지스터 P4의 게이트는, 레벨시프터 LS1의 것은 레벨시프터 LS2의 출력단자에, 레벨시프터 LS2의 것은 레벨시프터 LS1의 출력단자에 각각 접속되어 있다.

트랜지스터 N4의 소스는, 레벨시프터 LS1에 있어서 클록신호 CK1의 입력단자에, 레벨시프터 LS2에 있어서 클록신호 CK2의 입력단자에 각각 접속되어 있다.

또한, 트랜지스터 N4의 게이트는, 트랜지스터 N3의 게이트에 접속되어 있다. 인버터 I1의 입력단자는, 정전류원 트랜지스터 P4의 드레인과 트랜지스터 N4의 드레인의 접속점에 접속되어 있고, 출력단자는 인버터 I2의 입력단자에 접속되어 있다.

인버터 I2의 출력단자는, 레벨시프터 LS1에 있어서 출력신호 OUT1의 출력단자이고, 레벨시프터 LS2에 있어서 출력신호 OUT2의 출력단자이다.

제어용 트랜지스터 N5는 N채널 MOS 트랜지스터로 이루어지고, 드레인은 트랜지스터 N3의 게이트 및 드레인과 트랜지스터 N4의 게이트에 접속되어 있고, 소스는 전원 전압 Vss의 라인에 접속되어 있다.

구동용 트랜지스터 N6은 N채널 MOS 트랜지스터로 이루어지고, 드레인은 정전류원 트랜지스터 P4의 드레인 및 트랜지스터 N4의 드레인과 인버터 I1의 입력단자에 접속되어 있고, 소스는 전원 전압 Vss의 라인에 접속되어 있다. 또한, 트랜지스터 N6의 게이트는, 레벨시프터 LS1의 것은 레벨시프터 LS2의 출력단자에, 레벨시프터 LS2의 것은 레벨시프터 LS1의 출력단자에 각각 접속되어 있다.

초기화용 트랜지스터 N7은 N채널 MOS 트랜지스터로 이루어지고, 그의 드레인은 정전류원 트랜지스터 P4의 드레인 및 트랜지스터 N4의 드레인과 인버터 I1의 입력단자에 접속되어 있고, 그의 소스는 전원 전압 Vss의 라인에 접속되어 있다. 또한, 트랜지스터 N7의 게이트에는 초기화용 신호 INI가 입력된다.

제어용배선 CL1은, 레벨시프터 LS1의 출력단자를, 레벨시프터 LS2의, 정전류원 트랜지스터 P3·P4, 제어용 트랜지스터 N5, 및 구동용 트랜지스터 N6의 각 게이트에 접속하는 배선이다. 제어용배선 CL2는, 레벨시프터 LS2의 출력단자를, 레벨시프터 LS1의, 정전류원 트랜지스터 P3·P4, 제어용 트랜지스터 N5, 및 구동용 트랜지스터 N6의 각 게이트에 접속하는 배선이다.

다음에, 이 레벨시프터 회로(1)의 동작에 대해서 설명한다. 먼저, 레벨시프터 LS1에 있어서 제어용배선 CL1에 인가되는 전압이 로우레벨인 경우와, 레벨시프터 LS2에 있어서 제어용배선 CL2에 인가되는 전압이 로우레벨인 경우에 대해서 설명한다. 이하에서는, 상기 2개의 경우를 정리하여 설명한다.

각 제어용배선 CL1·CL2에 인가되는 전압이 로우레벨인 경우, 각 오프세터부(2)의 정전류원 트랜지스터 P3이 도통상태로 되기 때문에 정전류원 트랜지스터 P3은 정전류원으로서 작용한다. 그 때문에, 각 오프세터부(2)는, 트랜지스터 N3의 게이트에 구동전압 Vdd와 전원 전압 Vss 사이의 전압을, 레벨시프트 동작용 전압으로서 출력한다. 이 전압을 오프셋 전압이라 한다.

오프셋 전압은 정상상태에서 트랜지스터 N3의 문턱치 전압치 Vth 또는 문턱치 전압치 Vth 보다 약간 높은 전압으로 된다. 따라서 트랜지스터 N3도 도통상태로 된다. 이 때, 각 제어용배선 CL1·CL2에 인가되는 전압이 로우레벨이기 때문에 제어용 트랜지스터 N5는 비도통상태로 되어 있다.

각 레벨시프트부(3)에 있어서, 각 제어용배선 CL1·CL2에 인가되는 전압이 로우레벨인 경우, 레벨시프트부(3)의 정전류원 트랜지스터 P4가 도통상태로 되기 때문에 정전류원 트랜지스터 P4는 정전류원으로서 작용한다. 또한, 각 제어용배선 CL1·CL2에 인가되는 전압이 로우레벨이기 때문에 구동용 트랜지스터 N6은 비도통상태로 되어 있다.

정전류원 트랜지스터 P4를 흐르는 정전류 i'a는, 정전류원 트랜지스터 P4의 드레인과 인버터 I1의 입력단자의 접속점으로 향하여 흐르며, 이 방향으로 흐르는 전류를 정으로 한다. 트랜지스터 N4를 흐르는 전류 i'b는 레벨시프터 LS1·LS2의 각각에서 클록신호 CK1·CK2의 각 입력단자로 향하여 흐르는 전류를 정으로 한다. 정전류원 트랜지스터 P4의 드레인과 인버터 I1의 입력단자의 접속점에서 인버터 I1로 유입하는 전류를 i'c로 하며, 이 방향으로 흐르는 전류를 정으로 한다.

오프세터부(2)로부터 출력되는 오프셋 전압은, 트랜지스터 N3과 거의 동등한 성능을 나타내는 트랜지스터 N4의 게이트에 입력되기 때문에, 트랜지스터 N4의 게이트에는 트랜지스터 N4의 문턱치 전압치 Vth 또는 문턱치 전압치 Vth보다 약간 높은 전압이 인가되어 있다.

각 클록신호 CK1·CK2의 전압은 트랜지스터 N4의 소스에 인가되기 때문에, 각 클록신호 CK1·CK2의 전압의 약간의 변화에 대해서, 트랜지스터 N4를 흐르는 전류를 제어할 수 있다.

각 클록신호 CK1·CK2의 전압이 로우레벨인 경우, 트랜지스터 N4의 게이트·소스 사이에 인가되는 전위차는 트랜지스터 N4의 문턱치 전압치 Vth로 되거나, 또는 문턱치 전압치 Vth보다 약간 커지기 때문에, 트랜지스터 N4는 도통상태로 된다. 트랜지스터 N4의 도통상태에서, 정상전류 i'a는 클록신호 CK1·CK2의 입력단자 쪽으로 흐른다(관통전류).

또한, 정전류원 트랜지스터 P4의 드레인과 인버터 I1의 입력단자의 접속점에서 인버터 I1으로 유입하는 방향을 정으로 하는 전류 i'c는, 클록신호 CK1·CK2의 입력단자 쪽으로 흐르는 인입 전류로 되기 때문에 부의 전류로 된다.

그 때문에, 인버터 I1 중에서 구성되는 M0S 트랜지스터의 게이트에 충전되어 있던 전하가 방전되어 전위가 내려가서, 인버터 I1의 이론반전전압보다 전압이 내려가면, 인버터 I2의 입력단자에 구동전압 Vdd의 전압을 출력한다. 그 결과 인버터 I2의 출력신호 OUT1·0UT2는 전원 전압 Vss(클록신호 CK1·CK2의 로우레벨)로 된다.

이와 같이, 각 레벨시프터 LS1·LS2는, 레벨시프트 동작에 의해, 각 클록신호 CK1·CK2의 로우레벨을, 소정의 전원 전압의 로우레벨인 전원 전압 Vss로 변환한다.

이러한 클록신호 CK1·CK2의 로우레벨기간, 즉 비액티브기간에 있어서의 레벨시프트 동작은, 오프세터부(2)의 정전류원 트랜지스터 P3 및 트랜지스터 N3의 직렬 회로를 정상전류인 관통전류가 흐르는 것과, 레벨시프트부(3)의 정전류원 트랜지스터 P4 및 트랜지스터 N4의 직렬 회로를 정상전류인 관통전류가 흐르는 것에 의해, 정전류원 트랜지스터 P4의 드레인과 트랜지스터 N4의 드레인의 접속점의 전압을 발생시켜, 이 전압을 이용하여 행하고 있다.

다음에, 각 클록신호 CK1·CK2의 전압이 하이 레벨인 경우, 트랜지스터 N4의 게이트·소스 사이에 인가되는 전위차는 트랜지스터 N4의 문턱치 전압치보다 작게 되기 때문에, 트랜지스터 N4를 흐르는 전류 i'b는 영이거나, 또는 거의 흐르지 않는다.

그 때문에, 정전류원 트랜지스터 P4의 드레인과 인버터 I1의 입력단자의 접속점으로 흐르는 정전류 i'a의 대부분이 인버터 I1의 입력단자로 흐르기 때문에, 전류 i'c는 정의 전류로 된다. 그 결과, 인버터 I1 중에서 구성되는 M0S 트랜지스터의 게이트에 정의 전하가 충전되어, 상기 M0S 트랜지스터의 게이트의 전압은 상승한다.

상기 M0S 트랜지스터의 게이트의 전압이 인버터 I1의 이론반전전압을 넘으면, 인버터 I2의 입력단자에 Vss의 전압을 출력하며, 그 결과 인버터 I2는 구동전압 Vdd의 전압을 출력한다. 따라서, 구동전압 Vdd보다 낮은 클록신호 CK1·CK2의 하이 레벨의 전압을 구동전압 Vdd까지 승압하여 출력신호 OUT1·OUT2로서 출력한다.

이와 같이, 레벨시프터 LS1·LS2는, 레벨시프트 동작에 의해, 클록신호 CK1·CK2의 하이 레벨을, 소정의 전원 전압의 하이 레벨인 구동전압 Vdd로 변환한다.

다음에, 레벨시프터 LS1에 있어서 제어용배선 CL1에 인가되는 전압이 하이 레벨인 경우와, 레벨시프터 LS2에 있어서 제어용배선 CL2에 인가되는 전압이 하이 레벨인 경우에 대해서 설명한다.

이하에서는, 상기 2개의 경우를 정리하여 설명한다. 또한, 본 실시예에서는, 제어용배선 CL1 및 제어용배선 CL2 중 어느 것에 하이 레벨의 전압이 인가되어 있는 경우는, 다른쪽의 배선에는 로우레벨의 전압이 인가된다.

각 제어용배선 CL1·CL2 중 어느 것에 인가되는 전압이 하이 레벨인 경우, 그것에 대응하는 오프세터부(2)의 정전류원 트랜지스터 P3가 비도통상태로 되기 때문에 정전류원 트랜지스터 P3은 정전류원으로서 작용하지 않는다.

또한, 레벨시프트부(3)의 정전류원 트랜지스터 P4도 비도통상태로 되기 때문에, 정전류원 트랜지스터 P4는 정전류원으로서 작용하지 않는다. 제어용 트랜지스터 N5의 게이트에 입력되는 신호는 하이 레벨로 되기 때문에 제어용 트랜지스터 N5는 도통상태로 되어, 오프세터부(2)의 트랜지스터 N3의 게이트 및 레벨시프트부(3)의 트랜지스터 N4의 게이트에 전원 전압 Vss를 입력하기 때문에, 트랜지스터 N3 및 트랜지스터 N4는 비도통상태로 된다.

그 결과, 각 레벨시프터 LS1·LS2의 레벨시프트 기능은 정지상태로 된다. 이 때, 오프세터부(2)의 정전류원 트랜지스터 P3 및 트랜지스터 N3은 모두 비도통상태이기 때문에, 오프세터부(2)에는 관통전류가 존재하지 않는다.

또한, 레벨시프트부(3)의 정전류원 트랜지스터 P4 및 트랜지스터 N4도 모두 비도통이기 때문에 전류 i'b는 거의 영으로 되어, 레벨시프트부(3)에도 관통전류가 존재하지 않는다.

각 레벨시프터 LS1·LS2에 있어서 각각 제어용배선 CL1·CL2에 인가되는 전압이 하이 레벨에서 레벨시프터 LS1·LS2가 레벨시프터로서의 기능을 정지하고 있는 경우, 구동용 트랜지스터 N6의 게이트에는 하이 레벨이 인가되기 때문에, 구동용 트랜지스터 N6은 도통상태이다.

그 결과, 인버터 I1의 입력전압은 전원 전압 Vss로 되어, 인버터 I1의 이론반전전압보다 전압이 내려가면, 인버터 I2의 입력단자에 구동전압 Vdd의 전압을 출력한다. 그 결과 인버터 I2의 출력전압은 전원 전압 Vss(각 클록신호 CK1·CK2의 로우레벨)로 되고, 인버터 I2는 전원 전압 Vss를 갖는 출력신호 OUT1·OUT2를 출력한다.

다음에, 레벨시프터 LS1 및 레벨시프터 LS2의, 각 클록신호 CK1·CK2의 입력 전부터 입력 후에 이르기까지의 상태변화에 대해서 설명한다. 레벨시프터 LS1 및 레벨시프터 LS2가 불안정한 초기 상태로부터 안정한 상태로 이행한 후, 도2의 타이밍챠트에 나타낸 구동전압 Vdd보다 낮은 하이 레벨기간이 서로 겹치지 않는 2 종류의 클록신호 CK1·CK2가 입력되는 경우에 대해서 설명한다.

각 클록신호 CK1·CK2의 각 하이 레벨기간의 듀티는 (100×0.5)% 미만이다. 먼저, 레벨시프터 LS1 및 레벨시프터 LS2가 안정되지 않은 초기의 상태에 있어서, 이들을 안정적인 상태로 하기 위한 초기화용 트랜지스터 N7의 게이트에 구동전압 Vdd의 초기화용 신호 INI가 입력된다. 이로써, 초기화용 트랜지스터 N7은 도통상태로 된다. 그 때문에, 인버터 I1의 입력전압은 전원 전압 Vss로 되어, 인버터 I1의 이론반전전압보다 전압이 내려가면, 인버터 I2의 입력단자에 구동전압 Vdd의 전압을 출력한다.

그 결과, 인버터 I2의 출력전압은 전원 전압 Vss(클록신호 CK1·CK2의 로우레벨)로 되고, 인버터 I2는, 레벨시프터 LS1에 있어서 전원 전압 Vss를 갖는 출력신호 OUT1, 레벨시프터 LS2에 있어서 전원 전압 Vss를 갖는 출력신호 OUT2를 출력한다.

구동전압 Vdd를 갖는 초기화용 신호 INI는, 레벨시프터 LS1·LS2의 출력신호 OUT1·OUT2가 모두 전원 전압 Vss로 되기까지의 기간에 입력되어, 그 후의 통상상태에서는 항상 전원 전압 Vss를 갖는 초기화용 신호 INI가 초기화용 트랜지스터 N7의 게이트에 입력된다.

그 때문에, 초기화용 트랜지스터 N7은 통상상태에서 비도통상태로 된다. 초기화용 신호 INI가 구동전압 Vdd인 기간은, 클록신호 CK1·CK2의 입력단자에는 모두 로우레벨의 신호가 입력된다.

이것은 초기화용 신호 INI가 구동전압 Vdd인 기간에 클록신호 CK1·CK2의 입력단자에 하이 레벨의 신호가 입력되면, 레벨시프트부(3)의 트랜지스터 N4가 비도통상태로 되어, 정전류원 트랜지스터 P4의 드레인과 인버터 I1의 입력단자의 접속점에서 인버터 I1으로 유입하는 전류 i'c가 정의 전류로 되어, 초기화용 트랜지스터 N7이 인버터 I1 중에서 구성되는 MOS 트랜지스터의 게이트에 전원 전압 Vss를 인가하는 것을 방해할 가능성이 있기 때문이다.

출력신호 OUT1·OUT2가 모두 로우레벨이므로, 제어용배선 CL1·CL2에 출력되는 신호도 모두 로우레벨로 되기 때문에, 레벨시프터 LS1 및 레벨시프터 LS2의, 오프세터부(2)의 정전류원 트랜지스터 P3 및 레벨시프트부(3)의 정전류원 트랜지스터 P4가 도통상태로 된다. 이 때, 레벨시프터 LS1·LS2는 모두 액티브상태로 되어 있다.

출력신호 OUT1·OUT2가 모두 로우레벨 Vss인 상태에서, 구동전압 Vdd보다 낮은 하이 레벨의 클록신호 CK1, 및 로우레벨의 클록신호 CK2가 입력된 경우, 클록신호 CK1이 레벨시프트부(3)에 입력된 레벨시프터 LS1은, 클록신호 CK1을 구동전압 Vdd로 승압시킨 신호를 출력신호 OUT1로서 출력한다.

출력신호 OUT1이 하이 레벨로 되면, 제어용배선 CL1에 출력되는 신호도 하이 레벨로 되어, 레벨시프터 LS2의 오프세터부(2)의 정전류원 트랜지스터 P3 및 레벨시프트부(3)의 정전류원 트랜지스터 P4가 비도통상태로 된다.

또한, 레벨시프터 LS2의 제어용 트랜지스터 N5가 도통상태로 됨으로써, 레벨시프터 LS2의 오프세터부(2)의 트랜지스터 N3 및 레벨시프트부(3)의 트랜지스터 N4는 비도통상태로 된다. 그 결과, 레벨시프터 LS2의 레벨시프트기능은 정지상태로 되고, 레벨시프터 LS2에는 관통전류가 거의 없다.

이 때, 트랜지스터 N6은 도통상태로 되기 때문에, 인버터 I1의 입력단자는 트랜지스터 N6을 통해 전원 전압 Vss로의 액티브 풀다운이 행하여지고 있는 상태로 되어, 레벨시프터 LS2의 출력신호 OUT2는, 로우레벨로 유지된다.

이 출력신호 OUT2가 로우레벨이기 때문에 제어용배선 CL2에 인가되는 전압은 로우레벨로 되어, 레벨시프터 LS1의 레벨시프트 기능은, 하이 레벨의 클록신호 CK1이 입력되는 기간 중에, 레벨시프트 동작을 행하는 것이 가능한 액티브상태로 된다.

클록신호 CK1이 로우레벨로 되면, 레벨시프터 LS1의 출력신호 OUT1은 로우레벨로 된다. 출력신호 OUT1이 로우레벨로 되면, 제어용배선 CL1에 인가되는 전압도 로우레벨로 되어, 레벨시프터 LS2의 오프세터부(2)의 정전류원 트랜지스터 P3 및 레벨시프트부(3)의 정전류원 트랜지스터 P4가 도통상태로 되기 때문에, 레벨시프터 LS2의 레벨시프트 기능은, 레벨시프트 동작을 행하는 것이 가능한 액티브상태로 된다.

클록신호 CK1이 로우레벨로 된 직후는 클록신호 CK2도 로우레벨로 되어 있기 때문에, 액티브상태의 레벨시프터 LS2로부터의 출력신호 OUT2는 로우레벨로 된다. 이 때, 레벨시프터 LS1 및 LS2는 모두 액티브상태로 되어 있다.

그 후, 구동전압 Vdd보다 낮은 하이 레벨의 클록신호 CK2가 레벨시프터 LS2의 레벨시프트부(3)에 입력되면, 레벨시프터 LS2는 클록신호 CK2를 구동전압 Vdd로 승압시킨 출력신호 OUT2를 출력한다.

출력신호 OUT2가 하이 레벨로 되면, 제어용배선 CL2에 인가되는 전압도 하이 레벨로 되어, 레벨시프터 LS1의 오프세터부(2)의 정전류원 트랜지스터 P3 및 레벨시프트부(3)의 정전류원 트랜지스터 P4가 비도통상태로 된다.

또한, 레벨시프터 LS1의 제어용 트랜지스터 N5가 도통상태로 됨으로써, 오프세터부(2)의 트랜지스터 N3 및 레벨시프트부(3)의 트랜지스터 N4는 비도통상태로 된다. 그 결과, 레벨시프터 LS1의 레벨시프트 기능은 정지상태로 되어, 레벨시프터 LS1에는 관통전류가 거의 없다.

이 때, 레벨시프터 LS1의 구동용 트랜지스터 N6이 도통상태로 됨으로써, 인버터 I1의 입력단자는 구동용 트랜지스터 N6을 통해 전원 전압 Vss로의 액티브 풀다운이 행하여지고 있는 상태로 되어, 레벨시프터 LS1의 출력신호 OUT1은 로우레벨로 된다.

이 출력신호 OUT1이 로우레벨이기 때문에 제어용배선 CL1에 인가되는 전압은 로우레벨이 되어, 레벨시프터 LS2의 레벨시프터 기능은, 하이 레벨의 클록신호 CK2가 입력되는 기간 중에, 액티브상태로 된다.

클록신호 CK2가 로우레벨로 되면, 레벨시프터 LS2의 출력신호 OUT2는 로우레벨로 된다. 출력신호 OUT2가 로우레벨로 되면, 제어용배선 CL2에 인가되는 전압도 로우레벨로 되어, 레벨시프터 LS1의 오프세터부(2)의 정전류원 트랜지스터 P3 및 레벨시프트부(3)의 정전류원 트랜지스터 P4가 도통상태로 되기 때문에, 레벨시프터 LS1의 레벨시프트 기능은 액티브상태로 된다.

클록신호 CK2가 로우레벨로 된 직후는 클록신호 CK1도 로우레벨로 되어 있기 때문에, 레벨시프트 기능이 액티브상태에 있는 레벨시프터 LS1에서의 출력신호 OUT1은 로우레벨로 된다. 이 때, 레벨시프터 LS1·LS2의 레벨시프트 기능은 다시 모두 액티브상태로 된다.

이와 같이, 각 제어용 트랜지스터 N5·N5 및 각 제어용배선 CL1·CL2가 구성하는 레벨시프트동작 제어수단은, 각 레벨시프터 LS1·LS2의 각각에 대하여, 각 클록신호 CK1·CK2의 각 비액티브기간 중, 다른 쪽의 클록신호의 액티브기간에 대응하는 특정기간에, 오프세터부(2)의 정전류원 트랜지스터 P3 및 트랜지스터 N3의 직렬 회로와, 레벨시프트부(3)의 정전류원 트랜지스터 P4 및 트랜지스터 N4의 직렬 회로에, 각각 관통전류가 흐르는 것을 방지하여 레벨시프트 동작을 정지시킨다.

상기의 과정을 도2에 나타내는 타이밍챠트와 같이 되풀이하여, 구동전압 Vdd보다 낮은, 각 클록신호 CK1·CK2의 하이 레벨을 전원 전압 Vdd까지 승압하여, 각 출력신호 OUT1·OUT2로서 출력한다. 도2의 타이밍챠트 중의 사선은, 그것이 실시되고 있는 기간의 레벨시프터 LS1 또는 레벨시프터 LS2가 레벨시프트 동작을 정지하고 있는 상태인 것을 나타낸다.

각 레벨시프터 LS1·LS2중 하나가 하이 레벨의 신호를 출력하고 있는 기간 중에, 다른 쪽이 레벨시프트 동작을 정지하고 있다. 따라서, 다른 레벨로 변환하는 레벨시프트 동작이 불필요한 비액티브기간에 있어서, 소비전력에 대단히 큰 비율을 차지하는, 오프세터부(2) 및 레벨시프트부(3)의 관통전류에 의한 MOS 트랜지스터의 채널저항이나 배선저항에서의 소비전력을 절감할 수 있다. 그 결과, 레벨시프터 회로(1)의 소비전력은 대폭 감소되는 것으로 된다.

또한, 본 실시예에서는, 2 종류의 클록신호 CK1·CK2로서, 서로 하이 레벨기간이 겹치지 않는 위상을 갖는 신호를 사용하는 경우에 대해서 설명하였지만, 이것으로 한정되지 않고, 서로 로우레벨기간이 겹치지 않는 위상을 갖는 2 종류의 클록신호이거나, 서로 하이 레벨기간이 겹치지 않는 위상 및 서로 로우레벨기간이 겹치지 않는 위상의 양쪽을 갖는 2 종류의 클록신호이더라도, 본 발명의 기술사상을 적용할 수 있다.

또한, 본 실시예에서는, 각 클록신호 CK1·CK2를 반전시키지 않고 레벨시프트하여 각 레벨시프터 LS1·LS2로부터 출력하고 있지만, 클록신호를 레벨시프트하는 동시에 반전시킨 것을 레벨시프터로부터 출력시키는 경우도 있다.

그 경우도 당연하게, 클록신호의 하이 레벨 또는 로우레벨을 전원 전압의 하이레벨 또는 로우레벨로 레벨시프트하는 것에 해당하기 때문에, 본 발명의 기술사상을 적용할 수 있다.

따라서, 일반적으로, 레벨시프터는, 클록신호마다 구비되고, 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 하나의 레벨로 변환하는 동시에, 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중의 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 것이면 된다. 이하의 실시예에서도 마찬가지이다.

또한, 레벨시프터 회로(1)에 의하면, 각 레벨시프터 LS1·LS2의 각각은, 입력되는 클록신호 CK1·CK2의 비액티브 기간중의 다른 쪽의 클록신호의 액티브기간에 대응하는 특정기간에, 오프세터부(2) 및 레벨시프트부(3)에 관통전류를 흘려서 발생하는 전압을 이용하는 것으로 대체하여, 전원 전압 Vss로의 액티브 풀다운에 의해 발생하는 대체전압을 이용함으로써, 레벨시프트동작에 의한 클록신호 CK1·CK2의 변환 후 레벨인 전원 전압 Vss로 교체되는 비액티브레벨(전원 전압 Vss)을 생성하여 출력한다.

상기 비액티브레벨은 여기서는 전원 전압 Vss로 하였지만, 레벨시프터 회로(1)의 다음 단의 회로가 동작하지 않는 레벨이면 된다. 또한, 대체전압을 구동전압 Vdd로의 액티브 풀업에 의해서 발생시키더라도, 그것에 맞추어 인버터의 단수를 바꾸면, 비액티브 레벨을 얻을 수 있다.

이러한 구성에서는, 상기 관통전류가 흐르는 대신에, 인버터 I1의 입력단 MOS 트랜지스터의 게이트에 대한 충방전 전류가 구동용 트랜지스터 N6을 흐르고, 이것에 따르는 각 M0S 트랜지스터의 스위칭에 있어서의 각 게이트의 충방전 전류가 흐르는 정도이기 때문에, 소비전력을 감소시키면서 비액티브 기간용의 레벨을 항상 얻을 수 있다.

또한, 액티브 풀업 또는 액티브 풀다운을 행하는 데, 구동용 트랜지스터 N6과 같은 능동소자를 이용하지만, 이것으로 한정되지 않고, 이러한 능동소자에 대체하여 큰 저항치를 갖는 저항을 이용한 구동전압 Vdd로의 풀업 또는 전원 전압 Vss로의 풀다운을 행하도록 하더라도, 동일한 효과가 얻어진다.

또한, 레벨시프터 회로(1)에 의하면, 각 클록신호 CK1·CK2의 서로 겹치지 않는 하이 레벨기간의 듀티는 (100×0.5)% 미만이고, 2 종류의 각 클록신호 CK1·CK2의 하이 레벨기간 끼리가 서로 겹치는 경우가 없기 때문에, 필요에 따라 자유롭게 각 클록신호 CK1·CK2의 액티브기간을 설정하여 레벨시프트 동작을 행할 수 있다. 2 종류의 클록신호가 서로 겹치지 않는 로우레벨기간을 갖고 있고 그의 듀티가 (100×0.5)% 미만인 경우에도 동일한 것으로 말할 수 있다.

또한, 레벨시프터 회로(1)에 의하면, 각 레벨시프터 LS1·LS2는 각각, 오프세터부(2) 및 레벨시프트부(3)의 관통전류가 흐르는 회로로서, 소스에 클록신호 CK1·CK2가 입력되는 MOS 트랜지스터인 트랜지스터 N4를 구비한 스위칭 MOS 트랜지스터 구성의 승압부를 구비하고 있다.

이 승압부는, 각 레벨시프터 LS1·LS2의 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형이고, 각 클록신호 CK1·CK2의 하이 레벨을, 보다 높은 전원 전압의 하이 레벨인 구동전압 Vdd로 승압한다.

트랜지스터 N4의 문턱치의 크기가, 입력되는 각 클록신호 CK1·CK2의 진폭보다 높게 되는 것과 같은 비교적 특성이 나쁜 MOS 트랜지스터이더라도, 이러한 승압부를 구비함에 의해, 전원 전압의 하이 레벨(구동전압 Vdd)과 로우레벨(전원 전압 Vss)의 전위차보다도 진폭이 작은 각 클록신호 CK1·CK2를, 각 클록신호 CK1·CK2의 액티브기간에만 레벨시프트하는 것이 가능해진다.

또한, 승압부로 제한하지 않고, 클록신호의 로우레벨을 보다 낮은 전원 전압의 로우레벨로 강압하는 강압부를 갖추고 있는 경우나, 승압부 및 강압부의 양쪽을 구비하고 있는 경우에도 동일한 것으로 말할 수 있다.

또한, 레벨시프터 회로(1)에 의하면, 각 클록신호 CK1·CK2가 서로 겹치지 않는 하이 레벨기간은, 각 클록신호 CK1·CK2의 액티브기간이고, 각 레벨시프터 LS1·LS2가 각 클록신호 CK1·CK2에 대한 레벨시프트 동작을 정지하는 기간은, 다른 쪽의 클록신호의 각 액티브기간이다.

따라서, 이 기간은 하이 레벨의 클록신호가 입력된 레벨시프터만이 레벨시프트 동작을 행한다. 따라서, 각 제어용 트랜지스터 N5·N5 및 각 제어용배선 CL1·CL2가 구성하는 레벨시프트 동작제어수단은, 액티브기간의 각 클록신호 CK1·CK2가 레벨시프트된 결과의 각 출력신호 OUT1·OUT2를, 다른 쪽의 레벨시프터의 레벨시프트 동작을 정지시키기 위한 신호로서 이용할 수 있다.

〔실시예2〕

본 발명의 다른 실시예에 대해서 도3을 참조하여 설명하면, 다음과 같다. 또한, 다른 설명이 없는 한, 상기 실시예1에서 사용된 부재의 부호와 동일한 부호는, 동일의 기능을 갖는 부재의 부호로서 취급하며, 그에 대한 설명을 생략한다.

도3에, 본 실시예의 레벨시프터 회로(11)의 구성을 나타낸다. 레벨시프터 회로(11)는, 도1의 레벨시프터 회로(1)의 2개의 오프세터부(2·2) 대신에 도10의 레벨시프터 회로의 오프세터부(51)를 1개 제공하며, 또한 각 레벨시프터 LS1·LS2의 각각 패스 회로(12)를 제공한 구성이다. 그리고, 각 제어용배선 CL1·CL2에 의한 접속관계가 후술하는 바와 같이 약간 변경되어 있다.

오프세터부(51)는 각 레벨시프터 LS1·LS2에 공통이고, 정전류원 트렌지스터 P1 및 트랜지스터 N1의 직렬 회로에는 관통전류가 항상 흐르고 있다. 패스 회로(12)의 각각은, 오프세터부(51)의 트랜지스터 N1의 게이트와, 레벨시프트부(3)의 트랜지스터 N4의 게이트, 제어용 트랜지스터 N5의 드레인과의 접속 및 차단을 행하는 회로이고, 아날로그 스위치 A1 및 인버터 I3을 구비하고 있다.

아날로그 스위치 A1은 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터로 이루어지고, 한쪽의 접속단자는 트랜지스터 N1의 게이트에 접속되어 있고, 다른 쪽의 접속단자는 트랜지스터 N4의 게이트 및 제어용 트랜지스터 N5의 드레인에 접속되어 있다.

아날로그 스위치 A1의 N채널 MOS 트랜지스터의 게이트는, 인버터 I3의 출력단자에 접속되어 있다. 또한, 제어용배선 CL1은, 레벨시프터 LS1의 출력단자를, 레벨시프터 LS2의 제어용 트랜지스터 N5, 구동용 트랜지스터 N6, 및 아날로그 스위치 A1의 P채널 MOS 트랜지스터의 각 게이트와, 인버터 I3의 입력단자에 접속하고 있다.

제어용배선 CL2는, 레벨시프터 LS2의 출력단자를, 레벨시프터 LS1의 제어용 트랜지스터 N5, 구동용 트랜지스터 N6, 및 아날로그 스위치 A1의 P채널 MOS 트랜지스터의 각 게이트와, 인버터 I3의 입력단자에 접속하고 있다.

이러한 구성에 의해, 각 제어용배선 CL1·CL2는 각각, 각 출력신호 OUT1·OUT2에 의해 로우레벨의 전압이 인가되어 있는 경우에는, 자신에 접속되어 있는 아날로그 스위치 A1이 도통상태로 되어, 오프세터부(51)로부터 출력되는 오프셋 전압이 레벨시프트부(3)의 트랜지스터 N4의 게이트에 입력된다.

또한, 각 제어용배선 CL1·CL2는 각각, 각 출력신호 OUT1·OUT2에 의해 하이 레벨의 전압이 인가되어 있는 경우에는, 자신에 접속되어 있는 아날로그 스위치 A1이 비도통상태로 되고, 오프세터부(51)로부터 출력되는 오프셋 전압의 트랜지스터 N4의 게이트로의 입력이 차단되어, 제어용 트랜지스터 N5의 드레인으로부터 트랜지스터 N4의 게이트로 출력되는 로우레벨신호가 오프세터부(51)로 전달되는 것을 방지한다.

즉, 본 실시예에서는, 각 제어용 트랜지스터 N5·N5, 각 제어용배선 CL1·CL2, 및 각 패스 회로(12·12)가, 레벨시프트 동작제어수단을 구성하고 있다.

이러한 레벨시프터 회로(11)에서는, 각 클록신호 CK1·CK2의 각각의 비액티브기간 중, 다른 쪽의 클록신호의 액티브기간으로 되는 특정기간에는, 레벨시프트부(3)의 정전류원 P4 및 트랜지스터 N4의 직렬 회로를 흐르는 관통전류를 방지하는 것으로 된다.

따라서, 이 관통전류를 방지한 만큼의 소비전력을 절감할 수 있게 된다. 단, 공통화되어 있는 오프세터부(51)에 흐르고 있는 관통전류는, 레벨시프트동작을 행하고 있는 레벨시프터용에만 존재하기 때문에, 레벨시프트 동작을 정지하고 있는 레벨시프터에 있어서는 오프세터부(51)의 관통전류는 저지되어 있는 것과 같고, 그 만큼의 소비전력도 절감되어 있다.

이상의 구성에 의해, 특정기간 인가 아닌가에 관계하지 않고 오프셋 전압을 생성하여 출력하는 오프세터부(51)를, 각 레벨시프터 LS1·LS2에 공통으로 하는 만큼, 구성이 간략화되는 동시에 소비전력이 절감된다.

또한, 본 실시예의 레벨시프터(11) 이외의 주변회로에서 오프세터부(51)로부터 출력되는 전압을 이용하는 부분이 있는 경우에, 그의 부분과 오프세터부(51)의 공통 이용을 행하면, 회로를 간소화할 수 있게 되는 동시에 소비전력의 절감이 가능하다.

〔실시예3]

본 발명의 또 다른 실시예에 대해서 도4 내지 도6을 참조하여 설명하면, 다음과 같다. 또한, 다른 설명이 없는 한, 상기 실시예1 및 2에서 이용한 부재의 부호와 동일한 부호는, 동일의 기능을 갖는 부재의 부호로서 취급하며, 그에 대한 설명을 생략한다.

도4에, 본 실시예의 레벨시프터 회로(21)의 구성을 나타낸다. 레벨시프터 회로(21)는, 각 레벨시프터 LS1·LS2····LSN, 액티브기간 존재검출회로 S1, 및 각 액티브기간 검출회로 EN1·EN2·····ENN을 구비하고 있다.

N은 2이상의 정수이고, 각 레벨시프터 LS1·LS2··‥·LSN은 각각, 각 클록신호 CK1·CK2·····CKN의 레벨시프트를 행하는 것이고, 1개 만큼의 레벨시프터 LSn(1≤n≤N, 이하의 n도 동일함)은 도5에 나타낸 바와 같은 구성이다.

레벨시프터 LSn은, 다음 단의 회로의 구동전압 Vdd보다도 전압이 낮은 도6에 나타내는 클록신호 CKn의 하이 레벨을, 상기 다음 단의 회로를 동작시키기 위해서, 구동전압 Vdd까지 승압하여 출력신호 OUTn으로서 출력한다. 각 클록신호 CK1·CK2····CKN은, 서로 하이 레벨기간이 겹치지 않는 위상을 갖는 N 종류의 각 클록신호이다.

그리고, 각 하이 레벨기간은 상기 다음 단의 회로를 동작시키기 위한 액티브기간이고, 각 로우레벨기간은 상기 다음 단의 회로를 동작시키지 않기 위한 비액티브기간이다.

도5에 나타내는 레벨시프터 LSn은, 도1에 나타낸, 오프세터부(2), 레벨시프트부(3), 제어용 트랜지스터 N5, 구동용 트랜지스터 N6, 및 초기화용 트랜지스터 N7을 구비하고 있는 것 외에, 본 실시예에 특유한 제어용배선 CLn을 구비하고 있다.

그리고, 정전류원 트랜지스터 P3, 트랜지스터 N4, 제어용 트랜지스터 N5, 및 구동용 트랜지스터 N6의 각 게이트는, 제어용배선 CLn에 의해 액티브기간 검출회로 ENn의 출력단자에 접속되어 있다.

액티브기간 존재검출회로 S1은 NOR 회로이고, 각 레벨시프터 LS1·LS2·…·LSN의 각 출력신호 OUT1·OUT2·····OUTN을 입력신호로서 신호 SOUT을 출력한다.

하이 레벨의 출력신호 OUTn이 존재한다, 즉 액티브기간이 존재하는 경우에만, 신호 SOUT이 로우레벨로 된다. 액티브기간 검출회로 ENn은 NOR 회로이고, 액티브기간 존재검출회로 S1의 신호 SOUT와, 레벨시프터 LSn의 출력신호 OUTn을 입력신호로서 신호 ENOUTn을 제어용배선 CLn에 출력한다.

클록신호 CKn의 하이 레벨기간이 액티브기간인 경우에는, 신호 ENOUTn이 로우레벨일 때는 레벨시프터 LSn에 입력되는 클록신호 CKn은 액티브기간에 있고, 신호 ENOUTn이 하이 레벨일 때는 레벨시프터 LSn에 입력되는 클록신호 CKn은 비액티브기간에 있는 것이 검출되는 것으로 된다.

액티브기간 존재검출회로 S1과 각 액티브기간 검출회로 EN1·EN2·····ENN은, 각 레벨시프터 LSn의 클록신호 CKn이 액티브기간인가 비액티브기간 인가를 검출하는 액티브기간 검출수단을 구성하고 있다.

또한, 제어용 트랜지스터 N5의 모두와, 제어용배선 CLn의 모두는, 상기 액티브기간 검출수단이 검출한 비액티브기간 중의 특정기간에, 실시예1과 마찬가지로 소정 회로에 정상전류가 흐르는 것을 방지하여 레벨시프트 동작을 정지시키는 레벨시프트 동작제어수단을 구성하고 있다.

다음에, 레벨시프터 회로(21)의 동작에 대해서 설명한다. 클록신호 CKn의 하이 레벨기간이 액티브기간인 경우에 대해서 설명하면, 어떤 레벨시프터 LSn에서 하이 레벨의 출력신호 OUTn이 출력된 경우, 이 신호를 받은 액티브기간 존재검출회로 S1은 NOR 회로이기 때문에 로우레벨의 신호 SOUT을 출력한다.

이 로우레벨의 신호 SOUT은 각 액티브기간 검출회로 ENn에 입력된다. 출력신호 OUTn이 로우레벨의 레벨시프터 LSn에 대응하는 액티브기간 검출회로 ENn으로의 2개의 입력은 모두 로우레벨이기 때문에, 이 액티브기간 검출회로 ENn의 신호 ENOUTn은 하이 레벨로 된다. 상기 레벨시프터 LSn의 제어용배선 CLn에 하이 레벨의 전압이 인가되기 때문에 상기 레벨시프터 LSn의 레벨시프트 기능은 정지된다.

출력신호 OUTn이 하이 레벨의 레벨시프터 LSn에 대응하는 액티브기간 검출회로 ENn으로는 하이 레벨과 로우레벨이 입력되기 때문에, 이 액티브기간 검출회로 ENn의 신호 ENOUTn은 로우레벨로 된다.

상기 레벨시프터 LSn의 제어용배선 CLn에 로우레벨의 전압이 인가되기 때문에, 상기 레벨시프터 LSn의 레벨시프트 기능은 액티브상태로 된다. 즉, 출력신호 OUTn은 하이 레벨의 레벨시프터 LSn만 액티브상태에서, 출력신호 OUTn은 로우레벨의 레벨시프터 LSn은 레벨시프트 기능을 정지시킨다.

레벨시프터 LSn의 출력신호 OUTn이 모두 로우레벨의 경우에 대해서 설명하면, 이 신호를 받은 액티브기간 존재검출회로 S1은 NOR 회로이기 때문에 하이 레벨의 신호 SOUT을 출력한다. 이 하이 레벨의 신호 SOUT은 각 액티브기간 검출회로 ENn에 입력된다. 액티브기간 검출회로 ENn은 NOR 회로이기 때문에, 하이 레벨이 입력된 경우는, 출력되는 신호 ENOUTn은 로우레벨로 된다.

각 레벨시프터 LSn의 제어용배선 CLn에 로우레벨의 전압이 인가되기 때문에, 모든 레벨시프터 LSn의 레벨시프트 기능은 액티브상태로 된다. 즉, 레벨시프터 LSn의 출력신호 OUTn이 모두 로우레벨인 경우, 모든 레벨시프터 LSn은 액티브상태로 되어 있다.

다음에, 레벨시프터 LSn의, 클록신호 CKn의 입력 전으로부터 입력 후에 이르기까지의 상태변화에 대해서 설명한다. 레벨시프터 LSn이 불안정한 초기 상태로부터 안정한 상태로 이행한 후, 도6의 타이밍챠트에 나타낸 바와 같이, 하이 레벨기간의 듀티가 (100×1/N)% 미만인 N 종류의 클록신호 CKn이 레벨시프터 LSn에 입력되는 경우에 대해 설명한다.

먼저, 레벨시프터 LSn이 안정되지 않은 초기의 상태에 있어서, 구동전압 Vdd를 갖는 초기화용 신호 INI가 입력된다. 이 때, 초기화용 신호 INI는 초기화용 트랜지스터 N7의 게이트에 입력되기 때문에 초기화용 트랜지스터 N7은 도통상태로 된다.

따라서, 인버터 I1의 입력전압은 전원 전압 Vss로 되고, 인버터 I1의 이론반전전압보다 전압이 내려가면, 인버터 I2의 입력단자에 구동전압 Vdd의 전압을 출력한다. 그 결과, 인버터 I2의 출력신호 OUTn은 전원 전압 Vss(클록신호 CKn의 로우레벨)로 된다.

초기화용 신호 INI는, 레벨시프터 LSn의 출력신호 OUTn이 모두 전원 전압 Vss로 되기까지의 기간에, 구동전압 Vdd로 입력되고, 그 후의 통상 상태에서는 항상 전원 전압 Vss로 입력된다. 따라서, 초기화용 트랜지스터 N7은 통상 상태에서 비도통상태로 된다.

초기화용 신호 INI는 구동전압 Vdd인 기간은, 클록신호 CKn의 입력단자의 모두에 로우레벨의 신호가 입력된다. 이는 초기화용신호 INI가 구동전압 Vdd인 기간에 클록신호 CKn의 입력단자에 하이 레벨의 신호가 입력되면, 레벨시프트부(3)의 트랜지스터 N4는 비도통상태로 되어, 정전류원 트랜지스터 P4의 드레인과 인버터 I1의 입력단자의 접속점에서 인버터 I1에 유입되는 전류 i'c가 정의 전류로 되어, 초기화용 트랜지스터 N7이 인버터 I1 중에서 구성되는 M0S 트랜지스터의 게이트에 전원 전압 Vss를 인가하는 것을 방해할 가능성이 있기 때문이다.

출력신호 OUTn은 모두 로우레벨이기 때문에, 액티브기간 검출회로 ENn의 신호 ENOUTn은 모두 로우레벨로 되어, 제어용배선 CLn에 인가되는 전압도 모두 로우레벨로 된다. 따라서, 각 레벨시프터 LSn의 오프세터부(2)의 정전류원 트랜지스터 P3 및 레벨시프트부(3)의 정전류원 트랜지스터 P4는 도통상태로 된다. 이 때, 각 레벨시프터 LSn의 레벨시프트 기능은 액티브상태로 되어 있다.

출력신호 OUTn이 모두 로우레벨의 전원 전압 Vss의 상태에서, 구동전압 Vdd보다 낮은 클록신호 CK1의 하이 레벨이 레벨시프터 LS1에, 각 클록신호 CK2·CK3·····CKN의 로우레벨이 각 레벨시프터 LS2·LS3·····LSN에 입력된 경우, 레벨시프터 LS1으로부터 구동전압 Vdd로 승압된 출력신호 OUT1이 출력된다.

출력신호 OUT1이 하이 레벨로 되면, 액티브기간 존재검출회로 S1에 의해 액티브기간 검출회로 EN1의 신호 ENOUT1이 로우레벨로 되기 때문에, 제어용배선 CL1에 인가되는 전압도 로우레벨로 되고, 출력신호 OUT1이 하이 레벨로 되는 기간 중에, 레벨시프터 LS1은 레벨시프트 기능이 액티브상태로 된다.

이 때, 각 액티브기간 검출회로 EN2·EN3·…·ENN의, 각 신호 ENOUT2·ENOUT3·…·ENOUTN은 하이 레벨로 되어 있기 때문에, 각 레벨시프터 LS2·LS3·····LSN의 레벨시프트 기능은 정지상태로 되어 있고, 각 출력신호 OUT2·OUT3·····OUTN은 로우레벨이다.

클록신호 CK1이 로우레벨로 되면, 레벨시프터 LS1의 출력신호 OUT1도 로우레벨로 된다. 따라서, 출력신호 OUTn의 모두가 로우레벨로 되기 때문에, 액티브기간 존재검출회로 S1에 의해 액티브기간 검출회로 ENn의 신호 ENOUTn은 모두 로우레벨로 되어, 제어용배선 CLn에 인가되는 전압도 모두 로우레벨로 되고, 모든 레벨시프터 LSn의 레벨시프트 기능은 액티브상태로 된다.

클록신호 CK1이 로우레벨로 된 직후는, 각 클록신호 CK2·CK3·····CKN도 로우레벨이기 때문에, 모든 클록신호 CKn은 로우레벨로 되어, 이 기간 중에, 모든 레벨시프터 LSn의 레벨시프트 기능이 액티브상태이다.

출력신호 OUTn이 모두 로우레벨의 전원 전압 Vss의 상태에서, 구동전압 Vdd보다 낮은 클록신호 CK2의 하이 레벨이 레벨시프터 LS2에, 각 클록신호 CK1·CK3··‥·CKN의 로우레벨이, 각 레벨시프터 LS1·LS3·····LSN에 입력된 경우, 레벨시프터 LS2로부터는 구동전압 Vdd로 승압된 출력신호 OUT2가 출력된다.

출력신호 OUT2가 하이 레벨로 되면, 액티브기간 존재검출회로 S1에 의해 액티브기간 검출회로 EN2의 신호 ENOUT2가 로우레벨로 되기 때문에, 제어용배선 CL2에 인가되는 전압도 로우레벨로 되어, 출력신호 OUT2가 하이 레벨로 되는 기간 중에, 레벨시프터 LS2의 레벨시프트 기능이 액티브상태로 된다.

이 때, 각 액티브기간 검출회로 ENl·EN3·‥··ENN의 각 신호 ENOUT1·ENOUT3·····ENOUTN은 하이 레벨로 되어 있기 때문에, 각 레벨시프터 LS1·LS3·‥··LSN의 레벨시프트 기능은 정지상태로 되어 있고, 각 출력신호 OUT1·OUT3·····OUTN은 로우레벨이다.

클록신호 CK2가 로우레벨로 된 직후는, 각 클록신호 CK1·CK3·…·CKN도 로우레벨이기 때문에, 모든 클록신호 CKn이 로우레벨로 되어, 이 기간 중에, 모든 레벨시프터 LSn의 레벨시프트 기능이 액티브상태이다.

상기의 과정을 도6에 나타내는 타이밍챠트와 같이 되풀이하여, 구동전압 Vdd보다 낮은 클록신호 CKn의 하이 레벨을 구동전압 Vdd까지 승압시켜, 출력신호 OUTn으로서 출력한다.

도6의 타이밍챠트 중의 사선을 실시하는 기간은, 그의 레벨시프터 LSn의 레벨시프트 기능이 정지상태인 것을 나타낸다. 1개의 레벨시프터 LSn이 하이 레벨의 출력신호 OUTn을 출력하고 있는 기간 중에, 나머지의 모든 레벨시프터가 레벨시프트 동작을 정지하고 있다.

따라서, 다른 레벨로 변환하는 레벨시프트 동작이 불필요한 비액티브기간에 있어서, 소비전력에 대단히 큰 비율을 차지하는, 오프세터부(2) 및 레벨시프트부(3)의 관통전류에 의한 MOS 트랜지스터의 채널저항이나 배선저항에서의 소비전력을 감소시킬 수 있다. 그 결과, 레벨시프터회로(21)의 소비전력은 대폭 절감되게 된다.

또한, 본 실시예에서는, N 종류의 클록신호 CKn으로서, 서로 하이 레벨기간이 겹치지 않는 위상을 갖는 신호를 이용하는 경우에 대해 설명하였지만, 이것으로 한정되지 않고, 서로 로우레벨기간이 겹치지 않는 위상을 갖는 N 종류의 클록신호이거나, 서로 하이 레벨기간이 겹치지 않는 위상 및 서로 로우레벨기간이 겹치지 않는 위상의 양쪽을 갖는 N 종류의 클록신호이더라도, 본 발명의 사상을 적용할 수 있다.

일반적으로, 레벨시프터는, 클록신호마다 구비되고, 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 하나의 레벨로 변환하는 동시에, 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중의 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 것이면 된다.

또한, 레벨시프터 회로(21)에 의하면, 각 레벨시프터 LSn은, 입력되는 클록신호 CKn의 비액티브기간 중의 다른 쪽의 클록신호의 액티브기간에 대응하는 특정기간에, 오프세터부(2) 및 레벨시프트부(3)에 관통전류를 흘려서 발생하는 전압을 이용하는 것으로 대체하여, 전원 전압 Vss로의 액티브풀다운에 의해서 발생하는 대체전압을 이용함에 의해, 레벨시프트 동작에 의한 클록신호 CKn의 변환 후 레벨인 전원 전압 Vss로 교체되는 비액티브레벨 (전원 전압 Vss)을 생성하여 출력하도록 할 수 있다.

상기 비액티브레벨은 여기서는 전원 전압 Vss로 하였지만, 레벨시프터 회로(21)의 다음 단의 회로가 동작하지 않는 레벨이면 된다. 또한, 대체전압을 구동전압 Vdd로의 액티브풀업에 의해 발생시키더라도, 그것에 맞추어 인버터의 단수를 바꾸면, 비액티브레벨을 얻을 수 있다.

이러한 구성에서는, 상기 관통전류가 흐르는 대신에, 인버터 I1의 입력단 MOS 트랜지스터의 게이트에 대한 충방전 전류가 구동용 트랜지스터 N6을 흐르고, 이것에 따라 각 M0S 트랜지스터의 스위칭에 있어서 각 게이트의 충방전 전류가 흐르는 정도이기 때문에, 소비전력을 절감하면서 비액티브기간용의 레벨을 항상 얻을 수 있다.

또한, 액티브풀업 또는 액티브풀다운을 행하는 데 구동용 트랜지스터 N6과 같은 능동소자를 이용하지만, 이것으로 한정되지 않고, 이러한 능동소자 대신에, 큰 저항치를 갖는 저항을 이용하는 구동전압 Vdd로의 풀업 또는 전원 전압 Vss로의 풀다운을 행하도록 하여도, 동일한 효과가 얻어진다.

또한, 레벨시프터 회로(21)에 의하면, N 종류의 클록신호 CKn이 서로 겹치지 않는 하이 레벨기간의 듀티는 (100×1/N)% 미만이고, N 종류의 클록신호 CKn의 하이 레벨기간 끼리가 서로 겹치는 것은 없게 되기 때문에, 필요에 따라 자유롭게 클록신호 CKn 액티브기간을 설정하여 레벨시프트동작을 행할 수 있다.

N 종류의 클록신호가 서로 겹치지 않는 로우레벨 기간을 갖고 있고 그의 듀티가 (100×1/N)% 미만인 경우에도 동일하다고 말할 수 있다. 또한, 레벨시프터 회로(21)에 의하면, 각 레벨시프터 LS1·LS2··‥·LSN은, 각각, 오프세터부(2) 및 레벨시프트부(3)의 관통전류가 흐르는 회로로서, 소스에 클록신호 CKn이 입력되는 MOS 트랜지스터인 트랜지스터 N4를 구비한 스위칭 MOS 트랜지스터 구성의 승압부를 구비하고 있다.

이 승압부는, 레벨시프터 LSn의 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형이고, 클록신호 CKn의 하이 레벨을, 보다 높은 전원 전압의 하이 레벨인 구동전압 Vdd로 승압시킨다.

트랜지스터 N4의 문턱치의 크기가, 입력되는 클록신호 CKn의 진폭보다 높은 것과 같이 비교적 특성이 나쁜 M0S 트랜지스터이더라도, 이러한 승압부를 구비함에 의해, 전원 전압의 하이 레벨(구동전압 Vdd)과 로우레벨 (전원 전압 Vss)의 전위차보다 진폭이 작은 클록신호 CKn을, 클록신호 CKn의 액티브기간에만 레벨시프트하는 것이 가능해진다.

또한, 승압부로 한정하지 않고, 클록신호의 로우레벨을 보다 낮은 전원 전압의 로우레벨로 강압하는 강압부를 갖추고 있는 경우나, 승압부 및 강압부 양쪽을 구비하고 있는 경우에도 동일하다고 말할 수 있다.

또한, 레벨시프터 회로(21)에 의하면, 클록신호 CKn의 서로 겹치지 않는 하이 레벨기간은 클록신호 CKn의 액티브기간이고, 레벨시프터 LSn이 클록신호 CKn에 대한 레벨시프트 동작을 정지하는 기간은, 다른 클록신호의 각 액티브기간이다.

따라서, 이 기간은 하이 레벨의 클록신호 CKn이 입력된 레벨시프터 LSn만이 레벨시프트 동작을 행한다. 따라서, 모든 제어용 트랜지스터 N5 및 모든 제어용배선 CLn이 구성하는 레벨시프트 동작제어수단은, 액티브기간의 클록신호 CKn이 레벨시프트된 결과의 출력신호 OUTn을, 다른 레벨시프터의 레벨시프트 동작을 정지시키기 위한 신호로서 이용할 수 있다.

또한, 레벨시프터 회로(21)에서는, 각 클록신호 CKn의 액티브기간이 하이 레벨기간이다. 액티브기간인 하이 레벨기간이 서로 겹치지 않는 N 종류의 클록신호 CKn의 파형이 레벨시프터 LSn에 입력되어, 입력된 클록신호 CKn 중의 하나가 하이 레벨기간에 있으면, 이 하이 레벨기간의 클록신호 CKn이 입력된 레벨시프터 LSn만이 구동전압 Vdd로의 레벨시프트 동작을 행하고, 다른 레벨시프터는 레벨시프트 동작제어수단에 의해 레벨시프트 동작을 정지한다.

따라서, 상기한 바와 같이, 레벨시프트 동작제어수단은, 액티브기간 검출수단이 검출한 액티브기간의 레벨시프터 LSn의 클록신호 CKn이 구동전압 Vdd로 레벨시프트된 결과의 신호를, 다른 레벨시프터의 레벨시프트 동작을 정지시키기 위한 신호로서 이용할 수 있다.

또한, 각 클록신호 CKn의 액티브기간이 로우레벨 기간이면, 다음과 같이 된다. 액티브기간인 로우레벨기간이 서로 겹치지 않는 N 종류의 클록신호 CKn의 파형이 레벨시프터 LSn에 입력되어, 입력된 클록신호 CKn 중의 하나가 로우레벨기간에 있으면, 이 로우레벨기간의 클록신호 CKn이 입력된 레벨시프터 LSn만이 전원 전압 Vss로의 레벨시프트 동작을 행하고, 다른 레벨시프터는 레벨시프트 동작제어수단에 의해 레벨시프트 동작을 정지한다.

따라서, 이 경우, 레벨시프트 동작제어수단은, 액티브기간 검출수단이 검출한 액티브기간의 레벨시프터 LSn의 클록신호 CKn이 전원 전압 Vss로 레벨시프트된 결과의 신호를, 다른 레벨시프터의 레벨시프트 동작을 정지시키기 위한 신호로서 이용할 수 있다.

[실시예4〕

본 발명의 또 다른 실시예에 대해서 도7 및 도8을 참조하여 설명하면 다음과 같다. 또한, 다른 설명이 없는 한, 상기 실시예1 내지 3에서 이용한 부재의 부호와 동일한 부호는, 동일의 기능을 갖는 부재의 부호로서 취급하며, 그에 대한 설명을 생략한다.

도7에, 본 실시예의 레벨시프터 회로(31)의 구성을 나타낸다. 레벨시프터 회로(31)는, 도4의 레벨시프터회로(21)의 각 레벨시프터 LSn이 구비하는 도5의 오프세터부(2) 대신에 도7의 레벨시프터회로의 오프세터부(51)를 레벨시프터 회로(31) 전체에 1개 제공하고, 또한 도8에 나타낸 바와 같이, 각 레벨시프터 LSn에 도3의 패스 회로(12)를 제공한 구성이다. 그리고, 제어용배선 CLn에 의한 접속관계가 후술하는 바와 같이 약간 변경되어 있다.

오프세터부(51)는 각 레벨시프터 LSn에 공통인 것 외에는, 도2와 마찬가지이다. 또한, 제어용배선 CLn은, 액티브기간 검출회로 ENOUTn의 출력단자를, 레벨시프터 LSn의 제어용 트랜지스터 N5, 구동용 트랜지스터 N6, 및 아날로그 스위치 A1의 P채널 MOS 트랜지스터의 각 게이트와, 인버터 I3의 입력단자에 접속하고 있다.

도8에서는, 아날로그 스위치 A1과 오프세터부(51)의 접속단자는, 오프셋 전압 OFFSETV가 인가되는 단자로 나타나 있다. 이로써, 제어용배선 CLn에 로우레벨의 전압이 인가되어 있는 경우에는 오프세터부(51)로부터 트랜지스터 N4의 게이트에 오프셋 전압 OFFSETV가 인가된다.

또한, 제어용배선 CLn에 하이 레벨의 전압이 인가되어 있는 경우에는 오프세터부(51)로부터 트랜지스터 N4의 게이트에 오프셋 전압 OFFSETV의 인가가 차단되어, 제어용 트랜지스터 N5를 통해 트랜지스터 N4의 게이트에 인가되는 전원 전압 Vss의 오프세터부(51)로의 전달을 방지한다.

즉, 본 실시예에서는, 모든 제어용 트랜지스터 N5, 모든 제어용배선 CLn, 및 모든 패스 회로(12)가, 레벨시프트 동작제어수단을 구성하고 있다.

이러한 레벨시프터 회로(31)에서는, 각 클록신호 CKn의 비액티브기간중, 다른 클록신호의 액티브기간으로 되는 특정기간에는, 레벨시프트부(3)의 정전류원 P4 및 트랜지스터 N4의 직렬 회로를 흐르는 관통전류를 저지하는 것으로 된다.

따라서, 이 관통전류를 저지한 만큼의 소비전력을 절감할 수 있다. 단, 공통화되어 있는 오프세터부(51)에 흐르고 있는 관통전류는, 레벨시프트 동작을 행하고 있는 레벨시프터용에만 존재하기 때문에, 레벨시프트 동작을 정지하고 있는 레벨시프터에 있어서는 오프세터부(51)의 관통전류는 저지되어 있는 것과 같고, 역시 그 만큼의 소비전력도 절감되게 된다.

이상의 구성에 의해, 특정기간인가 아닌가에 관계하지 않고 오프셋 전압 OFFSETV를 생성하여 출력하는 오프세터부(51)를, 모든 레벨시프터 LSn에 공통으로 하는 만큼, 구성이 간략화되는 동시에 소비전력이 절감된다.

또한, 본 실시예의 레벨시프터(31) 이외의 주변회로에서 오프세터부(51)로부터 출력되는 전압을 이용하는 부분이 있는 경우에, 그 부분과 오프세터부(51)의 공통이용을 행하면, 회로를 간소화할 수 있음과 동시에 소비전력의 절감이 가능하게 된다.

[실시예5]

본 발명의 또 다른 실시예에 대해서 도9 및 도10을 참조하여 설명하면 다음과 같다. 또한, 다른 설명이 없는 한, 상기 실시예1 내지 4에서 이용한 부재의 부호와 동일한 부호는, 동일의 기능을 갖는 부재의 부호로서 취급하며, 그에 대한 설명을 생략한다.

본 실시예에서는, 상기 실시예1 내지 4에서 설명한 레벨시프터회로를 구비한 표시장치에 대해서 설명한다. 도9에, 표시장치로서의 매트릭스형 표시장치(100)의 개략적인 구성을 나타낸다.

매트릭스형 표시장치(10O)는 예컨대 액정 표시 장치이고, 매트릭스 형태로 배열된 다수의 표시소자(화소)(105)에 대하여, 열방향으로 평행한 데이터신호선(103)이 행방향으로 다수 (SL1∼SLm) 배열되고, 행방향으로 평행한 주사신호선(104)이 열방향으로 다수 (GL1∼GLn) 배열되어 있다. 데이터신호선(103)은 데이터신호선 구동회로(101)에 접속되어 있고, 주사신호선(104)은 주사신호선 구동회로(102)에 접속되어 있다.

또한, 매트릭스형 표시장치(100)에는, 데이터신호선 구동회로(101)를 구동시키기 위한 각 데이터동작 클록신호 SCK·SCKB, 구동을 개시하기 위한 데이터구동 개시신호 SSP, 주사신호선 구동회로(102)를 구동시키기 위한 각 주사동작클록신호 GCK1·GCK2와 구동을 개시하기 위한 주사구동 개시신호 GSP, 및 구동회로를 초기화하기 위한 초기화신호 RES가 입력되어 있고, 그들의 신호는, 레벨시프터 회로군(106)에 의해 레벨시프트되고 나서, 데이터신호선 구동회로(101)나 주사신호선 구동회로(102)에 입력된다.

주사신호선 구동회로(102)는, 각 주사동작클록신호(제1 클록신호) GCK1·GCK2에 동기하여, 주사신호를 각 주사신호선(104)으로 제공한다. 데이터신호선 구동회로(101)는, 각 데이터동작클록신호(제2 클록신호) SCK·SCKB에 동기하여 제공되는, 표시소자(105)의 표시상태를 나타내는 영상신호 (도면 중, 비디오 데이터)로부터, 주사신호가 주어진 주사신호선(104)의 각 표시소자(105)로의 데이터신호를 추출하여 각 데이터신호선(103)으로 출력한다.

각 데이터동작클록신호 SCK·SCKB는, 서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨의 기간이 겹치지 않는 위상 중 적어도 하나를 갖는 2 종류의 클록신호이다. 각 주사동작클록신호 GCK1·GCK2는, 서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨의 기간이 겹치지 않는 위상 중 적어도 하나를 갖는 2 종류의 클록신호이다.

레벨시프터 회로군(106)은, 이들 2조의 2 종류의 클록신호를, 시프트 레지스터를 동작시킬 수 있는 전압으로 레벨시프트하기 위해, 각 조마다 상기 실시예1 내지 4에서 설명한 레벨시프터회로 중 어느 것을 구비하고 있다.

이 레벨시프터회로군(106)이 필요한 이유는 다음과 같다. 매트릭스형 표시장치(100)에 입력되는 각 신호 SCK·SCKB·SSP·GCK1·GCK2·GSP·RES는, 매트릭스형 표시장치(100) 외부의 IC에서 생성되는 것으로부터, 이들 입력신호도, IC의 동작전압과 동일한 것이 요구된다.

IC의 동작전압은 해마다 낮게 되어 가고, 그 대로의 낮은 전압에서는, 매트릭스형 표시장치(100) 내부의 데이터구동회로(101)나 주사구동회로(102)는 동작하지 않는다. 레벨시프터 회로군(106)은, 데이터구동회로(101)나 주사구동회로(102)의 동작전압까지, 입력신호의 전압을 레벨시프트하기 위해 필요하다.

또한, 레벨시프터 회로군(106)의 구성을 도10에 나타낸다. 그 도면에 있어서는, 레벨시프트를 행하는 신호마다 레벨시프터(200)가 제공되어 있다. 레벨시프터(200)에 의해 레벨시프트되어 출력된 신호에는, 그 신호명의 말미에 Z를 부기한다. 각 데이터동작클록신호 SCK·SCKB의 각 레벨시프터 200조는 상기 실시예1 내지 4 중 어느 것의 레벨시프터회로이고, 또한 각 주사동작클록신호 GCK1·GCK2의 각 레벨시프터 200조는 상기 실시예 1 내지 4 중 어느 것의 레벨시프터회로이다.

또한, 각 신호 SCK·SCKB·SSP의 레벨시프터(200)는 데이터구동회로(101)의 내부에 제공될 수 있고, 각 신호 GCK1·GCK2·GSP의 레벨시프터(200)는 주사구동회로(102)의 내부에 제공될 수 있다.

이상의 구성에 의해, 레벨시프터 회로의 소비전력이 절감되는 만큼, 표시장치 전체의 소비전력이 절감된다. 또한, 표시장치 전체의 소비전력의 절감은, 제1 클록신호 및 제2 클록신호 중 적어도 하나가, 상기 실시예1 내지 4 중 어느 것의 레벨시프터 회로에 의해 레벨시프트된 2 종류의 클록신호이면, 가능해진다.

또한, 매트릭스형 표시장치(100)에서는, 주사신호선 구동회로(102) 및 데이터신호선 구동회로(101)중의, 상기 실시예1 내지 4 중 어느 것의 레벨시프터 회로에 의해 레벨시프트된 2 종류의 클록신호가 입력된 것(여기서는 양자)은, 상기 레벨시프터 회로와 함께 복수의 표시소자(105)로 이루어지는 표시부와 동일 기판 상에 형성된다.

이것에 의하면, 상기 클록신호용의 배선 계통을 동일 기판상에 형성할 수 있게 된다. 예컨대, 데이터신호선 구동회로(101) 및 주사신호선 구동회로(102)는, 상기 표시부 및 상기 레벨시프터회로와 함께, 유리 기판 등의 절연성 기판 상에 형성된다(드라이버 모노리틱구조). 절연성기판(기판)으로서는, 사파이어 기판, 석영기판, 무알칼리 유리 등이 사용되는 경우가 많다.

본 발명에서는, 데이터신호선 구동회로(101) 및 주사신호선 구동회로(102)를 레벨시프터 회로와 함께 표시부와 동일의 유리 기판 상에 모노리틱으로 형성함에 의해, 제조 시의 시간과 배선용량을 절감할 수 있다.

또한, 본 발명에서는, 외부 부착의 IC를 드라이버로서 사용하는 표시장치와 비교하여, 유리기판으로의 입력단자수가 적어진다. 그 결과, 유리기판에 부품을 실장하기 위한 비용이나, 그 실장에 따르는 불량의 발생을 감소시킬 수 있다. 따라서, 구동회로의 제조비용이나 실장비용의 절감 및 구동회로의 신뢰성의 향상을 실현할 수 있다.

또한, 매트릭스형 표시장치(100)에서는, 화소 트랜지스터로서 박막 트랜지스터가 사용되고, 데이터신호선 구동회로(101) 및 주사신호선 구동회로(102)는 박막 트랜지스터를 구비하여 구성되어 있지만, 보다 많은 표시소자(105)를 집적하고, 표시면적을 확대하기 위해서, 이들 박막 트랜지스터로서 다결정 실리콘 박막 트랜지스터가 채용되어 있다.

상기 다결정 실리콘 박막 트랜지스터는, 예컨대 유리 기판 상에 오염방지용의 실리콘산화막이 퇴적되어 있고, 그 위에 전계효과 트랜지스터가 형성되어 있다. 상기 박막 트랜지스터는, 실리콘산화막 상에 형성된 채널영역, 소스영역, 및 드레인영역으로 이루어지는 다결정 실리콘 박막과, 그 위에 형성된 게이트절연막, 게이트전극, 층간절연막, 및 금속배선에 의해 구성되어 있다.

상기 다결정 실리콘 박막 트랜지스터는, 예컨대 절연성기판상의 다결정 실리콘 박막을 활성층으로 하는 순 스태거(톱게이트) 구조를 하고 있다. 그 외에 역 스태거 구조의 트랜지스터로 될 수 있다. 또한, 단결정 실리콘 박막 트랜지스터, 비정질 실리콘 박막 트랜지스터, 또는 다른 재료로 이루어지는 박막 트랜지스터도 적용할 수 있다.

상기와 같은 다결정 실리콘 박막 트랜지스터를 사용함에 따라, 실용적인 구동능력을 갖는 데이터신호선 구동회로(101) 및 주사신호선 구동회로(102)를, 표시부가 형성되는 유리기판 상에 표시소자(105)와 거의 동일의 제조공정에서 제조할 수 있다.

[실시예6〕

본 발명의 또 다른 실시예에 대해서 도11 내지 도13을 참조하여 설명하면 다음과 같다.

도11에 본 실시예의 레벨시프터회로부 DLSn의 구성을 나타낸다. 레벨시프터회로 DLSn은, 각 정전류원 트랜지스터 P10, P11, 각 N채널 MOS 트랜지스터 N10, N11, 각 입력신호단자 CK, CKB, 및 각 클록 패스 트랜지스터 N12, N13으로 구성되는 레벨시프트부(13), 각 제어용 트랜지스터 P12, P13, 구동용 트랜지스터 N15, 제어용배선 CLn, 인버터 I1, I2 및 초기화용 트랜지스터 N14를 구비하고 있다.

레벨시프트부(13)는, 다음 단의 회로의 구동전압 Vdd보다 하이 레벨이 낮고, 다음 단의 회로의 구동전압 Vssd보다 로우레벨이 높은 전압의 진폭을 도12에 나타낸 클록신호 CK1 또는 CK2가 입력되는 입력신호단자 CK의 하이 레벨과 로우레벨을 상기 다음 단의 회로를 동작시키기 위해, 구동전압 Vdd라 하는 전원 전압의 하이 레벨까지 승압하고, 또한 구동전압 Vssd라 하는 전원 전압의 로우레벨까지 강압하여 출력신호 On으로서 출력한다.

각 클록신호 CK1·CK2는, 서로 하이 레벨기간이 겹치지 않는 위상을 갖는 2 종류의 각 클록신호이고, 각 클록신호 CK1B, CK2B는 각각 클록신호 CK1, CK2의 반전신호이다. 그리고, 각 클록신호 CK1, CK2의 각 하이 레벨기간은 상기 다음 단의 회로를 동작시키기 위한 액티브기간이고, 각 로우레벨기간은 상기 다음 단의 회로를 동작시키지 않기 위한 비액티브 기간이다.

도13은 레벨시프터 회로의 전체 구성을 나타내며, 레벨시프터부 DLS1, DLS2 및 인버터 I3, 출력단자 OUT1, OUT2를 구비하고 있다.

도11의 레벨시프트부(13)에 있어서, P채널 MOS 트랜지스터로 이루어지는 각 정전류원 트랜지스터 P10, P11과, 각 N채널 MOS 트랜지스터 N10, N11(이하, 트랜지스터 N10, N11이라 한다)을 구비하고 있다. 정전류원 트랜지스터 P10의 소스는 구동전압 Vdd의 전원라인에 접속되어 있고, 그의 드레인은 트랜지스터 N10의 드레인 및 트랜지스터 N11의 게이트에 접속되며, 그의 게이트는 P채널 M0S 트랜지스터로 이루어지는 제어용 트랜지스터 P12의 드레인 및 N채널 MOS 트랜지스터로 이루어지는 클록 패스 트랜지스터 N12의 드레인에 접속되어 있다.

트랜지스터 N10의 소스는 구동전압 Vssd의 전원라인에 접속되어 있고, 그의 드레인은 정전류원 트랜지스터 P10의 드레인 및 트랜지스터 N10의 게이트 및 트랜지스터 N11의 게이트에 접속되며, 그의 게이트는 트랜지스터 N11의 게이트 및 정전류원 트랜지스터 P10의 드레인에 접속되어 있다.

정전류원 트랜지스터 P11의 소스는 구동전압 Vdd의 전원 라인에 접속되어 있고, 그의 드레인은 트랜지스터 N11의 드레인 및 N채널 MOS 트랜지스터로 이루어지는 초기화용 트랜지스터 N14의 드레인 및 구동용 트랜지스터 N15의 드레인 및 인버터 I1의 입력단자에 접속되며, 그의 게이트는 P채널 MOS 트랜지스터로 이루어지는 제어용 트랜지스터 P13의 드레인 및 N채널 MOS 트랜지스터로 이루어지는 클록 패스 트랜지스터 N13의 드레인에 접속되어 있다.

트랜지스터 N11의 소스는 구동전압 Vssd의 전원라인에 접속되어 있고, 그의 드레인은 정전류원 트랜지스터 P11의 드레인 및 초기화용 트랜지스터 N14의 드레인 및 구동용 트랜지스터 N15의 드레인 및 인버터 I1의 입력단자에 접속되며, 그의 게이트는 트랜지스터 N10의 게이트와 드레인 및 정전류원 트랜지스터 P10의 드레인에 접속되어 있다.

제어용배선 CLn은 클록 패스 트랜지스터 N12, N13의 게이트 및 제어용 트랜지스터 P12, P13의 게이트 및 인버터 I2의 입력단자에 접속되어 있다.

클록 패스 트랜지스터 N12의 소스에는 입력신호단자 CK가 접속되어 있고, 그의 드레인은 제어용 트랜지스터 P12의 드레인 및 정전류원 트랜지스터 P1O의 게이트에 접속되며, 그의 게이트는 제어용배선 CLn에 접속되어 있다.

클록 패스 트랜지스터 N13의 소스에는, 입력신호단자 CKB가 접속되어 있고, 그의 드레인은 제어용 트랜지스터 P13의 드레인 및 정전류원 트랜지스터 P11의 게이트에 접속되며, 그의 게이트는 제어용배선 CLn에 접속되어 있다.

제어용 트랜지스터 P12의 소스는 구동전압 Vdd의 전원라인에 접속되어 있고, 그의 드레인은 정전류원 트랜지스터 P10의 게이트 및 클록 패스 트랜지스터 N12의 드레인에 접속되며, 그의 게이트는 제어용배선 CLn에 접속되어 있다.

제어용 트랜지스터 P13의 소스는 구동전압 Vdd의 전원라인에 접속되어 있고, 그의 드레인은 정전류원 트랜지스터 P11의 게이트 및 클록 패스 트랜지스터 N13의 드레인에 접속되며, 그의 게이트는 제어용배선 CLn에 접속되어 있다.

P채널 MOS 트랜지스터로 이루어지는 구동용 트랜지스터 N15의 소스는 구동전압 Vssd의 전원라인에 접속되어 있고, 그의 드레인은 정전류원 트랜지스터 P11의 드레인 및 트랜지스터 N11의 드레인 및 초기화용 트랜지스터 N14의 드레인 및 인버터 I1의 입력단자에 접속되며, 그의 게이트는 인버터 I2의 출력에 접속되어 있다. 또한, 인버터 I2의 입력단자는 각 제어용 트랜지스터 P12, P13의 게이트 및 각 클록 패스 트랜지스터 N12, N13의 게이트에 접속되어 있다.

초기화용 트랜지스터 N14의 소스는 구동전압 Vssd의 전원라인에 접속되어 있고, 그의 드레인은 트랜지스터 N11의 드레인 및 정전류원 트랜지스터 P11의 드레인 및 구동용 트랜지스터 N15의 드레인 및 인버터 I1의 입력단자에 접속되며, 게이트는 초기화용 신호 INI의 입력단자에 접속되어 있다.

도13에 있어서, 레벨시프터 회로부 DLS1로부터의 출력 O1은, 레벨시프터 회로부 DLS2의 제어용배선 CL2에 입력되고, 또한 레벨시프터 회로부 DLS2로부터의 출력 O2는 레벨시프터 회로부 DLS1의 제어용배선 CL1에 입력된다. 출력 O1 또는 출력 O2는 인버터 I3의 입력단자에 접속되며, 각각 출력 OUT1또는 출력 OUT2로서 출력된다.

레벨시프터 회로부 DLS1의 CK 및 CKB의 입력단자에는 각각 입력신호 CK1 및 입력신호 CK1B가 입력되고, 레벨시프터 회로부 DLS2의 CK 및 CKB의 각 입력단자에는 각각 입력신호 CK2 및 입력 CK2B가 입력된다.

도13에 있어서, 각 클록신호 CK1, CK1B, CK2, CK2B의 하이 레벨은 구동전압 Vdd보다 낮고, 로우레벨은 구동전압 Vssd보다 높다. 따라서, 레벨시프트 후의 각 출력 OUT1, OUT2의 하이 레벨은, 각 클록신호 CK1, CK2의 하이 레벨보다 높고, 로우레벨은, 각 클록신호 CK1, CK2의 로우레벨보다 낮다.

다음에, 레벨시프터 회로부 DLSn의 동작에 대해서 설명한다. 제어용배선 CLn이 하이 레벨인 경우, 각 제어용 트랜지스터 P12, P13은 비도통상태로 된다. 또한, 각 클록 패스 트랜지스터 N12, N13은 도통상태로 되기 때문에, 각각 입력신호단자 CK, CKB에서의 입력신호를, 각 정전류원 트랜지스터 P10, P11에 전달한다.

이 때, 입력신호단자 CK에서 입력되는 신호를 레벨시프트 가능한 액티브상태로 한다. 입력신호단자 CK의 클록신호가 하이 레벨에 있는 경우, 입력신호단자 CKB의 클록신호는 로우레벨로, 또한 입력신호단자 CK의 클록신호가 로우레벨에 있는 경우, 입력신호단자 CKB의 클록신호는 하이 레벨로 된다.

입력신호단자 CK의 클록신호가 하이 레벨에 있는 경우, 정전류원 트랜지스터 P10을 흐르는 전류가 작게 되어, 온저항이 높게 되기 때문에, 트랜지스터 N10의 온저항과의 분압으로 트랜지스터 N10의 게이트 및 드레인에 나타나는 전위가 낮게 된다. 트랜지스터 N1O의 게이트 및 드레인은, 트랜지스터 N11의 게이트에 접속되어 있기 때문에, 트랜지스터 N11에 흐르는 전류는 작게 된다.

입력신호단자 CK의 클록신호가 하이 레벨인 경우는, 입력신호단자 CKB의 클록신호가 로우레벨에 있기 때문에 정전류원 트랜지스터 P11에 흐르는 전류는 커지게 되기 때문에, 정전류원 트랜지스터 P11의 드레인과 트랜지스터 N11의 드레인이 접속되어 있는 인버터 I1을 구성하는 M0S 트랜지스터의 게이트에는 정전류원 트랜지스터 P11로부터 흐르는 전하가 축적되어, 인버터 I1을 구성하는 M0S 트랜지스터의 게이트의 전위가 인버터 I1의 반전전위를 넘으면 인버터 I1의 출력은 구동전압 Vssd의 전위로 된다. 따라서, 입력신호단자 CK의 클록신호가 하이 레벨인 경우는, 출력 On은 로우레벨로 된다.

입력신호단자 CK의 클록신호가 로우레벨에 있는 경우, 정전류원 트랜지스터 P10을 흐르는 전류가 커져 온저항이 낮게 되기 때문에, 트랜지스터 N10의 온저항과의 분압으로 트랜지스터 N10의 게이트 및 드레인에 나타나는 전위가 높게 된다. 트랜지스터 N10의 게이트 및 드레인은, 트랜지스터 N11의 게이트에 접속되어 있기 때문에, 트랜지스터 N11에 흐르는 전류는 커지게 된다.

입력신호단자 CK의 클록신호가 로우레벨인 경우는, 입력신호단자 CKB의 클록신호가 하이 레벨에 있으므로 정전류원 트랜지스터 P11로 흐르는 전류는 작게 되기 때문에, 정전류원 트랜지스터 P11의 드레인과 트랜지스터 N11의 드레인이 접속되어 있는 인버터 I1을 구성하는 M0S 트랜지스터의 게이트로부터 트랜지스터 N11로 전하가 방전되어, 인버터 I1을 구성하는 MOS 트랜지스터의 게이트의 전위가 인버터 I1의 반전전위를 하회하면 인버터 I1의 출력은 구동전압 Vdd의 전위로 된다. 따라서, 입력신호단자 CK의 클록신호가 로우레벨인 경우는 출력 On은 하이 레벨로 된다.

제어용배선 CLn이 로우레벨인 경우, 클록 패스 트랜지스터 N12, N13은 비도통상태로 되기 때문에, 입력신호단자 CK, CKB에서의 입력신호는 정전류원 트랜지스터 P10, P11에 전달되지 않는다. 이 때, 제어용 트랜지스터 P12, P13은 도통상태로 되기 때문에 정전류원 트랜지스터 P10, P11의 게이트에는 구동전압 Vdd의 전위가 인가된다. 따라서, 정전류원 트랜지스터 P10, P11은 비도통의 상태로 된다.

따라서, 정전류원 트랜지스터 P10으로부터 트랜지스터 N10으로 흐르는 전류 및 정전류원 트랜지스터 P11로부터 트랜지스터 N11로 흐르는 전류가 존재하지 않게 된다. 레벨시프터 회로부 DLSn의 레벨시프트 기능은 비액티브 상태이다. 제어용배선 CLn이 로우레벨이기 때문에, 인버터 I2의 출력은 하이 레벨로 되어 구동용 트랜지스터 N15는 도통상태로 된다. 따라서, 인버터 I1의 출력은 하이 레벨로 되기 때문에, 출력 On에는 구동전압 Vdd가 출력된다.

다음에, 도11 및 도13의 레벨시프터 전체회로 및 도12의 클록신호에 의해 각 클록신호 CK1·CK1B·CK2·CK2B의 입력 전으로부터 입력 후에 이르기까지의 상태변화에 대해서 설명한다.

레벨시프터 회로부 DLS1 및 레벨시프터 회로부 DLS2가 불안정한 초기 상태로부터 안정한 상태로 이행한 후, 도12의 타이밍챠트에 나타낸 구동전압 Vdd보다 낮고 구동전압 Vssd보다 높은 하이 레벨기간이 서로 겹치지 않는 2 종류의 각 클록신호 CK1·CK2가 입력되는 경우에 대해서 설명한다. 클록신호 CK1·CK2의 각 하이 레벨기간의 듀티는 (100×0.5)% 미만이다. 또한, 각 클록신호 CK1B, CK2B는 각각 클록신호 CK1, CK2의 반전신호이다.

먼저, 레벨시프터 회로부 DLS1 및 레벨시프터 회로부 DLS2가 안정하지 않게 되어 있는 초기의 상태에 있어서, 이들을 안정인 상태로 하기 위한 초기화용 트랜지스터 N14의 게이트에 구동전압 Vdd의 초기화용 신호 INI가 입력된다. 이로써, 초기화용 트랜지스터 N14는 도통상태로 된다.

따라서, 인버터 I1의 입력전압은 전원 전압 Vssd로 되고, 인버터 I1의 이론반전전압보다 전압이 내려가면, 각 출력 O1, O2는 구동전압 Vdd를 출력한다. 인버터 I3의 입력단자에 구동전압 Vdd의 전위가 인가되기 때문에, 인버터 I3의 출력전압은 전원 전압 Vssd로 되고, 출력신호 OUT1 및 출력신호 OUT2는 모두 구동전압 Vssd의 로우레벨을 출력한다.

이 때, 각 레벨시프터 회로부 DLS1, DLS2의 각 출력 O1, O2는 모두 하이 레벨에 있기 때문에, 각 제어용배선 CL1, CL2는 모두 하이 레벨로 되고, 각 레벨시프터 회로부 DLS1, DLS2는 모두 레벨시프트 가능한 상태로 이행한다.

초기 상태가 안정하면 INI는 구동전압의 전위(로우레벨)로 되기 때문에, 이후 초기화용 트랜지스터 N14는 비도통으로 된다.

초기화 직후의 각 레벨시프터 회로부 DLS1, DLS2가 모두 레벨시프트 가능한 상태에서 CK1의 하이 레벨이 레벨시프터 회로부 DLS1의 신호입력단자 CK에 입력되면, 출력 O1의 출력은 로우레벨로 되기 때문에 출력 OUT1은 레벨시프트된 하이 레벨로 된다.

이 때, 출력신호 O1이 로우레벨이기 때문에 제어용배선 CL2가 로우레벨로 되기 때문에, 레벨시프터 회로부 DLS2가 비액티브상태로 되어 출력 O2의 출력은 하이 레벨로 되고, 출력 OUT2의 출력은 레벨시프트된 로우레벨이 출력된다. 출력 O2가 하이 레벨이기 때문에 제어용배선 CL1은 하이 레벨로 되어 레벨시프터 회로부 DLS1은 액티브상태가 계속된다.

입력신호 CK1이 하이 레벨로부터 로우레벨로 되면 출력 O1은 하이 레벨로 되기 때문에 출력 OUT1은 레벨시프트된 로우레벨로 출력된다. 출력 O 1이 하이 레벨이기 때문에 제어용배선 CL2는 하이 레벨로 되어 레벨시프터회로부 DLS2는 액티브상태로 된다. 입력신호 CK1이 로우레벨로 된 직후는 입력신호 CK2도 로우레벨이기 때문에 출력 O2의 출력은 하이 레벨로 되어 제어용배선 CL1도 하이 레벨이 되기 때문에 레벨시프터 회로부 DLS1은 액티브상태로 된다. 출력 OUT2의 출력은 레벨시프트된 로우레벨로 된다. 각 입력신호 CK1, CK2가 모두 로우레벨일 때는, 각 레벨시프터 회로부 DLS1, DLS2는 모두 레벨시프트 가능한 액티브상태이다.

다음에, 이 상태로부터 입력신호 CK2가 하이 레벨로 되면, 레벨시프터 회로부 DLS2의 입력신호단자 CK에 하이 레벨이 인가되기 때문에, 출력 O 2는 로우레벨로 되며, 출력 O2가 로우레벨이기 때문에 출력 OUT2의 출력은 레벨시프트된 하이 레벨로 된다.

제어용배선 CL1은 로우레벨로 되기 때문에 레벨시프터 회로부 DLS1은 비액티브상태로 되고 출력 O1의 출력은 하이 레벨로 된다. 그 때문에 출력 OUT1의 출력은 레벨시프트된 로우레벨로 된다. 출력 O1이 하이 레벨이기 때문에 제어용배선 CL2는 하이 레벨로 되고 레벨시프터 회로부 DLS2는 액티브상태가 계속된다.

입력신호 CK2가 하이 레벨로부터 로우레벨로 되면 출력 O2는 하이 레벨로 되기 때문에 출력 OUT2는 레벨시프트된 로우레벨로 출력된다. 출력 O2가 하이 레벨이기 때문에 제어용배선 CL1은 하이 레벨로 되고 레벨시프터 회로부 DLS1은 액티브상태로 된다.

입력신호 CK2가 로우레벨로 된 직후는 입력신호 CK1도 로우레벨이기 때문에 출력 O1의 출력은 하이 레벨로 되고 제어용배선 CL2도 하이 레벨로 된다. 그 때문에 레벨시프터 회로부 DLS2는 액티브상태로 된다. 출력 OUT1의 출력은 레벨시프트된 로우레벨로 된다.

상기의 과정을 도12에 나타낸 타이밍챠트와 같이 되풀이하여, 구동전압 Vdd보다 낮은, 각 클록신호 CK1, CK2의 하이 레벨을 전원 전압 Vdd까지 승압시키고, 또한 동시에, 구동전압 Vssd보다 높은, 각 클록신호 CK1, CK2의 로우레벨을 전원 전압 Vssd까지 강압하여, 출력신호 OUT1·OUT2로서 출력한다.

도12의 타이밍챠트 중의 사선은, 그것이 실시되고 있는 기간의 레벨시프터 회로부 DLS1 또는 레벨시프터 회로부 DLS2가 레벨시프트 동작을 정지하고 있는 상태인 것을 나타낸다. 각 레벨시프터 회로부 DLS1, DLS2 중의 하나가 하이 레벨의 신호를 출력하고 있는 기간 중에, 다른 쪽은 레벨시프트동작을 정지하고 있다.

따라서, 다른 레벨로 변환하는 레벨시프트 동작이 불필요한 비액티브 기간에 있어서, 소비전력에 대단히 큰 비율을 차지하는, 정전류원 트랜지스터 P10으로부터 트랜지스터 N10으로 흐르는 관통전류 및 정전류원 트랜지스터 P11로부터 트랜지스터 N11로 흐르는 관통전류에 의한 MOS 트랜지스터의 채널저항이나 배선저항에서의 소비전력을 절감할 수 있다. 그 결과, 도13의 레벨시프터 회로의 소비전력은 대폭 절감되게 된다.

또한, 본 실시예에서는, 2 종류의 각 클록신호 CK1, CK2로서, 서로 하이 레벨기간이 겹치지 않는 위상을 갖는 신호와 그들의 각 반전신호 CK1B, CK2B를 이용하는 경우에 대해서 설명하였지만, 이것으로 한정되지 않고, 서로 로우레벨기간이 겹치지 않은 위상을 갖는 2 종류의 각 클록신호이거나, 서로 하이 레벨기간이 겹치지 않는 위상 및 서로 로우레벨기간이 겹치지 않는 위상의 양쪽을 갖는 2 종류의 각 클록신호와 그들의 각 반전신호이더라도, 본 발명의 기술사상을 적용할 수 있다.

또한, 본 실시예에서는, 각 클록신호 CK1, CK2를 레벨시프트하여 반전시켜서, 각 레벨시프터 회로부 DLS1, DLS2로부터 출력하고 있지만, 클록신호를 레벨시프트함과 동시에 반전하지 않은 것을 레벨시프터 회로부에서 출력시키는 경우도 있다. 그 경우도 당연하게, 클록신호의 하이 레벨 또는 로우레벨을 전원 전압의 하이 레벨 또는 로우레벨로 레벨시프트하는 것에 해당하기 때문에, 본 발명의 기술사상을 적용할 수 있다.

따라서, 일반적으로, 레벨시프터는, 클록신호마다 구비되며, 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중 하나의 레벨로 변환하는 동시에, 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중의 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 것이면 된다. 이하의 실시예에서도 마찬가지이다.

또한, 도13의 레벨시프터회로에 의하면, 각 레벨시프터 회로부 DLS1, DLS2 각각은, 입력되는 각 클록신호 CK1, CK2의 비액티브 기간 중의 다른 쪽의 클록신호의 액티브기간에 대응하는 특정기간에, 레벨시프트부(13)에 관통전류를 흘려서 발생하는 전압을 이용하는 것으로 대체하여, 전원 전압 Vssd로의 풀다운에 의해 발생하는 대체 전압을 이용함으로써, 레벨시프트 동작에 의한 각 클록신호 CK1, CK2의 변환 후 레벨인 전원 전압 Vssd로 교체되는 비액티브 레벨(전원 전압 Vssd)을 생성하여 출력한다.

상기 비액티브 레벨은 여기서는 전원 전압 Vssd로 하였지만, 레벨시프터 회로부의 다음 단의 회로가 동작하는 것과 같은 레벨이면 된다. 또한, 대체전압을 구동전압 Vdd로의 풀업에 의해 발생시키더라도, 그것에 맞추어 인버터의 단수를 바꾸면, 비액티브 레벨을 얻을 수 있다.

이러한 구성에서는, 상기 관통전류가 흐르는 대신에, 인버터 I1의 입력단 MOS 트랜지스터의 게이트에 대한 충방전 전류가 구동용 트랜지스터 N 15를 흘러서, 이것에 따라 각 M0S 트랜지스터의 스위칭에 있어서의 각 게이트의 충방전 전류가 흐르는 정도이기 때문에, 소비전력을 감소시키면서 비액티브 기간용의 레벨을 항상 얻을 수 있다.

또한, 도13의 레벨시프터회로에 의하면, 각 클록신호 CK1, CK2의 서로 겹치지 않는 하이 레벨기간의 듀티는 (100×0.5)% 미만이고, 2 종류의 각 클록신호 CK1, CK2의 하이 레벨기간 끼리가 서로 겹치는 것은 없기 때문에, 필요에 따라 자유롭게 각 클록신호 CK1, CK2의 액티브기간을 설정하여 레벨시프트 동작을 행할 수 있다. 2 종류의 각 클록신호가 서로 겹치지 않는 로우레벨기간을 갖고 그의 듀티가 (100×0.5)% 미만인 경우에도 동일하다고 말할 수 있다.

또한, 도13의 레벨시프터 회로에 의하면, 각 클록신호 CK1, CK2의 서로 겹치지 않는 하이 레벨기간은, 각 클록신호 CK1, CK2의 액티브기간이고, 각 레벨시프터 회로부 DLS1, DLS2가, 각 클록신호 CK1, CK2에 대한 레벨시프트 동작을 정지하는 기간은, 다른 쪽의 클록신호의 각 액티브기간이다.

따라서, 이 기간은 하이 레벨의 클록신호가 입력된 레벨시프터만이 레벨시프트 동작을 행하므로, 각 제어용 트랜지스터 P12·P13 및 각 제어용 배선 CL1·CL2가 구성하는 레벨시프트 동작제어수단은, 액티브기간의 각 클록신호 CK1, CK2가 레벨시프트된 결과의 각 출력신호 O1, O2를, 다른 쪽의 레벨시프터의 레벨시프트 동작을 정지시키기 위한 신호로서 이용할 수 있다.

또한, 레벨시프터 회로부 DLSn의 인버터 I1의 출력의 다음 단에 인버터를 제공하고, 그의 출력을 OUTN으로 하며, 도4 및 도5의 LSn 대신에 레벨시프터 회로부 DLSn을 이용하면, 레벨시프터 회로부를 다단으로 하는 것이 가능하다. 단, 출력 OUTN의 출력은 입력신호 CKN의 위상과는 반전되어 있으므로, 입력신호 CKN의 위상과 동 위상으로 하기 위해서는 인버터를 설치하면 된다.

또한, 도11의 레벨시프터 회로부는 입력신호 CK1과 그의 반전신호 CK1B 또는 입력신호 CK2와 그의 반전신호 CK2B를 이용하고 있지만, 입력단자 CK에서 입력되는 신호를 일정전압으로 함에 의해, 트랜지스터 N11의 게이트에 오프셋 전압을 인가하는 것이 가능하고, 다른 실시예에서 이용하는 오프세터부를 정전류원 트랜지스터 P10과 트랜지스터 N10으로 구성하는 것이 가능하다. 따라서, 도3 및 도7에서 구성한 오프세터부의 공통화도 동일한 기술사상으로 구성하는 것이 가능하다.

[실시예7〕

도14 및 도15에 입력클록신호가 3 종류인 경우의 본 발명의 레벨시프터 회로에 대해 설명한다. 본 실시예는 입력클록신호가 3종류인 경우에 대해 나타내지만, 동일한 방식으로 입력클록신호가 4종류 이상인 경우에 대해서도 용이하게 적용할 수 있다. 본 실시예에서 사용하고 있는 기호가 상기 실시예에서 사용된 기호와 동일한 경우는, 다른 설명이 없는 한, 동일의 동작을 나타낸다.

도14의 레벨시프터 회로부 LSBn은, 도5의 레벨시프터 회로부 LSn의 인버터 I1의 출력을 레벨시프터의 출력 OUTBn이라 하고 있을 뿐이며, 그 밖의 구성 및 동작은 동일하다.

도15에 나타낸 바와 같이 각 레벨시프터 회로부 LSB1, LSB2, LSB3의 출력은 각각 OUTB1, OUTB2, OUTB3으로서 출력된 후, 각 인버터 I2에 각각 입력되어, 각각 GCK1, GCK2, GCK3으로서 출력된다.

또한, 각 레벨시프터 회로부 LSB1, LSB2, LSB3의 각 제어용배선 CL1, CL2, CL3에는, 각각 NAND 회로로 구성되는 액티브기간 검출회로의 출력이 입력되어 있다. 액티브기간 검출회로에는 액티브기간 검출회로의 출력이 입력되는 레벨시프터 회로부의 출력 이외의 모든 레벨시프터 회로부의 출력이 입력된다.

예컨대, 액티브기간 검출회로 ENB1의 출력은 레벨시프터 회로부 LSB1의 제어용배선 CL1에 입력되기 때문에, 레벨시프터 회로부 LSB1 이외의 레벨시프터 회로부의 각 출력 OUTB2, OUTB3은 액티브기간 검출회로 ENB1에 입력된다. 이 때의 신호의 형태를 도16에 나타낸다. 로우인 액티브의 각 출력 OUTB2, OUTB3은 액티브기간 검출회로 ENB1에 입력되고, ENB1의 출력은 도16에 나타낸 바대로 된다.

도17에 입력클록신호의 타이밍챠트를 나타낸다. 먼저, 전원을 기립한 직후에 초기화용 신호 INI가 입력되며, 레벨시프터 회로부의 각 출력 OUTB1, OUTB2, OUTB3은 모두 하이 레벨로 된다. 레벨시프터 회로부의 각 출력은 모두 하이 레벨이기 때문에, 모든 액티브기간 검출회로는 로우레벨을 출력한다.

따라서, 모든 레벨시프터 회로부는 레벨시프트 가능한 상태로 되어 있다. 이 상태에서, 도17에 나타낸 바와 같이 입력클록신호 CK1이 입력된다. 입력된 CK1은 레벨시프터 회로부 LSB1에서 레벨시프트되어 OUTB1로부터 출력된다.

이 출력 OUTB1은, 각 액티브기간 검출회로 ENB2, ENB3에 입력되고, 각 액티브기간 검출회로 ENB2, ENB3은 레벨시프트 정지신호의 하이 레벨을 출력하며, 각 레벨시프터 회로부 LSB2, LSB3을 레벨시프트 정지상태로 한다. 이 때, 각 레벨시프터 회로부 LSB2, LSB3의 각 출력 OUTB2, OUTB3은 하이 레벨로 된다.

입력클록신호 CK1이 하이 레벨로부터 로우레벨로 대체되면, 레벨시프터 회로부 LSB1로부터의 출력신호 OUTB1로부터도 하이 레벨이 출력되어, 각 레벨시프터 회로부의 모든 출력이 하이 레벨로 되기 때문에, 모든 레벨시프터 회로부가 다시 레벨시프트 가능한 상태로 된다.

그 후, 각 입력클록신호 CK2, CK3이 순차로 입력되지만, 상기와 같은 방식으로, 클록이 입력되어 있는 레벨시프터 회로부 이외의 레벨시프터 회로부를 레벨시프트 정지상태로 하면서, 입력클록신호를 레벨시프트한다.

도17의, 각 클록신호 CK1, CK2, CK3중에 기재되어 있는 사선부는 각각의 신호가 입력되어 있는 레벨시프터 회로부의 동작이 정지되어 있는 기간이다. 사선부분은 레벨시프터 회로부가 정지하고 있기 때문에, 이 기간에, 정상적으로 흐르는 전류를 방지할 수 있기 때문에, 소비전력을 대폭 절감시킬 수 있다.

[실시예8〕

본 실시예에서 사용되는 기호가 상기 각 실시예에서 사용하고 있는 기호와 동일한 경우는, 다른 설명이 없는 한, 동일한 동작을 나타낸다.

도18에서는 SSD(소스·쉐어드· 드라이빙) 회로를 이용한 화상표시장치에 대해서 나타낸다. SSD 회로는 도18의 SSD부에 사용되고, 화상표시의 수평기간에 스위치를 사용하여 복수의 비디오 라인으로부터의 신호를 비디오 라인보다 많은 개수의 소스버스라인으로 나눈 것이다. SSD 회로에 대해서 도19 및 도20을 참조하여 설명한다.

도19에 SSD부의 SSD 회로를 나타낸다. 각 입력신호 ASW1, ASW2, ASW3에서 각각 각 스위칭소자 SW1, SW2, SW3을 제어한다. 이들 스위칭소자 SW1, SW2, SW3 각각 1개씩을 1개의 그룹으로 하고, 이 그룹에 대하여 1개의 비디오 신호가 있다. 이 비디오 신호는 그룹내의 각 스위칭소자 SW1, SW2, SW3 모두에 입력되며, 결과적으로 1개의 비디오 신호선은 스위칭소자를 통해서 3개의 소스버스라인에 접속된다. 도19의 경우, 각 비디오 신호선 S1∼Sn이 n개 있고, 소스버스라인은 3n개로 된다.

각 입력신호 ASW1, ASW2, ASW3에 의해, 각각 n개의 각 스위칭소자 SW1, SW2, SW3을 개방하고, 각 비디오라인 S1∼Sn에서 각 소스버스라인 SLR1∼SLRn, SLG1∼SLGn, SLB1∼SLBn에 비디오 신호를 공급한다.

구체적인 동작에 대해서 도20의 타이밍챠트를 이용하여 설명한다. 단, 각 입력신호 ASW1, ASW2, ASW3의 신호는 하이 레벨을 액티브기간, 즉 스위칭소자가 개방된 상태로 한다.

도20에 나타낸 바와 같이, 수평기간을 시분할로 3분할하여, 각각을 각 입력신호 ASW1, ASW2, ASW3의 신호로서 할당한다. 이로써, 각각 n개의 각 스위칭소자 SW1, SW2, SW3이 순차로 개방되어, n개의 비디오 신호로부터 3n개의 소스버스라인에 비디오 신호가 공급된다. ASW1, ASW2, ASW3의 각 신호에 의해, 순차로 비디오 신호선과 소스버스라인이 접속되지만, 비디오 신호선에 공급되는 비디오 신호도 ASW1, ASW2, ASW3 신호의 액티브기간에 따라서 시분할로 3분할되어, 각각의 소스버스라인에 대응하는 소망하는 데이터를 공급한다. 즉, 1수평기간에 1개의 비디오선에 대하여 3개의 소스버스라인에 비디오 신호를 공급한다.

상기 SSD 회로에 입력된, 각 입력신호 ASW1, ASW2, ASW3이 화상표시패널 외부의 LSI등으로부터 공급되는 경우, 화상표시패널 내부의 구동전압의 하이 레벨과 로우레벨의 차보다 진폭이 작은 신호가 입력되기 때문에, 각 입력신호 ASW1, ASW2, ASW3은 화상표시패널 내부에서 전원 전압의 하이 레벨과 로우레벨까지 레벨시프트될 필요가 있다.

이 때, 상기 본 발명의 레벨시프터 회로를 이용하면 입력신호의 레벨시프트를 필요로 하지 않는 기간의 레벨시프터 회로부의 동작을 정지함으로써, 레벨시프터 회로부에 정상적으로 흐르는 전류를 감소시킬 수 있기 때문에, 레벨시프터 회로의 소비전력이 대폭 절감될 수 있고, 또한 화상표시 전체의 소비전력도 레벨시프터 회로의 소비전력이 절감된 만큼 감소될 수 있다.

또한, 본 실시예에서는 수평기간을 시분할로 3분할한 경우에 대해서 설명하였지만, 수평기간을 m분할(m은 2이상의 정수)하는 경우에 대해서도 동일한 방식을 사용하여 용이하게 적용할 수 있다.

본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해서, 서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨 기간이 겹치지 않는 위상 중 적어도 하나를 갖는 2 종류의 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중 하나의 레벨로 변환하는 동시에, 상기 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 레벨시프터를 상기 클록신호마다 구비하며, 상기 각 레벨시프터는, 대응하는 상기 클록신호의 비액티브기간에, 상기 레벨시프터의 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정전압을 이용함에 의해 상기 레벨시프트 동작을 행하는 레벨시프터 회로에 있어서, 상기 레벨시프터의 각각에 대하여 상기 비액티브기간 중의 특정 기간에, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 레벨시프트 동작제어수단을 구비하는 것을 특징으로 한다.

상기 발명에 의하면, 클록신호의 액티브기간과 비액티브기간 중의 특정기간 이외에는, 대응하는 레벨시프터는 통상의 레벨시프트 동작을 행한다.

이로써, 서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨기간이 겹치지 않은 위상 중 적어도 하나를 갖는 2 종류의 클록신호의 각각 에 대해, 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 하나의 레벨로 변환하는 동시에, 로우레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 다른 쪽의 레벨로 변환한다.

또한, 각 레벨시프터는, 비액티브기간 중의 특정기간 이외에는, 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정전압을 이용함에 의해 레벨시프트 동작을 행한다.

한편, 비액티브기간 중의 특정기간에는, 레벨시프트 동작제어수단이 대응하는 레벨시프터의 소정 회로에 소정의 정상전류가 흐르는 것을 방지하며, 그 레벨시프터는 레벨시프트 동작을 정지한다.

따라서, 다른 레벨로 변환하는 레벨시프트 동작이 불필요한 비액티브 기간에 있어서, 그 특정기간에는 상기 소정 회로에 소정의 정상전류가 흐르지 않기 때문에, 이 정상전류가 흐르는 것에 의한 전력소비를 감소시킬 수 있다. 이 결과, 소비전력을 절감할 수 있는 레벨시프터 회로를 제공할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 레벨시프트 동작제어수단은, 상기 각 레벨시프터에, 상기 특정기간에, 상기 정상전류를 흘려서 발생하는 상기 소정전압을 이용하는 것으로 대체하여, 상기 전원 전압으로의 풀업 또는 풀다운에 의해 발생하는 대체전압을 이용함으로써, 상기 레벨시프트 동작에 의한 상기 클록신호의 변환 후 레벨로 교체되는 비액티브 레벨을 생성하여 출력시키는 것을 특징으로 하고 있다.

상기 발명에 의하면, 각 레벨시프터는, 레벨시프트 동작제어수단의 제어에 의해, 비액티브 기간 중의 특정기간에는, 통상의 레벨시프트 동작을 정지하는 한편, 레벨시프트 동작에 의한 클록신호의 변환 후 레벨로 교체되는 비액티브 레벨을 생성하여 출력한다.

비액티브 레벨의 생성은, 소정 회로에 정상전류를 흘려서 발생하는 소정전압을 이용하는 것으로 대체하여, 전원 전압으로의 풀업 또는 풀다운에 의해 발생하는 대체전압을 이용함에 의해 행한다. 이로써, 비액티브 기간 중의 특정기간에, 소비전력을 절감하면서 비액티브 기간용의 레벨을 항상 얻을 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 각 클록신호의 서로 겹치지 않는 상기 하이 레벨기간 또는 상기 로우레벨 기간의 듀티는 (100×0.5)% 미만인 것을 특징으로 하고 있다.

상기 발명에 의하면, 2 종류의 클록신호의 하이 레벨기간 끼리 또는 로우레벨기간 끼리가 서로 겹치지 않기 때문에, 필요에 따라 자유로이 액티브기간을 설정하여 레벨시프트 동작을 행할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 각 레벨시프터는 상기 소정 회로로서, 소스에 상기 클록신호가 입력되는 M0S 트랜지스터를 구비한 스위칭 M0S 트랜지스터 구성에서, 상기 레벨시프터의 상기 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형의, 상기 클록신호의 하이 레벨 및 로우레벨 중의 하나를 상기 클록신호의 하이 레벨보다 높은 상기 전원 전압의 하이 레벨로 승압시키는 승압부, 및 상기클록신호의 하이 레벨 및 로우레벨 중의 다른 쪽을 상기 클록신호의 로우레벨보다 낮은 상기 전원 전압의 로우레벨로 강압하는 강압부 중 적어도 하나를 구비하고 있는 것을 특징으로 하고 있다.

상기 발명에 의하면, M0S 트랜지스터의 문턱치의 크기가, 입력되는 클록신호의 진폭보다 높은 것과 같은 비교적 특성이 나쁜 M0S 트랜지스터이더라도, 전류구동형의 승압부 및 강압부 중의 적어도 하나를 구비함에 의해, 전원 전압의 하이 레벨과 로우레벨의 전위차보다도 진폭이 작은 클록신호를, 액티브기간만 레벨시프트하는 것이 가능해진다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 각 레벨시프터는 상기 소정 회로로서, 게이트에 상기 클록신호가 입력되는 M0S 트랜지스터를 구비한 스위칭 M0S 트랜지스터 구성에서, 상기 레벨시프터의 상기 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형의, 상기 클록신호의 하이 레벨 및 로우레벨 중의 하나를 상기 클록신호의 하이 레벨보다 높은 상기 전원 전압의 하이 레벨로 승압시키는 승압부, 및 상기 클록신호의 하이 레벨 및 로우레벨 중의 다른 쪽을 상기 클록신호의 로우레벨보다 낮은 상기 전원 전압의 로우레벨로 강압하는 강압부 중 적어도 하나를 구비하고 있는 것을 특징으로 하고 있다.

상기 발명에 의하면, M0S 트랜지스터의 문턱치의 크기가, 입력되는 클록신호의 진폭보다 높은 것과 같은 비교적 특성이 나쁜 M0S 트랜지스터이더라도, 전류구동형의 승압부 및 강압부 중의 적어도 하나를 구비함에 의해, 전원 전압의 하이 레벨과 로우레벨의 전위차보다도 진폭이 작은 클록신호를, 액티브기간만 레벨시프트하는 것이 가능해진다.

또한, 입력신호가 M0S 트랜지스터의 게이트에 입력되기 때문에, 입력신호를 입력하기 위한 단자부에 불필요한 전류의 류출입을 방지할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 2 종류의 상기 클록신호의 서로 겹치지 않는 하이 레벨기간 또는 로우레벨기간은 각 상기 클록신호의 액티브기간이고, 상기 각 클록신호의 상기 특정기간은, 다른 쪽의 상기 클록신호의 각 액티브기간인 것을 특징으로 하고 있다.

상기 발명에 의하면, 예컨대 서로 겹치지 않는 하이 레벨기간이 액티브 기간인 경우, 하나의 클록신호의 하이 레벨기간은 다른 쪽의 클록신호의 로우레벨기간의 특정기간이기 때문에, 하이 레벨의 클록신호가 입력된 레벨시프터만이 레벨시프트 동작을 행한다. 따라서, 하나의 클록신호가 액티브기간인 동안은, 다른 쪽의 클록신호가 입력되는 레벨시프터의 레벨시프트 동작은 정지한다.

따라서, 레벨시프트 동작제어수단은, 액티브기간의 클록신호가 레벨시프트된 결과의 신호를, 다른 쪽의 레벨시프터의 레벨시프트 동작을 정지시키기 위한 신호로서 사용할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 서로 하이레벨 기간이 겹치지 않는 위상, 및 서로 로우레벨기간이 겹치지 않는 위상 중 어느 하나를 갖는 N 종류(N은 2이상의 정수)의 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 하나의 레벨로 변환하는 동시에, 상기 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중의 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 레벨시프터를 상기 클록신호마다 구비하고, 상기 각 레벨시프터는, 대응하는 상기 클록신호의 비액티브 기간에, 상기 레벨시프터의 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정전압을 이용함에 의해 상기 레벨시프트 동작을 행하는 레벨시프터 회로에 있어서, 상기 각 레벨시프터의 상기 클록신호가 액티브기간인가 비액티브기간 인가를 검출하는 액티브기간 검출수단, 및 상기 액티브기간 검출수단이 검출한 비액티브기간 중의 특정기간에, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 레벨시프트 동작제어수단을 구비하고 있음을 특징으로 하고 있다.

상기 발명에 의하면, 클록신호의 액티브기간과 비액티브기간 중의 특정기간 이외에는, 대응하는 레벨시프터는 통상의 레벨시프트 동작을 행한다.

이로써, 서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨기간이 겹치지 않는 위상 중 적어도 하나를 갖는 N 종류의 클록신호의 각각 에 대하여, 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 하나의 레벨로 변환하는 동시에, 로우레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 다른 쪽의 레벨로 변환한다.

또한, 각 레벨시프터는, 비액티브기간 중의 특정기간 이외에는, 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정전압을 이용함에 의해 레벨시프트 동작을 행한다.

한편, 액티브기간 검출수단은, 각 레벨시프터의 클록신호가 액티브기간인가 비액티브기간 인가를 검출하고, 레벨시프트 동작제어수단은, 액티브기간 검출수단이 검출한 비액티브기간 중의 특정기간에 다음의 것을 행한다.

비액티브기간 중의 특정기간에는, 레벨시프트 동작제어수단이 대응하는 레벨시프터의 소정 회로에 소정의 정상전류가 흐르는 것을 방지하여, 그 레벨시프터는 레벨시프트 동작을 정지한다.

따라서, 레벨시프트 동작이 불필요한 비액티브기간에 있어서, 그의 특정기간에는 상기 소정 회로에 소정의 정상전류가 흐르지 않기 때문에, 이 정상전류가 흐르는 것에 의한 전력소비를 절감할 수 있다. 이 결과, 소비전력을 감소시킬 수 있는 레벨시프터 회로를 제공할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 레벨시프트 동작제어수단은, 상기 각 레벨시프터에, 상기 특정기간에, 상기 정상전류를 흘려서 발생하는 상기 소정전압을 이용하는 것으로 대체하여, 상기 전원 전압으로의 풀업 또는 풀다운에 의해 발생하는 대체전압을 이용함에 의해, 상기 레벨시프트 동작에 의한 상기 클록신호의 변환 후 레벨로 교체되는 비액티브 레벨을 생성하여 출력시키는 것을 특징으로 하고 있다.

상기 발명에 의하면, 각 레벨시프터는, 레벨시프트 동작제어수단의 제어에 의해, 비액티브기간 중의 특정기간에는, 통상의 레벨시프트 동작을 정지하는 한편, 레벨시프트 동작에 의한 클록신호의 변환 후 레벨로 교체되는 비액티브레벨을 생성하여 출력한다. 비액티브 레벨의 생성은, 소정 회로에 정상전류를 흘려서 발생하는 소정전압을 이용하는 것으로 대체하여, 전원 전압으로의 풀업 또는 풀다운에 의해 발생하는 대체전압을 이용함에 의해 행한다. 이로써, 비액티브기간 중의 특정기간에, 소비전력을 절감하면서 비액티브 기간용의 레벨을 항상 얻을 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 각 클록신호의 서로 겹치지 않는 상기 하이 레벨기간 또는 상기 로우레벨기간의 듀티는 (100×1/N)% 미만인 것을 특징으로 하고 있다.

상기 발명에 의하면, N 종류의 클록신호의 하이 레벨기간 끼리 또는 로우레벨기간 끼리가 서로 겹치는 것은 없기 때문에, 필요에 따라 자유로이 액티브기간을 설정하여 레벨시프트 동작을 행할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 각 레벨시프터는 상기 소정 회로로서, 소스에 상기 클록신호가 입력되는 M0S 트랜지스터를 구비한 스위칭 M0S 트랜지스터 구성에서, 상기 레벨시프터의 상기 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형의, 상기 클록신호의 하이 레벨 및 로우레벨 중의 하나를 상기 클록신호의 하이 레벨보다 높은 상기 전원 전압의 하이 레벨로 승압시키는 승압부, 및 상기 클록신호의 하이 레벨 및 로우레벨 중의 다른 쪽을 상기 클록신호의 로우레벨보다 낮은 상기 전원 전압의 로우레벨로 강압하는 강압부 중 적어도 하나를 구비하는 것을 특징으로 하고 있다.

상기 발명에 의하면, M0S 트랜지스터의 문턱치의 크기가, 입력되는 클록신호의 진폭보다 높은 것과 같은 비교적 특성이 나쁜 M0S 트랜지스터이더라도, 전류구동형의 승압부 및 강압부 중의 적어도 하나를 구비함에 의해, 전원 전압의 하이 레벨과 로우레벨의 전위차보다도 진폭이 작은 클록신호를, 액티브기간만 레벨시프트하는 것이 가능해진다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 각 레벨시프터는 상기 소정 회로로서, 게이트에 상기 클록신호가 입력되는 M0S 트랜지스터를 구비한 스위칭 M0S 트랜지스터 구성에서, 상기 레벨시프터의 상기 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형의, 상기 클록신호의 하이 레벨 및 로우레벨 중의 하나를 상기 클록신호의 하이 레벨보다 높은 상기 전원 전압의 하이 레벨로 승압시키는 승압부, 및 상기클록신호의 하이 레벨 및 로우레벨 중 다른 쪽을 상기 클록신호의 로우레벨보다 낮은 상기 전원 전압의 로우레벨로 강압하는 강압부 중의 적어도 하나를 구비하고 있음을 특징으로 하고 있다.

상기 발명에 의하면, M0S 트랜지스터의 문턱치의 크기가, 입력되는 클록신호의 진폭보다 높은 것과 같은 비교적 특성이 나쁜 M0S 트랜지스터이더라도, 전류구동형의 승압부 및 강압부 중의 적어도 하나를 구비함에 의해, 전원 전압의 하이 레벨과 로우레벨의 전위차보다도 진폭이 작은 클록신호를, 액티브기간만 레벨시프트하는 것이 가능해진다.

또한, 입력신호가 M0S 트랜지스터의 게이트에 입력되기 때문에, 입력신호를 입력하기 위한 단자부에 불필요한 전류의 류출입을 방지할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, N 종류의 상기 클록신호의 서로 겹치지 않는 하이 레벨기간 또는 로우레벨기간은, 상기 각 클록신호의 액티브기간이고, 상기 각 클록신호의 상기 특정기간은, 다른 모든 상기 클록신호 각각의 액티브기간인 것을 특징으로 하고 있다.

상기 발명에 의하면, 예컨대 서로 겹치지 않는 하이 레벨기간이 액티브기간인 경우, 어느 하나의 클록신호의 하이 레벨기간은 다른 클록신호의 로우레벨기간의 특정기간이기 때문에, 하이 레벨의 클록신호가 입력된 레벨시프터만이 레벨시프트 동작을 행한다. 따라서, 어느 하나의 클록신호가 액티브기간인 동안은, 다른 클록신호가 입력되는 레벨시프터의 레벨시프트 동작은 정지된다.

따라서, 레벨시프트 동작제어수단은, 액티브기간 검출수단이 검출한 액티브기간의 레벨시프터의 클록신호가 레벨시프트된 결과의 신호를, 다른 레벨시프터의 레벨시프트 동작을 정지시키기 위한 신호로서 사용할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 각 클록신호의 액티브기간은 하이 레벨기간인 것을 특징으로 하고 있다.

상기 발명에 의하면, 액티브기간인 하이 레벨기간이 서로 겹치지 않는 N 종류의 클록신호의 파형이 레벨시프터에 입력되어, 입력된 클록신호 중 하나가 하이 레벨기간에 있으면, 이 하이 레벨기간의 클록신호가 입력된 레벨시프터만이 전원 전압의 하이 레벨로의 레벨시프트 동작을 행하며, 다른 레벨시프터는 레벨시프트 동작제어수단에 의해 레벨시프트 동작을 정지한다.

따라서, 레벨시프트 동작제어수단은, 액티브기간 검출수단이 검출한 액티브기간의 레벨시프터의 클록신호가 전원 전압의 하이 레벨로 레벨시프트된 결과의 신호를, 다른 레벨시프터의 레벨시프트 동작을 정지시키기 위한 신호로서 사용할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 각 클록신호의 액티브기간은 로우레벨기간인 것을 특징으로 하고 있다.

상기 발명에 의하면, 액티브기간인 로우레벨기간이 서로 겹치지 않는 N 종류의 클록신호의 파형이 레벨시프터에 입력되어, 입력된 클록신호 중의 하나가 로우레벨기간에 있으면, 이 로우레벨기간의 클록신호가 입력된 레벨시프터만이 전원 전압의 로우레벨로의 레벨시프트 동작을 행하고, 다른 레벨시프터는 레벨시프트 동작제어수단에 의해 레벨시프트 동작을 정지한다.

따라서, 레벨시프트 동작제어수단은, 액티브기간 검출수단이 검출한 액티브기간의 레벨시프터의 클록신호가 전원 전압의 로우레벨로 레벨시프트된 결과의 신호를, 다른 레벨시프터의 레벨시프트 동작을 정지시키기 위한 신호로서 사용할 수 있다.

또한, 본 발명의 레벨시프터 회로는, 상기 목적을 달성하기 위해, 상기 각 레벨시프터는, 모든 상기 레벨시프터에 공통으로 상기 레벨시프트 동작용의 오프셋 전압을 생성하여 출력하는 오프세터부, 및 상기 오프셋 전압이 입력되어 상기 레벨시프트 동작을 행하는 레벨시프트부를 구비하며, 상기 소정 회로는, 상기 레벨시프트부에 포함되어 있는 동시에, 상기 레벨시프트부가 상기 레벨시프트 동작을 행할 때에는 상기 오프셋 전압이 입력되어 상기 레벨시프트 동작의 적어도 일부를 행하고, 상기 레벨시프트 동작제어수단은, 상기 특정기간에 상기 오프셋 전압이 상기 소정 회로에 입력되는 것을 차단함에 의해, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 것을 특징으로 하고 있다.

상기 발명에 의하면, 레벨시프터는 오프세터부와 레벨시프트부를 구비하고 있으며, 상기 소정 회로는, 레벨시프트부에 포함되어 있는 동시에, 레벨시프트부가 레벨시프트 동작을 행할 때에는 오프세터부가 생성하여 출력한 오프셋 전압이 입력되어 레벨시프트 동작 중 적어도 일부를 행한다.

그리고, 레벨시프트 동작제어수단은, 비액티브기간 중의 특정기간에, 오프셋 전압이 소정 회로에 입력되는 것을 차단함에 의해, 소정 회로에 정상전류가 흐르는 것을 방지하여 레벨시프트부의 레벨시프트 동작을 정지시킨다. 따라서, 특정기간인가 아닌가에 관계없이 오프셋 전압을 생성하여 출력하는 오프세터부를, 모든 레벨시프터에 공통으로 하는 만큼, 구성이 간략화되는 동시에 소비전력이 절감된다.

또한, 본 발명의 레벨시프터 회로에서, 상기 레벨시프트 동작제어수단은, 다른 레벨시프터의 출력이 입력되어, 상기 특정기간을 판정하도록 될 수 있다. 상기 발명에 의하면, 레벨시프트 동작제어수단이, 다른 레벨시프터의 출력에 의해, 상기 특정기간을 판정하게 되어 있기 때문에, 상기 판정을 확실화할 수 있다.

또한, 본 발명의 표시장치는, 상기 목적을 달성하기 위해, 복수의 화소와, 복수의 데이터신호선과, 복수의 주사신호선과, 미리 정해진 주기의 제1 클록신호에 동기하여, 주사신호를 상기 각 주사신호선으로 출력하는 주사신호선 구동회로와, 미리 정해진 주기의 제2 클록신호에 동기하여 입력되는 상기 각 화소의 표시상태를 나타내는 영상신호로부터, 상기 주사신호가 주어진 상기 주사신호선의 상기 각 화소로의 데이터신호를 추출하여, 상기 각 데이터신호선으로 출력하는 데이터신호선 구동회로를 구비하는 표시장치에 있어서, 상기 어느 것의 레벨시프터 회로를 구비하고, 상기 제1 클록신호 및 상기 제2 클록신호 중의 적어도 하나는, 상기 레벨시프터 회로에 의해 레벨시프트된 N(N은 2이상의 정수) 종류의 클록신호인 것을 특징으로 하고 있다.

상기 발명에 의하면, 주사신호선 구동회로 및 데이터신호선 구동회로 중 적어도 하나에, 서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨기간이 겹치지 않는 위상 중 어느 하나를 갖는 클록신호를, 이들의 구동회로의 동작전압으로 되도록 레벨시프트하여 입력하는 것과 같은 표시장치에 있어서, 레벨시프터 회로의 소비전력이 절감되는 만큼, 표시장치 전체의 소비전력이 절감된다.

또한, 본 발명의 표시장치는, 상기 목적을 달성하기 위해, 상기 주사신호선 구동회로 및 상기 데이터신호선 구동회로 중의, 상기 레벨시프터 회로에 의해 레벨시프트된 상기 N 종류의 클록신호가 입력되는 것은, 상기 레벨시프터 회로와 함께 상기 화소와 동일 기판 상에 형성되는 것을 특징으로 하고 있다.

상기 발명에 의하면, 레벨시프터 회로에 의해 레벨시프트된 N 종류의 클록신호가 입력되는 주사신호선 구동회로, 데이터신호선 구동회로가, 레벨시프터 회로와 함께 화소와 동일 기판 상에 형성되기 때문에, 클록신호용의 배선 계통을 동일 기판 상에 형성할 수 있다.

발명의 상세한 설명에 나타낸 구체적인 실시태양 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 밝히는 것으로, 그와 같은 구체예로만 한정하여 협의로 해석할 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구의 범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.

도1은 본 발명의 제1 실시예에서의 레벨시프터 회로의 구성을 나타내는 회로도이다.

도2는 도1의 레벨시프터 회로에 입력되는 클록신호와 그의 레벨시프트 후의 신호를 나타내는 타이밍챠트이다.

도3은 본 발명의 제2 실시예에 있어서의 레벨시프터 회로의 구성을 나타내는 회로도이다.

도4는 본 발명의 제3 실시예에 있어서의 레벨시프터 회로의 구성을 나타내는 회로 블록도이다.

도5는 도4의 레벨시프터 회로에 구비되는 1개의 레벨시프터의 구성을 나타내는 회로도이다.

도6은 도4의 레벨시프터 회로에 입력되는 클록신호와 그의 레벨시프트 후의 신호를 나타내는 타이밍챠트이다.

도7은 본 발명의 제4 실시예에 있어서의 레벨시프터 회로의 구성을 나타내는 회로 블록도이다.

도8은 도7의 레벨시프터 회로에 구비되는 1개의 레벨시프터의 오프세터부를 제외한 구성을 나타내는 회로도이다.

도9는 본 발명의 제5 실시예에 있어서의 표시장치의 구성을 나타내는 블록도이다.

도10은 도9의 표시장치에 구비되는 레벨시프터 회로군의 구성을 나타내는 블록도이다.

도11은 본 발명에 따른 제6 실시예에 있어서의 레벨시프터 회로의 구성을 나타내는 회로 블록도이다.

도12는 도11의 레벨시프터 회로에 입력되는 클록신호와 그의 레벨시프트 후의 신호를 나타내는 타이밍챠트이다.

도13은 상기 레벨시프터 회로의 전체 구성을 나타내는 블록도이다.

도14는 본 발명에 따른 제7 실시예에 있어서의 레벨시프터 회로의 구성을 나타내는 회로 블록도이다.

도15는 상기 레벨시프터 회로의 전체 구성을 나타내는 블록도이다.

도16은 도15의 레벨시프터 회로에서의 출력신호와, 액티브기간검출을 나타내는 타이밍챠트이다.

도17은 도15의 레벨시프터 회로에 입력되는 클록신호와 그의 레벨시프트 후의 신호를 나타내는 타이밍챠트이다.

도18a는 본 발명의 제8 실시예에 있어서의 표시장치의 전체 구성을 나타내는 블록도이다.

도18b는 상기 표시장치의 화소부분을 나타내는 블록도이다.

도19는 상기 표시장치의 SSD 회로의 회로 블록도이다.

도20은 상기 SSD 회로의 동작 예를 나타내는 각각의 타이밍챠트이다.

도21은 종래의 레벨시프터 회로의 구성을 나타내는 회로도이다.

도22는 도21의 레벨시프터 회로에 입력되는 클록신호와 그의 레벨시프트 후의 신호를 나타내는 타이밍챠트이다.

Claims (22)

1. 서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨 기간이 겹치지 않는 위상 중 적어도 하나를 갖는 2 종류의 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중 하나의 레벨로 변환하는 동시에, 상기 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 레벨시프터를 상기 클록신호마다 구비하며,

   상기 각 레벨시프터는, 대응하는 상기 클록신호의 비액티브기간에, 상기 레벨시프터의 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정전압을 이용함에 의해 상기 레벨시프트 동작을 행하고,

   상기 레벨시프터의 각각에 대하여 상기 비액티브기간 중의 특정 기간에, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 레벨시프트 동작제어수단을 구비하는 레벨시프터 회로.
2. 제1항에 있어서, 상기 레벨시프트 동작제어수단은, 상기 각 레벨시프터에, 상기 특정기간에, 상기 정상전류를 흘려서 발생하는 상기 소정전압을 이용하는 것으로 대체하여, 상기 전원 전압으로의 풀업 또는 풀다운에 의해 발생하는 대체전압을 이용함으로써, 상기 레벨시프트 동작에 의한 상기 클록신호의 변환 후 레벨로 교체되는 비액티브 레벨을 생성하여 출력시키는 레벨시프터 회로.
3. 제1항에 있어서, 상기 각 클록신호의 서로 겹치지 않는 상기 하이 레벨기간 또는 상기 로우레벨 기간의 듀티는 (100×0.5)% 미만인 레벨시프터회로.
4. 제1항에 있어서, 상기 각 레벨시프터는 상기 소정 회로로서, 소스에 상기 클록신호가 입력되는 M0S 트랜지스터를 구비한 스위칭 M0S 트랜지스터 구성에서, 상기 레벨시프터의 상기 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형의, 상기 클록신호의 하이 레벨 및 로우레벨 중의 하나를 상기 클록신호의 하이 레벨보다 높은 상기 전원 전압의 하이 레벨로 승압시키는 승압부, 및 상기 클록신호의 하이 레벨 및 로우레벨 중의 다른 쪽을 상기 클록신호의 로우레벨보다 낮은 상기 전원 전압의 로우레벨로 강압하는 강압부 중 적어도 하나를 구비하는 레벨시프터 회로.
5. 제1항에 있어서, 상기 각 레벨시프터는 상기 소정 회로로서, 게이트에 상기 클록신호가 입력되는 M0S 트랜지스터를 구비한 스위칭 M0S 트랜지스터 구성에서, 상기 레벨시프터의 상기 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형의, 상기 클록신호의 하이 레벨 및 로우레벨 중의 하나를 상기 클록신호의 하이 레벨보다 높은 상기 전원 전압의 하이 레벨로 승압시키는 승압부, 및 상기 클록신호의 하이 레벨 및 로우레벨 중의 다른 쪽을 상기 클록신호의 로우레벨보다 낮은 상기 전원 전압의 로우레벨로 강압하는 강압부 중 적어도 하나를 구비하는 레벨시프터 회로.
6. 제1항에 있어서, 2 종류의 상기 클록신호의 서로 겹치지 않는 하이 레벨기간 또는 로우레벨기간은 상기 각 클록신호의 액티브기간이고, 상기 각 클록신호의 상기 특정기간은, 다른 쪽의 상기 클록신호의 각 액티브기간인 레벨시프터 회로.
7. 서로 하이레벨 기간이 겹치지 않는 위상, 및 서로 로우레벨기간이 겹치지 않는 위상 중 어느 하나를 갖는 N 종류(N은 2이상의 정수)의 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중의 하나의 레벨로 변환하는 동시에, 상기 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중의 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 레벨시프터를 상기 클록신호마다 구비하고,

   상기 각 레벨시프터는, 대응하는 상기 클록신호의 비액티브 기간에, 상기 레벨시프터의 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정전압을 이용함에 의해 상기 레벨시프트 동작을 행하며,

   상기 각 레벨시프터의 상기 클록신호가 액티브기간인가 비액티브기간 인가를 검출하는 액티브기간 검출수단, 및

   상기 액티브기간 검출수단이 검출한 비액티브기간 중의 특정기간에, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 레벨시프트 동작제어수단을 구비하는 레벨시프터 회로.
8. 제7항에 있어서, 상기 레벨시프트 동작제어수단은, 상기 각 레벨시프터에, 상기 특정기간에, 상기 정상전류를 흘려서 발생하는 상기 소정전압을 이용하는 것으로 대체하여, 상기 전원 전압으로의 풀업 또는 풀다운에 의해 발생하는 대체전압을 이용함에 의해, 상기 레벨시프트 동작에 의한 상기 클록신호의 변환 후 레벨로 교체되는 비액티브 레벨을 생성하여 출력시키는 레벨시프터 회로.
9. 제7항에 있어서, 상기 각 클록신호의 서로 겹치지 않는 상기 하이 레벨기간 또는 상기 로우레벨기간의 듀티는 (100×1/N)% 미만인 레벨시프터 회로.
10. 제7항에 있어서, 상기 각 레벨시프터는 상기 소정 회로로서, 소스에 상기 클록신호가 입력되는 M0S 트랜지스터를 구비한 스위칭 M0S 트랜지스터 구성에서, 상기 레벨시프터의 상기 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형의, 상기 클록신호의 하이 레벨 및 로우레벨 중의 하나를 상기 클록신호의 하이 레벨보다 높은 상기 전원 전압의 하이 레벨로 승압시키는 승압부, 및 상기 클록신호의 하이 레벨 및 로우레벨 중의 다른 쪽을 상기 클록신호의 로우레벨보다 낮은 상기 전원 전압의 로우레벨로 강압하는 강압부 중 적어도 하나를 구비하는 레벨시프터 회로.
11. 제7항에 있어서, 상기 각 레벨시프터는 상기 소정 회로로서, 게이트에 상기 클록신호가 입력되는 M0S 트랜지스터를 구비한 스위칭 M0S 트랜지스터 구성에서, 상기 레벨시프터의 상기 레벨시프트 동작 중에 항상 전류를 도통시키는 전류구동형의, 상기 클록신호의 하이 레벨 및 로우레벨 중의 하나를 상기 클록신호의 하이 레벨보다 높은 상기 전원 전압의 하이 레벨로 승압시키는 승압부, 및 상기 클록신호의 하이 레벨 및 로우레벨 중 다른 쪽을 상기 클록신호의 로우레벨보다 낮은 상기 전원 전압의 로우레벨로 강압하는 강압부 중의 적어도 하나를 구비하는 레벨시프터 회로.
12. 제7항에 있어서, N 종류의 상기 클록신호의 서로 겹치지 않는 하이 레벨기간 또는 로우레벨기간은, 상기 각 클록신호의 액티브기간이고, 상기 각 클록신호의 상기 특정기간은, 다른 모든 상기 클록신호 각각의 액티브기간인 레벨시프터 회로.
13. 제7항에 있어서, 상기 각 클록신호의 액티브기간은 하이 레벨기간인 레벨시프터 회로.
14. 제7항에 있어서, 상기 각 클록신호의 액티브기간은 로우레벨기간인 레벨시프터 회로.
15. 제1항에 있어서, 상기 각 레벨시프터는, 모든 상기 레벨시프터에 공통으로 상기 레벨시프트 동작용의 오프셋 전압을 생성하여 출력하는 오프세터부, 및 상기 오프셋 전압이 입력되어 상기 레벨시프트 동작을 행하는 레벨시프트부를 구비하며,

    상기 소정 회로는, 상기 레벨시프트부에 포함되어 있는 동시에, 상기 레벨시프트부가 상기 레벨시프트 동작을 행할 때에는 상기 오프셋 전압이 입력되어 상기 레벨시프트 동작의 적어도 일부를 행하고,

    상기 레벨시프트 동작제어수단은, 상기 특정기간에 상기 오프셋 전압이 상기 소정 회로에 입력되는 것을 차단함에 의해, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 레벨시프터 회로.
16. 제7항에 있어서, 상기 각 레벨시프터는, 모든 상기 레벨시프터에 공통으로 상기 레벨시프트 동작용의 오프셋 전압을 생성하여 출력하는 오프세터부, 및 상기 오프셋 전압이 입력되어 상기 레벨시프트 동작을 행하는 레벨시프트부를 구비하며,

    상기 소정 회로는, 상기 레벨시프트부에 포함되어 있는 동시에, 상기 레벨시프트부가 상기 레벨시프트 동작을 행할 때에는 상기 오프셋 전압이 입력되어 상기 레벨시프트 동작 중 적어도 일부를 행하고,

    상기 레벨시프트 동작제어수단은, 상기 특정기간에 상기 오프셋 전압이 상기 소정 회로에 입력되는 것을 차단함에 의해, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 레벨시프터 회로.
17. 제1항에 있어서, 상기 레벨시프트 동작제어수단은, 다른 레벨시프터의 출력이 입력되어, 상기 특정 기간을 판정하도록 되어 있는 레벨시프터 회로.
18. 제7항에 있어서, 상기 레벨시프트 동작제어수단은, 다른 레벨시프터의 출력이 입력되어, 상기 특정 기간을 판정하도록 되어 있는 레벨시프터 회로.
19. 복수의 화소,

    복수의 데이터신호선,

    복수의 주사신호선,

    미리 정해진 주기의 제1 클록신호에 동기하여, 주사신호를 상기 각 주사신호선으로 출력하는 주사신호선 구동회로,

    미리 정해진 주기의 제2 클록신호에 동기하여 입력되는 상기 각 화소의 표시상태를 나타내는 영상신호로부터, 상기 주사신호가 주어진 상기 주사신호선의 상기 각 화소로의 데이터신호를 추출하여, 상기 각 데이터신호선으로 출력하는 데이터신호선 구동회로, 및

    레벨시프터 회로를 구비하고, 상기 제1 클록신호 및 상기 제2 클록신호 중의 적어도 하나는, 상기 레벨시프터 회로에 의해 레벨시프트된 2 종류의 클록신호이고,

    상기 레벨시프터 회로는,

    서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨 기간이 겹치지 않는 위상 중 적어도 하나를 갖는 2 종류의 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중 하나의 레벨로 변환하는 동시에, 상기 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 레벨시프터를 상기 클록신호마다 구비하며,

    상기 각 레벨시프터는, 대응하는 상기 클록신호의 비액티브기간에, 상기 레벨시프터의 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정 전압을 이용함에 의해 상기 레벨시프트 동작을 행하고,

    상기 레벨시프터의 각각에 대하여 상기 비액티브기간 중의 특정 기간에, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 레벨시프트 동작제어수단을 구비하는 표시장치.
20. 제19항에 있어서, 상기 주사신호선 구동회로 및 상기 데이터신호선 구동회로 중의, 상기 레벨시프터 회로에 의해 레벨시프트된 상기 2 종류의 클록신호가 입력되는 것은, 상기 레벨시프터 회로와 함께 상기 화소와 동일 기판 상에 형성되는 표시장치.
21. 복수의 화소,

    복수의 데이터신호선,

    복수의 주사신호선,

    미리 정해진 주기의 제1 클록신호에 동기하여, 주사신호를 상기 각 주사신호선으로 출력하는 주사신호선 구동회로,

    미리 정해진 주기의 제2 클록신호에 동기하여 입력되는 상기 각 화소의 표시상태를 나타내는 영상신호로부터, 상기 주사신호가 주어진 상기 주사신호선의 상기 각 화소로의 데이터신호를 추출하여, 상기 각 데이터신호선으로 출력하는 데이터신호선 구동회로, 및

    레벨시프터 회로를 구비하고, 상기 제1 클록신호 및 상기 제2 클록신호 중의 적어도 하나는, 상기 레벨시프터 회로에 의해 레벨시프트된 N(N은 2이상의 정수) 종류의 클록신호이며,

    상기 레벨시프터 회로는,

    서로 하이 레벨기간이 겹치지 않는 위상, 및 서로 로우레벨 기간이 겹치지 않는 위상 중 어느 하나를 갖는 N 종류의 클록신호의 하이 레벨을 소정의 전원 전압의 하이 레벨 및 로우레벨 중 하나의 레벨로 변환하는 동시에, 상기 클록신호의 로우레벨을 상기 전원 전압의 하이 레벨 및 로우레벨 중 다른 쪽의 레벨로 변환하는 레벨시프트 동작을 행하는 레벨시프터를 상기 클록신호마다 구비하며,

    상기 각 레벨시프터는, 대응하는 상기 클록신호의 비액티브기간에, 상기 레벨시프터의 소정 회로에 소정의 정상전류를 흘려서 발생하는 소정 전압을 이용함에 의해 상기 레벨시프트 동작을 행하고,

    상기 각 레벨시프터의 상기 클록 신호가 액티브 기간인가 비액티브기간 인가를 검출하는 액티브기간 검출수단, 및

    상기 액티브기간 검출 수단이 검출한 비액티브기간 중의 특정 기간에, 상기 소정 회로에 상기 정상전류가 흐르는 것을 방지하여 상기 레벨시프트 동작을 정지시키는 레벨시프트 동작제어수단을 구비하는 표시장치.
22. 제21항에 있어서, 상기 주사신호선 구동회로 및 상기 데이터신호선 구동회로 중의, 상기 레벨시프터 회로에 의해 레벨시프트된 상기 N 종류의 클록신호가 입력되는 것은, 상기 레벨시프터 회로와 함께 상기 화소와 동일 기판 상에 형성되는 표시장치.