CN216487245U - 移位寄存器、栅极驱动电路及显示面板 - Google Patents

Abstract

本公开提供一种移位寄存器、栅极驱动电路及显示面板，属于显示技术领域。本公开的移位寄存器，其包括：输入子电路、输出子电路、上拉复位子电路、输出复位子电路、第一辅助子电路和至少一个第二辅助子电路；其中，所述上拉复位子电路，包括第一晶体管；所述第一辅助子电路，被配置为响应于第一控制信号，并在所述第一晶体管关断时，将所述第一晶体管的第二极的电位下拉至第一电位；所述第二辅助子电路，被配置为响应于第二控制信号，并在所述第一晶体管开启时，将所述非工作电平信号写入所述第一晶体管的第二极，以对所述上拉节点的电位进行复位。

Description

移位寄存器、栅极驱动电路及显示面板

技术领域

本公开属于显示技术领域，具体涉及一种移位寄存器、栅极驱动电路及显示面板。

背景技术

GOA(Gate Driver on Array，集成栅极驱动电路)技术可以将栅极驱动电路集成在显示面板的阵列基板上，替代由外接硅片制作的驱动芯片，可以省掉Gate IC(GateIntegrated Circuit，栅极驱动集成电路)部分以及扇出型(Fan-out)布线空间，以简化显示产品的结构。

实用新型内容

本实用新型旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器、栅极驱动电路及显示面板。

第一方面，本公开实施例提供一种移位寄存器，其包括：输入子电路、输出子电路、上拉复位子电路、输出复位子电路、第一辅助子电路和至少一个第二辅助子电路；其中，

所述输入子电路，被配置为响应于输入信号，并对上拉节点进行预充电；所述上拉节点为所述输入子电路、所述输出子电路和所述上拉复位子电路之间的连接节点；

所述输出子电路，被配置为在所述上拉节点的电位的控制下，将时钟信号通过信号输出端进行输出；

所述输出复位子电路，被配置为在输出复位信号的控制下，通过非工作电平信号对所述信号输出端的输出进行复位；

所述上拉复位子电路，包括第一晶体管；所述第一晶体管的第一极连接所述上拉节点，第二极连接所述第一辅助子电路和所述第二辅助子电路，控制极连接上拉复位信号端；

所述第一辅助子电路，被配置为响应于第一控制信号，并在所述第一晶体管关断时，将所述第一晶体管的第二极的电位下拉至第一电位；

所述第二辅助子电路，被配置为响应于第二控制信号，并在所述第一晶体管开启时，将所述非工作电平信号写入所述第一晶体管的第二极，以对所述上拉节点的电位进行复位。

其中，所述上拉节点的电位作为所述第一控制信号，所述上拉复位信号端所提供的上拉复位信号作为所述第二控制信号；

所述第一辅助子电路的控制端连接所述上拉节点，第一端连接所述第一晶体管的第二极，第二端连接第一电位信号端；

所述第二辅助子电路的控制端连接所述上拉复位信号端，第一端连接所述第一晶体管的第二极，第二端连接非工作电平端。

其中，所述第一辅助子电路包括第十五晶体管；所述第二辅助子电路包括第十七晶体管；

所述第十五晶体管的第一极连接第一晶体管的第二极和第十七晶体管的第一极，第二极连接第一电位信号端，控制极连接所述上拉节点；

所述第十七晶体管的第二极连接所述非工作电平端，控制极连接所述上拉复位信号端。

其中，所述移位寄存器还包括：至少一个下拉控制子电路和至少一个下拉子电路；一个所述下拉控制子电路与一个所述下拉子电路电连接，且二者之间的连接节点为下拉节点；

所述下拉控制子电路，被配置为响应于第一电源电压，并通过所述第一电源电压控制与之连接的所述下拉节点的电位；

所述下拉子电路，被配置为响应于的所述上拉节点的电位，并通过所述非工作电平下拉与之连接所述下拉节点的电位。

其中，任一所述下拉控制子电路包括：第五晶体管和第九晶体管；任一所述下拉子电路包括：第六晶体管和第八晶体管；

所述第五晶体管的第一极连接所述第九晶体管的第一极和第一电源电压端，第二极连接一个所述下拉节点，控制极连接所述第九晶体管的第二极，所述第九晶体管的第一极和控制极连接；

所述第六晶体管的第一极连接一个所述下拉节点，第二极连接非工作电平端，控制极连接所述上拉节点；

所述第八晶体管的第一极连接与该下拉子电路连接的所述下拉控制子电路中的所述第九晶体管的第二极，第二极连接第二极连接所述非工作电平端，控制极连接所述上拉节点。

其中，所述移位寄存器还包括：至少一个第一降噪子电路和至少一个第二降噪子电路；

一个所述第一降噪子电路，被配置为被一个所述下拉节点的电位控制，并通过所述非工作电平对所述上拉节点的电位进行降噪，且不同的所述第一降噪子电路被不同所述下拉节点控制；

一个所述第二降噪子电路，被配置为被一个所述下拉节点的电位控制，并通过所述非工作电平对所述信号输出端的输出进行降噪，且不同的第二降噪子电路被不同的所述下拉节点控制。

其中，任一所述第一降噪子电路包括第十晶体管；

所述第十晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接所述下拉节点；

任一所述第二降噪子电路包括第十一晶体管；

所述第十一晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接所述信号输出端。

其中，所述第二辅助子电路的数量为多个；所述上拉节点的电位作为所述第一控制信号，一个所述下拉节点的电位作为一个所述第二辅助子电路的所述第二控制信号；

所述第一辅助子电路的控制端连接所述上拉节点，第一端连接所述第一晶体管的第二极，第二端连接第一电位信号端；

一个所述第二辅助子电路的控制端连接一个所述下拉节点，第一端连接所述第一晶体管的第二极，第二端连接非工作电平端。

其中，所述第一辅助子电路包括第十五晶体管；任一所述第二辅助子电路包括第十七晶体管；

所述第十五晶体管的第一极连接第一晶体管的第二极和第十七晶体管的第一极，第二极连接第一电位信号端，控制极连接所述上拉节点；

任一所述第十七晶体管的第二极连接所述非工作电平端；一个所述第十七晶体管的控制极连接一个所述下拉节点。

其中，所述第二辅助子电路的数量为多个；所述上拉节点的电位作为所述第一控制信号，一个所述下拉节点的电位作为一个所述第二辅助子电路的所述第二控制信号；

所述第一辅助子电路的控制端连接所述上拉节点，第一端连接所述第十晶体管的第二极，第二端连接第一电位信号端；

一个所述第二辅助子电路的控制端连接一个所述下拉节点，第一端连接所述第一晶体管的第二极，第二端连接非工作电平端。

其中，所述第一辅助子电路包括第十五晶体管；任一所述第二辅助子电路包括第十七晶体管；

所述第十五晶体管的第一极连接第十晶体管的第二极和第十七晶体管的第一极，第二极连接第一电位信号端，控制极连接所述上拉节点；

任一所述第十七晶体管的第二极连接所述非工作电平端；一个所述第十七晶体管的控制极连接一个所述下拉节点。

其中，所述移位寄存器还包括第三辅助子电路和至少一个第四辅助子电路；

所述第三辅助子电路，被配置为在所述上拉节点的电位的控制下，将非工作电平信号写入一个第八晶体管的第一极和一个所述下拉节点；

一个所述第四辅助子电路，被配置为在一个所述下拉子电路中的所述第六晶体管和所述第八晶体管关断时，将所述第六晶体管和所述第八晶体管的第二极的电位下拉至第一电位。

其中，所述第三辅助子电路包括第十八晶体管；任一所述第四辅助子电路包括第十九晶体管；

所述第十八晶体管的第一极连接所述第十九晶体管的第一极，第二极连接非工作电平端，控制极连接所述上拉节点；

一个所述第十九晶体管的第一极连接一个所述下拉子电路中的所述第六晶体管的第二极和所述八晶体管的第二极，第二极连接第一电位信号端，控制极连接下拉节点。

其中，所述移位寄存器，还包括第五辅助子电路和至少一个第六辅助子电路；

所述第五辅助子电路，被配置为在所述上拉节点的电位的控制下，并所述第十一晶体管关断时，将所述第一电位写入所述第十一晶体管的第一极；

一个所述第六辅助子电路，被配置为在所述第十一晶体管开启时，通过所述非工作电平下拉所述信号输出端。

其中，所述第五辅助子电路包括第二十晶体管；任一所述第六辅助子电路包括第二十一晶体管；

所述第二十晶体管的第一极连接所述第十一晶体管的第二极，第二极连接第一电位信号端，控制极连接所述上拉节点；

一个所述第二十一晶体管的第一极连接所述第二十晶体管的第一极，第二极连接非工作电平端，控制极连接所述下拉节点。

其中，所述移位寄存器还包括至少一个第七辅助子电路；一个所述第七辅助子电路，被配置为在输入信号的控制通过非工作电平信号将一个所述下拉节点的电位下拉。

其中，任一所述第七辅助子电路包括第十六晶体管；

一个所述第十六晶体管的第一极连接一个所述下拉节点，第二极连接非工作电平端，控制极连接信号输入端。

其中，所述移位寄存器还包括：帧重置子电路，被配置为响应于帧重置信号，通过非工作电平信号对所述上拉节点的电位进行重置。

其中，所述帧重置子电路包括第七晶体管，

所述第七晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接帧重置信号端。

其中，所述输入子电路包括第二晶体管；

所述第二晶体管的第一极和控制极连接信号输入端，第二极连接所述上拉节点。

其中，所述输出子电路包括第三晶体管和存储电容；

所述第三晶体管的第一极连接时钟信号端，第二极连接所述信号输出端，控制极连接上拉节点；

所述存储电容的第一端连接所述上拉节点，第二端连接所述信号输出端。

第二方面，本公开实施例还提供一种栅极驱动电路，其包括多个级联的移位寄存器；所述移位寄存器包括上述的任一移位寄存器。

第三方面，本公开实施例提供一种显示面板，其包括上述的栅极驱动电路。

附图说明

图1为一种示例性的移位寄存器的示意图。

图2为一种示例性的栅极驱动电路的示意图。

图3为另一种示例性的移位寄存器的示意图。

图4为本公开实施例的一种移位寄存器的示意图。

图5为a-si薄膜晶体管的栅源电压与漏电流的特征曲线。

图6为本公开实施例的另一种移位寄存器的示意图。

图7为本公开实施例的另一种移位寄存器的示意图。

图8为本公开实施例的另一种移位寄存器的示意图。

图9为本公开实施例的另一种移位寄存器的示意图。

具体实施方式

为使本领域技术人员更好地理解本实用新型的技术方案，下面结合附图和具体实施方式对本实用新型作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在此需要说明的是，本实用新型实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本实用新型实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本实用新型实施例的保护范围内的。

其中，由于在本实用新型实施例中以所采用晶体管为N型晶体管，故在本实用新型实施例中的工作电平信号则是指高电平信号，非工作电平信号为低电平信号；相应的工作电平端为高电平信号端，非工作电平端为低电平信号端。

通常显示面板包括多条栅线和多条数据线，栅线和数据线交叉设置限定出多个像素区，每个像素区均设置有像素单元。其中，以各栅线的延伸方向为行方向，各数据线的延伸方向为列方向为例对显示面板的结构进行说明。在驱动显示面板进行显示时，可以根据待显示画面，逐行给栅线写入栅扫描信号，同时给各数据线写入数据电压信号，以使显示面板中的像素单元逐行被点亮。

其中，栅扫描信号由栅极驱动电路提供，数据电压信号由源极驱动电路提供；在相关技术中可以将栅极驱动电路集成在栅极驱动芯片中，将源极驱动电路集成在源极驱动芯片中；而目前为了较少芯片数量，以及实现窄边框或者无边框，提供了一种将栅极驱动电路集成在阵列基板上(Gate On Array；GOA) 的技术；其中，栅极驱动电路包括集成在阵列基板上、多个级联的移位寄存器，每个移位寄存器与栅线一一对应连接，用于为与之连接的栅线提供栅扫描信号。

为了更清楚移位寄存器如何实现栅扫描信号的输出，以下结合移位寄存器的具体示例进行说明。

在一个示例中，如图1所示的移位寄存器的电路图；该移位寄存器包括输入子电路1、输出子电路2、上拉复位子电路3，输出复位子电路4；其中，输入子电路1响应于信号输入端INPUT所输入的输入信号，并通过输入信号给上拉节点PU进行充电；输出子电路2响应于上拉节点PU的电位，并将时钟信号端所输入的时钟信号通过信号输出端OUTPUT输出；上拉复位子电路3响应于上拉复位信号端RST_PU输出的上拉复位信号，并通过低电平信号将上拉节点 PU进行复位；输出复位子电路4响应于输出复位信号端RST_OUTPUT写入的输出复位信号，并通过低电平信号对信号输出端OUTPUT的输出进行复位。

具体的，如图1所示，输出子电路2包括第二晶体管M2；上拉复位子电路 3包括第一晶体管；输出子电路2包括第三晶体管M3和存储电容C；输出复位子电路4包括第四晶体管M4；其中，M1的栅极和源极连接信号输入端INPUT， M1的漏极连接上拉节点PU；M2的栅极连接上拉复位信号端RST_PU，M2的源极连接上拉节点PU，M2的漏极连接低电平信号端；M3的栅极连接上拉节点 PU，M3的源极连接时钟信号端CLK，M3的漏极连接信号输出端OUTPUT；C 的第一端连接上拉节点PU，C的第二端连接信号输出端OUTPUT；M4的栅极连接输出复位信号端RST_OUTPUT，M4的源极连接信号输出端OUTPUT，M4 的漏极连接低电平信号端。

预充阶段：信号输入端INPUT写入高电平信号，M1打开，通过高电平信号拉高PU点，并对C进行充电。

输出阶段：由于在输入阶段PU点被拉高，M3打开，将时钟信号端CLK 输入的高电平信号通过信号输出端OUTPUT输出至与移位寄存器连接的栅线。

在复位阶段，输出复位信号端RST_OUTPUT输入高电平信号，M4打开，通过低电平信号端输入的低电平信号拉低信号输出端OUTPUT的输出；上拉复位信号端RST_PU输入高电平信号，M1打开通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，至此完成上拉节点PU和信号输出端 OUTPUT的复位。

在此需要说明的是，移位寄存器中可以不设置输出复位子电路4，通过在复位阶段在对上拉节点PU进行复位后，上拉节点PU为低电平，此时M3关断，信号输出端OUTPUT不再输出，以完成对信号输出端OUTPUT的复位。

另外，对于采用上述移位寄存器的栅极驱动电路而言，如图2所示，以第1 至4个移位寄存器(GOA1-GOA4)的级联关系为例；其中，本级移位寄存器的信号输出端OUTPUT连接上一级移位寄存器的上拉复位信号端RST_PU，以及下一级移位寄存器的信号输入端INPUT。

在另一个示例中，如图3所示，为了优化移位寄存器，还提供一款不仅包括上述输入子电路1、输出子电路2、上拉复位子电路3和输出复位子电路4，而且还包括两个下拉控制子电路、两个下拉子电路、两个第一降噪子电路、两个第二降噪电路、两个第七辅助子电路和帧重置子电路9。其中，两个下拉控制子电路分别为下拉控制子电路5和下拉控制子电路5'；两个下拉子电路分别为下拉子电路6和下拉子电路6'；两个第一降噪子电路分别为第一降噪子电路7 和第一降噪子电路7'；两个第二降噪子电路分别为第二降噪子电路8和第二降噪子电路8'；两个第七辅助子电路分别为第七辅助子电路10和第七辅助子电路 10'。下拉控制子电路5和下拉子电路6之间的连接节点为下拉节点PD1，下拉控制子电路5'和下拉子电路6'之间的连接节点为下拉节点PD2。第一降噪子电路7和第二降噪子电路8均由下拉节点PD1控制，也即与下拉控制节点PD1连接。第一降噪子电路7'和第二降噪子电路8'均由下拉节点PD2控制，也即与下拉控制节点PD2连接。

需要说明的是，下拉控制子电路5和下拉控制子电路5'的结构和功能均相同；下拉子电路6和下拉子电路6'的结构和功能均相同；第一降噪子电路7和第一降噪子电路7'的结构和功能均相同；第二降噪子电路8和第二降噪子电路 8'的结构和功能均相同；第七辅助子电路10和第七辅助子电路10'的结构和功能均相同。在一帧画面的扫描时间内，下拉控制子电路5、下拉子电路6、第一降噪子电路7、第二降噪子电路8和第七辅助子电路10工作，或者，下拉控制子电路5'、下拉子电路6'、第一降噪子电路7'、第二降噪子电路8'和第七辅助子电路10'工作。通过该种方式可以延长移位寄存器的使用寿命。在下述描述中均以在一帧画面的扫描时间内，下拉控制子电路5、下拉子电路6、第一降噪子电路 7、第二降噪子电路8和第七辅助子电路10工作进行描述。对于输入子电路1、输出子电路2、上拉复位子电路3和输出复位子电路4与上述结构和功能相同，故在此不再重复赘述。

其中，第七辅助子电路7响应于信号输入端INPUT所输入的输入信号，并通过低电平信号拉低下拉节点PD1；第七辅助子电路7'响应于信号输入端INPUT 所输入的输入信号，并通过低电平信号拉低下拉节点PD2。下拉控制子电路5 响应于第一电源电压信号端VDD1所输入的第一电源电压，以控制第一下拉节点PD1的电位；下拉控制子电路5'响应于第一电源电压信号端VDD2所输入的第一电源电压，以控制下拉节点PD2的电位；下拉子电路6响应于上拉节点PU，并通过低电平信号端VGL输入的低电平信号下拉下拉节点PD1和下拉控制节点 PD_CN1；下拉子电路6'响应于上拉节点PU，并通过低电平信号端VGL输入的低电平信号第二下拉节点PD2和下拉控制节点PD_CN2；第一降噪子电路7响应于下拉节点PD1的电位，通过低电平信号端输入的电平信号对上拉节点PU 的输出进行降噪；第一降噪子电路7'响应于下拉节点PD2的电位，通过低电平信号端输入的电平信号对上拉节点PU的输出进行降噪；第二降噪子电路8响应于下拉节点PD1的电位，通过低电平信号端输入的电平信号对信号输出端OUTPUT的输出进行降噪；第二降噪子电路8'响应于下拉节点PD2的电位，通过低电平信号端输入的电平信号对信号输出端OUTPUT的输出的信号进行降噪。帧重置子电路9响应于帧重置信号STV，通过低电平信号端VGL输入的低电平信号对上拉节点进行重置。

另外，对于采用上述移位寄存器的栅极驱动电路而言，如图2所示，本级移位寄存器的信号输出端OUTPUT连接上一级移位寄存器的上拉复位信号端 RST_PU，以及下一级移位寄存器的信号输入端INPUT。具体的，如图3所示，下拉控制子电路5和下拉控制子电路5'均包括第五晶体管和第九晶体管；下拉控制子电路5和下拉控制子电路5'中的第五晶体管分别用M5和M5'表示，第九晶体管分别用M9和M9'表示。下拉子电路6和下拉子电路6'均包括第六晶体管和第八晶体管；下拉子电路6和下拉子电路6'中的第六晶体管分别用M6和M6'表示，第八晶体管分别用M8和M8'表示。第一降噪子电路7和第一降噪子电路 7'均包括第十晶体管；第一降噪子电路7和第一降噪子电路7'中的第十晶体管分别用M10和M10'表示。第二降噪子电路8第二降噪子电路8'均包括第十一晶体管；第二降噪子电路8第二降噪子电路8'中的第十一晶体管分别用M11和M11' 表示。帧重置子电路9包括第七晶体管M7。第七辅助子电路10和第七辅助子电路10'均包括第十六晶体管，第七辅助子电路10和第七辅助子电路10'中的第十六晶体管分别用M16和M16'表示。

继续参照图3，M2的栅极和源极连接信号输入端INPUT，M2的漏极连接上拉节点PU；M1的栅极连接上拉复位信号端RST_PU，M1的源极连接上拉节点PU，M2的漏极连接低电平信号端VGL；M3的栅极连接上拉节点PU，M3 的源极连接时钟信号端CLK，M3的漏极连接信号输出端OUTPUT；C的第一端连接上拉节点PU，C的第二端连接信号输出端OUTPUT；M5的栅极和源极均连接第一电源电压端VDD1，M5的漏极连接下拉控制节点PD_CN1；M9的栅极连接下拉控制节点PD_CN1，M9的源极连接第一电源电压端VDD1，M9 的漏极连接第一下拉节点PD1；M5'的栅极和源极均连接第一电源电压端VDD2， M5'的漏极连接下拉控制节点PD_CN2；M9'的栅极连接下拉控制节点PD_CN2， M9'的源极连接第一电源电压端VDD2，M9'的漏极连接下拉节点PD1；M6的栅极连接上拉节点PU，M6的源极连接下拉节点PD1，M6的漏极连接低电平信号端VGL；M8的栅极连接上拉节点PU，M8的源极连接下拉控制节点PD_CN1， M8的漏极连接低电平信号端VGL；M6'的栅极连接上拉节点PU，M6'的源极连接下拉节点PD2，M6'的漏极连接低电平信号端VGL；M8'的栅极连接上拉节点 PU，M8'的源极连接第二下拉控制节点PD_CN2，M8'的漏极连接低电平信号端 VGL；M10的栅极连接下拉节点PD1，M10的源极连接上拉节点PU，M10的漏极连接低电平信号端VGL；M11的栅极连接下拉节点PD1，M11的源极连接信号输出端OUTPUT，M11的漏极连接低电平信号端VGL；M10'的栅极连接下拉节点PD2，M10'的源极连接上拉节点PU，M10'的漏极连接低电平信号端VGL； M11'的栅极连接下拉节点PD2，M11'的源极连接信号输出端OUTPUT，M11'的漏极连接低电平信号端VGL；M12'的栅极连接第二下拉节点PD2，M12'的源极连接级联信号输出端OUT_C，M12'的漏极连接低电平信号端；M7的栅极连接帧重置信号端STV，M7的源极连接上拉节点PU，M7的漏极连接低电平信号端；M16的栅极连接信号输入端INPUT，M16的源极连接下拉节点PD1，M16 的漏极连接低电平信号端。M16'的栅极连接信号输入端INPUT，M16'的源极连接下拉节点PD2，M16'的漏极连接低电平信号端VGL。

帧重置阶段：在帧重置阶段在显示之前，先给帧重置信号端STV输入高电平信号，通过低电平信号端VGL所输入的低电平信号，对上拉节点PU进行放电，防止上拉节点PU残留电荷造成显示异常。

预充阶段，信号输入端INPUT输入高电平信号，M2打开，通过高电平信号拉高上拉节点PU，并对C进行充电，与此同时，M16和M16'均被打开，将下拉节点PD1和下拉节点PD2拉低，以避免影响上拉节点PU的电位。

输出阶段，由于在预充阶段上拉节点PU被拉高，M3打开，将时钟信号端 CLK输入的高电平信号通过信号输出端OUTPUT输出至与之连接的栅线，与此同时，信号输出端OUTPUT所输出的信号相同，也即输出高电平信号给上一级移位寄存器的上拉复位信号端RST_PU，以及下一级移位寄存器的信号输入端 INPUT。

复位阶段，上拉复位信号端RST_PU输入高电平信号，M1打开通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，以对上拉节点PU进行复位。输出复位信号端RST_OUTPUT输入高电平信号，M4打开通过低电平信号端VGL输入的低电平信号拉低信号输出端OUTPUT的输出。。

降噪阶段：下拉控制节点PD_CN1和下拉节点PD1均为第一电源电压，也即为高电平信号，M10、M11打开，分别对上拉节点、信号输出端OUTPUT的输出进行降噪，直至下一帧扫描开始上拉节点PU电位被拉高。

第一方面，如图4所示，本公开实施例提供一种移位寄存器，其包括输入子电路1、输出子电路2、上拉复位子电路3、输出复位子电路4、第一辅助子电路11和第二辅助子电路12。其中，输入子电路1、输出子电路2和上拉复位子电路33之间的连接节点为上拉节点PU。输入子电路1被配置为响应于输入信号，并对上拉节点PU进行预充电。输出子电路2被配置为在上拉节点PU的电位的控制下，将时钟信号通过信号输出端OUTPUT进行输出。输出复位子电路4被配置为在输出复位信号的控制下，通过低电平信号对信号输出端OUTPUT 的输出进行复位。上拉复位子电路3可以包括第一晶体管M1，该第一晶体管 M1的源极连接上拉节点PU，第一晶体管M1的漏极连接第一辅助子电路11和第二辅助子电路12，第一晶体管M1的栅极连接上拉复位信号端RST_PU。第一辅助子电路11被配置为响应于第一控制信号，并在第一晶体管关断时，将第一晶体管M1的漏极的电位下拉至第一电位。第二辅助子电路12被配置为响应于第二控制信号，并在第一晶体管M1开启时，将低电平信号写入第一晶体管 M1的漏极，以对上拉节点PU的电位进行复位。

需要说明的是，第一电位选取取决于薄膜晶体管的类型，在本公开实施例中的薄膜晶体管采用a-si薄膜晶体管，第一电位包括但不限于接地电位，也即第一电位为0V。上拉复位信号和低电平信号的电位均包括但不限于-8V。在本公开实施例中仅以第一电位为0V，上拉复位信号和低电平信号均为8V为例进行描述。

在本公开实施例中，当第一晶体管M1关断时，第一辅助子电路11在第一控制信号的控制下工作，将第一电位写入第一晶体管M1的漏极，此时第一晶体管M1的栅源电压为-8V，如图5所示，根据薄膜晶体管的特性曲线，可以看出当第一晶体管M1的栅源电压为-8V漏电流明显下降，从而可以提高应用本公开实施例移位寄存器的显示面板的性能。

在一些示例中，为了减少布线，可以将上拉节点PU的电位作为第一控制信号，可以将上拉复位信号端RST_PU所提供的上拉复位信号作为第二控制信号。在该种情况下，如图4所示，第一辅助子电路11的第一辅助子电路11的控制端连接上拉节点PU，第一辅助子电路11的第一端连接第一晶体管M1的漏极，第一辅助子电路11的第二端连接第一电位信号端VGND；第二辅助子电路12 的控制端连接上拉复位信号端RST_PU，第二辅助子电路12的第一端连接第一晶体管M1的漏极，第二辅助子电路12的第二端连接低电平信号端VGL。这样一来，当上拉节点PU的电位为高电平信号时，第一辅助子电路11工作，将第一晶体管的漏极电位下拉至第一电位，也即0V，以使第一晶体管M1的栅源电压为-8V，从而有效的降低第一晶体管的漏电流。当上拉复位信号端RST_PU为输入的上拉复位信号端RST_PU为高电平信号时，第一晶体管M1开启，第二辅助子电路12工作，将低电平信号写入第一晶体管M1的漏极，并通过第一晶体管M1将上拉节点PU下拉至低电平信号，从实现对上拉节点PU的复位。

进一步的，第一辅助子电路11可以包括第十五晶体管M15，第二辅助子电路12可以包括第十七晶体管M17。在该种情况下，第十五晶体管M15的源极、漏极和栅极分别作为第一辅助子电路11的第一端、第二端和控制端；第十七晶体管M17的源极、漏极和栅极分别作为第二辅助子电路12的第一端、第二端和控制端。其中，第十五晶体管M15的源极连接第一晶体管M1的漏极和第十七晶体管M17的源极，第十五晶体管M15的漏极连接第一电位信号端VGND，第十五晶体管M15的栅极连接上拉节点PU。第十七晶体管M17的漏极连接低电平信号端VGL，第十七晶体管M17的栅极连接上拉复位信号端RST_PU。例如：当上拉节点PU的电位为高电平信号时，第十五晶体管M15打开，第一电位信号端VGND写入的第一电位通过第十五晶体管M15写入第一晶体管M1的漏极。当上拉复位信号端RST_PU被写入高电平信号时，第一晶体管M1和第十七晶体管M17均打开，此时低电平信号端VGL写入的低电平信号通过第十七晶体管和M17第一晶体管M1将上拉节点PU的电位拉低，实现上拉节点PU的复位。

在一些示例中，输入子电路1、输出子电路2和输出复位子电路4可以与图 1中所示移位寄存器中的输入子电路1、输出子电路2和输出复位子电路4结构相同。也就是说，输入子电路1可以包括第二晶体管M2，输出子电路2可以包括第三晶体管M3和存储电容C，输出复位子电路4可以包括第四晶体管M4。具体连接关系与图1所示的移位寄存器相同，故在此不再赘述。

为例更清楚本公开实施例的移位寄存器的结构和工作过程，以图4所示的移位寄存器为例，对该移位寄存器的工作工程进行说明。

如图4所示，上拉复位子电路3包括第一晶体管，输入子电路1包括第二晶体管，输出子电路2包括第三晶体管和存储电容，输出复位子电路4包括第四晶体管，第一辅助子电路11包括第十五晶体管，第二辅助子电路12包括第十七晶体管。

预充阶段：信号输入端INPUT输入高电平信号，第二晶体管打开，上拉节点PU的电位被信号输入端INPUT写入的高平信号拉高，实现上拉节点PU的预充。与此同时，由于上拉节点PU的电位被拉高，第十五晶体管M15打开，第一电位信号端VGND将第一电位(0V)写入第一晶体管M1的漏极，此时第一晶体管M1的栅源电压Vgs＝-8V，第一晶体管M1关断状态，可以有效的降低第一晶体管M1的漏电流，从而有效的避免上拉节点PU掉电的问题。

输出阶段：时钟信号端CLK写入高电平信号，上拉节点PU的电位被进一步抬高，第三晶体管M3打开，信号输出端OUTPUT输出高电平信号。在该阶段第一晶体管的栅源电压Vgs维持-8V，第一晶体管M1保持关断状态。

复位阶段：输出复位信号端RST_OUTPUT输入高电平信号，第四晶体管打开，通过低电平信号端VGL输入的低电平信号拉低信号输出端OUTPUT的输出。上拉复位信号端RST_PU输入高电平信号，第一晶体管M1和第十七晶体管M17打开，并通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，至此完成上拉节点PU和信号输出端OUTPUT的复位。

如图6所示，本公开实施例还提供一种移位寄存器，该移位寄存器不仅包括上述的输入子电路1、输出子电路2、上拉复位子电路3、输出复位子电路4、第一辅助子电路11和第二辅助子电路12，而且还包括至少一个下拉控制子电路、至少一个下拉子电路、至少一个第一降噪子电路和至少一个第二降噪子电路。其中，图6中仅以下拉控制子电路、下拉子电路6、第一降噪子电路和第二降噪子电路的数量均为两个为例。与图3相类似，两个下拉控制子电路分别为下拉控制子电路5和下拉控制子电路5'；两个下拉子电路分别为下拉子电路6和下拉子电路6'；两个第一降噪子电路分别为第一降噪子电路7和第一降噪子电路 7'；两个第二降噪子电路分别为第二降噪子电路8和第二降噪子电路8'；两个第七辅助子电路分别为第七辅助子电路10和第七辅助子电路10'。下拉控制子电路5和下拉子电路6之间的连接节点为下拉节点PD1，下拉控制子电路5'和下拉子电路6'之间的连接节点为下拉节点PD2。第一降噪子电路7和第二降噪子电路8均由下拉节点PD1控制，也即与下拉控制节点PD1连接。第一降噪子电路7'和第二降噪子电路8'均由下拉节点PD2控制，也即与下拉控制节点PD2连接。

需要说明的是，下拉控制子电路5和下拉控制子电路5'的结构和功能均相同；下拉子电路6和下拉子电路6'的结构和功能均相同；第一降噪子电路7和第一降噪子电路7'的结构和功能均相同；第二降噪子电路8和第二降噪子电路 8'的结构和功能均相同；第七辅助子电路10和第七辅助子电路10'的结构和功能均相同。在一帧画面的扫描时间内，下拉控制子电路5、下拉子电路6、第一降噪子电路7、第二降噪子电路8和第七辅助子电路10工作，或者，下拉控制子电路5'、下拉子电路6'、第一降噪子电路7'、第二降噪子电路8'和第七辅助子电路10'工作。通过该种方式可以延长移位寄存器的使用寿命。在下述描述中均以在一帧画面的扫描时间内，下拉控制子电路5、下拉子电路6、第一降噪子电路 7、第二降噪子电路8和第七辅助子电路10工作进行描述。对于输入子电路1、输出子电路2、上拉复位子电路3和输出复位子电路4与上述结构和功能相同，故在此不再重复赘述。

在一些示例中，下拉控制子电路5和下拉控制子电路5'均包括第五晶体管和第九晶体管；下拉控制子电路5和下拉控制子电路5'中的第五晶体管分别用 M5和M5'表示，第九晶体管分别用M9和M9'表示。下拉子电路6和下拉子电路6'均包括第六晶体管和第八晶体管；下拉子电路6和下拉子电路6'中的第六晶体管分别用M6和M6'表示，第八晶体管分别用M8和M8'表示。第一降噪子电路7和第一降噪子电路7'均包括第十晶体管；第一降噪子电路7和第一降噪子电路7'中的第十晶体管分别用M10和M10'表示。第二降噪子电路8第二降噪子电路8'均包括第十一晶体管；第二降噪子电路8第二降噪子电路8'中的第十一晶体管分别用M11和M11'表示。具体连接关系与图3所示的移位寄存器相同，故在此不再赘述。

在一些示例中，本公开实施例中的移位寄存器不仅包括上述结构，还可以包括帧重置子电路9，该帧重置子电路9被配置为响应于帧重置信号，通过低电平信号对上拉节点PU的电位进行重置。

其中，帧重置子电路9可以与上述图3所示的移位寄存器中的帧重置子电路9结构相同，也即该帧重置子电路9包括第七晶体管M7，该第七晶体管M7 的源极连接上拉节点PU，第七晶体管M7的漏极连接低电平信号端VGL，第七晶体管M7的栅极连接帧重置信号端。当帧重置信号端STV写入高电平信号时，第七晶体管M7打开，通过低电平信号端VGL写入的低电平信号对上拉节点PU 的电位进行重置。

在一些示例中，本公开实施例中的移位寄存器不仅包括上述结构，还可以包括至少一个第七辅助子电路，图6中以第七辅助子电路的数量为两个，分别为第七辅助子电路10和第七辅助子电路10'为例。第七辅助子电路10被配置为在输入信号的控制通过低电平信号将下拉节点PD1的电位下拉。第七辅助子电路10'被配置为在输入信号的控制通过低电平信号将下拉节点PD1的电位下拉。

其中，第七辅助子电路10和第七辅助子电路10'均包括第十六晶体管，第七辅助子电路10和第七辅助子电路10'中的第十六晶体管分别用M16和M16' 表示。M10的漏极连接低电平信号端VGL；M11的栅极连接下拉节点PD1， M11的源极连接信号输出端OUTPUT，M11的漏极连接低电平信号端VGL； M10'的栅极连接下拉节点PD2，M10'的源极连接上拉节点PU，M10'的漏极连接低电平信号端VGL当信号输入端INPUT被写入高电平信号时，M16和M16'开启，通过低电平信号下拉下拉节点PD1和下拉节点PD2，以避免第十晶体管和第十一晶体管漏电而影响上拉节点PU的稳定输出。

为了更清楚本公开实施例的移位寄存器的结构，对图6所示的移位寄存器的工作过程进行说明。该移位寄存器中的结构与图3所示的结构大致相同，区别仅在于，该移位寄存器中增设了一个第一辅助子电路11和两个第二辅助子电路，分别为第二辅助子电路12和第二辅助子电路12'。其中，第一辅助子电路 11包括第十五晶体管，用M15表示，第二辅助子电路12和第二辅助子电路12' 均包括第十七晶体管，分别用M17和M17'表示。其中，M15的源极连接M1的漏极，M15的漏极连接第一电位信号端VGND，M15的栅极连接上拉节点PU。 M17的源极和M17'的源极均连接M1的漏极，M17的漏极和M17'漏的极均连接低电平信号端VGL。M17的栅极连接下拉节点PD1和M17'的栅极连接下拉节点PD2。

帧重置阶段：该阶段在显示之前，帧重置信号端STV输入高电平信号，通过低电平信号端VGL写入的低电平信号，对上拉节点PU进行放电，防止上拉节点PU的残留电荷造成显示异常。

预充阶段：信号输入端INPUT输入高电平信号，M2打开，通过高电平信号拉高上拉节点PU，并对C进行充电，与此同时，M16和M16'均被打开，将下拉节点PD1和PD2拉低，以避免影响上拉节点PU的电位。与此同时，由于上拉节点PU的电位被拉高，第十五晶体管打开，第一电位信号端VGND将第一电位(0V)写入M1、M7、M10、M10'的漏极，此时M1的栅源电压Vgs＝-8V， M1关断状态，可以有效的降低第M1的漏电流，从而有效的避免上拉节点PU 掉电的问题。

输出阶段：由于在输入阶段上拉节点PU被拉高，M3打开，将时钟信号端 CLK输入的高电平信号通过信号输出端OUTPUT输出至与之连接的栅线，与此同时，信号输出端OUTPUT输出高电平信号给上一级移位寄存器的上拉复位信号端RST_PURESET_PU，以及下一级移位寄存器的信号输入端INPUT。在该阶段第一晶体管的栅源电压Vgs维持-8V，M1保持关断状态。

复位阶段，输出复位信号端RST_OUTPUT输入高电平信号，第四晶体管打开，通过低电平信号端VGL输入的低电平信号拉低信号输出端OUTPUT的输出。上拉复位信号端RST_PU输入高电平信号，M1和M17打开，并通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，至此完成上拉节点 PU和信号输出端OUTPUT的复位。

降噪阶段，下拉控制节点PD_CN1和下拉节点PD1均为第一电源电压，也即为高电平信号，M10、M11打开，分别对上拉节点PU、信号输出端OUTPUT 的输出进行降噪，直至下一帧扫描开始上拉节点PU电位被拉高。

如图7所示，本公开实施例还提供一种移位寄存器，该移位寄存器的结构与图6结构大致相同，区别仅在该移位寄存器中的第一辅助子电路11和两个第二辅助子电路12的设置位置。参照图7，该移位寄存器第一辅助子电路11包括第十五晶体管，用M15表示，第七辅助子电路10和第七辅助子电路10'均包括第十七晶体管，分别用M17和M17'表示。其中，M15的源极连接M10'的漏极， M15的漏极连接第一电位信号端VGND，M15的栅极连接上拉节点PU。M17 的源极和M17'的源极均连接M15的源极，M17的漏极和M17'漏的极均连接低电平信号端VGL。M17的栅极连接下拉节点PD1和M17'的栅极连接下拉节点 PD2。对于该移位寄存器的其余结构均与图6所示的移位寄存器结构相同，故在此不再赘述。

为了更清楚本公开实施例的移位寄存器的结构，对图7所示的移位寄存器的工作过程进行说明。

帧重置阶段：该阶段在显示之前，帧重置信号端输入高电平信号，通过电平信号端写入的低电平信号，对上拉节点PU进行放电，防止上拉节点PU的残留电荷造成显示异常。

预充阶段：信号输入端INPUT输入高电平信号，M2打开，通过高电平信号拉高上拉节点PU，并对C进行充电，与此同时，M16和M16'均被打开，将下拉节点PD1和PD2拉低，以避免影响上拉节点PU的电位。与此同时，由于上拉节点PU的电位被拉高，M15打开，第一电位信号端VGND将第一电位(0V) 写入第一晶体管的漏极，此时M1、M7、M10、M10'的栅源电压均为-8V，M1、 M7、M10、M10'均处于关断状态，可以有效的降低M1、M7、M10、M10'的漏电流，从而有效的避免上拉节点PU掉电的问题。

输出阶段：由于在输入阶段上拉节点PU被拉高，M3打开，将时钟信号端 CLK输入的高电平信号通过信号输出端OUTPUT输出至与之连接的栅线，与此同时，信号输出端OUTPUT输出高电平信号给上一级移位寄存器的上拉复位信号端RST_PU，以及下一级移位寄存器的信号输入端INPUT。M1、M7、M10、 M10'的栅源电压均维持-8V，M1、M7、M10、M10'保持关断状态。

复位阶段，输出复位信号端RST_OUTPUT输入高电平信号，M4打开，通过低电平信号端VGL输入的低电平信号拉低信号输出端OUTPUT的输出。上拉复位信号端RST_PU输入高电平信号，M1和M17打开，并通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，至此完成上拉节点PU和信号输出端OUTPUT的复位。

降噪阶段，第一下拉控制节点PD_CN1和下拉节点PD1均为第一电源电压，也即为高电平信号，M17、M10、M11打开，分别对上拉节点PU、信号输出端 OUTPUT的输出进行降噪，直至下一帧扫描开始上拉节点PU电位被拉高。

如图8所示，本公开实施例还提供一种移位寄存器，该移位寄存器与图7 所示的移位寄存器的结构大致相似，区别仅在于，该移位寄存器中增设了一个第三辅助子电路13和两个第四辅助子电路14，两个第四辅助子电路分别为第四辅助子电路14和第四辅助子电路14'。第三辅助子电路13被配置为在上拉节点 PU的电位的控制下，将低电平信号写入M8和M8'的源极和下拉节点PD1和 PD2。第四辅助子电路14被配置为在一个下拉子电路6中的M6和M8关断时，将M6和M8的漏极的电位下拉至第一电位；第四辅助子电路14'被配置为在一个下拉子电路6'中的M6'和M8'关断时，将M6'和M8'的漏极的电位下拉至第一电位。参照图8，第三辅助子电路13包括第十八晶体管M18；第四辅助子电路 14和第四辅助子电路14'均包括第十九晶体管，两个第十九晶体管分别用M19 和M19'表示。其中，M18的源极连接M19的源极，M18的漏极连接低电平信号端VGL，M18的栅极连接上拉节点PU。M19的源极和M19'的源极均连接 M18的源极，M19的漏极和M19'的漏极均连接第一电位信号端VGND，M19 的栅极连接下拉节点PD1，M19'的栅极连接下拉节点PD2。

为了更清楚本公开实施例的移位寄存器的结构，对图8所示的移位寄存器的工作过程进行说明。

帧重置阶段：该阶段在显示之前，帧重置信号端输入高电平信号，通过电平信号端写入的低电平信号，对上拉节点PU进行放电，防止上拉节点PU的残留电荷造成显示异常。

预充阶段：信号输入端INPUT输入高电平信号，M2打开，通过高电平信号拉高上拉节点PU，并对C进行充电，与此同时，M16和M16'均被打开，将下拉节点PD1和PD2拉低，以避免影响上拉节点PU的电位。与此同时，由于上拉节点PU的电位被拉高，第十五晶体管打开，第一电位信号端VGND将第一电位(0V)写入M1、M7、M10、M10'的漏极，此时M1、M7、M10、M10' 的栅源电压均为-8V，M1、M7、M10、M10'均处于关断状态，可以有效的降低 M1、M7、M10、M10'的漏电流。同时由于上拉节点PU为高电平，M18、M6、 M6'、M8、M8打开，此时可以通过低电平信号拉低PD1、PD2、PD_CN1和 PD_CN2拉低，从而有效的避免上拉节点PU掉电的问题。

输出阶段：由于在输入阶段上拉节点PU被拉高，M3打开，将时钟信号端 CLK输入的高电平信号通过信号输出端OUTPUT输出至与之连接的栅线，与此同时，信号输出端OUTPUT输出高电平信号给上一级移位寄存器的上拉复位信号端RST_PU，以及下一级移位寄存器的信号输入端INPUT。M1、M7、M10、 M10'的栅源电压均维持-8V，M1、M7、M10、M10'保持关断状态。

复位阶段，输出复位信号端RST_OUTPUT输入高电平信号，第四晶体管打开，通过低电平信号端VGL输入的低电平信号拉低信号输出端OUTPUT的输出。上拉复位信号端RST_PU输入高电平信号，M1、M17打开，并通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，至此完成上拉节点PU 和信号输出端OUTPUT的复位。

降噪阶段，第一下拉控制节点PD_CN1和下拉节点PD1均为第一电源电压，也即为高电平信号，M17、M10、M19打开，分别对上拉节点PU、信号输出端 OUTPUT的输出进行降噪，直至下一帧扫描开始上拉节点PU电位被拉高。与此同时，由于M19打开，M6的漏极和M8的漏极的电位被下拉至第一电位(0V)， M6和M8的栅源电压均为-8V，从而可以有效的降低M6和M8漏电流，进而防止对PD1和PD_CN1的电位造成影响，有效地提高了上拉节点PU和信号输出端OUTPUT的降噪效果。

如图9所示，本公开实施例还提供一种移位寄存器，该移位寄存器与图8 所示的移位寄存器的结构大致相同，区别仅在于，该移位寄存器中增设了第五辅助子电路15和两个第六辅助子电路16，分别为第六辅助子电路16和第六辅助子电路16'。其中，第五辅助子电路15被配置为在上拉节点PU的电位的控制下，并M11关断时，将第一电位写入M11的源极。第六辅助子电路16被配置为在M11开启时，通过低电平信号下拉信号输出端OUTPUT。继续参照图9，第五辅助子电路15包括第二十晶体管M20；第六辅助子电路16包括第二十一晶体管，六辅助子电路16和第六辅助子电路16'中的第二十一晶体管分别用M21 和M21'表示。M20的源极连接M21源极，M20的漏极连接第一电位信号端 VGND，M20的栅极连接上拉节点PU。M21的源极和M21'的源极连接，M21 的漏极和M21'的漏极均连接低电平信号端VGL，M21的栅极连接下拉节点PD1， M21'的栅极连接下拉节点PD2。

为了更清楚本公开实施例的移位寄存器的结构，对图9所示的移位寄存器的工作过程进行说明。

帧重置阶段：该阶段在显示之前，帧重置信号端输入高电平信号，通过电平信号端写入的低电平信号，对上拉节点PU进行放电，防止上拉节点PU的残留电荷造成显示异常。

预充阶段：信号输入端INPUT输入高电平信号，M2打开，通过高电平信号拉高上拉节点PU，并对C进行充电，与此同时，M16和M16'均被打开，将下拉节点PD1和PD2拉低，以避免影响上拉节点PU的电位。与此同时，由于上拉节点PU的电位被拉高，M15和M20打开，第一电位信号端VGND将第一电位(0V)写入M1、M7、M10、M10'、M11、M11'的漏极，此时M1、M7、 M10、M10'、M11、M11'的栅源电压均为-8V，M1、M7、M10、M10'、M11、 M11'均处于关断状态，可以有效的降低M1、M7、M10、M10'、M11、M11'的漏电流。同时由于上拉节点PU为高电平，M18、M6、M6'、M8、M8打开，此时可以通过低电平信号拉低PD1、PD2、PD_CN1和PD_CN2拉低，从而有效的避免上拉节点PU掉电的问题。

输出阶段：由于在输入阶段上拉节点PU被拉高，M3打开，将时钟信号端 CLK输入的高电平信号通过信号输出端OUTPUT输出至与之连接的栅线，与此同时，信号输出端OUTPUT输出高电平信号给上一级移位寄存器的上拉复位信号端RST_PU，以及下一级移位寄存器的信号输入端INPUT。M1、M7、M10、 M10'、M11、M11'的栅源电压均维持-8V，M1、M7、M10、M10'、M11、M11' 保持关断状态。

复位阶段，输出复位信号端RST_OUTPUT输入高电平信号，第四晶体管打开，通过低电平信号端VGL输入的低电平信号拉低信号输出端OUTPUT的输出。上拉复位信号端RST_PU输入高电平信号，M1、M17和M20打开，并通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，至此完成上拉节点PU和信号输出端OUTPUT的复位。

降噪阶段，第一下拉控制节点PD_CN1和下拉节点PD1均为第一电源电压，也即为高电平信号，M17、M10、M19打开，分别对上拉节点PU、信号输出端 OUTPUT的输出进行降噪，直至下一帧扫描开始上拉节点PU电位被拉高。与此同时，由于M19打开，M6的漏极和M8的漏极的电位被下拉至第一电位(0V)， M6和M8的栅源电压均为-8V，从而可以有效的降低M6和M8漏电流，进而防止对PD1和PD_CN1的电位造成影响，有效地提高了上拉节点PU和信号输出端OUTPUT的降噪效果。

第二方面，本实用新型实施例提供一种栅极驱动电路，该栅极驱动电路包括多个级联的上述任意一种移位寄存器。

第三方面，本实用新型实施例提供一种显示面板，其包括上述的栅极驱动电路，包括上述的栅极驱动电路。由于包括上述的栅极驱动电路，故其显示效果较好，且可以实现窄边化设计。

该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

当然，本实施例的显示装置中还可以包括其他常规结构，如电源单元、显示驱动单元等。

可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。

Claims (23)

1.一种移位寄存器，其特征在于包括：输入子电路、输出子电路、上拉复位子电路、输出复位子电路、第一辅助子电路和至少一个第二辅助子电路；其中，

所述输入子电路，被配置为响应于输入信号，并对上拉节点进行预充电；所述上拉节点为所述输入子电路、所述输出子电路和所述上拉复位子电路之间的连接节点；

所述输出子电路，被配置为在所述上拉节点的电位的控制下，将时钟信号通过信号输出端进行输出；

所述输出复位子电路，被配置为在输出复位信号的控制下，通过非工作电平信号对所述信号输出端的输出进行复位；

所述上拉复位子电路，包括第一晶体管；所述第一晶体管的第一极连接所述上拉节点，第二极连接所述第一辅助子电路和所述第二辅助子电路，控制极连接上拉复位信号端；

所述第一辅助子电路，被配置为响应于第一控制信号，并在所述第一晶体管关断时，将所述第一晶体管的第二极的电位下拉至第一电位；

所述第二辅助子电路，被配置为响应于第二控制信号，并在所述第一晶体管开启时，将所述非工作电平信号写入所述第一晶体管的第二极，以对所述上拉节点的电位进行复位。

2.根据权利要求1所述的移位寄存器，其特征在于，所述上拉节点的电位作为所述第一控制信号，所述上拉复位信号端所提供的上拉复位信号作为所述第二控制信号；

所述第一辅助子电路的控制端连接所述上拉节点，第一端连接所述第一晶体管的第二极，第二端连接第一电位信号端；

所述第二辅助子电路的控制端连接所述上拉复位信号端，第一端连接所述第一晶体管的第二极，第二端连接非工作电平端。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一辅助子电路包括第十五晶体管；所述第二辅助子电路包括第十七晶体管；

所述第十五晶体管的第一极连接第一晶体管的第二极和第十七晶体管的第一极，第二极连接第一电位信号端，控制极连接所述上拉节点；

所述第十七晶体管的第二极连接所述非工作电平端，控制极连接所述上拉复位信号端。

4.根据权利要求1所述的移位寄存器，其特征在于，还包括：至少一个下拉控制子电路和至少一个下拉子电路；一个所述下拉控制子电路与一个所述下拉子电路电连接，且二者之间的连接节点为下拉节点；

所述下拉控制子电路，被配置为响应于第一电源电压，并通过所述第一电源电压控制与之连接的所述下拉节点的电位；

所述下拉子电路，被配置为响应于的所述上拉节点的电位，并通过所述非工作电平下拉与之连接所述下拉节点的电位。

5.根据权利要求4所述的移位寄存器，其特征在于，任一所述下拉控制子电路包括：第五晶体管和第九晶体管；任一所述下拉子电路包括：第六晶体管和第八晶体管；

所述第五晶体管的第一极连接所述第九晶体管的第一极和第一电源电压端，第二极连接一个所述下拉节点，控制极连接所述第九晶体管的第二极，所述第九晶体管的第一极和控制极连接；

所述第六晶体管的第一极连接一个所述下拉节点，第二极连接非工作电平端，控制极连接所述上拉节点；

所述第八晶体管的第一极连接与该下拉子电路连接的所述下拉控制子电路中的所述第九晶体管的第二极，第二极连接第二极连接所述非工作电平端，控制极连接所述上拉节点。

6.根据权利要求5所述的移位寄存器，其特征在于，还包括：至少一个第一降噪子电路和至少一个第二降噪子电路；

一个所述第一降噪子电路，被配置为被一个所述下拉节点的电位控制，并通过所述非工作电平对所述上拉节点的电位进行降噪，且不同的所述第一降噪子电路被不同所述下拉节点控制；

一个所述第二降噪子电路，被配置为被一个所述下拉节点的电位控制，并通过所述非工作电平对所述信号输出端的输出进行降噪，且不同的第二降噪子电路被不同的所述下拉节点控制。

7.根据权利要求6所述的移位寄存器，其特征在于，任一所述第一降噪子电路包括第十晶体管；

所述第十晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接所述下拉节点；

任一所述第二降噪子电路包括第十一晶体管；

所述第十一晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接所述信号输出端。

8.根据权利要求7所述的移位寄存器，其特征在于，所述第二辅助子电路的数量为多个；所述上拉节点的电位作为所述第一控制信号，一个所述下拉节点的电位作为一个所述第二辅助子电路的所述第二控制信号；

所述第一辅助子电路的控制端连接所述上拉节点，第一端连接所述第一晶体管的第二极，第二端连接第一电位信号端；

一个所述第二辅助子电路的控制端连接一个所述下拉节点，第一端连接所述第一晶体管的第二极，第二端连接非工作电平端。

9.根据权利要求8所述的移位寄存器，其特征在于，所述第一辅助子电路包括第十五晶体管；任一所述第二辅助子电路包括第十七晶体管；

所述第十五晶体管的第一极连接第一晶体管的第二极和第十七晶体管的第一极，第二极连接第一电位信号端，控制极连接所述上拉节点；

任一所述第十七晶体管的第二极连接所述非工作电平端；一个所述第十七晶体管的控制极连接一个所述下拉节点。

10.根据权利要求7所述的移位寄存器，其特征在于，所述第二辅助子电路的数量为多个；所述上拉节点的电位作为所述第一控制信号，一个所述下拉节点的电位作为一个所述第二辅助子电路的所述第二控制信号；

所述第一辅助子电路的控制端连接所述上拉节点，第一端连接所述第十晶体管的第二极，第二端连接第一电位信号端；

一个所述第二辅助子电路的控制端连接一个所述下拉节点，第一端连接所述第一晶体管的第二极，第二端连接非工作电平端。

11.根据权利要求10所述的移位寄存器，其中，所述第一辅助子电路包括第十五晶体管；任一所述第二辅助子电路包括第十七晶体管；

所述第十五晶体管的第一极连接第十晶体管的第二极和第十七晶体管的第一极，第二极连接第一电位信号端，控制极连接所述上拉节点；

任一所述第十七晶体管的第二极连接所述非工作电平端；一个所述第十七晶体管的控制极连接一个所述下拉节点。

12.根据权利要求7所述的移位寄存器，其特征在于，还包括第三辅助子电路和至少一个第四辅助子电路；

所述第三辅助子电路，被配置为在所述上拉节点的电位的控制下，将非工作电平信号写入一个第八晶体管的第一极和一个所述下拉节点；

一个所述第四辅助子电路，被配置为在一个所述下拉子电路中的所述第六晶体管和所述第八晶体管关断时，将所述第六晶体管和所述第八晶体管的第二极的电位下拉至第一电位。

13.根据权利要求12所述的移位寄存器，其特征在于，所述第三辅助子电路包括第十八晶体管；任一所述第四辅助子电路包括第十九晶体管；

所述第十八晶体管的第一极连接所述第十九晶体管的第一极，第二极连接非工作电平端，控制极连接所述上拉节点；

一个所述第十九晶体管的第一极连接一个所述下拉子电路中的所述第六晶体管的第二极和所述八晶体管的第二极，第二极连接第一电位信号端，控制极连接下拉节点。

14.根据权利要求7所述的移位寄存器，其特征在于，还包括第五辅助子电路和至少一个第六辅助子电路；

所述第五辅助子电路，被配置为在所述上拉节点的电位的控制下，并所述第十一晶体管关断时，将所述第一电位写入所述第十一晶体管的第一极；

一个所述第六辅助子电路，被配置为在所述第十一晶体管开启时，通过所述非工作电平下拉所述信号输出端。

15.根据权利要求14所述的移位寄存器，其特征在于，所述第五辅助子电路包括第二十晶体管；任一所述第六辅助子电路包括第二十一晶体管；

所述第二十晶体管的第一极连接所述第十一晶体管的第二极，第二极连接第一电位信号端，控制极连接所述上拉节点；

一个所述第二十一晶体管的第一极连接所述第二十晶体管的第一极，第二极连接非工作电平端，控制极连接所述下拉节点。

16.根据权利要求4-15中任一项所述的移位寄存器，其特征在于，还包括至少一个第七辅助子电路；一个所述第七辅助子电路，被配置为在输入信号的控制通过非工作电平信号将一个所述下拉节点的电位下拉。

17.根据权利要求16所述的移位寄存器，其特征在于，任一所述第七辅助子电路包括第十六晶体管；

一个所述第十六晶体管的第一极连接一个所述下拉节点，第二极连接非工作电平端，控制极连接信号输入端。

18.根据权利要求1所述的移位寄存器，其特征在于，还包括：帧重置子电路，被配置为响应于帧重置信号，通过非工作电平信号对所述上拉节点的电位进行重置。

19.根据权利要求18所述的移位寄存器，其特征在于，所述帧重置子电路包括第七晶体管，

所述第七晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接帧重置信号端。

20.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括第二晶体管；

所述第二晶体管的第一极和控制极连接信号输入端，第二极连接所述上拉节点。

21.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括第三晶体管和存储电容；

所述第三晶体管的第一极连接时钟信号端，第二极连接所述信号输出端，控制极连接上拉节点；

所述存储电容的第一端连接所述上拉节点，第二端连接所述信号输出端。

22.一种栅极驱动电路，其特征在于，包括多个级联的移位寄存器；所述移位寄存器包括权利要求1-21中的任一项所述的移位寄存器。

23.一种显示面板，其特征在于，包括权利要求22所述的栅极驱动电路。

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