CN206312552U - 一种移位寄存器、栅极驱动电路和显示装置 - Google Patents

Abstract

本实用新型提供了一种移位寄存器、栅极驱动电路和显示装置，包括第一电路单元和第二电路单元；第一电路单元包括第一输入模块、第一输出模块、第一上拉模块、第一下拉模块至第五下拉模块，第二电路单元包括第二输入模块、第二输出模块、第二上拉模块、第六下拉模块至第十下拉模块；其中，第五下拉模块响应第一复位端输出的第一复位信号，将第三电压端输出的第三电压信号传输至第一输出端，第十下拉模块响应第二复位端输入的第二复位信号，将第三电压端输出的第三电压信号传输至第二输出端，即第五下拉模块和第十下拉模块的响应信号不是时钟信号，因此，可以降低第五下拉模块和第十下拉模块中晶体管的功耗，进而可以降低移位寄存器的功耗。

Description

一种移位寄存器、栅极驱动电路和显示装置

技术领域

本实用新型涉及显示设备技术领域，更具体地说，涉及一种移位寄存器、栅极驱动电路和显示装置。

背景技术

随着电子技术的发展，显示装置已被广泛应用到各个领域的各种电子产品中，如电视、手机、电脑、个人数字助理等，成为人们生活和工作不可或缺的一部分。现有的显示装置包括多条栅极线、多条数据线、像素阵列、栅极驱动电路和数据驱动电路，其中，栅极驱动电路包括多个移位寄存器，每个移位寄存器的输出端与一条栅极线相连，数据驱动电路与多条数据线相连。栅极驱动电路主要用于通过移位寄存器对多条栅极线进行扫描，以通过扫描栅极线对与栅极线电连接的像素阵列进行扫描，数据驱动电路主要用于向数据线输出数据驱动信号，以驱动像素阵列进行画面的显示。但是，由于现有的移位寄存器的功耗较大，因此，导致现有的显示装置的功耗也较大。

实用新型内容

有鉴于此，本实用新型提供了一种移位寄存器、栅极驱动电路和显示装置，以解决现有技术中的移位寄存器和显示装置功耗较大的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种移位寄存器，包括第一电路单元和第二电路单元；所述第一电路单元包括第一输入模块、第一输出模块、第一上拉模块、第一下拉模块至第五下拉模块，所述第二电路单元包括第二输入模块、第二输出模块、第二上拉模块、第六下拉模块至第十下拉模块；其中，所述第一输入模块用于响应第一输入端输出的第一输入信号，将第一电压端输出的第一电压信号传输至第一节点，以及，响应第一复位端输出的第一复位信号，将第二电压端输出的第二电压信号传输至所述第一节点，其中，所述第一电压端和第二电压端输出的信号的电平相反；所述第一输出模块用于响应所述第一节点的信号，将第一时钟信号端输出的第一时钟信号传输至第一输出端；所述第一下拉模块用于响应所述第一节点的信号，将所述第三电压端输出的第三电压信号传输至第二节点和第三节点；所述第二下拉模块用于响应第四节点的信号，将所述第三电压端输出的第三电压信号传输至所述第二节点和所述第三节点；所述第一上拉模块用于响应第四电压端输出的第四电压信号，将所述第四电压信号传输至所述第二节点和所述第三节点；所述第三下拉模块用于响应所述第二节点的信号，将所述第三电压端输出的第三电压信号传输至所述第一节点以及所述第一输出端；所述第四下拉模块用于响应第五节点的信号，将所述第三电压端输出的第三电压信号传输至所述第一节点和所述第一输出端；所述第五下拉模块用于响应所述第一复位端输出的第一复位信号，将所述第三电压端输出的第三电压信号传输至所述第一输出端；所述第二输入模块用于响应第二输入端输入的第二输入信号，将所述第一电压端输出的第一电压信号传输至第四节点，以及，响应第二复位端输出的第二复位信号，将所述第二电压端输出的第二电压信号传输至所述第四节点；所述第二输出模块用于响应所述第四节点的信号，将第二时钟信号端输出的第二时钟信号传输至第二输出端；所述第六下拉模块用于响应所述第四节点的信号，将所述第三电压端输出的第三电压信号传输至所述第五节点以及第六节点；所述第七下拉模块用于响应所述第一节点的信号，将所述第三电压端输出的第三电压信号传输至所述第五节点和所述第六节点；所述第二上拉模块用于响应第五电压端输出的第五电压信号，将所述第五电压信号传输至所述第五节点和所述第六节点；所述第八下拉模块用于响应所述第五节点的信号，将所述第三电压端输出的第三电压信号传输至所述第四节点以及所述第二输出端；所述第九下拉模块用于响应所述第二节点的信号，将所述第三电压端输出的第三电压信号传输至所述第四节点和所述第二输出端；所述第十下拉模块用于响应所述第二复位端输入的第二复位信号，将所述第三电压端输出的第三电压信号传输至所述第二输出端。

一种栅极驱动电路，所述栅极驱动电路包括N个级联的移位寄存器，所述移位寄存器为如上所述的移位寄存器，其中，N为大于2的整数。

一种显示装置，包括如上所述的栅极驱动电路。

与现有技术相比，本实用新型所提供的技术方案具有以下优点：

本实用新型所提供的移位寄存器、栅极驱动电路和显示装置，由于第五下拉模块响应第一复位端输出的第一复位信号，将第三电压端输出的第三电压信号传输至第一输出端，第十下拉模块响应第二复位端输入的第二复位信号，将第三电压端输出的第三电压信号传输至第二输出端，即第五下拉模块和第十下拉模块的响应信号不是时钟信号，因此，可以降低第五下拉模块和第十下拉模块中的晶体管的功耗，进而可以降低移位寄存器以及显示装置的功耗。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本实用新型实施例提供的一种移位寄存器的电路结构示意图；

图2为本实用新型实施例提供的移位寄存器的具体结构示意图；

图3为本实用新型实施例提供的移位寄存器进行第一顺序扫描的时序图；

图4为本实用新型实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本实用新型实施例提供了一种移位寄存器，参考图1，图1为本实用新型实施例提供的一种移位寄存器的电路结构示意图，该移位寄存器包括第一电路单元和第二电路单元，其中，第一电路单元包括第一输入模块Q1、第一输出模块Q2、第一上拉模块Q3、第一下拉模块Q4、第二下拉模块Q5、第三下拉模块Q6、第四下拉模块Q7以及第五下拉模块Q8，第二电路单元包括第二输入模块R1、第二输出模块R2、第二上拉模块R3、第六下拉模块R4、第七下拉模块R5、第八下拉模块R6、第九下拉模块R7以及第十下拉模块R8。

第一输入模块Q1用于响应第一输入端SET1输出的第一输入信号，将第一电压端FW输出的第一电压信号传输至第一节点P1。并且，第一输入模块Q1还用于响应第一复位端RESET1输出的第一复位信号，将第二电压端BW输出的第二电压信号传输至第一节点P1。第一电压端FW和第二电压端BW输出的信号的电平相反。

第一输出模块Q2用于响应第一节点P1的信号，将第一时钟信号端CK1输出的第一时钟信号传输至第一输出端GOUT1。

第一下拉模块Q4用于响应第一节点P1的信号，将第三电压端VGL输出的第三电压信号传输至第二节点P2和第三节点P3。

第二下拉模块Q5用于响应第四节点P4的信号，将第三电压端VGL输出的第三电压信号传输至第二节点P2和第三节点P3。

第一上拉模块Q3用于响应第四电压端V1输出的第四电压信号，将该第四电压信号传输至第二节点P2和第三节点P3。

第三下拉模块Q6用于响应第二节点P2的信号，将第三电压端VGL输出的第三电压信号传输至第一节点P1以及第一输出端GOUT1。

第四下拉模块Q7用于响应第五节点P5的信号，将第三电压端VGL输出的第三电压信号传输至第一节点P1和第一输出端GOUT1。

第五下拉模块Q8用于响应第一复位端RESET1输出的第一复位信号，将第三电压端VGL输出的第三电压信号传输至第一输出端GOUT1。

第二输入模块R1用于响应第二输入端SET2输入的第二输入信号，将第一电压端FW输出的第一电压信号传输至第四节点P4；并且，第二输入模块R1还用于响应第二复位端RESET2输出的第二复位信号，将第二电压端BW输出的第二电压信号传输至第四节点P4。

第二输出模块R2用于响应第四节点P4的信号，将第二时钟信号端CK2输出的第二时钟信号传输至第二输出端GOUT2。

第六下拉模块R4用于响应第四节点P4的信号，将第三电压端VGL输出的第三电压信号传输至第五节点P5以及第六节点P6。

第七下拉模块R5用于响应第一节点P1的信号，将第三电压端VGL输出的第三电压信号传输至第五节点P5和第六节点P6。

第二上拉模块R3用于响应第五电压端V2输出的第五电压信号，将该第五电压信号传输至第五节点P5和第六节点P6。

第八下拉模块R6用于响应第五节点P5的信号，将第三电压端VGL输出的第三电压信号传输至第四节点P4以及第二输出端GOUT2。

第九下拉模块R7用于响应第二节点P2的信号，将第三电压端VGL输出的第三电压信号传输至第四节点P4和第二输出端GOUT2。

第十下拉模块R8用于响应第二复位端RESET2输入的第二复位信号，将第三电压端VGL输出的第三电压信号传输至第二输出端GOUT2。

本实施例中的移位寄存器，包括结构类似的第一电路单元和第二电路单元，其中，第一电路单元和第二电路单元可以相互控制，例如，第一电路单元的第二节点P2控制第二电路单元的第二十七晶体管M27和第二十八晶体管M28，第二电路单元的第五节点P5控制第一电路单元的第二十五晶体管M25和第二十六晶体管M26，从而可以节省信号输入端和晶体管等，进而可以简化移位寄存器的结构。并且，在第一电路单元中，对于第一节点P1和第一输出端GOUT1的下拉均为双下拉，在第二电路单元中，对于第四节点P4和第二输出端GOUT2的下拉均为双下拉，因此，移位寄存器输出的栅极扫描信号的波形更加稳定。

此外，现有技术中下拉第一输出端GOUT1和第二输出端GOUT2的下拉模块的响应信号都是时钟信号，由于时钟信号会导致下拉模块中的晶体管在不需要下拉的时段也导通，因此，会造成不必要的功耗。而本申请中下拉输出端的第五下拉模块Q8和第十下拉模块R8的响应信号是复位信号，而不是时钟信号，因此，可以降低第五下拉模块和第十下拉模块中的晶体管的功耗，进而可以降低移位寄存器以及显示装置的功耗。

参考图2，图2为本实用新型实施例提供的移位寄存器的具体结构示意图，第五下拉模块Q8包括第一晶体管M1；第十下拉模块R8包括第二晶体管M2。第一晶体管M1的控制端与第一复位端RESET1相连，第一晶体管M1的第一端与第三电压端VGL相连，第一晶体管M1的第二端与第一输出端GOUT1相连。第二晶体管M2的控制端与第二复位端RESET2相连，第二晶体管M2的第一端与第三电压端VGL相连，第二晶体管M2的第二端与第二输出端GOUT2相连。

如图2所示，第一输入模块Q1包括第三晶体管M3和第四晶体管M4；第三晶体管M3的控制端与第一输入端SET1相连，第三晶体管M3的第一端与第一电压端FW相连，第三晶体管M3的第二端与第一节点P1相连。第四晶体管M4的控制端与第一复位端RESET1相连，第四晶体管M4的第一端与第二电压端BW相连，第四晶体管M4的第二端与第一节点P1相连。

由于第一输入模块Q1和第二输出模块R1的组成结构相同，故而第二输入模块R1同样包括两个晶体管，即第二输入模块R1包括第五晶体管M5和第六晶体管M6。第五晶体管M5的控制端与第二输入端SET2相连，第五晶体管M5的第一端与第一电压端FW相连，第五晶体管M5的第二端与第四节点P4相连。第六晶体管M6的控制端与第二复位端RESET2相连，第六晶体管M6的第一端与第二电压端BW相连，第六晶体管M6的第二端与第四节点P4相连。

在本实用新型的一实施例中，对于第一输入模块Q1而言，在第一输入端SET1控制第一节点P1和第一电压端FW之间接通时，第一复位端RESET1不能同时控制第一节点P1和第二电压端BW之间接通；以及，在第一复位端RESET1控制第一节点P1和第二电压端BW之间接通时，第一输入端SET1不能同时控制第一节点P1和第一电压端FW之间接通。

同样，对于第二输入模块R1而言，在第二输入端SET2控制第四节点P4与第一电压端FW之间接通时，第二复位端RESET2不能同时控制第四节点P4和第二电压端BW之间接通；以及，在第二复位端RESET2控制第四节点P4和第二电压端BW之间接通时，第二输入端SET2不能同时控制第四节点P4和第一电压端FW之间接通。也就是说，第三晶体管M3和第四晶体管M4不能同时导通，以及，第五晶体管M5和第六晶体管M6不能同时导通。

如图2所示，第一输出模块Q2包括第七晶体管M7和第一电容C1。第七晶体管M7的控制端与第一节点P1相连，第七晶体管M7的第一端与第一时钟信号端CK1相连，第七晶体管M7的第二端与第一输出端GOUT1相连。第一电容C1连接在第一节点P1和第一输出端GOUT1之间。

同样，第二输出模块Q2包括第八晶体管M8和第二电容C2。第八晶体管M8的控制端与第四节点P4相连，第八晶体管M8的第一端与第二时钟信号端CK2相连，第八晶体管M8的第二端与第二输出端GOUT2相连。第二电容C2连接在第四节点P4和第二输出端GOUT2之间。

如图2所示，第一下拉模块Q4包括第九晶体管M9和第十晶体管M10。第九晶体管M9的控制端与第一节点P1相连，第九晶体管M9的第一端与第三电压端VGL相连，第九晶体管M9的第二端与第二节点P2相连。第十晶体管M10的控制端与第一节点P1相连，第十晶体管M10的第一端与第三电压端VGL相连，第十晶体管M10的第二端与第三节点P3相连。

同样，第六下拉模块R4包括第十一晶体管M11和第十二晶体管M12。第十一晶体管M11的控制端与第四节点P4相连，第十一晶体管M11的第一端与第三电压端VGL相连，第十一晶体管M11的第二端与第五节点P5相连。第十二晶体管M12的控制端与第四节点P4相连，第十二晶体管M12的第一端与第三电压端VGL相连，第十二晶体管M12的第二端与第六节点P6相连。

如图2所示，第二下拉模块Q5包括第十三晶体管M13和第十四晶体管M14。第十三晶体管M13的控制端与第四节点P4相连，第十三晶体管M13的第一端与第三电压端VGL相连，第十三晶体管M13的第二端与第二节点P2相连。第十四晶体管M14的控制端与第四节点P4相连，第十四晶体管M14的第一端与第三电压端VGL相连，第十四晶体管M14的第二端与第三节点P3相连。

同样，第七下拉模块R5包括第十五晶体管M15和第十六晶体管M16。第十五晶体管M15的控制端与第一节点P1相连，第十五晶体管M15的第一端与第三电压端VGL相连，第十五晶体管M15的第二端与第五节点P5相连。第十六晶体管M16的控制端与第一节点P1相连，第十六晶体管M16的第一端与第三电压端VGL相连，第十六晶体管M16的第二端与第六节点P6相连。

如图2所示，第一上拉模块Q3包括第十七晶体管M17和第十八晶体管M18。第十七晶体管M17的控制端和第一端与第四电压端V1相连，第十七晶体管M17的第二端与第三节点P3相连。第十八晶体管M18的控制端与第三节点P3相连，第十八晶体管M18的第一端与第四电压端V1相连，第十八晶体管M18的第二端与第二节点P2相连。第十七晶体管M17和第十八晶体管M18响应第四电压端V1的信号，将第四电压端V1的信号传输至第二节点P2和第三节点P3。

同样，第二上拉模块R3包括第十九晶体管M19和第二十晶体管M20。第十九晶体管M19的控制端和第一端与第五电压端V2相连，第十九晶体管M19的第二端与第六节点P6相连。第二十晶体管M20的控制端与第六节点P6相连，第二十晶体管M20的第一端与第五电压端V2相连，第二十晶体管M20的第二端与第五节点P5相连。第十九晶体管M19和第二十晶体管M20响应第五电压端V2的信号，将第五电压端V2的信号传输至第五节点P5和第六节点P6。

如图2所示，第三下拉模块Q6包括第二十一晶体管M21和第二十二晶体管M22。第二十一晶体管M21的控制端与第二节点P2相连，第二十一晶体管M21的第一端与第三电压端VGL相连，第二十一晶体管M21的第二端与第一节点P1相连。第二十二晶体管M22的控制端与第二节点P2相连，第二十二晶体管M22的第一端与第三电压端VGL相连，第二十二晶体管M22的第二端与第一输出端GOUT1相连。

同样，第八下拉模块R6包括第二十三晶体管M23和第二十四晶体管M24。第二十三晶体管M23的控制端与第五节点P5相连，第二十三晶体管M23的第一端与第三电压端VGL相连，第二十三晶体管M23的第二端与第四节点P4相连。第二十四晶体管M24的控制端与第五节点P5相连，第二十四晶体管M24的第一端与第三电压端VGL相连，第二十四晶体管M24的第二端与第二输出端GOUT2相连。

如图2所示，第四下拉模块Q7包括第二十五晶体管M25和第二十六晶体管M26。第二十五晶体管M25的控制端与第五节点P5相连，第二十五晶体管M25的第一端与第三电压端VGL相连，第二十五晶体管M25的第二端与第一节点P1相连。第二十六晶体管M26的控制端与第五节点P5相连，第二十六晶体管M26的第一端与第三电压端VGL相连，第二十六晶体管M26的第二端与第一输出端GOUT1相连。

同样，第九下拉模块R7包括第二十七晶体管M27和第二十八晶体管M28。第二十七晶体管M27的控制端与第二节点P2相连，第二十七晶体管M27的第一端与第三电压端VGL相连，第二十七晶体管M27的第二端与第四节点P4相连。第二十八晶体管M28的控制端与第二节点P2相连，第二十八晶体管M28的第一端与第三电压端VGL相连，第二十八晶体管M28的第二端与第二输出端GOUT2相连。

并且，需要说明的是，本实施例提供的第三电压端VGL输出的信号为低电平信号，但是，本实用新型并不仅限于此，在其他实施例中，第三电压端VGL输出的信号还可以为高电平信号，对此需要根据实际应用进行具体设计，主要满足第三电压端VGL输出的信号为不能扫描栅极线(即该信号不能对与栅极线连接的像素阵列进行扫描)、且不能控制与第三电压端VGL直接或间接连通的晶体管导通即可。

并且，本实用新型实施例提供的第四电压端V1和第五电压端V2输出的信号的电平相反，且第四电压端V1和第五电压端V2输出的信号为帧反转信号；即，在栅极驱动电路扫描完毕一帧画面后，第四电压端V1和第五电压端V2输出的信号各自反相。

下面结合驱动方法对本申请实施例提供的移位寄存器的各个组成模块和组成每个模块的各个晶体管的导通和截止情况进行进一步描述。需要说明的是，下面以第一晶体管M1至第二十八晶体管M28均为N型晶体管，以及，第三电压端VGL输出信号为低电平信号，且扫描信号为高电平信号为例进行说明，但是，本实用新型并不仅限于此。

参考图3，图3为本实用新型实施例提供的移位寄存器进行第一顺序扫描的时序图，本实施例中的第一顺序扫描是指沿第一电路单元至第二电路单元的方向进行的扫描，其中，本实用新型实施例提供的移位寄存器的驱动方法包括四个阶段，即第一阶段T1、第二阶段T2、第三阶段T3和第四阶段T4。

在第一阶段T1，第一输入端SET1输出高电平信号，控制第三晶体管M3导通，使得第一节点P1的信号为第一电压端FW输出的高电平信号。此时，第一节点P1控制第七晶体管M7导通，将第一时钟信号端CK1输出的低电平信号传输至第一输出端Gout1。同时，第一节点P1控制第九晶体管M9和第十晶体管M10导通，以及，控制第十五晶体管M15和第十六晶体管M16导通，使得第五节点P5、第六节点P6、第三节点P3和第二节点P2的信号均为第三电压端VGL输出的低电平信号，以控制第一上拉模块Q3与第二节点P2之间截止、控制第二上拉模块R3与第五节点P5之间截止。

在第二阶段T2，第七晶体管M7将第一时钟信号端CK1输出的高电平信号(即扫描信号)输出至第一输出端Gout1和第一电容C1的一个极板，第一输出端Gout1对与其连接的栅极线进行扫描，且第一电容C1将连接另一极板的第一节点P1的信号再次拉高。由于第一节点P1的信号还为更高的高电平信号，因而，与第一节点P1直接或间接连通的晶体管保持第一阶段T1的状态不变。另外，在第二阶段T2，第二输入端SET2输出高电平信号，控制第五晶体管M5导通，使得第四节点P4的信号为第一电压端FW输出的高电平信号。第四节点P4控制第八晶体管M8导通，第八晶体管M8将第二时钟信号端CK2输出的低电平信号输出至第二输出端Gout2。同时，第四节点P4还控制第十一晶体管M11和第十二晶体管M12导通，以及，控制第十三晶体管M13和第十四晶体管M14导通，使得第五节点P5、第六节点P6、第三节点P3和第二节点P2的信号均为第三电压端VGL输出的低电平信号，以保持控制第一上拉模块Q3和第二上拉模块R3分别与第二节点P2和第五节点P5之间的截止状态。

在第三阶段T3，第八晶体管M8将第二时钟信号端CK2输出的高电平信号(即扫描信号)输出至第二输出端Gout2和第二电容C2的一极板，第二输出端Gout2对与其连接的栅极线进行扫描，且第二电容C2将连接另一极板的第四节点P4的信号再次拉高。由于第四节点P4的信号还为更高的高电平信号，因而与第四节点P4直接或间接连通的晶体管保持第二阶段T2的状态不变。另外，在第三阶段T3时第一复位端RESET1输出高电平信号，控制第四晶体管M4和第一晶体管M1导通，使得第一节点P1的信号为第二电压端BW输出的低电平信号、且第一输出端Gout1的信号为第三电压端VGL输出的低电平信号；此时，与第一节点P1连接的晶体管均为截止状态。

在第四阶段T4，第二复位端RESET2输出高电平信号，而控制第六晶体管M6和第二晶体管M2导通，使得第四节点P4的信号为第二电压端BW输出的低电平信号、且第二输出端Gout2的信号为第三电压端VGL输出的低电平信号。由于在第四阶段T4时与第一节点P1和第四节点P4连接的晶体管均为截止状态，因而，不能够再次阻止第一上拉模块Q3和第二上拉模块R3分别与第二节点P2和第五节点P5之间导通。其中，如图4所示，在本实用新型一实施例中，第四电压端V1输出的信号为高电平信号、第五电压端V2输出的信号为低电平信号，因而，第一上拉模块Q3的第十七晶体管M17响应第四电压端V1输出的高电平信号的控制，将高电平信号传输至第十八晶体管M18的控制端，而后将第十八晶体管M18导通后，第四电压端V1输出的高电平信号输出至第二节点P2。第二节点P2控制第二十一晶体管M21和第二十二晶体管M22导通，以及，控制第二十七晶体管M27和第二十八晶体管M28导通，使得第一节点P1和第二四节点P4的信号与第一输出端Gout1和第二输出端Gout2的信号均为第三电压端VGL输出的低电平信号。

本实施例中仅以第一顺序扫描为例进行说明，在第二顺序扫描时，即沿第二电路单元至第一电路单元的方向进行扫描时，移位寄存器的工作时序与第一顺序扫描类似，在此不再赘述。此外，在第一顺序扫描时第五电压端V2的信号还可以为高电平信号，而第四电压端V1的信号为低电平信号，对此不做具体限制。此外，还需要说明的是，本实施例中的控制端是指晶体管的栅极，第一端是指晶体管的源极，第二端是指晶体管的漏极。

本申请实施例还提供了一种栅极驱动电路，该栅极驱动电路包括N个级联的移位寄存器，该移位寄存器为上述任一实施例提供的移位寄存器，其中，N为大于2的整数。

其中，参考图4，图4为本实用新型实施例提供的一种栅极驱动电路的结构示意图，其中，第i级移位寄存器的第一输出端GOUT1与第i+1级移位寄存器的第一输入端SET1相连，第i+1级移位寄存器的第一输出端GOUT1与第i级移位寄存器的第一复位端RESET1相连；第i级移位寄存器的第二输出端GOUT2与第i+1级移位寄存器的第二输入端SET2相连，第i+1级移位寄存器的第二输出端GOUT2与第i级移位寄存器的第二复位端RESET2相连，i为不大于N的正整数。

并且，奇数级移位寄存器的第一时钟信号端CK1为同一信号端、第二时钟信号端CK2为同一信号端，偶数级移位寄存器的第一时钟信号端CK1为同一信号端、第二时钟信号端CK2为同一信号端。

需要说明的是，在本申请实施例提供的栅极驱动电路中，在正向扫描时，即沿第1级移位寄存器向第N级移位寄存器扫描时，第1级移位寄存器的第一输入端SET1和第二输入端SET2均通过外接信号线提供初始的控制信号；以及，在反向扫描时，即沿第N级移位寄存器向第1级移位寄存器扫描时，第N级移位寄存器的第一复位端RESET1和第二复位端RESET2均通过外接的信号线提供初始的控制信号。

此外，由于在扫描过程中需要级联的N级移位寄存器的所有输出端逐级输出扫描信号，因此，在正向扫描时，第1级移位寄存器对应的第一时钟信号端输出扫描信号后其第二时钟信号端输出扫描信号；同样的，第2级移位寄存器对应的第一时钟信号端输出扫描信号后其第二时钟信号端输出扫描信号，并且，第1级移位寄存器的第二时钟信号端输出扫描信号后，第2级移位寄存器的第一时钟信号端输出扫描信号。以及，在反向扫描时，第N级移位寄存器对应的第二时钟信号端输出扫描信号后其第一时钟端输出扫描信号；同样的，第N-1移位寄存器对应的第二时钟信号端输出扫描信号后其第一时钟信号端输出扫描信号，并且，第N级移位寄存器的第一时钟信号端输出扫描信号后，第N-1级移位寄存器的第二时钟信号端输出扫描信号。

本实用新型实施例还提供了一种显示装置，该显示装置包括上述实施例提供的栅极驱动电路。当然，该显示装置还包括多条栅极线、多条数据线、由多条栅极线和多条数据线绝缘交叉限定出的多个像素单元，每个像素单元都包括像素电极和控制开关。该控制开关的栅极与对应的栅极线连接，栅极线传输的扫描信号用以实现控制开关的打开与关闭；该控制开关的源极与对应的数据线连接，该控制开关的漏极与像素电极连接。

其中，多条栅极线与栅极驱动电路中移位寄存器的输出端相连，请结合参考图1，相邻的两条栅极线分别与移位寄存器的第一输出端GOUT1和第二输出端GOUT2相连，以接收移位寄存器输出的扫描信号，对多个像素单元进行逐行扫描，使多个像素单元进行图像的显示。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (12)

1.一种移位寄存器，其特征在于，包括第一电路单元和第二电路单元；

所述第一电路单元包括第一输入模块、第一输出模块、第一上拉模块、第一下拉模块至第五下拉模块，所述第二电路单元包括第二输入模块、第二输出模块、第二上拉模块、第六下拉模块至第十下拉模块；其中，

所述第一输入模块用于响应第一输入端输出的第一输入信号，将第一电压端输出的第一电压信号传输至第一节点，以及，响应第一复位端输出的第一复位信号，将第二电压端输出的第二电压信号传输至所述第一节点，其中，所述第一电压端和第二电压端输出的信号的电平相反；

所述第一输出模块用于响应所述第一节点的信号，将第一时钟信号端输出的第一时钟信号传输至第一输出端；

所述第一下拉模块用于响应所述第一节点的信号，将所述第三电压端输出的第三电压信号传输至第二节点和第三节点；

所述第二下拉模块用于响应第四节点的信号，将所述第三电压端输出的第三电压信号传输至所述第二节点和所述第三节点；

所述第一上拉模块用于响应第四电压端输出的第四电压信号，将所述第四电压信号传输至所述第二节点和所述第三节点；

所述第三下拉模块用于响应所述第二节点的信号，将所述第三电压端输出的第三电压信号传输至所述第一节点以及所述第一输出端；

所述第四下拉模块用于响应第五节点的信号，将所述第三电压端输出的第三电压信号传输至所述第一节点和所述第一输出端；

所述第五下拉模块用于响应所述第一复位端输出的第一复位信号，将所述第三电压端输出的第三电压信号传输至所述第一输出端；

所述第二输入模块用于响应第二输入端输入的第二输入信号，将所述第一电压端输出的第一电压信号传输至第四节点，以及，响应第二复位端输出的第二复位信号，将所述第二电压端输出的第二电压信号传输至所述第四节点；

所述第二输出模块用于响应所述第四节点的信号，将第二时钟信号端输出的第二时钟信号传输至第二输出端；

所述第六下拉模块用于响应所述第四节点的信号，将所述第三电压端输出的第三电压信号传输至所述第五节点以及第六节点；

所述第七下拉模块用于响应所述第一节点的信号，将所述第三电压端输出的第三电压信号传输至所述第五节点和所述第六节点；

所述第二上拉模块用于响应第五电压端输出的第五电压信号，将所述第五电压信号传输至所述第五节点和所述第六节点；

所述第八下拉模块用于响应所述第五节点的信号，将所述第三电压端输出的第三电压信号传输至所述第四节点以及所述第二输出端；

所述第九下拉模块用于响应所述第二节点的信号，将所述第三电压端输出的第三电压信号传输至所述第四节点和所述第二输出端；

所述第十下拉模块用于响应所述第二复位端输入的第二复位信号，将所述第三电压端输出的第三电压信号传输至所述第二输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，

所述第五下拉模块包括第一晶体管；

所述第一晶体管的控制端与所述第一复位端相连，所述第一晶体管的第一端与所述第三电压端相连，所述第一晶体管的第二端与所述第一输出端相连；

所述第十下拉模块包括第二晶体管；

所述第二晶体管的控制端与所述第二复位端相连，所述第二晶体管的第一端与所述第三电压端相连，所述第二晶体管的第二端与所述第二输出端相连。

3.根据权利要求1所述的移位寄存器，其特征在于，

所述第一输入模块包括第三晶体管和第四晶体管；

所述第三晶体管的控制端与所述第一输入端相连，所述第三晶体管的第一端与所述第一电压端相连，所述第三晶体管的第二端与所述第一节点相连；所述第四晶体管的控制端与所述第一复位端相连，所述第四晶体管的第一端与所述第二电压端相连，所述第四晶体管的第二端与所述第一节点相连；

所述第二输入模块包括第五晶体管和第六晶体管；

所述第五晶体管的控制端与所述第二输入端相连，所述第五晶体管的第一端与所述第一电压端相连，所述第五晶体管的第二端与所述第四节点相连；所述第六晶体管的控制端与所述第二复位端相连，所述第六晶体管的第一端与所述第二电压端相连，所述第六晶体管的第二端与所述第四节点相连。

4.根据权利要求1所述的移位寄存器，其特征在于，

所述第一输出模块包括第七晶体管和第一电容；

所述第七晶体管的控制端与所述第一节点相连，所述第七晶体管的第一端与所述第一时钟信号端相连，所述第七晶体管的第二端与所述第一输出端相连；所述第一电容连接在所述第一节点和所述第一输出端之间；

所述第二输出模块包括第八晶体管和第二电容；

所述第八晶体管的控制端与所述第四节点相连，所述第八晶体管的第一端与所述第二时钟信号端相连，所述第八晶体管的第二端与所述第二输出端相连；所述第二电容连接在所述第四节点和所述第二输出端之间。

5.根据权利要求1所述的移位寄存器，其特征在于，

所述第一下拉模块包括第九晶体管和第十晶体管；

所述第九晶体管的控制端与所述第一节点相连，所述第九晶体管的第一端与所述第三电压端相连，所述第九晶体管的第二端与所述第二节点相连；所述第十晶体管的控制端与所述第一节点相连，所述第十晶体管的第一端与所述第三电压端相连，所述第十晶体管的第二端与所述第三节点相连；

所述第六下拉模块包括第十一晶体管和第十二晶体管；

所述第十一晶体管的控制端与所述第四节点相连，所述第十一晶体管的第一端与所述第三电压端相连，所述第十一晶体管的第二端与所述第五节点相连；所述第十二晶体管的控制端与所述第四节点相连，所述第十二晶体管的第一端与所述第三电压端相连，所述第十二晶体管的第二端与所述第六节点相连。

6.根据权利要求1所述的移位寄存器，其特征在于，

所述第二下拉模块包括第十三晶体管和第十四晶体管；

所述第十三晶体管的控制端与所述第四节点相连，所述第十三晶体管的第一端与所述第三电压端相连，所述第十三晶体管的第二端与所述第二节点相连；所述第十四晶体管的控制端与所述第四节点相连，所述第十四晶体管的第一端与所述第三电压端相连，所述第十四晶体管的第二端与所述第三节点相连；

所述第七下拉模块包括第十五晶体管和第十六晶体管；

所述第十五晶体管的控制端与所述第一节点相连，所述第十五晶体管的第一端与所述第三电压端相连，所述第十五晶体管的第二端与所述第五节点相连；所述第十六晶体管的控制端与所述第一节点相连，所述第十六晶体管的第一端与所述第三电压端相连，所述第十六晶体管的第二端与所述第六节点相连。

7.根据权利要求1所述的移位寄存器，其特征在于，

所述第一上拉模块包括第十七晶体管和第十八晶体管；

所述第十七晶体管的控制端和第一端与所述第四电压端相连，所述第十七晶体管的第二端与所述第三节点相连；

所述第十八晶体管的控制端与所述第三节点相连，所述第十八晶体管的第一端与所述第四电压端相连，所述第十八晶体管的第二端与所述第二节点相连；

所述第二上拉模块包括第十九晶体管和第二十晶体管；

所述第十九晶体管的控制端和第一端与所述第五电压端相连，所述第十九晶体管的第二端与所述第六节点相连；所述第二十晶体管的控制端与所述第六节点相连，所述第二十晶体管的第一端与所述第五电压端相连，所述第二十晶体管的第二端与所述第五节点相连。

8.根据权利要求1所述的移位寄存器，其特征在于，

所述第三下拉模块包括第二十一晶体管和第二十二晶体管；

所述第二十一晶体管的控制端与所述第二节点相连，所述第二十一晶体管的第一端与所述第三电压端相连，所述第二十一晶体管的第二端与所述第一节点相连；所述第二十二晶体管的控制端与所述第二节点相连，所述第二十二晶体管的第一端与所述第三电压端相连，所述第二十二晶体管的第二端与所述第一输出端相连；

所述第八下拉模块包括第二十三晶体管和第二十四晶体管；

所述第二十三晶体管的控制端与所述第五节点相连，所述第二十三晶体管的第一端与所述第三电压端相连，所述第二十三晶体管的第二端与所述第四节点相连；所述第二十四晶体管的控制端与所述第五节点相连，所述第二十四晶体管的第一端与所述第三电压端相连，所述第二十四晶体管的第二端与所述第二输出端相连。

9.根据权利要求1所述的移位寄存器，其特征在于，

所述第四下拉模块包括第二十五晶体管和第二十六晶体管；

所述第二十五晶体管的控制端与所述第五节点相连，所述第二十五晶体管的第一端与所述第三电压端相连，所述第二十五晶体管的第二端与所述第一节点相连；所述第二十六晶体管的控制端与所述第五节点相连，所述第二十六晶体管的第一端与所述第三电压端相连，所述第二十六晶体管的第二端与所述第一输出端相连；

所述第九下拉模块包括第二十七晶体管和第二十八晶体管；

所述第二十七晶体管的控制端与所述第二节点相连，所述第二十七晶体管的第一端与所述第三电压端相连，所述第二十七晶体管的第二端与所述第四节点相连；所述第二十八晶体管的控制端与所述第二节点相连，所述第二十八晶体管的第一端与所述第三电压端相连，所述第二十八晶体管的第二端与所述第二输出端相连。

10.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括N个级联的移位寄存器，所述移位寄存器为权利要求1至9任一项所述的移位寄存器，其中，N为大于2的整数。

11.根据权利要求10所述的栅极驱动电路，其特征在于，

所述第i级移位寄存器的第一输出端与所述第i+1级移位寄存器的第一输入端相连，所述第i+1级移位寄存器的第一输出端与所述第i级移位寄存器的第一复位端相连；

所述第i级移位寄存器的第二输出端与所述第i+1级移位寄存器的第二输入端相连，所述第i+1级移位寄存器的第二输出端与所述第i级移位寄存器的第二复位端相连，i为不大于N的正整数。

12.一种显示装置，其特征在于，包括权利要求10或11所述的栅极驱动电路。