CN110858136B - 具有减少延时的全加器电路 - Google Patents

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Abstract

全加器电路包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。所述和位生成电路配置于接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述和位生成电路包括第一上拉网络以及第一下拉网络。在所述第一上拉网络以及所述第一下拉网络的一个或两者中有至多两个堆叠的晶体管。

Description

具有减少延时的全加器电路
技术领域
本发明涉及全加器(full adder)，更具体地，涉及具有新颖电路结构以减少计算延时的全加器。
背景技术
全加器是许多逻辑元件的基本逻辑电路，如微控制器、处理器、现场可编程门阵列(field programmable gate array，FPGA)以及其他。通常来说，全加器表示具有三个输入以及两个输出的电子电路。
图1示出了全加器的真值表(truth table)。对于输入信号，A表示第一加法器输入，B表示第二加法器输入以及Ci表示进位输入(carry input)，其可以是来自前一级的全加器的进位输出(carry output)。对于输出信号，Sum表示计算结果，其是1位结果(和位)以及Co表示进位输出。如图1所示，当具有逻辑“1”的值的输入信号的数目是奇数时，和位的输出值将是“1”。否则，和位的输出值将是“0”。此外，当具有逻辑“1”的值的输入信号的数目超过1时，进位输出Co的值将是“1”，否则，进位输出Co的值将是“0”。
因为全加器电路广泛地用于各种逻辑元件中，如何减少计算延时进而增加全加器的速度是值得研究的课题。
发明内容
本发明提供了一种减少单元延时的全加器电路。
全加器电路的示例性实施例包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。和位生成电路配置于从所述进位输出生成电路接收所述第一输出信号以及基于所述第一输入信号、第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述和位生成电路包括第一上拉网络以及第一下拉网络。在所述第一上拉网络以及所述第一下拉网络的一个或两者中有至多两个堆叠的晶体管。
全加器电路的示例性实施例包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。所述和位生成电路配置于从所述进位输出生成电路接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述全加器电路是镜像型全加器，以及所述和位生成电路包括第一上拉网络以及第一下拉网络。在所述第一上拉网络以及所述第一下拉网络的两者中有至多两个堆叠的晶体管。
全加器的示例性实施包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。所述和位生成电路配置于从所述进位输出生成电路接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述全加器电路是镜像型全加器。所述和位生成电路包括第一上拉网络以及第一下拉网络以及所述进位输出生成电路包括第二上拉网络以及第二下拉网络。在所述第二上拉网络以及所述第二下拉网络两者中有至多一个晶体管。
相比于传统的1位全加器中具有三个堆叠的MOSFET，本发明通过中间控制信号减少堆叠的MOSFET的数量，在和位生成电路的上拉网络与下拉网络中至多有两个堆叠的MOSFET，可以帮助在低电压情况下减少单元延时。
在后续实施例中参考附图给出了本发明的详细描述。
附图说明
通过阅读后续的细节描述和示例并参考附图，可以更全面地理解本发明，其中：
图1示出了全加器的真值表。
图2示出了根据本发明实施例的全加器电路的框图。
图3示出了根据本发明第一实施例的全加器电路的示例性电路图。
图4示出了根据本发明第二实施例的全加器电路的示例性电路图。
图5A示出了根据本发明实施例的生成第一中间控制信号X的控制电路的示例性电路图。
图5B示出了根据本发明实施例的生成第二中间控制信号Y的控制电路的示例性电路图。
图5C示出了根据本发明实施例的生成第一中间控制信号X的控制电路的另一个示例性电路图。
图5D示出了根据本发明实施例的生成第二中间控制信号Y的控制电路的另一个示例性电路图。
图6示出了根据本发明第二实施例的全加器电路的另一个示例性电路图。
图7A示出了根据本发明实施例的生成第一中间控制信号X’的控制电路的示例性电路图。
图7B示出了根据本发明实施例的生成第一中间控制信号Y’的控制电路的示例性电路图。
图8示出了根据本发明第三实施例的全加器电路的示例性电路图。
图9A示出了不具有减少数目的堆叠MOSFET的全加器电路的相对延时相对于具有减少数目的堆叠MOSFET的全加器电路的相对延时的示意图。以及
图9B示出了不具有减少数目的堆叠MOSFET的全加器电路的相对延时相对于具有减少数目的堆叠MOSFET的全加器电路的相对延时的另一个示意图。
具体实施方式
后续描述是实施本发明的最佳实施方式。所做之描述旨在说明本发明的基本原理而不应当对此做限制性理解。本发明的范围由参考所附权利要求最佳确定。
图2示出了根据本发明实施例的全加器电路的框图。全加器电路200可以包括进位输出生成电路210以及和位生成电路220。进位输出生成电路210配置为基于第一输入信号A、第二输入信号B以及第三输入信号Ci生成第一输出信号
Figure BDA0001963499760000041
Ci是进位输入，其可以是前一级中全加器的进位输出。
Figure BDA0001963499760000042
是全加器电路200的进位输出Co的补充信号(complementarysignal)。
和位生成电路200耦合到进位输出生成电路210，配置为从进位输出生成电路210接收第一输出信号
Figure BDA0001963499760000043
以及基于第一输入信号A、第二输入信号B、第三输入信号Ci以及第一输出信号
Figure BDA0001963499760000044
生成第二输出信号Sum，其中第二输出信号Sum是全加器电路200的输出和位。
进位输出Co(或，其补充信号
Figure BDA0001963499760000045
)以及第二输出信号Sum提供第一输入信号A、第二输入信号B以及第三输入信号Ci的算术运算(即，全加法运算)结果。
根据本发明一实施例，全加器电路200是镜像型(mirror type)1位全加器。更具体地，根据本发明一实施例，全加器电路200是镜像型1位混合CMOS全加器，其中全加器电路200包括多个上拉网络以及下拉网络，以及每一对上拉网络与下拉网络在结构中是对称的。
进位输出生成电路210可以包括电路子单元210-1以及210-2。电路子单元210-1可以包括上拉网络21a以及下拉网络21b。上拉网络21a配置为对第一输入信号A以及第二输入信号B执行AND逻辑运算来获得第一逻辑运算结果，以及对第一逻辑运算结果以及第三输入信号Ci执行OR逻辑运算来获得第二逻辑运算结果。上拉网络21a进一步配置为对第二逻辑运算结果执行逆运算。
下拉网络21b配置为对第一输入信号A以及第二输入信号B执行OR逻辑运算来获得第一逻辑运算结果，以及对第一逻辑运算结果以及第三输入信号Ci执行AND逻辑运算来获得第二逻辑预算结果。该下拉网络21b进一步配置为对第二逻辑运算结果执行逆运算。
电路子单元210-2可以包括上拉网络22a以及下拉网络22b。电路子单元210-2可以视为进位输出生成电路210的输出级。上拉网络22a配置为对第一输入信号A以及第二输入信号B执行OR逻辑运算来获得对应的逻辑运算结果。上拉网络22a进一步配置为对所获得的逻辑运算结果执行逆运算。下拉网络22b配置为对第一输入信号A以及第二输入信号B执行AND逻辑运算来获得对应的逻辑运算结果，下拉网络22b进一步配置为对所获的逻辑运算结果执行逆运算。
通过由包括于进位输出生成电路210中的上拉网络与下拉网络执行的逻辑运算，第一输出信号
Figure BDA0001963499760000051
以及对应的进位输出Co同样由进位输出生成电路210生成。第一输出信号
Figure BDA0001963499760000052
进一步被提供给和位生成电路220。
和位生成电路220可以包括电路子单元220-1以及220-2。电路子单元220-1可以包括上拉网络23a以及下拉网络23b。上拉网络23a配置为在第一输入信号A、第二输入信号B以及第三输入信号Ci上执行AND逻辑运算来获得第一逻辑运算结果，以及在第一逻辑运算结果以及第一输出信号
Figure BDA0001963499760000053
上执行OR逻辑运算来获得第二逻辑运算结果。上拉网络23a进一步配置为对第二逻辑运算结果执行逆运算。
下拉网络23b配置为在第一输入信号A、第二输入信号B以及第三输入信号Ci上执行OR逻辑运算来获得第一逻辑运算结果，以及在第一逻辑运算结果以及第一输出信号
Figure BDA0001963499760000054
上执行AND逻辑运算来获得第二逻辑运算结果。下拉网络23b进一步配置为对第二逻辑运算结果执行逆运算。
电路子单元220-2可以包括上拉网络24a以及下拉网络24b。电路子单元220-2可以视为和位生成电路220的输出级。上拉网络24a配置为在第一输入信号A、第二输入信号B以及第三输入信号Ci上执行OR逻辑运算来获得对应的逻辑运算结果。上拉网络24a进一步配置为对所获得的逻辑运算结果执行逆运算。下拉网络24b配置为在第一输入信号A、第二输入信号B以及第三输入信号Ci上执行AND逻辑运算来获得对应的逻辑运算结果，下拉网络24b进一步配置为对所获得的逻辑运算结果执行逆运算。
通过由包括于和位生成电路220中的上拉网络以及下拉网络所执行的逻辑运算，生成第二输出信号Sum(以及其对应的补充信号)。
图3是根据本发明第一实施例的全加器电路的示例性电路图。全加器电路300可以包括进位输出生成电路310以及和位生成电路320。进位输出生成电路310配置为基于第一输入信号A、第二输入信号B以及第三输入信号Ci生成第一输出信号
Figure BDA0001963499760000061
Ci是进位输入，其可以是前一级中全加器的进位输出，
Figure BDA0001963499760000062
是全加器300的进位输出Co的补充信号。
和位生成电路320耦合到进位输出生成电路310，配置为从进位输出生成电路310接收第一输出信号
Figure BDA0001963499760000063
以及基于第一输入信号A、第二输入信号B、第三输入信号Ci以及第一输出信号
Figure BDA0001963499760000064
生成第二输出信号Sum，其中第二输出信号Sum是全加器300的输出和位。
进位输出生成电路310可以包括电路子单元310-1以及310-2。电路子单元310-1可以包括上拉网络以及下拉网络。电路子单元310-1的上拉网络由耦合在正压电源(positivevoltage supply)VDD与进位输出生成电路310的输出端之间的多个PMOS晶体管(transistor)组成，以及配置为执行与如上所述的电路子单元210-1的上拉网络21a相应的逻辑运算。电路子单元310-1的下拉网络由耦合于地压源(ground voltage supply)与进位输出生成电路310的输出端之间的多个NMOS晶体管组成，以及配置为执行与如上所述的电路子单元210-1的下拉网络21b相应的逻辑运算。
电路子单元310-2可以包括上拉网络以及下拉网络。电路子单元310-2的上拉网络由耦合在正压电源VDD以及进位输出生成电路310的输出端之间的多个PMOS晶体管组成，以及配置为执行与如上所述的电路子单元210-2的上拉网络22a相应的逻辑运算。电路子单元310-2的下拉网络由耦合在地压电源与进位输出生成电路310的输出端之间的多个NMOS晶体管组成，以及配置于执行与如上所述的电路子单元210-2的下拉网络22b相应的逻辑运算。
和位生成电路320可以包括电路子单元320-1以及320-2。电路子单元320-1可以包括上拉网络以及下拉网络。电路子单元320-1的上拉网络由耦合在正压电源VDD与和位生成电路320的输出端之间的多个PMOS晶体管组成，以及配置为执行与如上所述的电路子单元220-1的上拉网络23a相应的逻辑运算。电路子单元320-1的下拉网络由耦合在地压电源与和位生成电路320的输出端之间的多个NMOS晶体管组成，以及配置为执行与如上所述的电路子单元220-1的下拉网络23b相应的逻辑运算。
电路子单元320-2可以包括上拉网络以及下拉网络，电路子单元320-2的上拉网络由耦合在正压电源VDD以及和位生成电路320的输出端之间的多个PMOS晶体管组成，并且配置为执行与如上所述的电路子单元220-2的上拉网络24a相应的逻辑运算。电路子单元320-2的下拉网络由耦合在地压电源与和位生成电路320的输出端之间的多个NMOS晶体管组成，并且配置为执行与如上所述的电路子单元220-2的下拉网络24b相应的逻辑运算。
在本发明的第一实施例中，在电路子单元320-2的上拉网络中配置有三个堆叠的PMOS晶体管以及在电路子单元320-2的下拉网络中也配置有三个堆叠的NMOS晶体管。三个堆叠的MOS(PMOS或NMOS)晶体管的每一个配置为接收第一输入信号A、第二输入信号B以及第三输入信息Ci之一(即，配置于接收第一输入信号A、第二输入信号B或者第三输入信号Ci)。
相比于非镜像型全加器，镜像型全加器300可以仅用两个逻辑门延时就能更快输出进位输出Co以及仅用三个逻辑门延时就能更快输出和位Sum。此外，其在低VDD电压条件中更加鲁棒性(robust)以及更加区域有效。
图4示出了根据本发实施例的全加器的示例性电路图。全加器电路400可以包括进位输出生成电路410以及和位生成电路420。进位输出生成电路410配置为基于第一输入信号A、第二输入信号B以及第三输入信号Ci生成第一输出信号
Figure BDA0001963499760000081
Ci是进位输入，其可以是前一级中全加器的进位输出。
Figure BDA0001963499760000082
是全加器电路400的进位输出Co的补充信号。
和位生成电路420耦合到进位输出生成电路410，配置为从进位输出生成电路410接收第一输出信号
Figure BDA0001963499760000083
以及基于第一输入信号A、第二输入信号B、第三输入信号Ci以及第一输出信号
Figure BDA0001963499760000084
生成第二输出信号Sum，其中第二输出信号Sum是全加器电路400的输出和位。
进位输出生成电路410可以包括电路子单元410-1以及410-2。电路子单元410-1可以包括上拉网络以及下拉网络。电路子单元410-1的上拉网络由耦合在正压电源VDD以及进位输出生成电路410的输出端之间的多个PMOS晶体管组成，以及配置为执行与如上所述的电路子单元210-1的上拉网络21a相应的逻辑运算。电路子单元410-1的下拉网络由耦合在地压电源以及进位输出生成电路410的输出端之间的多个NMOS晶体管组成，以及配置为执行与如上所述的电路子单元210-1的下拉网络21b相应逻辑运算。
电路子单元410-2可以包括上拉网络以及下拉网络。电路子单元410-2的上拉网络由耦合在正压电源VDD以及进位输出生成电路410的输出端之间的多个PMOS晶体管组成，以及配置为执行如上所述的电路子单元210-2的上拉网络22a对应的逻辑运算。电路子单元410-2的下拉网络由耦合在地压电源以及进位输出生成电路410的输出端之间的多个NMOS晶体管组成，以及配置为执行如上所述的电路子单元210-2的下拉网络22b对应的逻辑运算。
和位生成电路420可以包括电路子单元420-1以及420-2。电路子单元420-1可以包括上拉网络以及下拉网络。电路子单元420-1的上拉网络由耦合在正压电源VDD以及和位生成电路420的输出端之间多个PMOS晶体管组成，以及配置为执行与如上所述的电路子单元220-1的上拉网络23a相应的逻辑运算。电路子单元420-1的下拉网络由耦合在地压电源以及和位生成电路420的输出端之间的多个NMOS晶体管组成，以及配置为执行与如上所述的电路子单元220-1的下拉网络23b相应的逻辑运算。
电路子单元420-2可以包括上拉网络以及下拉网络。电路子单元420-2的上拉网络由耦合在正压电源VDD以及和位生成电路420的输出端之间的多个PMOS晶体管组成，以及配置为执行与如上所述的电路子单元220-2的上拉网络24a相应的逻辑运算。电路子单元420-2的下拉网络由耦合在地压电路以及和位生成电路420的输出端之间的多个NMOS晶体管组成，以及配置为执行与如上所述的电路子单元220-2的下拉网络24b相应的逻辑运算。
在本发明的第二实施例中，在电路子单元420-2中的上拉网络以及下拉网络的一个或两者中有至多两个堆叠的晶体管(或，仅两个堆叠的晶体管)。例如，如图4所示，在电路子单元420-2的上拉网络中配置有至多两个堆叠的PMOS晶体管以及在电路子单元420-2的下拉网络中也配置有至多两个堆叠的NMOS晶体管。
相比于第一实施例，在本发明的第二实施例中，减少了电路子单元420-2中堆叠的MOSFET的数量，其可以进一步减少全加器电路400的单元延时，从而可以加快全加器的计算速度，尤其是低VDD电压条件下。需要注意的是，在本发明实施例中，低VDD电压可以指由特定工艺定义的1/2标称电压(nominal voltage)。例如，如果18nm工艺中电源VDD的标称电压是1V，则低VDD电压可以指电源电压不大于0.5V的情况。
根据本发明的实施例，电路子单元420-2的上拉网络包括串联耦合在电源VDD以及和位生成电路420的输出端之间的两个PMOS晶体管。两个PMOS晶体管的一个PMOS晶体管的栅极(gate)配置为接收第一输入信号A、第二输入信号B以及第三输入信号Ci之一，以及另一个PMOS晶体管的栅极配置为接收第一中间控制信号X，其是第一输入信号A、第二输入信号B以及第三输入信号Ci的剩余两个的逻辑运算结果。
例如，PMOS晶体管41的栅极配置为接收第三输入信号Ci，以及PMOS晶体管42的栅极配置为接收第一中间控制信号X。
类似地，电路子单元420-2中下拉网络包括串联耦合在地压电源以及和位生成电路420的输出端之间的两个NMOS晶体管。两个NMOS晶体管中一个晶体管的栅极配置为接收第一输入信号A、第二输入信号B以及第三输入信号Ci之一，以及另一个NMOS晶体管的栅极配置为接收第二中间控制信号Y，其是第一输入信号A、第二输入信号B以及第三输入信号Ci中剩余两个的逻辑运算结果。
例如，NMOS晶体管43的栅极配置为接收第二中间控制信号Y，以及NMOS晶体管44的栅极配置为接收第三输入信号Ci。
图5A示出了根据本发明实施例的生成第一中间控制信号X的控制电路的示例性电路图。控制电路50A配置为在第一输入信号A以及第二输入信号B上实施逻辑OR运算来生成第一中间控制信号X，其中
Figure BDA0001963499760000101
是第一输入信号A的补充信号，
Figure BDA0001963499760000102
是第二输入信号B的补充信号，以及X＝(A OR B)。
图5B示出了根据本发明实施例的生成第二中间控制信号Y的控制电路的示例性电路图。控制电路50B配置为在第一输入信号A以及第二输入信号B上执行逻辑AND运算来生成第二中间控制信号Y，其中Y＝(A AND B)。
图5C示出了根据本发明实施例的生成第一中间控制信号X的控制电路的另一个示例性电路图。控制电路50C配置为在第一输入信号A以及第二输入信号B上执行逻辑OR运算来生成第一中间控制信号X，其中X＝(A OR B)。
图5D示出了根据本发明实施例的生成第二中间控制信号Y的控制电路的另一个示例性电路图。控制电路50D配置为在第一输入信号A以及第二输入信号B上执行逻辑AND运算来生成第二中间控制信号Y，Y＝(A AND B)。
注意到的是，OR/AND逻辑可以由各种COMS逻辑族实施，例如通晶体管逻辑(Pass-transistor logic，PTL)、补充通晶体管逻辑(complementary pass-transistor logic，CPL)、双通晶体管逻辑(double pass-transistor logic，DPL)、双值逻辑(dual valuelogic，DVL)等等。因此，图5A、图5B、图5C以及图5D仅示出了多个电路结构的一些来实现用于生成中间控制信号X以及Y的OR/AND功能，本发明不限于此。
图6示出了根据本发明第二实施例的全加器电路的另一个示例性电路图。全加器电路600可以包括进位输出生成电路610以及和位生成电路620。进位输出生成电路610可以包括电路子单元610-1以及610-2。和位生成电路620可以包括电路子单元620-1以及620-2。全加器电路600的电路结构类似于全加器400的结构。对于相同的元件，可以参考全加器电路400的相应描述，在此不再赘述。
在这一实施例中，PMOS晶体管61的栅极配置为接收第一中间控制信号X’，以及PMOS晶体管62的栅极配置为接收第一输入信号A。此外，NMOS晶体管63的栅极配置为接收第一输入信号A，以及NMOS晶体管64的栅极配置为接收第二中间控制信号Y’。
图7A示出了根据本发明实施例的生成第一中间控制信号X’的控制电路的示例性电路图。控制电路70A配置为在第二输入信号B以及第三输入信号Ci上执行逻辑OR运算来生成第一中间控制信号X’，其中X’＝(B OR Ci)。
图7B示出了根据本发明实施例的生成第二中间控制信号Y’的控制电路的示例性电路图。控制电路70B配置为在第二输入信号B以及第三输入信号Ci上执行逻辑AND运算来生成第二中间控制信号Y’，其中Y’＝(B AND Ci)。
需要注意的是，OR/AND逻辑可以由各种COMS逻辑族实施，例如通晶体管逻辑、补充通晶体管逻辑、双通晶体管逻辑、双值逻辑等等。因此，图7A以及图7B仅示出了多个电路结构的两个来实现配置于生成中间控制信号X’以及Y’的OR/AND功能，本发明不限于此。
图8示出了根据本发明第三实施例的全加器电路的示例性电路图。全加器电路800可以包括进位输出生成电路810以及和位生成电路820。进位输出生成电路810可以包括电路子单元810-1以及810-2。和位生成电路820可以包括电路子单元820-1以及820-2。全加器电路800的电路结构类似于全加器电路400的结构。对于相同的元件，可以参考全加器电路400相应的描述，在此不再赘述。
在本发明第三实施例中，在电路子单元810-2的上拉网络以及下拉网络的一个或两者中有至多一个晶体管(或者，仅一个晶体管)。例如，如图8所示，在电路子单元810-2的上拉网络中仅配置一个PMOS晶体管以及在电路子单元810-2的下拉网络中仅配置一个NMOS晶体管。换句话说，在本发明的第三实施例中，在电路子单元810-2的上拉网络以及下拉网络两者中没有堆叠的晶体管。
需要注意的是，在本发明的其他实施例中，电路子单元820-2的结构也可以通过如图3示出的电路子单元320-2、图6示出的电路子单元620-2或者上述的其他可替换或可修正结构的方式来实施。因此，本发明并不限制于图8中示出的结构。
在图8示出的实施例中，PMOS晶体管81耦合在电源VDD以及进位输出生成电路810的输出端之间以及PMOS晶体管81的栅极配置为接收第一控制信号X，其是第一输入信号A以及第二输入信号B的逻辑运算结果，在这一实施例中，X＝(A OR B)。此外，NMOS晶体管82耦合在地压电源以及进位输出生成电路810的输出端之间以及NMOS晶体管82的栅极配置为接收第二中间控制信号Y，其是第一输入信号A以及第二输入信号B的逻辑运算结果，在这一实施例中，Y＝(A AND B)。
用于生成第一中间控制信号X以及第二中间控制信号Y的控制电路可以参考图5A-5D，并且在此不再赘述。注意到如上所讨论的，本发明不仅限于图5A-5D所示出的结构。
图9A以及图9B示出了不具有减少数目的堆叠的MOSFET(即，初始结构，如本发明第一实施例中的全加器电路)的全加器电路的相对延时相对于具有减少数目的堆叠的MOSFET(例如，本发明第二实施例中的全加器电路)的全加器电路的相对延时。相对于在特定值VDD＝0.8V下测量的延时，相对延时是在电源VDD的不同值下测量的延时。使用相对延时图，容易示出当电源VDD减少时延时的变化量。
图9A中示出的延时是第三输入信号Ci到第二输出信号Sum的延时，以及图9B示出的延时是第一输入信号A到进位输出信号Co的延时。此处，术语“延时”指输入信号与输出信号瞬变(transient)之间的时差。信号的瞬变时间可以在特定信号值(如0.5VDD)下测量。例如，图9A示出的延时可以通过测量当第三输入信号Ci的电压(从0上升/从0.5VDD下降)达到0.5VDD的时间与当第二输出信号Sum的电压(从0上升/从VDD下降)达到0.5VDD的时间之间的差异来获得。
如图9A所述，相比于初始结构，当减少堆叠的MOSFET的数量时(例如，在全加器输出级的上拉网络以及下拉网络两者中从3减少到2)，相对延时也减少。类似地，如图9B所示，相对于初始结构，当减少堆叠的MOSFET的数量时(例如，在全加器输出级的上拉网络以及下拉网络两者中从3减少到2)，相对延时也减少。
相比于第一实施例，在本发明的第二实施例中，减少了电路子单元420-2/620-2中的堆叠的MOSFET的数量，其可以大幅度地减少全加器电路的单元延时，特别是在低VDD电压条件下。此外，在本发明的第三实施例中，也减少了电路子单元820-2中MOSFET的数量，其可以进一步减少全加器电路的单元延时。
虽然已经以示例以及优选实施例的方式描述了本发明，但应当理解的是，本发明不限于此。在不背离本发明范围和精神的情况下，本领域技术人员仍可以对本发明进行各种改变以及修正。因此，本发明的范围将由权利要求及其等同物来限定和保护。

Claims (14)

1.一种全加器电路，其特征在于，包括：
进位输出生成电路，配置为基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号；以及
和位生成电路，耦合到所述进位输出生成电路，配置为从所述进位输出生成电路接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号；
其中所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果，
其中所述和位生成电路包括第一上拉网络以及第一下拉网络，以及
其中在所述第一上拉网络以及所述第一下拉网络的一个或两者中有至多两个堆叠的晶体管；
所述第一上拉网络包括串联耦合在正压电源与输出端之间的两个PMOS晶体管；所述两个PMOS晶体管的一个PMOS晶体管的栅极配置为接收所述第一输入信号、所述第二输入信号以及所述第三输入信号之一，以及所述两个PMOS晶体管的另一个PMOS晶体管的栅极配置为接收第一中间控制信号，所述第一中间控制信号是关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的剩余两个的逻辑运算结果。
2.如权利要求1所述的全加器电路，其特征在于，所述第一上拉网络与所述第一下拉网络在电路结构中对称。
3.如权利要求1所述的全加器电路，其特征在于，所述全加器电路是镜像型全加器。
4.如权利要求1所述的全加器电路，其特征在于，所述第一下拉网络包括串联耦合在地压电源与输出端之间的两个NMOS晶体管。
5.如权利要求4所述的全加器电路，其特征在于，所述两个NMOS晶体管的一个NMOS晶体管的栅极配置为接收所述第一输入信号、第二输入信号以及第三输入信号之一，以及所述两个NMOS晶体管的另一个NMOS晶体管的栅极配置为接收第二中间控制信号，所述第二中间控制信号是所述第一输入信号、所述第二输入信号以及所述第三输入信号的剩余两个的逻辑运算结果。
6.如权利要求1所述的全加器电路，其特征在于，所述进位输出生成电路包括第二上拉网络以及第二下拉网络，以及在所述第二上拉网络以及第二下拉网络的一个或两者中有至多一个晶体管。
7.如权利要求6所述的全加器电路，其特征在于，所述第二上拉网络包括耦合在正压电源与输出端之间的PMOS晶体管。
8.如权利要求7所述的全加器电路，其特征在于，所述PMOS晶体管的栅极配置为接收第一中间控制信号，所述第一中间控制信号是关于所述第一输入信号以及所述第二输入信号的逻辑运算结果。
9.如权利要求6所述的全加器电路，其特征在于，所述第二下拉网络包括耦合在地压电源以及输出端之间的NMOS晶体管。
10.如权利要求9所述的全加器电路，其特征在于，所述NMOS晶体管的栅极配置为接收第二中间控制信号，所述第二中间控制信号是关于所述第一输入信号以及所述第二输入信号的逻辑运算结果。
11.一种全加器电路，其特征在于，包括：
进位输出生成电路，配置为基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号；以及
和位生成电路，耦合到所述进位输出生成电路，配置为从所述进位输出生成电路接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号，
其中所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果，
其中所述全加器电路是镜像型全加器，所述和位生成电路包括第一上拉网络以及第一下拉网络，以及所述进位输出生成电路包括第二上拉网络以及第二下拉网络；以及
其中在所述第二上拉网络以及所述第二下拉网络两者中有至多一个晶体管；
所述第二上拉网络包括耦合在正压电源与输出端之间的PMOS晶体管；所述PMOS晶体管的栅极配置为接收第一中间控制信号，所述第一中间控制信号是关于所述第一输入信号以及所述第二输入信号的逻辑运算结果。
12.如权利要求11所述的全加器电路，其特征在于，在所述第一上拉网络以及所述第一下拉网络两者中有至多两个堆叠的晶体管。
13.如权利要求11所述的全加器电路，其特征在于，所述第二下拉网络包括耦合在地压电源以及输出端之间的NMOS晶体管。
14.如权利要求13所述的全加器电路，其特征在于，所述NMOS晶体管的栅极配置为接收第二中间控制信号，所述第二中间控制信号是关于所述第一输入信号以及所述第二输入信号的逻辑运算结果。
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