TW202010261A - 具有減少延時的全加器電路 - Google Patents

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Abstract

全加器電路包括一進位輸出生成電路以及一和位元生成電路。該進位輸出生成電路配置於基於一第一輸入信號、一第二輸入信號以及一第三輸入信號生成一第一輸出信號。該和位元生成電路配置於接收該第一輸出信號以及基於該第一輸入信號、該第二輸入信號、該第三輸入信號以及該第一輸出信號生成一第二輸出信號。該第一輸出信號以及該第二輸出信號提供關於該第一輸入信號、該第二輸入信號以及該第三輸入信號的一算數運算結果。該和位元生成電路包括一第一上拉網路以及一第一下拉網路。在該第一上拉網路以及該第一下拉網路的一個或兩者中有至多兩個堆疊的電晶體。

Description

具有減少延時的全加器電路
本發明涉及全加器(full adder)，更具體地，涉及具有新穎電路結構以減少計算延時的全加器。
全加器是許多邏輯元件的基本邏輯電路，如微控制器、處理器、現場可程式閘陣列(field programmable gate array，FPGA)以及其他。通常來說，全加器表示具有三個輸入以及兩個輸出的電子電路。
第1圖示出了全加器的真值表(truth table)。對於輸入信號，A表示第一加法器輸入，B表示第二加法器輸入以及Ci表示進位輸入(carry input)，其可以是來自前一級的全加器的進位輸出(carry output)。對於輸出信號，Sum表示計算結果，其是1位元結果(和位元)以及Co表示進位輸出。如第1圖所示，當具有邏輯“1”的值的輸入信號的數目是奇數時，和位元的輸出值將是“1”。否則，和位元的輸出值將是“0”。此外，當具有邏輯“1”的值的輸入信號的數目超過1時，進位輸出Co的值將是“1”，否則，進位輸出Co的值將是“0”。
因為全加器電路廣泛地用於各種邏輯元件中，如何減少計算延時進而增加全加器的速度是值得研究的課題。
本發明提供了一種減少單元延時的全加器電路。
全加器電路的示例性實施例包括進位輸出生成電路以及和位元生成電路。該進位輸出生成電路配置於基於第一輸入信號、第二輸入信號以及第三輸入信號生成第一輸出信號。和位元生成電路配置於從該進位輸出生成電路接收該第一輸出信號以及基於該第一輸入信號、第二輸入信號、該第三輸入信號以及該第一輸出信號生成第二輸出信號。該第一輸出信號以及該第二輸出信號提供關於該第一輸入信號、該第二輸入信號以及該第三輸入信號的算數運算結果。該和位元生成電路包括第一上拉網路以及第一下拉網路。在該第一上拉網路以及該第一下拉網路的一個或兩者中有至多兩個堆疊的電晶體。
全加器電路的示例性實施例包括進位輸出生成電路以及和位元生成電路。該進位輸出生成電路配置於基於第一輸入信號、第二輸入信號以及第三輸入信號生成第一輸出信號。該和位元生成電路配置於從該進位輸出生成電路接收該第一輸出信號以及基於該第一輸入信號、該第二輸入信號、該第三輸入信號以及該第一輸出信號生成第二輸出信號。該第一輸出信號以及該第二輸出信號提供關於該第一輸入信號、該第二輸入信號以及該第三輸入信號的算數運算結果。該全加器電路是鏡像型全加器，以及該和位元生成電路包括第一上拉網路以及第一下拉網路。在該第一上拉網路以及該第一下拉網路的兩者中有至多兩個堆疊的電晶體。
全加器的示例性實施包括進位輸出生成電路以及和位元生成電路。該進位輸出生成電路配置於基於第一輸入信號、第二輸入信號以及第三輸入信號生成第一輸出信號。該和位元生成電路配置於從該進位輸出生成電路接收該第一輸出信號以及基於該第一輸入信號、該第二輸入信號、該第三輸入信號以及該第一輸出信號生成第二輸出信號。該第一輸出信號以及該第二輸出信號提供關於該第一輸入信號、該第二輸入信號以及該第三輸入信號的算數運算結果。該全加器電路是鏡像型全加器。該和位元生成電路包括第一上拉網路以及第一下拉網路以及該進位輸出生成電路包括第二上拉網路以及第二下拉網路。在該第二上拉網路以及該第二下拉網路兩者中有至多一個電晶體。
相比于傳統的1位元全加器中具有三個堆疊的MOSFET，本發明藉由中間控制信號減少堆疊的MOSFET的數量，在和位元生成電路的上拉網路與下拉網路中至多有兩個堆疊的MOSFET，可以説明在低電壓情況下減少單元延時。
在後續實施例中參考附圖給出了本發明的詳細描述。
後續描述是實施本發明的最佳實施方式。所做之描述旨在說明本發明的基本原理而不應當對此做限制性理解。本發明的範圍由參考所附申請專利範圍最佳確定。
第2圖示出了根據本發明實施例的全加器電路的框圖。全加器電路200可以包括進位輸出生成電路210以及和位元生成電路220。進位輸出生成電路210配置為基於第一輸入信號A、第二輸入信號B以及第三輸入信號Ci生成第一輸出信號
Figure 02_image001
，Ci是進位輸入，其可以是前一級中全加器的進位輸出。
Figure 02_image001
是全加器電路200的進位輸出Co的補充信號(complementary signal)。
和位元生成電路200耦合到進位輸出生成電路210，配置為從進位輸出生成電路210接收第一輸出信號
Figure 02_image001
以及基於第一輸入信號A、第二輸入信號B、第三輸入信號Ci以及第一輸出信號
Figure 02_image001
生成第二輸出信號Sum，其中第二輸出信號Sum是全加器電路200的輸出和位元。
進位輸出Co(或，其補充信號
Figure 02_image001
)以及第二輸出信號Sum提供第一輸入信號A、第二輸入信號B以及第三輸入信號Ci的算術運算(即，全加法運算)結果。
根據本發明一實施例，全加器電路200是鏡像型(mirror type)1位元全加器。更具體地，根據本發明一實施例，全加器電路200是鏡像型1位元混合CMOS全加器，其中全加器電路200包括複數個上拉網路以及下拉網路，以及每一對上拉網路與下拉網路在結構中是對稱的。
進位輸出生成電路210可以包括電路子單元210-1以及210-2。電路子單元210-1可以包括上拉網路21a以及下拉網路21b。上拉網路21a配置為對第一輸入信號A以及第二輸入信號B執行AND邏輯運算來獲得第一邏輯運算結果，以及對第一邏輯運算結果以及第三輸入信號Ci執行OR邏輯運算來獲得第二邏輯運算結果。上拉網路21a進一步配置為對第二邏輯運算結果執行逆運算。
下拉網路21b配置為對第一輸入信號A以及第二輸入信號B執行OR邏輯運算來獲得第一邏輯運算結果，以及對第一邏輯運算結果以及第三輸入信號Ci執行AND邏輯運算來獲得第二邏輯預算結果。該下拉網路21b進一步配置為對第二邏輯運算結果執行逆運算。
電路子單元210-2可以包括上拉網路22a以及下拉網路22b。電路子單元210-2可以視為進位輸出生成電路210的輸出級。上拉網路22a配置為對第一輸入信號A以及第二輸入信號B執行OR邏輯運算來獲得對應的邏輯運算結果。上拉網路22a進一步配置為對所獲得的邏輯運算結果執行逆運算。下拉網路22b配置為對第一輸入信號A以及第二輸入信號B執行AND邏輯運算來獲得對應的邏輯運算結果，下拉網路22b進一步配置為對所獲的邏輯運算結果執行逆運算。
經由由包括於進位輸出生成電路210中的上拉網路與下拉網路執行的邏輯運算，第一輸出信號
Figure 02_image001
以及對應的進位輸出Co同樣由進位輸出生成電路210生成。第一輸出信號
Figure 02_image001
進一步被提供給和位元生成電路220。
和位元生成電路220可以包括電路子單元220-1以及220-2。電路子單元220-1可以包括上拉網路23a以及下拉網路23b。上拉網路23a配置為在第一輸入信號A、第二輸入信號B以及第三輸入信號Ci上執行AND邏輯運算來獲得第一邏輯運算結果，以及在第一邏輯運算結果以及第一輸出信號 上執行OR邏輯運算來獲得第二邏輯運算結果。上拉網路23a進一步配置為對第二邏輯運算結果執行逆運算。
下拉網路23b配置為在第一輸入信號A、第二輸入信號B以及第三輸入信號Ci上執行OR邏輯運算來獲得第一邏輯運算結果，以及在第一邏輯運算結果以及第一輸出信號
Figure 02_image001
上執行AND邏輯運算來獲得第二邏輯運算結果。下拉網路23b進一步配置為對第二邏輯運算結果執行逆運算。
電路子單元220-2可以包括上拉網路24a以及下拉網路24b。電路子單元220-2可以視為和位元生成電路220的輸出級。上拉網路24a配置為在第一輸入信號A、第二輸入信號B以及第三輸入信號Ci上執行OR邏輯運算來獲得對應的邏輯運算結果。上拉網路24a進一步配置為對所獲得的邏輯運算結果執行逆運算。下拉網路24b配置為在第一輸入信號A、第二輸入信號B以及第三輸入信號Ci上執行AND邏輯運算來獲得對應的邏輯運算結果，下拉網路24b進一步配置為對所獲得的邏輯運算結果執行逆運算。
經由由包括于和位元生成電路220中的上拉網路以及下拉網路所執行的邏輯運算，生成第二輸出信號Sum(以及其對應的補充信號)。
第3圖是根據本發明第一實施例的全加器電路的示例性電路圖。全加器電路300可以包括進位輸出生成電路310以及和位元生成電路320。進位輸出生成電路310配置為基於第一輸入信號A、第二輸入信號B以及第三輸入信號Ci生成第一輸出信號
Figure 02_image001
。Ci是進位輸入，其可以是前一級中全加器的進位輸出，
Figure 02_image001
是全加器300的進位輸出Co的補充信號。
和位元生成電路320耦合到進位輸出生成電路310，配置為從進位輸出生成電路310接收第一輸出信號
Figure 02_image001
以及基於第一輸入信號A、第二輸入信號B、第三輸入信號Ci以及第一輸出信號
Figure 02_image001
生成第二輸出信號Sum，其中第二輸出信號Sum是全加器300的輸出和位元。
進位輸出生成電路310可以包括電路子單元310-1以及310-2。電路子單元310-1可以包括上拉網路以及下拉網路。電路子單元310-1的上拉網路由耦合在正壓電源(positive voltage supply)VDD與進位輸出生成電路310的輸出端之間的複數個PMOS電晶體(transistor)組成，以及配置為執行與如上所述的電路子單元210-1的上拉網路21a相應的邏輯運算。電路子單元310-1的下拉網路由耦合於地壓源(ground voltage supply)與進位輸出生成電路310的輸出端之間的複數個NMOS電晶體組成，以及配置為執行與如上所述的電路子單元210-1的下拉網路21b相應的邏輯運算。
電路子單元310-2可以包括上拉網路以及下拉網路。電路子單元310-2的上拉網路由耦合在正壓電源VDD以及進位輸出生成電路310的輸出端之間的複數個PMOS電晶體組成，以及配置為執行與如上所述的電路子單元210-2的上拉網路22a相應的邏輯運算。電路子單元310-2的下拉網路由耦合在地壓電源與進位輸出生成電路310的輸出端之間的複數個NMOS電晶體組成，以及配置於執行與如上所述的電路子單元210-2的下拉網路22b相應的邏輯運算。
和位元生成電路320可以包括電路子單元320-1以及320-2。電路子單元320-1可以包括上拉網路以及下拉網路。電路子單元320-1的上拉網路由耦合在正壓電源VDD與和位元生成電路320的輸出端之間的複數個PMOS電晶體組成，以及配置為執行與如上所述的電路子單元220-1的上拉網路23a相應的邏輯運算。電路子單元320-1的下拉網路由耦合在地壓電源與和位元生成電路320的輸出端之間的複數個NMOS電晶體組成，以及配置為執行與如上所述的電路子單元220-1的下拉網路23b相應的邏輯運算。
電路子單元320-2可以包括上拉網路以及下拉網路，電路子單元320-2的上拉網路由耦合在正壓電源VDD以及和位元生成電路320的輸出端之間的複數個PMOS電晶體組成，並且配置為執行與如上所述的電路子單元220-2的上拉網路24a相應的邏輯運算。電路子單元320-2的下拉網路由耦合在地壓電源與和位元生成電路320的輸出端之間的複數個NMOS電晶體組成，並且配置為執行與如上所述的電路子單元220-2的下拉網路24b相應的邏輯運算。
在本發明的第一實施例中，在電路子單元320-2的上拉網路中配置有三個堆疊的PMOS電晶體以及在電路子單元320-2的下拉網路中也配置有三個堆疊的NMOS電晶體。三個堆疊的MOS(PMOS或NMOS)電晶體的每一個配置為接收第一輸入信號A、第二輸入信號B以及第三輸入資訊Ci之一(即，配置於接收第一輸入信號A、第二輸入信號B或者第三輸入信號Ci)。
相比于非鏡像型全加器，鏡像型全加器300可以僅用兩個邏輯閘延時就能更快輸出進位輸出Co以及僅用三個邏輯閘延時就能更快輸出和位元Sum。此外，其在低VDD電壓條件中更加魯棒性(robust)以及更加區域有效。
第4圖示出了根據本發實施例的全加器的示例性電路圖。全加器電路400可以包括進位輸出生成電路410以及和位元生成電路420。進位輸出生成電路410配置為基於第一輸入信號A、第二輸入信號B以及第三輸入信號Ci生成第一輸出信號
Figure 02_image001
，Ci是進位輸入，其可以是前一級中全加器的進位輸出。
Figure 02_image001
是全加器電路400的進位輸出Co的補充信號。
和位元生成電路420耦合到進位輸出生成電路410，配置為從進位輸出生成電路410接收第一輸出信號
Figure 02_image001
以及基於第一輸入信號A、第二輸入信號B、第三輸入信號Ci以及第一輸出信號
Figure 02_image001
生成第二輸出信號Sum，其中第二輸出信號Sum是全加器電路400的輸出和位元。
進位輸出生成電路410可以包括電路子單元410-1以及410-2。電路子單元410-1可以包括上拉網路以及下拉網路。電路子單元410-1的上拉網路由耦合在正壓電源VDD以及進位輸出生成電路410的輸出端之間的複數個PMOS電晶體組成，以及配置為執行與如上所述的電路子單元210-1的上拉網路21a相應的邏輯運算。電路子單元410-1的下拉網路由耦合在地壓電源以及進位輸出生成電路410的輸出端之間的複數個NMOS電晶體組成，以及配置為執行與如上所述的電路子單元210-1的下拉網路21b相應邏輯運算。
電路子單元410-2可以包括上拉網路以及下拉網路。電路子單元410-2的上拉網路由耦合在正壓電源VDD以及進位輸出生成電路410的輸出端之間的複數個PMOS電晶體組成，以及配置為執行如上所述的電路子單元210-2的上拉網路22a對應的邏輯運算。電路子單元410-2的下拉網路由耦合在地壓電源以及進位輸出生成電路410的輸出端之間的複數個NMOS電晶體組成，以及配置為執行如上所述的電路子單元210-2的下拉網路22b對應的邏輯運算。
和位元生成電路420可以包括電路子單元420-1以及420-2。電路子單元420-1可以包括上拉網路以及下拉網路。電路子單元420-1的上拉網路由耦合在正壓電源VDD以及和位元生成電路420的輸出端之間複數個PMOS電晶體組成，以及配置為執行與如上所述的電路子單元220-1的上拉網路23a相應的邏輯運算。電路子單元420-1的下拉網路由耦合在地壓電源以及和位元生成電路420的輸出端之間的複數個NMOS電晶體組成，以及配置為執行與如上所述的電路子單元220-1的下拉網路23b相應的邏輯運算。
電路子單元420-2可以包括上拉網路以及下拉網路。電路子單元420-2的上拉網路由耦合在正壓電源VDD以及和位元生成電路420的輸出端之間的複數個PMOS電晶體組成，以及配置為執行與如上所述的電路子單元220-2的上拉網路24a相應的邏輯運算。電路子單元420-2的下拉網路由耦合在地壓電路以及和位元生成電路420的輸出端之間的複數個NMOS電晶體組成，以及配置為執行與如上所述的電路子單元220-2的下拉網路24b相應的邏輯運算。
在本發明的第二實施例中，在電路子單元420-2中的上拉網路以及下拉網路的一個或兩者中有至多兩個堆疊的電晶體(或，僅兩個堆疊的電晶體)。例如，如第4圖所示，在電路子單元420-2的上拉網路中配置有至多兩個堆疊的PMOS電晶體以及在電路子單元420-2的下拉網路中也配置有至多兩個堆疊的NMOS電晶體。
相比於第一實施例，在本發明的第二實施例中，減少了電路子單元420-2中堆疊的MOSFET的數量，其可以進一步減少全加器電路400的單元延時，從而可以加快全加器的計算速度，尤其是低VDD電壓條件下。需要注意的是，在本發明實施例中，低VDD電壓可以指由特定工藝定義的1/2標稱電壓(nominal voltage)。例如，如果18nm工藝中電源VDD的標稱電壓是1V，則低VDD電壓可以指電源電壓不大於0.5V的情況。
根據本發明的實施例，電路子單元420-2的上拉網路包括串聯耦合在電源VDD以及和位元生成電路420的輸出端之間的兩個PMOS電晶體。兩個PMOS電晶體的一個PMOS電晶體的柵極(gate)配置為接收第一輸入信號A、第二輸入信號B以及第三輸入信號Ci之一，以及另一個PMOS電晶體的柵極配置為接收第一中間控制信號X，其是第一輸入信號A、第二輸入信號B以及第三輸入信號Ci的剩餘兩個的邏輯運算結果。
例如，PMOS電晶體41的柵極配置為接收第三輸入信號Ci，以及PMOS電晶體42的柵極配置為接收第一中間控制信號X。
類似地，電路子單元420-2中下拉網路包括串聯耦合在地壓電源以及和位元生成電路420的輸出端之間的兩個NMOS電晶體。兩個NMOS電晶體中一個電晶體的柵極配置為接收第一輸入信號A、第二輸入信號B以及第三輸入信號Ci之一，以及另一個NMOS電晶體的柵極配置為接收第二中間控制信號Y，其是第一輸入信號A、第二輸入信號B以及第三輸入信號Ci中剩餘兩個的邏輯運算結果。
例如，NMOS電晶體43的柵極配置為接收第二中間控制信號Y，以及NMOS電晶體44的柵極配置為接收第三輸入信號Ci。
第5A圖示出了根據本發明實施例的生成第一中間控制信號X的控制電路的示例性電路圖。控制電路50A配置為在第一輸入信號A以及第二輸入信號B上實施邏輯OR運算來生成第一中間控制信號X，其中
Figure 02_image003
是第一輸入信號A的補充信號，
Figure 02_image005
是第二輸入信號B的補充信號，以及X=(A OR B)。
第5B圖示出了根據本發明實施例的生成第二中間控制信號Y的控制電路的示例性電路圖。控制電路50B配置為在第一輸入信號A以及第二輸入信號B上執行邏輯AND運算來生成第二中間控制信號Y，其中Y=(A AND B)。
第5C圖示出了根據本發明實施例的生成第一中間控制信號X的控制電路的另一個示例性電路圖。控制電路50C配置為在第一輸入信號A以及第二輸入信號B上執行邏輯OR運算來生成第一中間控制信號X，其中X=(A OR B)。
第5D圖示出了根據本發明實施例的生成第二中間控制信號Y的控制電路的另一個示例性電路圖。控制電路50D配置為在第一輸入信號A以及第二輸入信號B上執行邏輯AND運算來生成第二中間控制信號Y，Y=(A AND B)。
注意到的是，OR/AND邏輯可以由各種COMS邏輯系族實施，例如傳送電晶體邏輯(Pass-transistor logic，PTL)、補充傳送電晶體邏輯(complementary pass-transistor logic，CPL)、雙傳送電晶體邏輯(double pass-transistor logic，DPL)、雙值邏輯(dual value logic，DVL)等等。因此，第5A圖、第5B圖、第5C圖以及第5D圖僅示出了複數個電路結構的一些來實現用於生成中間控制信號X以及Y的OR/AND功能，本發明不限於此。
第6圖示出了根據本發明第二實施例的全加器電路的另一個示例性電路圖。全加器電路600可以包括進位輸出生成電路610以及和位元生成電路620。進位輸出生成電路610可以包括電路子單元610-1以及610-2。和位元生成電路620可以包括電路子單元620-1以及620-2。全加器電路600的電路結構類似于全加器400的結構。對於相同的元件，可以參考全加器電路400的相應描述，在此不再贅述。
在這一實施例中，PMOS電晶體61的柵極配置為接收第一中間控制信號X’，以及PMOS電晶體62的柵極配置為接收第一輸入信號A。此外，NMOS電晶體63的柵極配置為接收第一輸入信號A，以及NMOS電晶體64的柵極配置為接收第二中間控制信號Y’。
第7A圖示出了根據本發明實施例的生成第一中間控制信號X’的控制電路的示例性電路圖。控制電路70A配置為在第二輸入信號B以及第三輸入信號Ci上執行邏輯OR運算來生成第一中間控制信號X’，其中X’=(B OR Ci)。
第7B圖示出了根據本發明實施例的生成第二中間控制信號Y’的控制電路的示例性電路圖。控制電路70B配置為在第二輸入信號B以及第三輸入信號Ci上執行邏輯AND運算來生成第二中間控制信號Y’，其中Y’=(B AND Ci)。
需要注意的是，OR/AND邏輯可以由各種COMS邏輯族實施，例如傳送電晶體邏輯、補充傳送電晶體邏輯、雙傳送電晶體邏輯、雙值邏輯等等。因此，第7A圖以及第7B圖僅示出了複數個電路結構的兩個來實現配置于生成中間控制信號X’以及Y’的OR/AND功能，本發明不限於此。
第8圖示出了根據本發明第三實施例的全加器電路的示例性電路圖。全加器電路800可以包括進位輸出生成電路810以及和位元生成電路820。進位輸出生成電路810可以包括電路子單元810-1以及810-2。和位元生成電路820可以包括電路子單元820-1以及820-2。全加器電路800的電路結構類似于全加器電路400的結構。對於相同的元件，可以參考全加器電路400相應的描述，在此不再贅述。
在本發明第三實施例中，在電路子單元810-2的上拉網路以及下拉網路的一個或兩者中有至多一個電晶體(或者，僅一個電晶體)。例如，如第8圖所示，在電路子單元810-2的上拉網路中僅配置一個PMOS電晶體以及在電路子單元810-2的下拉網路中僅配置一個NMOS電晶體。換句話說，在本發明的第三實施例中，在電路子單元810-2的上拉網路以及下拉網路兩者中沒有堆疊的電晶體。
需要注意的是，在本發明的其他實施例中，電路子單元820-2的結構也可以藉由如第3圖示出的電路子單元320-2、第6圖示出的電路子單元620-2或者上述的其他可替換或可修正結構的方式來實施。因此，本發明並不限制於第8圖中示出的結構。
在第8圖示出的實施例中，PMOS電晶體81耦合在電源VDD以及進位輸出生成電路810的輸出端之間以及PMOS電晶體81的柵極配置為接收第一控制信號X，其是第一輸入信號A以及第二輸入信號B的邏輯運算結果，在這一實施例中，X=(A OR B)。此外，NMOS電晶體82耦合在地壓電源以及進位輸出生成電路810的輸出端之間以及NMOS電晶體82的柵極配置為接收第二中間控制信號Y，其是第一輸入信號A以及第二輸入信號B的邏輯運算結果，在這一實施例中，Y=(A AND B)。
用於生成第一中間控制信號X以及第二中間控制信號Y的控制電路可以參考第5A-5D圖，並且在此不再贅述。注意到如上所討論的，本發明不僅限於第5A-5D圖所示出的結構。
第9A圖以及第9B圖示出了不具有減少數目的堆疊的MOSFET(即，初始結構，如本發明第一實施例中的全加器電路)的全加器電路的相對延時相對於具有減少數目的堆疊的MOSFET(例如，本發明第二實施例中的全加器電路)的全加器電路的相對延時。相對於在特定值VDD=0.8V下測量的延時，相對延時是在電源VDD的不同值下測量的延時。使用相對延時圖，容易示出當電源VDD減少時延時的變化量。
第9A圖中示出的延時是第三輸入信號Ci到第二輸出信號Sum的延時，以及第9B圖示出的延時是第一輸入信號A到進位輸出信號Co的延時。此處，術語“延時”指輸入信號與輸出信號暫態(transient)之間的時差。信號的暫態時間可以在特定信號值(如0.5VDD)下測量。例如，第9A圖示出的延時可以藉由測量當第三輸入信號Ci的電壓(從0上升/從0.5VDD下降)達到0.5VDD的時間與當第二輸出信號Sum的電壓(從0上升/從VDD下降)達到0.5VDD的時間之間的差異來獲得。
如第9A圖該，相比於初始結構，當減少堆疊的MOSFET的數量時(例如，在全加器輸出級的上拉網路以及下拉網路兩者中從3減少到2)，相對延時也減少。類似地，如第9B圖所示，相對於初始結構，當減少堆疊的MOSFET的數量時(例如，在全加器輸出級的上拉網路以及下拉網路兩者中從3減少到2)，相對延時也減少。
相比於第一實施例，在本發明的第二實施例中，減少了電路子單元420-2/620-2中的堆疊的MOSFET的數量，其可以大幅度地減少全加器電路的單元延時，特別是在低VDD電壓條件下。此外，在本發明的第三實施例中，也減少了電路子單元820-2中MOSFET的數量，其可以進一步減少全加器電路的單元延時。
雖然已經以示例以及優選實施例的方式描述了本發明，但應當理解的是，本發明不限於此。在不背離本發明範圍和精神的情況下，本領域技術人員仍可以對本發明進行各種改變以及修正。因此，本發明的範圍將由申請專利範圍及其等同物來限定和保護。
210、310、410、610、810‧‧‧進位輸出生成電路220、320、420、620、820‧‧‧和位元生成電路210-1、210-2、220-1、220-2、310-1、310-2、320-1、320-2、410-1、410-2、420-1、420-2、610-1、610-2、620-1、620-2、810-1、810-2、820-1、820-2‧‧‧電路子單元21a~24a‧‧‧上拉網路21b~24b‧‧‧下拉網路50A~50D、70A~70B‧‧‧控制電路
藉由閱讀後續的細節描述和示例並參考附圖，可以更全面地理解本發明，其中： 第1圖示出了全加器的真值表。 第2圖示出了根據本發明實施例的全加器電路的框圖。 第3圖示出了根據本發明第一實施例的全加器電路的示例性電路圖。 第4圖示出了根據本發明第二實施例的全加器電路的示例性電路圖。 第5A圖示出了根據本發明實施例的生成第一中間控制信號X的控制電路的示例性電路圖。 第5B圖示出了根據本發明實施例的生成第二中間控制信號Y的控制電路的示例性電路圖。 第5C圖示出了根據本發明實施例的生成第一中間控制信號X的控制電路的另一個示例性電路圖。 第5D圖示出了根據本發明實施例的生成第二中間控制信號Y的控制電路的另一個示例性電路圖。 第6圖示出了根據本發明第二實施例的全加器電路的另一個示例性電路圖。 第7A圖示出了根據本發明實施例的生成第一中間控制信號X’的控制電路的示例性電路圖。 第7B圖示出了根據本發明實施例的生成第一中間控制信號Y’的控制電路的示例性電路圖。 第8圖示出了根據本發明第三實施例的全加器電路的示例性電路圖。 第9A圖示出了不具有減少數目的堆疊MOSFET的全加器電路的相對延時相對於具有減少數目的堆疊MOSFET的全加器電路的相對延時的示意圖。以及 第9B圖示出了不具有減少數目的堆疊MOSFET的全加器電路的相對延時相對於具有減少數目的堆疊MOSFET的全加器電路的相對延時的另一個示意圖。
210‧‧‧進位輸出生成電路
220‧‧‧和位元生成電路
210-1、210-2、220-1、220-2‧‧‧電路子單元
21a~24a‧‧‧上拉網路
21b~24b‧‧‧下拉網路

Claims (18)

  1. 一種全加器電路，包括： 一進位輸出生成電路，配置為基於一第一輸入信號、一第二輸入信號以及一第三輸入信號生成一第一輸出信號；以及 一和位元生成電路，耦合到該進位輸出生成電路，配置為從該進位輸出生成電路接收該第一輸出信號以及基於該第一輸入信號、該第二輸入信號、該第三輸入信號以及該第一輸出信號生成一第二輸出信號； 其中該第一輸出信號以及該第二輸出信號提供關於該第一輸入信號、該第二輸入信號以及該第三輸入信號的一算數運算結果， 其中該和位元生成電路包括一第一上拉網路以及一第一下拉網路，以及 其中在該第一上拉網路以及該第一下拉網路的一個或兩者中有至多兩個堆疊的電晶體。
  2. 如申請專利範圍第1項所述之全加器電路，該第一上拉網路與該第一下拉網路在電路結構中對稱。
  3. 如申請專利範圍第1項所述之全加器電路，該全加器電路是一鏡像型全加器。
  4. 如申請專利範圍第1項所述之全加器電路，該第一上拉網路包括串聯耦合在一正壓電源與一輸出端之間的兩個PMOS電晶體。
  5. 如申請專利範圍第4項所述之全加器電路，該兩個PMOS電晶體的一個PMOS電晶體的一柵極配置為接收該第一輸入信號、該第二輸入信號以及該第三輸入信號之一，以及該兩個PMOS電晶體的另一個PMOS電晶體的一柵極配置為接收一第一中間控制信號，該第一中間控制信號是關於該第一輸入信號、該第二輸入信號以及該第三輸入信號的剩餘兩個的一邏輯運算結果。
  6. 如申請專利範圍第1項所述之全加器電路，該第一下拉網路包括串聯耦合在一地壓電源與一輸出端之間的兩個NMOS電晶體。
  7. 如申請專利範圍第6項所述之全加器電路，該兩個NMOS電晶體的一個NMOS電晶體的一柵極配置為接收該第一輸入信號、第二輸入信號以及第三輸入信號之一，以及該兩個NMOS電晶體的另一個NMOS電晶體的一柵極配置為接收第二中間控制信號，該第二中間控制信號是該第一輸入信號、該第二輸入信號以及該第三輸入信號的剩餘兩個的一邏輯運算結果。
  8. 如申請專利範圍第1項所述之全加器電路，該進位輸出生成電路包括一第二上拉網路以及一第二下拉網路，以及在該第二上拉網路以及第二下拉網路的一個或兩者中有至多一個電晶體。
  9. 如申請專利範圍第8項所述之全加器電路，該第二上拉網路包括耦合在一正壓電源與一輸出端之間的一PMOS電晶體。
  10. 如申請專利範圍第9項所述之全加器電路，該PMOS電晶體的一柵極配置為接收一第一中間控制信號，該第一中間控制信號是關於該第一輸入信號以及該第二輸入信號的一邏輯運算結果。
  11. 如申請專利範圍第8項所述之全加器電路，該第二下拉網路包括耦合在一地壓電源以及一輸出端之間的一NMOS電晶體。
  12. 如申請專利範圍第11項所述之全加器電路，該NMOS電晶體的一柵極配置為接收一第二中間控制信號，該第二中間控制信號是關於該第一輸入信號以及該第二輸入信號的一邏輯運算結果。
  13. 一種全加器電路，包括： 一進位輸出生成電路，配置為基於一第一輸入信號、一第二輸入信號以及一第三輸入信號生成一第一輸出信號；以及 一和位元生成電路，耦合到該進位輸出生成電路，配置為從該進位輸出生成電路接收該第一輸出信號以及基於該第一輸入信號、該第二輸入信號、該第三輸入信號以及該第一輸出信號生成一第二輸出信號， 其中該第一輸出信號以及該第二輸出信號提供關於該第一輸入信號、該第二輸入信號以及該第三輸入信號的一算數運算結果， 其中該全加器電路是一鏡像型全加器，該和位元生成電路包括一第一上拉網路以及一第一下拉網路，以及該進位輸出生成電路包括一第二上拉網路以及一第二下拉網路；以及 其中在該第二上拉網路以及該第二下拉網路兩者中有至多一個電晶體。
  14. 如申請專利範圍第13項所述之全加器電路，在該第一上拉網路以及該第一下拉網路兩者中有至多兩個堆疊的電晶體。
  15. 如申請專利範圍第13項所述之全加器電路，該第二上拉網路包括耦合在一正壓電源與一輸出端之間的一PMOS電晶體。
  16. 如申請專利範圍第13項所述之全加器電路，該PMOS電晶體的一柵極配置為接收一第一中間控制信號，該第一中間控制信號是關於該第一輸入信號以及該第二輸入信號的一邏輯運算結果。
  17. 如申請專利範圍第13項所述之全加器電路，該第二下拉網路包括耦合在一地壓電源以及一輸出端之間的一NMOS電晶體。
  18. 如申請專利範圍第13項所述之全加器電路，該NMOS電晶體的一柵極配置為接收一第二中間控制信號，該第二中間控制信號是關於該第一輸入信號以及該第二輸入信號的一邏輯運算結果。
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