CN110517624A - 移位寄存器单元、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元、栅极驱动电路和显示装置。所述移位寄存器单元包括第一输出复位端、第一栅极驱动信号输出端和第一栅极驱动信号输出电路；所述第一栅极驱动信号输出电路用于在第一级时钟信号端提供的第一级时钟信号的控制下，控制所述第一栅极驱动信号输出端与初级上拉节点之间连通，并在第一输出复位端提供的第一输出复位信号的电位的控制下，控制对所述第一栅极驱动信号输出端输出的栅极驱动信号进行复位。本发明改善因远端充电不足而导致的暗态现象。

Description

移位寄存器单元、栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。

背景技术

随着显示面板领域的飞速发展，人们对大尺寸高分辨率显示面板的需求量日趋增大，对显示面板产品的显示效果要求越来越高。但大尺寸的显示面板的负载较大，远端像素充电率不足，当第一行像素的数据电压较高时，由于充电率不足导致像素电压达不到预设值，导致第一行像素显示较暗，容易出现首行像素暗态不良的现象。

发明内容

本发明的主要目的在于提供一种移位寄存器单元、栅极驱动电路和显示装置，解决现有技术中大尺寸的显示面板的负载较大，远端像素充电率不足，当第一行像素的数据电压较高时，由于充电率不足导致像素电压达不到预设值，导致第一行像素显示较暗，容易出现首行像素暗态不良的现象的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括第一输出复位端、第一栅极驱动信号输出端和第一栅极驱动信号输出电路；

所述第一栅极驱动信号输出电路用于在第一级时钟信号端提供的第一级时钟信号的控制下，控制所述第一栅极驱动信号输出端与初级上拉节点之间连通，并在第一输出复位端提供的第一输出复位信号的电位的控制下，控制对所述第一栅极驱动信号输出端输出的栅极驱动信号进行复位。

实施时，所述第一栅极驱动信号输出电路包括第一栅极驱动输出晶体管和第二栅极驱动输出晶体管；

所述第一栅极驱动输出晶体管的控制极与第一级时钟信号端电连接，所述第一栅极驱动输出晶体管的第一极与所述初级上拉节点电连接，所述第一栅极驱动输出晶体管的第二极与所述第一栅极驱动信号输出端电连接；

所述第二栅极驱动输出晶体管的控制极与第一输出复位端电连接，所述第二栅极驱动输出晶体管的第一极与所述第一栅极驱动信号输出端电连接，所述第二栅极驱动输出晶体管的第二极与第一电压端电连接。

实施时，本发明所述的移位寄存器单元还包括进位信号输出电路和进位信号输出端；

所述进位信号输出电路用于在所述初级上拉节点的电位的控制下，控制所述进位信号输出端与第一级时钟信号端之间连通，并在所述第一输出复位信号和初级下拉节点的电位的控制下，控制对进位信号输出端输出的进位信号进行复位。

实施时，所述进位信号输出电路包括第一进位信号输出晶体管、第二进位信号输出晶体管和第三进位信号输出晶体管；

所述第一进位信号输出晶体管的控制极与所述初级上拉节点电连接，所述第一进位信号输出晶体管的第一极与所述第一级时钟信号端电连接，所述第一进位信号输出晶体管的第二极与所述进位信号输出端电连接；

所述第二进位信号输出晶体管的控制极与第一输出复位端电连接，所述第二进位信号输出晶体管的第一极与所述进位信号输出端电连接，所述第二进位信号输出晶体管的第二极与第二电压端电连接；

所述第三进位信号输出晶体管的控制极与所述初级下拉节点电连接，所述第三进位信号输出晶体管的第一极与所述进位信号输出端电连接，所述第三进位信号输出晶体管的第二极与所述第二电压端电连接。

实施时，本发明所述的移位寄存器单元还包括第一输入端、第一上拉复位端、初级上拉节点控制电路、初级下拉节点控制电路和第一存储电容；

所述初级上拉节点控制电路分别与所述初级上拉节点、第一输入端、第一上拉复位端和初级下拉节点电连接，用于在第一输入端提供的第一输入信号、第一上拉复位端提供的第一上拉复位信号和初级下拉节点的电位的控制下，控制所述初级上拉节点的电位；

所述初级下拉节点控制电路分别与所述初级下拉节点、控制电压端和初级上拉节点电连接，用于在控制电压端提供的控制电压和所述初级上拉节点的电位的控制下，控制所述初级下拉节点的电位；

所述第一存储电容连接于进位信号输出端与所述初级上拉节点之间。

实施时，所述控制电压端包括第一控制电压端和第二控制电压端，所述初级下拉节点包括第一初级下拉节点和第二初级下拉节点；

所述初级下拉节点控制电路分别与第一初级下拉节点、第二初级下拉节点、第一控制电压端、第二控制电压端和初级上拉节点电连接，用于在第一控制电压端提供的第一控制电压、第二控制电压端提供的第二控制电压和所述初级上拉节点的电位的控制下，控制所述第一初级下拉节点的电位和所述第二初级下拉节点的电位。

本发明还提供了一种栅极驱动方法，应用于上述的移位寄存器单元，所述栅极驱动方法包括：

第一栅极驱动信号输出电路在第一级时钟信号端提供的第一级时钟信号的控制下，控制第一栅极驱动信号输出端与初级上拉节点之间连通，并在第一输出复位端提供的第一输出复位信号的电位的控制下，控制对第一栅极驱动信号输出端输出的栅极驱动信号进行复位。

本发明还提供了一种栅极驱动电路，包括上述的移位寄存器单元；所述移位寄存器单元为所述栅极驱动电路包括的第一级移位寄存器单元。

实施时，本发明所述的栅极驱动电路还包括N级第二移位寄存器单元；第n级第二移位寄存器单元为所述栅极驱动电路包括的第n+1级移位寄存器单元；N为正整数，n为小于或等于N的正整数；

所述第n级第二移位寄存器单元包括第n级第二栅极驱动信号输出端和第n级第二栅极驱动信号输出电路；

所述第n级第二栅极驱动信号输出电路用于在第n级上拉节点的电位的控制下，控制所述第n级第二栅极驱动信号输出端与第n级时钟信号端之间连通，并在第n级第二输出复位信号和第n级下拉节点的电位的控制下，控制对第n级第二栅极驱动信号输出端输出的第n级第二栅极驱动信号进行复位。

实施时，N大于4；所述第一级移位寄存器单元包括第一输入端、第一上拉复位端、第一输出复位端和进位信号输出端；所述第n级第二移位寄存器单元还包括第n级第二输入端、第n级第二输出复位端和第n级第二上拉复位端；所述第n级第二输出复位端用于提供所述第n级第二输出复位信号；

所述第一级移位寄存器单元的第一输入端、第一级第二输入端和第二级第二输入端都与起始信号端电连接；

所述第一级移位寄存器单元的第一输出复位端与第三级第二移位寄存器单元包括的第三级第二栅极驱动信号输出端电连接，所述第一级移位寄存器单元的第一上拉复位端与第四级第二移位寄存器单元包括的第四级第二栅极驱动信号输出端电连接；

第三级第二移位寄存器单元的第三级第二输入端与所述第一级移位寄存器单元的进位信号输出端电连接；

第a级第二移位寄存器单元的第a级第二输入端与第a-3级第二移位寄存器单元的第a-3级第二栅极驱动信号输出端电连接；a为大于3而小于或等于N的整数；

第b级第二移位寄存器单元的第b级第二输出复位端与第b+3级第二移位寄存器单元的第b+3级第二栅极驱动信号输出端电连接，第b级第二移位寄存器单元的第b级第二上拉复位端与第b+4级第二移位寄存器单元的第b+4第二栅极驱动信号输出端电连接；b为正整数。

实施时，所述第n级第二移位寄存器单元还包括第n级上拉节点控制电路、第n级下拉节点控制电路和第n级第二存储电容；

所述第n级上拉节点控制电路分别与所述第n级上拉节点、第n级第二输入端、第n级第二上拉复位端和第n级下拉节点电连接，用于在第n级第二输入端提供的第n级第二输入信号、第n级第二上拉复位端提供的第n级第二上拉复位信号和所述第n级下拉节点的电位的控制下，控制所述第n级上拉节点的电位；

所述第n级下拉节点控制电路分别与所述第n级下拉节点、控制电压端和所述第n级上拉节点电连接，用于在控制电压端提供的控制电压和所述第n级上拉节点的电位的控制下，控制所述第n级下拉节点的电位；

所述第n级第二存储电容连接于第n级第二栅极驱动信号输出端与所述第n级上拉节点之间。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、栅极驱动电路和显示装置将初级上拉节点的电压作为第一栅极驱动信号输出端输出的栅极驱动信号，能够使得显示面板内的栅线打开的更充分，提高与该栅线连接的像素电路的充电率和充电速度，改善甚至消除因远端充电不足而导致的暗态现象。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的电路图；

图3是本发明又一实施例所述的移位寄存器单元的结构图；

图4是本发明再一实施例所述的移位寄存器单元的结构图；

图5是本发明所述的移位寄存器单元的一具体实施例的电路图；

图6是本发明所述的移位寄存器单元的该具体实施例的工作时序图；

图7是第n级第二移位寄存器单元的一实施例的结构图；

图8是第n级第二移位寄存器单元的一具体实施例的电路图；

图9是本发明实施例所述的栅极驱动电路的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的移位寄存器单元包括第一输出复位端Ro1、第一栅极驱动信号输出端Gout1和第一栅极驱动信号输出电路11；

所述第一栅极驱动信号输出电路11分别与第一级时钟信号端CLK1、第一栅极驱动信号输出端Gout1、初级上拉节点PU0和第一输出复位端Ro1电连接，用于在第一级时钟信号端CLK1提供的第一级时钟信号的控制下，控制所述第一栅极驱动信号输出端Gout1与初级上拉节点PU0之间连通，并在第一输出复位端Ro1提供的第一输出复位信号的电位的控制下，控制对所述第一栅极驱动信号输出端Gout1输出的栅极驱动信号进行复位。

本发明实施例所述的移位寄存器单元将初级上拉节点PU0的电压作为第一栅极驱动信号输出端Gout输出的栅极驱动信号，能够使得显示面板内的栅线打开的更充分，提高与该栅线连接的像素电路的充电率和充电速度，改善甚至消除因远端充电不足而导致的暗态问题。

在相关技术中，本发明实施例所述的移位寄存器单元可以作为栅极驱动电路包括的第一级移位寄存器单元，改善首行像素暗态不良的问题。但不以此为限。

具体的，所述第一栅极驱动信号输出电路可以包括第一栅极驱动输出晶体管和第二栅极驱动输出晶体管；

所述第一栅极驱动输出晶体管的控制极与第一级时钟信号端电连接，所述第一栅极驱动输出晶体管的第一极与所述初级上拉节点电连接，所述第一栅极驱动输出晶体管的第二极与所述第一栅极驱动信号输出端电连接；

所述第二栅极驱动输出晶体管的控制极与第一输出复位端电连接，所述第二栅极驱动输出晶体管的第一极与所述第一栅极驱动信号输出端电连接，所述第二栅极驱动输出晶体管的第二极与第一电压端电连接。

在具体实施时，所述第一电压端可以为低电压端，但不以此为限。

如图2所示，在图1所示的移位寄存器单元的实施例的基础上，所述第一栅极驱动信号输出电路11包括第一栅极驱动输出晶体管M3’和第二栅极驱动输出晶体管M4’；

所述第一栅极驱动输出晶体管M3’的栅极与第一级时钟信号端CLK1电连接，所述第一栅极驱动输出晶体管M3’的漏极与所述初级上拉节点PU0电连接，所述第一栅极驱动输出晶体管M3’的源极与所述第一栅极驱动信号输出端Gout1电连接；

所述第二栅极驱动输出晶体管M4’的栅极与第一输出复位端Ro1电连接，所述第二栅极驱动输出晶体管M4’的漏极与所述第一栅极驱动信号输出端Gout1电连接，所述第二栅极驱动输出晶体管M4’的源极与低电压端电连接；

所述低电压端用于输入低电压VSS。

在图2所示的实施例中，M3’和M4’为n型薄膜晶体管，但不以此为限。

本发明如图2所示的移位寄存器单元的实施例在工作时，在输出阶段，CLK1输入的第一级时钟信号为高电平，Ro1输入的第一输出复位信号为低电平，M4’关断，M3’打开，PU0与Gout1连通，由于PU0的电压较高，则可以提升Gout1输出的栅极驱动信号的电压，使得相应行栅线充分打开；在复位阶段，CLK1输入的第一级时钟信号为低电平，Ro1输入的第一输出复位信号为高电平，M3’关断，M4’打开，以使得Gout1输出低电压VSS。

在具体实施时，本发明所述的移位寄存器单元还可以包括进位信号输出电路和进位信号输出端；

所述进位信号输出电路用于在所述初级上拉节点的电位的控制下，控制所述进位信号输出端与第一级时钟信号端之间连通，并在所述第一输出复位信号和初级下拉节点的电位的控制下，控制对进位信号输出端输出的进位信号进行复位。

在本发明实施例中，所述进位信号输出端输出的进位信号用于级联。

如图3所示，在图1所示的移位寄存器单元的实施例的基础上，本发明所述的移位寄存器单元还可以包括进位信号输出电路12和进位信号输出端Outc；

所述进位信号输出电路12分别与初级上拉节点PU0、所述进位信号输出端Outc、第一级时钟信号输出端CLK1、第一输出复位端Ro1和初级下拉节点PD0电连接，用于在所述初级上拉节点PU0的电位的控制下，控制所述进位信号输出端Outc与第一级时钟信号端CLK1之间连通，并在所述第一输出复位信号和初级下拉节点PD0的电位的控制下，控制对进位信号输出端Outc输出的进位信号进行复位；

所述第一输出复位端Ro1用于输入所述第一输出复位信号。

本发明如图3所示的移位寄存器单元的实施例在工作时，在输出阶段，进位信号输出电路12在PU0的电位的控制下，控制Outc与CLK1之间连通，在复位阶段，进位信号输出电路12在第一输出复位信号的控制下，控制对进位信号进行复位，在输出截止保持阶段，进位信号输出电路12在初级下拉节点PD0的电位的控制下，控制对所述进位信号进行复位。

具体的，所述进位信号输出电路可以包括第一进位信号输出晶体管、第二进位信号输出晶体管和第三进位信号输出晶体管；

所述第一进位信号输出晶体管的控制极与所述初级上拉节点电连接，所述第一进位信号输出晶体管的第一极与所述第一级时钟信号端电连接，所述第一进位信号输出晶体管的第二极与所述进位信号输出端电连接；

所述第二进位信号输出晶体管的控制极与第一输出复位端电连接，所述第二进位信号输出晶体管的第一极与所述进位信号输出端电连接，所述第二进位信号输出晶体管的第二极与第二电压端电连接；

所述第三进位信号输出晶体管的控制极与所述初级下拉节点电连接，所述第三进位信号输出晶体管的第一极与所述进位信号输出端电连接，所述第三进位信号输出晶体管的第二极与所述第二电压端电连接。

在具体实施时，所述第二电压端可以为低电压端，但不以此为限。

具体的，本发明所述的移位寄存器单元还可以包括第一输入端、第一上拉复位端、初级上拉节点控制电路、初级下拉节点控制电路和第一存储电容；

所述初级上拉节点控制电路分别与所述初级上拉节点、第一输入端、第一上拉复位端和初级下拉节点电连接，用于在第一输入端提供的第一输入信号、第一上拉复位端提供的第一上拉复位信号和初级下拉节点的电位的控制下，控制所述初级上拉节点的电位；

所述初级下拉节点控制电路分别与所述初级下拉节点、控制电压端和初级上拉节点电连接，用于在控制电压端提供的控制电压和所述初级上拉节点的电位的控制下，控制所述初级下拉节点的电位；

所述第一存储电容连接于进位信号输出端与所述初级上拉节点之间。

在具体实施时，本发明所述的移位寄存器单元还可以包括初级上拉节点控制电路、初级下拉节点控制电路和第一存储电容，初级上拉节点控制电路用于控制初级上拉节点的电位，初级下拉节点控制电路用于控制初级下拉节点的电位，第一存储电容用于维持初级上拉节点的电位。

如图4所示，在图3所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还包括第一输入端INPUT1、第一上拉复位端Ru1、初级上拉节点控制电路13、初级下拉节点控制电路14和第一存储电容C1；

所述初级上拉节点控制电路13分别与所述初级上拉节点PU0、第一输入端INPUT1、第一上拉复位端Ru1和初级下拉节点PD0电连接，用于在第一输入端INPUT1提供的第一输入信号、第一上拉复位端Ru1提供的第一上拉复位信号和初级下拉节点PD0的电位的控制下，控制所述初级上拉节点PU0的电位；

所述初级下拉节点控制电路14分别与所述初级下拉节点PD0、控制电压端Vt和初级上拉节点PU0电连接，用于在控制电压端Vt提供的控制电压和所述初级上拉节点PU0的电位的控制下，控制所述初级下拉节点PD0的电位；

所述第一存储电容C1连接于进位信号输出端Outc与所述初级上拉节点PU0之间。

在本发明实施例中，所述控制电压端可以包括第一控制电压端和第二控制电压端，所述初级下拉节点可以包括第一初级下拉节点和第二初级下拉节点；

所述初级下拉节点控制电路分别与第一初级下拉节点、第二初级下拉节点、第一控制电压端、第二控制电压端和初级上拉节点电连接，用于在第一控制电压端提供的第一控制电压、第二控制电压端提供的第二控制电压和所述初级上拉节点的电位的控制下，控制所述第一初级下拉节点的电位和所述第二初级下拉节点的电位。

在具体实施时，本发明实施例所述的移位寄存器单元可以采用两个下拉节点，并相应的采用两个控制电压端，所述第一控制电压端提供的第一控制电压和所述第二控制电压端提供的第二控制电压相互反相。

在具体实施时，当所述初级下拉节点包括第一初级下拉节点和第二初级下拉节点时，所述进位信号输出电路可以包括第一进位信号输出晶体管、第二进位信号输出晶体管、第三进位信号输出晶体管和第四进位信号输出晶体管；

所述第一进位信号输出晶体管的控制极与所述初级上拉节点电连接，所述第一进位信号输出晶体管的第一极与所述第一级时钟信号端电连接，所述第一进位信号输出晶体管的第二极与所述进位信号输出端电连接；

所述第二进位信号输出晶体管的控制极与第一输出复位端电连接，所述第二进位信号输出晶体管的第一极与所述进位信号输出端电连接，所述第二进位信号输出晶体管的第二极与第二电压端电连接；

所述第三进位信号输出晶体管的控制极与所述第一初级下拉节点电连接，所述第三进位信号输出晶体管的第一极与所述进位信号输出端电连接，所述第三进位信号输出晶体管的第二极与所述第二电压端电连接；

所述第四进位信号输出晶体管的控制极与第二初级下拉节点电连接，所述第四进位信号输出晶体管的第一极与所述进位信号输出端电连接，所述第四进位信号输出晶体管的第二极与所述第二电压端电连接。

如图5所示，本发明实施例所述的移位寄存单元的一具体实施例包括第一输出复位端Ro1、第一栅极驱动信号输出端Gout1、第一栅极驱动信号输出电路、进位信号输出电路12、进位信号输出端Outc、第一输入端INPUT1、第一上拉复位端Ru1、初级上拉节点控制电路13、初级下拉节点控制电路14和第一存储电容C1；

所述第一栅极驱动信号输出电路包括第一栅极驱动输出晶体管M3’和第二栅极驱动输出晶体管M4’；

所述第一栅极驱动输出晶体管M3’的栅极与第一级时钟信号端CLK1电连接，所述第一栅极驱动输出晶体管M3’的漏极与所述初级上拉节点PU0电连接，所述第一栅极驱动输出晶体管M3’的源极与所述第一栅极驱动信号输出端Gout1电连接；

所述第二栅极驱动输出晶体管M4’的栅极与第一输出复位端Ro1电连接，所述第二栅极驱动输出晶体管M4’的漏极与所述第一栅极驱动信号输出端Gout1电连接，所述第二栅极驱动输出晶体管M4’的源极与低电压端电连接；

所述低电压端用于输入低电压VSS；

所述进位信号输出电路包括第一进位信号输出晶体管M3、第二进位信号输出晶体管M4、第三进位信号输出晶体管M11和第四进位信号输出晶体管M11’；

所述第一进位信号输出晶体管M3的栅极与所述初级上拉节点PU0电连接，所述第一进位信号输出晶体管M3的漏极与所述第一级时钟信号端CLK1电连接，所述第一进位信号输出晶体管M3的源极与所述进位信号输出端Outc电连接；

所述第二进位信号输出晶体管M4的栅极与第一输出复位端Ro1电连接，所述第二进位信号输出晶体管M4的漏极与所述进位信号输出端Outc电连接，所述第二进位信号输出晶体管M4的源极与低电压端电连接；所述低电压端用于提供低电压VSS；

所述第三进位信号输出晶体管M11的栅极与第一初级下拉节点PD1电连接，所述第三进位信号输出晶体管M11的漏极与所述进位信号输出端Outc电连接，所述第三进位信号输出晶体管M11的源极与所述低电压端电连接；

所述第四进位信号输出晶体管M11’的栅极与第二初级下拉节点PD2电连接，所述第四进位信号输出晶体管M11’的漏极与所述进位信号输出端Outc电连接，所述第四进位信号输出晶体管M11’的源极与所述低电压端电连接；

所述初级上拉节点控制电路包括第一输入晶体管M1、第一上拉复位晶体管M2、第一初级上拉节点控制晶体管M10、第二初级上拉节点控制晶体管M10’和第一起始晶体管M7；

所述第一输入晶体管M1的栅极和所述第一输入晶体管M1的漏极都与所述第一输入端INPUT1电连接，所述第一输入晶体管M1的源极与所述初级上拉节点PU0电连接；

所述第一上拉复位晶体管M2的栅极与所述第一上拉复位端Ru1电连接，所述第一上拉复位晶体管M2的漏极与所述初级上拉节点PU0电连接，所述第一上拉复位晶体管M2的源极与低电压端电连接，所述低电压端用于提供低电压VSS；

所述第一初级上拉节点控制晶体管M10的栅极与第一初级下拉节点PD1电连接，所述第一初级上拉节点控制晶体管M10的漏极与所述初级上拉节点PU0电连接，所述第一初级上拉节点控制晶体管M10的源极与所述低电压端电连接；

所述第二初级上拉节点控制晶体管M10’的栅极与第二初级下拉节点PD2电连接，所述第二初级上拉节点控制晶体管M10’的漏极与所述初级上拉节点PU0电连接，所述第二初级上拉节点控制晶体管M10’的源极与所述低电压端电连接；

所述第一起始晶体管M7的栅极与起始端STV电连接，所述第一起始晶体管M7的漏极与所述初级上拉节点PU0电连接，所述第一起始晶体管M7的源极接入低电压VSS；

所述初级下拉节点控制电路包括第一初级下拉控制晶体管M9、第二初级下拉控制晶体管M8、第三初级下拉控制晶体管M5、第四初级下拉控制晶体管M6、第五初级下拉控制晶体管M9’、第六初级下拉控制晶体管M8’、第七初级下拉控制晶体管M5’和第八初级下拉控制晶体管M6’，其中，

M9的栅极和M9的漏极都与第一控制电压端VDD1电连接，M9的源极与M8的漏极电连接；

M8的栅极与所述初级上拉节点PU0电连接，M8的源极接入低电压VSS；

M5的栅极与M9的源极电连接，M5的漏极与第一控制电压端VDD1电连接，M5的源极与第一初级下拉节点PD1电连接；

M6的栅极与所述初级上拉节点PU0电连接，M6的漏极与所述第一初级下拉节点PD1电连接，M6的源极接入低电压VSS；

M9’的栅极和M9’的漏极都与第二控制电压端VDD2电连接，M9’的源极与M8’的漏极电连接；

M8’的栅极与所述初级上拉节点PU0电连接，M8’的源极接入低电压VSS；

M5’的栅极与M9’的源极电连接，M5’的漏极与第二控制电压端VDD2电连接，M5’的源极与第二初级下拉节点PD2电连接；

M6’的栅极与所述初级上拉节点PU0电连接，M6’的漏极与所述第二初级下拉节点PD2电连接，M6’的源极接入低电压VSS；

所述第一存储电容C1连接于进位信号输出端Outc与所述初级上拉节点PU0之间。

在图5所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。

如图6所示，本发明如图5所示的移位寄存器单元的具体实施例在工作时，驱动周期包括输入阶段t61、输出阶段t62、复位阶段t63和输出截止保持阶段t64；

在输入阶段t61，Ro1和Ru1都输入低电平，INPUT1输入高电平，M1打开，CLK1输入低电平，PU0的电位被拉高，M3’关断，Gout1和Outc都输出低电平；

在输出阶段t62，Ro1和Ru1都输入低电平，INPUT1输入低电平，CLK1输入高电平，PU0的电位被C1自举拉升，M3’打开，Gout1与PU0之间连通，Gout1输出高电平，Gout1输出的栅极驱动信号的电压等于PU0的电压，M3打开，Outc与CLK1之间连通，Outc输出高电平；由于在输出阶段t61，PU0的电压大于CLK1输入的第一时钟信号的电位，因此能够使得相应的栅线充分打开，提升充电率；

在复位阶段t63，Ro1输入高电平，在复位阶段t63开始一段时间后，Ru1输入高电平，CLK1输入低电平，M3’关断，M4和M4’打开，以控制Gout1和Outc都输出低电平；在复位阶段t63开始一段时间后，Ru1输入高电平，以控制M2打开，控制PU0接入VSS，使得PU0的电位变为低电平；

在输出截止保持阶段t64，PU0的电位保持为低电平，CLK1间隔输入高电平、低电平，Gout1和Outc持续输出低电平。

本发明实施例所述的栅极驱动方法，应用于上述的移位寄存器单元，所述栅极驱动方法包括：

第一栅极驱动信号输出电路在第一级时钟信号端提供的第一级时钟信号的控制下，控制第一栅极驱动信号输出端与初级上拉节点之间连通，并在第一输出复位端提供的第一输出复位信号的电位的控制下，控制对第一栅极驱动信号输出端输出的栅极驱动信号进行复位。

在本发明实施例所述的栅极驱动方法中，将初级上拉节点的电压作为第一栅极驱动信号输出端输出的栅极驱动信号，能够使得显示面板内的栅线打开的更充分，提高与该栅线连接的像素电路的充电率和充电速度，改善甚至消除因远端充电不足而导致的暗态问题。

本发明实施例所述的栅极驱动电路包括上述的移位寄存器单元；所述移位寄存器单元为所述栅极驱动电路包括的第一级移位寄存器单元。

在本发明实施例中，可以将本发明实施例所述的移位寄存器单元作为本发明实施例所述的栅极驱动电路的第一级移位寄存器单元，以解决首行像素暗态不良的问题。

具体的，本发明实施例所述的栅极驱动电路还可以包括N级第二移位寄存器单元；第n级第二移位寄存器单元为所述栅极驱动电路包括的第n+1级移位寄存器单元；N为正整数，n为小于或等于N的正整数；

所述第n级第二移位寄存器单元包括第n级第二栅极驱动信号输出端和第n级第二栅极驱动信号输出电路；

所述第n级第二栅极驱动信号输出电路用于在第n级上拉节点的电位的控制下，控制所述第n级第二栅极驱动信号输出端与第n级时钟信号端之间连通，并在第n级第二输出复位信号和第n级下拉节点的电位的控制下，控制对第n级第二栅极驱动信号输出端输出的第n级第二栅极驱动信号进行复位。

在具体实施时，本发明实施例所述的栅极驱动电路还可以包括N级第二移位寄存器单元，第n级第二移位寄存器单元包括的第n级第二栅极驱动信号输出电路在第n级上拉节点的电位的控制下，根据第n级时钟信号端提供的第n级时钟信号，控制通过第n级第二栅极驱动信号输出端输出第n级第二栅极驱动信号，并在第n级下拉节点的电位的控制下，控制对第n级第二栅极驱动信号进行复位。

在具体实施时，第n级第二移位寄存器单元还可以包括第n级第二输入端、第n级第二输出复位端、第n级第二上拉复位端、第n级上拉节点控制电路、第n级下拉节点控制电路和第n级第二存储电容；

所述第n级第二输出复位端用于提供所述第n级第二输出复位信号；

所述第n级上拉节点控制电路分别与所述第n级上拉节点、第n级第二输入端、第n级第二上拉复位端和第n级下拉节点电连接，用于在第n级第二输入端提供的第n级第二输入信号、第n级第二上拉复位端提供的第n级第二上拉复位信号和初级下拉节点的电位的控制下，控制所述初级上拉节点的电位；

所述第n级下拉节点控制电路分别与所述第n级下拉节点、控制电压端和所述第n级上拉节点电连接，用于在控制电压端提供的控制电压和所述第n级上拉节点的电位的控制下，控制所述第n级下拉节点的电位；

所述第n级第二存储电容连接于第n级第二栅极驱动信号输出端与所述第n级上拉节点之间。

如图7所示，第n级第二移位寄存器单元的一实施例可以包括第n级第二栅极驱动信号输出端Gout2n、第n级第二栅极驱动信号输出电路71、第n级第二输入端INPUT2n、第n级第二输出复位端Ro2n、第n级第二上拉复位端Ru2n、第n级上拉节点控制电路72、第n级下拉节点控制电路73和第n级第二存储电容C2n；

所述第n级第二栅极驱动信号输出电路71分别与第n级上拉节点PUn、第n级第二栅极驱动信号输出端Gout2n、第n级时钟信号端CLKn、第n级第二输出复位端Ro2n和第n级下拉节点PDn电连接，用于在第n级上拉节点PUn的电位的控制下，控制所述第n级第二栅极驱动信号输出端Gout2n与第n级时钟信号端CLKn之间连通，并在第n级第二输出复位信号和第n级下拉节点PDn的电位的控制下，控制对第n级第二栅极驱动信号输出端Gout2n输出的第n级第二栅极驱动信号进行复位；所述第n级第二输出复位端Ro2n用于提供所述第n级第二输出复位信号；

所述第n级上拉节点控制电路72分别与所述第n级上拉节点PUn、第n级第二输入端INPUT2n、第n级第二上拉复位端Ru2n和第n级下拉节点PDn电连接，用于在第n级第二输入端INPUT2n提供的第n级第二输入信号、第n级第二上拉复位端Ru2n提供的第n级第二上拉复位信号和所述第n级下拉节点PDn的电位的控制下，控制所述第n级上拉节点PUn的电位；

所述第n级下拉节点控制电路73分别与所述第n级下拉节点PDn、控制电压端Vt和所述第n级上拉节点PUn电连接，用于在控制电压端Vt提供的控制电压和所述第n级上拉节点PUn的电位的控制下，控制所述第n级下拉节点PDn的电位；

所述第n级第二存储电容C2n连接于第n级第二栅极驱动信号输出端Gout2n与所述第n级上拉节点PUn之间。

在具体实施时，所述第n级下拉节点可以包括第n级第一下拉节点和第n级第二下拉节点，所述控制电压端可以包括第一控制电压端和第二控制电压端。

如图8所示，在图7所示的第n级第二移位寄存器单元的实施例的基础上，第n级第二移位寄存器单元的一实施例可以包括第n级第二栅极驱动信号输出端Gout2n、第n级第二栅极驱动信号输出电路、第n级第二输入端INPUT2n、第n级第二输出复位端Ro2n、第n级第二上拉复位端Ru2n、第n级上拉节点控制电路、第n级下拉节点控制电路和第n级第二存储电容C2n；

所述第n级第二栅极驱动信号输出电路可以包括第n级第二栅极驱动信号输出晶体管M3n、第一输出下拉晶体管M11n、第二输出下拉晶体管M11n’和第n级第二输出复位晶体管M4n；

M3n的栅极与Pun电连接，M3n的漏极与CLKn电连接，M3n的源极与Gout2n电连接；

M11n的栅极与第n级第一下拉节点PD1n电连接，M11n的漏极与Gout2n电连接，M11n的源极接入低电压VSS；

M11n’的栅极与第n级第二下拉节点PD2n电连接，M11n’的漏极与Gout2n电连接，M11n’的源极接入低电压VSS；

M4的栅极与第n级第二输出复位端Ro2n电连接，M4的漏极与Gout2n电连接，M4的源极接入低电压VSS；

所述第n级上拉节点控制电路包括第n级输入晶体管M1n、第n级上拉复位晶体管M2n、第n级第一上拉控制晶体管M10n、第n级第二上拉控制晶体管M10n’和第n起始晶体管M7n，其中，

M1n的栅极和M1n的漏极都与INPUTn电连接，M1n的源极与Pun电连接；

M10n的栅极与PD1n电连接，M10n的漏极与PUn电连接，M10n的源极接入低电压VSS；

M10n’的栅极与PD2n电连接，M10n’的漏极与PUn电连接，M10n’的源极接入低电压VSS；

M7n的栅极与起始端STV电连接，M7n的漏极与PUn电连接，M7n的源极接入低电压VSS；

所述第n级下拉节点控制电路包括第n级第一下拉控制晶体管M9n、第n级第二下拉控制晶体管M8n、第n级第三下拉控制晶体管M5n、第n级第四下拉控制晶体管M6n、第n级第五下拉控制晶体管M9n’、第n级第六下拉控制晶体管M8n’、第n级第七下拉控制晶体管M5n’和第n级第八下拉控制晶体管M6n’，其中，

M9n的栅极和M9n的漏极都与第一控制电压端VDD1电连接，M9n的源极与M8n的漏极电连接；

M8n的栅极与PUn电连接，M8n的源极接入低电压VSS；

M5n的栅极与M9n的源极电连接，M5n的漏极与第一控制电压端VDD1电连接，M5n的源极与第一初级下拉节点PD1n电连接；

M6n的栅极与PUn电连接，M6n的漏极与PD1n电连接，M6n的源极接入低电压VSS；

M9n’的栅极和M9n’的漏极都与第二控制电压端VDD2电连接，M9n’的源极与M8n’的漏极电连接；

M8n’的栅极与PUn电连接，M8n’的源极接入低电压VSS；

M5n’的栅极与M9n’的源极电连接，M5n’的漏极与第二控制电压端VDD2电连接，M5n’的源极与PD2n电连接；

M6n’的栅极与PUn电连接，M6n’的漏极与PD2n电连接，M6n’的源极接入低电压VSS。

在图8所示的第n级第二移位寄存器单元的实施例中，所有的晶体管都为n型薄膜晶体管，但不与此为限。

具体的，N可以大于4；所述第一级移位寄存器单元包括第一输入端、第一上拉复位端、第一输出复位端和进位信号输出端；所述第n级第二移位寄存器单元还包括第n级第二输入端、第n级第二输出复位端和第n级第二上拉复位端；

所述第一级移位寄存器单元的第一输入端、第一级第二输入端和第二级第二输入端都与起始端电连接；

所述第一级移位寄存器单元的第一输出复位端与第三级第二移位寄存器单元包括的第三级第二栅极驱动信号输出端电连接，所述第一级移位寄存器单元的第一上拉复位端与第四级第二移位寄存器单元包括的第四级第二栅极驱动信号输出端电连接；

第三级第二移位寄存器单元的第三级第二输入端与所述第一级移位寄存器单元的进位信号输出端电连接；

第a级第二移位寄存器单元的第a级第二输入端与第a-3级第二移位寄存器单元的第a-3级第二栅极驱动信号输出端电连接；a为大于3而小于或等于N的整数；

第b级第二移位寄存器单元的第b级第二输出复位端与第b+3级第二移位寄存器单元的第b+3级第二栅极驱动信号输出端电连接，第b级第二移位寄存器单元的第b级第二上拉复位端与第b+4级第二移位寄存器单元的第b+4第二栅极驱动信号输出端电连接；b为正整数。

并且，在具体实施时，所述栅极驱动电路包括的第一级移位寄存器单元的时钟信号输入端可以与第一级时钟信号端电连接，所述栅极驱动电路包括的第二级移位寄存器单元的时钟信号输入端可以与第二级时钟信号端电连接，所述栅极驱动电路包括的第三级移位寄存器单元的时钟信号输入端可以与第三级时钟信号端电连接，所述栅极驱动电路包括的第四级移位寄存器单元的时钟信号输入端可以与第四级时钟信号端电连接，所述栅极驱动电路包括的第五级移位寄存器单元的时钟信号输入端可以与第五级时钟信号端电连接，所述栅极驱动电路包括的第六级移位寄存器单元的时钟信号输入端可以与第六级时钟信号端电连接；

所述栅极驱动电路包括的第6c-5级移位寄存器单元的时钟信号输入端可以与第一级时钟信号端电连接，所述栅极驱动电路包括的第6c-4级移位寄存器单元的时钟信号输入端可以与第二级时钟信号端电连接，所述栅极驱动电路包括的第6c-3级移位寄存器单元的时钟信号输入端可以与第三级时钟信号端电连接，所述栅极驱动电路包括的第6c-2级移位寄存器单元的时钟信号输入端可以与第四级时钟信号端电连接，所述栅极驱动电路包括的第6c-1级移位寄存器单元的时钟信号输入端可以与第五级时钟信号端电连接，所述栅极驱动电路包括的第6c级移位寄存器单元的时钟信号输入端可以与第六级时钟信号端电连接；c为大于1的整数。

如图9所示，本发明实施例所述的栅极驱动电路包括本发明实施例所述的移位寄存器单元；

本发明实施例所述的移位寄存器单元为所述栅极驱动电路包括的第一级移位寄存器单元G1；

本发明实施例所述的栅极驱动电路还包括第一级第二移位寄存器单元、第二级第二移位寄存器单元、第三级第二移位寄存器单元、第四级第二移位寄存器单元和第五级第二移位寄存器单元，其中，

所述第一级第二移位寄存器单元为所述栅极驱动电路包括的第二级移位寄存器单元G2，所述第二级第二移位寄存器单元为所述栅极驱动电路包括的第三级移位寄存器单元G3，所述第三级第二移位寄存器单元为所述栅极驱动电路包括的第四级移位寄存器单元G4，所述第四级第二移位寄存器单元为所述栅极驱动电路包括的第五级移位寄存器单元G5，所述第五级第二移位寄存器单元为所述栅极驱动电路包括的第六级移位寄存器单元G6；

G1包括第一输入端INPUT1、第一栅极驱动信号输出端Gout1、进位信号输出端Outc、第一输出复位端Ro1和第一上拉复位端Ru1；

G2包括第一级第二输入端INPUT21、第一级第二栅极驱动信号输出端Gout21、第一级第二输出复位端Ro21和第一级第二上拉复位端Ru21；

G3包括第二级第二输入端INPUT22、第二级第二栅极驱动信号输出端Gout22、第二级第二输出复位端Ro22和第二级第二上拉复位端Ru22；

G4包括第三级第二输入端INPUT23、第三级第二栅极驱动信号输出端Gout23、第三级第二输出复位端Ro23和第三级第二上拉复位端Ru23；

G5包括第四级第二输入端INPUT24、第四级第二栅极驱动信号输出端Gout24、第四级第二输出复位端Ro24和第四级第二上拉复位端Ru24；

G6包括第五级第二输入端INPUT25、第五级第二栅极驱动信号输出端Gout25、第五级第二输出复位端Ro25和第五级第二上拉复位端Ru25；

在图9中，标号为VDD1的为第一控制电压端，标号为VDD2的为第二控制电压端，标号为CLK的为时钟信号输入端，标号为CLK1的为第一级时钟信号端，标号为CLK2的为第二级时钟信号端，标号为CLK3的为第三级时钟信号端，标号为CLK4的为第四级时钟信号端，标号为CLK5的为第五级时钟信号端，标号为CLK6的为第六级时钟信号端，标号为VSS的为低电压，标号为Vs的为低电压端。

如图9所示，INPUT1、INPUT21和INPUT22都与起始端STV电连接；

Outc与INPUT23电连接，Ro1与Gout23电连接，Ru1与Gout24电连接；

Gout21与INPUT24电连接，Ro21与Gout24电连接，Ru21与Gout25电连接；

Gout22与INPUT25电连接，Ro22与Gout25电连接。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种移位寄存器单元，其特征在于，包括第一输出复位端、第一栅极驱动信号输出端和第一栅极驱动信号输出电路；

所述第一栅极驱动信号输出电路用于在第一级时钟信号端提供的第一级时钟信号的控制下，控制所述第一栅极驱动信号输出端与初级上拉节点之间连通，并在第一输出复位端提供的第一输出复位信号的电位的控制下，控制对所述第一栅极驱动信号输出端输出的栅极驱动信号进行复位。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一栅极驱动信号输出电路包括第一栅极驱动输出晶体管和第二栅极驱动输出晶体管；

所述第一栅极驱动输出晶体管的控制极与第一级时钟信号端电连接，所述第一栅极驱动输出晶体管的第一极与所述初级上拉节点电连接，所述第一栅极驱动输出晶体管的第二极与所述第一栅极驱动信号输出端电连接；

所述第二栅极驱动输出晶体管的控制极与第一输出复位端电连接，所述第二栅极驱动输出晶体管的第一极与所述第一栅极驱动信号输出端电连接，所述第二栅极驱动输出晶体管的第二极与第一电压端电连接。

3.如权利要求1所述的移位寄存器单元，其特征在于，还包括进位信号输出电路和进位信号输出端；

所述进位信号输出电路用于在所述初级上拉节点的电位的控制下，控制所述进位信号输出端与第一级时钟信号端之间连通，并在所述第一输出复位信号和初级下拉节点的电位的控制下，控制对进位信号输出端输出的进位信号进行复位。

4.如权利要求3所述的移位寄存器单元，其特征在于，所述进位信号输出电路包括第一进位信号输出晶体管、第二进位信号输出晶体管和第三进位信号输出晶体管；

所述第一进位信号输出晶体管的控制极与所述初级上拉节点电连接，所述第一进位信号输出晶体管的第一极与所述第一级时钟信号端电连接，所述第一进位信号输出晶体管的第二极与所述进位信号输出端电连接；

所述第二进位信号输出晶体管的控制极与第一输出复位端电连接，所述第二进位信号输出晶体管的第一极与所述进位信号输出端电连接，所述第二进位信号输出晶体管的第二极与第二电压端电连接；

所述第三进位信号输出晶体管的控制极与所述初级下拉节点电连接，所述第三进位信号输出晶体管的第一极与所述进位信号输出端电连接，所述第三进位信号输出晶体管的第二极与所述第二电压端电连接。

5.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，还包括第一输入端、第一上拉复位端、初级上拉节点控制电路、初级下拉节点控制电路和第一存储电容；

所述初级上拉节点控制电路分别与所述初级上拉节点、第一输入端、第一上拉复位端和初级下拉节点电连接，用于在第一输入端提供的第一输入信号、第一上拉复位端提供的第一上拉复位信号和初级下拉节点的电位的控制下，控制所述初级上拉节点的电位；

所述初级下拉节点控制电路分别与所述初级下拉节点、控制电压端和初级上拉节点电连接，用于在控制电压端提供的控制电压和所述初级上拉节点的电位的控制下，控制所述初级下拉节点的电位；

所述第一存储电容连接于进位信号输出端与所述初级上拉节点之间。

6.如权利要求5所述的移位寄存器单元，其特征在于，所述控制电压端包括第一控制电压端和第二控制电压端，所述初级下拉节点包括第一初级下拉节点和第二初级下拉节点；

所述初级下拉节点控制电路分别与第一初级下拉节点、第二初级下拉节点、第一控制电压端、第二控制电压端和初级上拉节点电连接，用于在第一控制电压端提供的第一控制电压、第二控制电压端提供的第二控制电压和所述初级上拉节点的电位的控制下，控制所述第一初级下拉节点的电位和所述第二初级下拉节点的电位。

7.一种栅极驱动方法，应用于如权利要求1至6中任一权利要求所述的移位寄存器单元，其特征在于，所述栅极驱动方法包括：

第一栅极驱动信号输出电路在第一级时钟信号端提供的第一级时钟信号的控制下，控制第一栅极驱动信号输出端与初级上拉节点之间连通，并在第一输出复位端提供的第一输出复位信号的电位的控制下，控制对第一栅极驱动信号输出端输出的栅极驱动信号进行复位。

8.一种栅极驱动电路，其特征在于，包括如权利要求1至6中任一权利要求所述的移位寄存器单元；所述移位寄存器单元为所述栅极驱动电路包括的第一级移位寄存器单元。

9.如权利要求8所述的栅极驱动电路，其特征在于，还包括N级第二移位寄存器单元；第n级第二移位寄存器单元为所述栅极驱动电路包括的第n+1级移位寄存器单元；N为正整数，n为小于或等于N的正整数；

所述第n级第二移位寄存器单元包括第n级第二栅极驱动信号输出端和第n级第二栅极驱动信号输出电路；

所述第n级第二栅极驱动信号输出电路用于在第n级上拉节点的电位的控制下，控制所述第n级第二栅极驱动信号输出端与第n级时钟信号端之间连通，并在第n级第二输出复位信号和第n级下拉节点的电位的控制下，控制对第n级第二栅极驱动信号输出端输出的第n级第二栅极驱动信号进行复位。

10.如权利要求9所述的栅极驱动电路，其特征在于，N大于4；所述第一级移位寄存器单元包括第一输入端、第一上拉复位端、第一输出复位端和进位信号输出端；所述第n级第二移位寄存器单元还包括第n级第二输入端、第n级第二输出复位端和第n级第二上拉复位端；所述第n级第二输出复位端用于提供所述第n级第二输出复位信号；

所述第一级移位寄存器单元的第一输入端、第一级第二输入端和第二级第二输入端都与起始信号端电连接；

所述第一级移位寄存器单元的第一输出复位端与第三级第二移位寄存器单元包括的第三级第二栅极驱动信号输出端电连接，所述第一级移位寄存器单元的第一上拉复位端与第四级第二移位寄存器单元包括的第四级第二栅极驱动信号输出端电连接；

第三级第二移位寄存器单元的第三级第二输入端与所述第一级移位寄存器单元的进位信号输出端电连接；

第a级第二移位寄存器单元的第a级第二输入端与第a-3级第二移位寄存器单元的第a-3级第二栅极驱动信号输出端电连接；a为大于3而小于或等于N的整数；

第b级第二移位寄存器单元的第b级第二输出复位端与第b+3级第二移位寄存器单元的第b+3级第二栅极驱动信号输出端电连接，第b级第二移位寄存器单元的第b级第二上拉复位端与第b+4级第二移位寄存器单元的第b+4第二栅极驱动信号输出端电连接；b为正整数。

11.如权利要求10所述的栅极驱动电路，其特征在于，所述第n级第二移位寄存器单元还包括第n级上拉节点控制电路、第n级下拉节点控制电路和第n级第二存储电容；

所述第n级上拉节点控制电路分别与所述第n级上拉节点、第n级第二输入端、第n级第二上拉复位端和第n级下拉节点电连接，用于在第n级第二输入端提供的第n级第二输入信号、第n级第二上拉复位端提供的第n级第二上拉复位信号和所述第n级下拉节点的电位的控制下，控制所述第n级上拉节点的电位；

所述第n级下拉节点控制电路分别与所述第n级下拉节点、控制电压端和所述第n级上拉节点电连接，用于在控制电压端提供的控制电压和所述第n级上拉节点的电位的控制下，控制所述第n级下拉节点的电位；

所述第n级第二存储电容连接于第n级第二栅极驱动信号输出端与所述第n级上拉节点之间。

12.一种显示装置，其特征在于，包括如权利要求8至11中任一权利要求所述的栅极驱动电路。