KR20180072269A - 게이트 드라이버 및 그를 이용한 표시 장치 - Google Patents

게이트 드라이버 및 그를 이용한 표시 장치 Download PDF

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Abstract

본 발명은 풀다운 트랜지스터의 문턱 전압을 보상할 수 있는 게이트 드라이버 및 그를 이용한 표시 장치에 관한 것으로, 일 실시예에 따른 게이트 드라이버의 각 스테이지는 풀다운 트랜지스터와 동일하게 구동되는 센싱 트랜지스터의 문턱 전압을 센싱하고 문턱 전압이 쉬프트할수록 QB 노드의 전압을 상승시키는 문턱 전압 센싱부를 구비한다.

Description

게이트 드라이버 및 그를 이용한 표시 장치{GATE DRIVER AND DISPLAY DEVICE USING THE SAME}
본 발명은 풀다운 트랜지스터의 문턱 전압을 보상할 수 있는 게이트 드라이버 및 그를 이용한 표시 장치에 관한 것이다.
최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.
평판 표시 장치는 각 화소가 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 화소 어레이를 영상을 표시하는 표시 패널과, 표시 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다.
게이트 드라이버는 표시 패널의 게이트 라인들을 개별 구동하는 스테이지들을 포함하는 게이트 드라이버로 구성되고, 각 스테이지는 다수의 TFT로 구성된다. 최근 게이트 드라이버는 화소 어레이의 TFT 어레이와 함께 형성되어 표시 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다.
각 스테이지에서 풀업(pull-up) TFT는 Q 노드의 제어에 의해 각 프레임 중 풀업 기간 동안 해당 클럭을 출력 단자를 통해 스캔 출력으로 출력하고, 풀다운(pull-down) TFT는 QB 노드의 제어에 의해 각 프레임 중 나머지 풀다운 기간 동안 저전위 전압을 출력 단자를 통해 출력한다.
GIP 회로는 표시 패널에 공급되는 터치 신호 및 데이터 신호 등과 같은 다양한 신호에 의한 노이즈를 받을 수 있다. 특히, GIP 회로에 공급되는 클럭 신호와 같이 하이/로우 레벨이 교번되는 신호는 풀업 TFT의 기생 커패시턴스에 의하여 Q 노드에 리플을 발생시킨다. 이러한 Q 노드의 리플이 풀업 TFT를 약하게 턴-온시키면 원하지 않는 타이밍에 Q 노드에서 부트스트랩(bootstrap)이 발생하여 멀티 출력 불량이 나타나게 된다. 멀티 출력 불량을 방지하기 위하여, Q 노드에 접속된 풀다운 TFT와 출력 단자에 접속된 풀다운 TFT가 Q 노드와 출력 단자를 저전위로 유지하는 역할을 하고 있다.
그러나, 각 스테이지에 포함된 풀다운 TFT는 프레임마다 풀업 TFT가 구동되는 풀업 기간을 제외한 대부분의 풀다운 기간 동안 동작하여 저전위 전압을 출력해야 하므로, QB 노드에는 풀다운 기간 동안 하이 전압이 인가되어 포지티브 바이어스 스트레스(Positive Bias Temperature Stress; 이하 PBTS)가 누적된다. 이로 인하여, 풀다운 TFT는 구동 시간의 경과에 따라 누적된 PBTS에 의해 문턱 전압이 포지티브 방향으로 쉬프트되어 열화되는 취약점이 있다. 풀다운 TFT가 열화되어 동작하지 못하면, Q 노드 및 출력 단자의 리플을 제거할 수 없기 때문에 멀티 출력 불량 등이 초래되어 GIP 회로는 정상 동작이 불가능하게 된다.
이러한 문제점을 해결하기 위하여, 공개 특허 제10-2011-0003158호(2011년 1월 11일 공개)(이하, 선행 문헌)에서는 각 스테이지당 QB 노드 및 풀다운 TFT를 2세트씩 배치하고 일정한 주기로 1세트씩 교번 구동함으로써 각 풀다운 TFT가 스트레스를 받지 않는 동안 문턱 전압이 리커버리(recovery) 되어 장시간 구동에도 풀다운 TFT의 열화를 방지할 수 있는 듀얼 게이트 드라이버가 제안되었다.
그러나, 선행 문헌은 문턱 전압의 리커버리 특성을 갖는 비정질 실리콘(a-Si:H) TFT를 이용하는 GIP 회로에 적용 가능한 것으로, 리커버리 특성이 없는 옥사이드(Oxide) TFT를 이용하는 GIP 회로에서는 장시간 구동시 풀다운 TFT의 열화를 피할 수 없으므로 풀다운 TFT에 의한 리플 억제가 불가능하다는 문제점이 있다.
본 발명은 풀다운 트랜지스터의 문턱 전압을 보상할 수 있는 게이트 드라이버 및 그를 이용한 표시 장치를 제공한다.
일 실시예에 따른 게이트 드라이버의 각 스테이지는 풀다운 트랜지스터와 동일한 센싱 트랜지스터의 문턱 전압을 센싱하고 문턱 전압이 쉬프트할수록 QB 노드의 전압을 상승시키는 문턱 전압 센싱부를 구비한다.
일 실시예에 따른 각 스테이지는 Q 노드에 의해 제어되어 클럭 단자에 공급되는 클럭을 출력 단자를 통해 스캔 출력으로 출력하는 풀업 트랜지스터와, QB 노드에 의해 제어되어 출력 단자에 저전위 전압을 공급하는 풀다운 트랜지스터를 포하하는 출력 버퍼부와, Q 노드를 제어하는 Q 노드 제어부와, QB 노드에 의해 제어되는 센싱 트랜지스터와, 센싱 트랜지스터의 문턱 전압을 센싱하여 저장하는 센싱 커패시터를 이용하여 센싱 커패시터에 저장된 문턱 전압에 의해 QB 노드의 전압을 보상하는 문턱 전압 센싱부를 포함한다.
문턱 전압 센싱부는 세트 단자에 공급되는 세트 신호에 응답하여 센싱 노드에 고전위 전압을 공급하는 제1 센싱 트랜지스터와, 제어 단자에 공급되는 센싱 제어 신호에 응답하여 센싱 노드와 QB 노드를 접속시키는 제2 센싱 트랜지스터와, QB 노드의 제어에 응답하여 센싱 노드와 저전위 전압이 공급되는 제1 전원 단자를 접속시키는 제3 센싱 트랜지스터와, 센싱 제어 신호에 응답하여 점프 노드와 제1 전원 단자를 접속시키는 제4 센싱 트랜지스터와, QB 노드와 점프 노드 사이에 접속된 센싱 커패시터와, 리셋 단자에 공급되는 리셋 신호에 의해 응답하여 고전위 전압과 저전위 전압 사이의 중간 전위 전압을 점프 노드에 공급하는 제5 센싱 트랜지스터와, 세트 신호에 응답하여 QB 노드를 제어 단자와 접속시키는 제6 센싱 트랜지스터를 포함한다. 제2 센싱 트랜지스터는 센싱 제어 신호에 응답하여, 센싱 커패시터가 문턱 전압을 센싱하여 저장하는 동안 제3 센싱 트랜지스터를 다이오드 구조로 접속시킨다.
Q 노드 제어부는 세트 신호에 의해 응답하여 Q 노드를 충전하는 세트 트랜지스터와, 리셋 신호에 응답하여 Q 노드를 방전시키는 리셋 트랜지스터와, QB 노드의 제어에 응답하여 Q 노드를 제어 단자와 접속시키는 노이즈 제거 트랜지스터를 포함한다.
N번째(N은 자연수) 스테이지의 클럭 단자는 8상 클럭들 중 어느 하나의 클럭을 공급받으며, 세트 단자에는 N-4번째 전단 스테이지의 출력 또는 스타트 펄스가 상기 세트 신호로 공급되고, 리셋 단자에는 N+4번째 후단 스테이지의 출력 또는 리셋 펄스가 상기 리셋 신호로 공급되고, 제어 단자에는 N-2번째 전단 스테이지의 출력이 센싱 제어 신호로 공급된다. 클럭 단자에 공급되는 클럭은 세트 신호 및 리셋 신호와 하이 구간이 오버랩하지 않고, 센싱 제어 신호와 일부 하이 구간이 오버랩한다.
일 실시예에 따른 표시 장치는 표시 패널과, 표시 패널의 비표시 영역에 내장되어 표시 패널의 게이트 라인들을 개별 구동하는 전술한 게이트 드라이버를 구비한다.
본 발명의 일 실시예에 따른 게이트 드라이버 및 그를 이용한 표시 장치는 각 스테이지의 문턱 전압 센싱부를 이용하여 QB 노드에 의해 제어되는 TFT의 문턱 전압을 센싱하고, 센싱된 문턱 전압을 이용하여 QB 노드의 전압을 자동적으로 상승시킴으로써 문턱 전압을 보상할 수 있다.
따라서, QB 노드의 PBTS에 의해 문턱 전압이 쉬프트하더라도 그 문턱 전압이 보상된 QB 노드의 전압에 의해 풀다운 TFT 및 노이즈 제거 TFT는 정상 동작하여 출력 단자 및 Q 노드의 리플 제거 기능을 지속적으로 수행할 수 있으므로 멀티 출력 불량을 방지할 수 있다. 이 결과, 일 실시예에 따른 게이트 드라이버 및 표시 장치는 스캔 출력의 안정성을 확보할 수 있으며 수명을 연장할 수 있다.
또한, 일 실시예에 따른 게이트 드라이버 및 표시 장치는 각 스테이지가 11개의 TFT를 이용하는 구조이므로 선행 문헌 대비 TFT들의 수가 적으므로 회로 면적이 감소하여 네로우 베젤에 유리하게 적용할 수 있다.
또한, 일 실시예에 따른 게이트 드라이버 및 표시 장치는 QB 노드를 AC 구동하는 종래 기술 대비 소비 전력이 낮은 장점을 갖는다.
도 1은 본 발명의 일 실시예에 따른 게이트 드라이버를 내장한 표시 장치의 구성을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 드라이버에서 N번째 스테이지의 구성을 나타낸 회로도이다.
도 3은 도 2에 도시된 N번째 스테이지의 구동 파형도이다.
도 4는 도 1에 도시된 게이트 드라이버에 적용되는 8상 클럭 신호를 나타낸 파형도이다.
도 5는 일 실시예에 따른 N번째 스테이지의 #1 기간 동작을 나타낸 도면이다.
도 6은 일 실시예에 따른 N번째 스테이지의 #2 기간 동작을 나타낸 도면이다.
도 7은 일 실시예에 따른 N번째 스테이지의 #3 기간 동작을 나타낸 도면이다.
도 8은 일 실시예에 따른 N번째 스테이지의 #4 기간 동작을 나타낸 도면이다.
도 9는 일 실시예에 따른 N번째 스테이지의 #5 기간 동작을 나타낸 도면이다.
도 10은 일 실시예에 따른 스테이지에서 풀다운 TFT의 문턱 전압이 쉬프트할수록 QB 노드의 전압이 상승하는 시뮬레이션 결과를 나타낸 도면이다.
이하, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 게이트 드라이버를 내장한 표시 장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 본 발명의 일 실시예에 따른 게이트 드라이버의 N번째 스테이지를 나타낸 회로도이다.
도 1에 도시된 표시 장치는 화소 어레이(100) 및 게이트 드라이버(200)를 포함하는 표시 패널(300), 데이터 드라이버(400), 타이밍 컨트롤러(500) 등을 구비한다.
타이밍 컨트롤러(500)는 호스트 세트로부터 공급된 영상 데이터와 함께 기본 타이밍 제어 신호를 입력한다. 타이밍 컨트롤러(500)는 화질 보상이나 소비 전력 감소 등을 위한 다양한 데이터 처리 방법을 이용하여 영상 데이터를 변조하고 변조된 영상 데이터를 데이터 드라이버(400)로 출력한다.
타이밍 컨트롤러(500)는 기본 타이밍 제어 신호를 이용하여 데이터 드라이버(400)의 동작 타이밍을 제어하는 데이터 제어 신호를 생성하여 데이터 드라이버(400)로 공급하고, 게이트 드라이버(200)의 동작 타이밍을 제어하는 게이트 제어 신호를 생성하여 게이트 드라이버(200)로 공급한다. 기본 타이밍 제어 신호는 도트 클럭(Dot Clock) 및 데이터 인에이블(Data Enable) 신호를 포함하고 수평 동기 신호 및 수직 동기 신호를 더 포함할 수 있다. 데이터 제어 신호는 데이터 드라이버(400)에서 영상 데이터의 래치 타이밍을 제어하는 소스 스타트 펄스(Source Start Pulse) 및 소스 쉬프트 클럭(Source Shift Clock)과, 영상 데이터 신호의 출력 기간을 제어하는 소스 출력 인에이블(Source Output Enable) 신호 등을 포함한다. 게이트 제어 신호는 게이트 드라이버(200)의 동작 시점을 제어하는 게이트용 스타트 펄스와, 출력 신호나 쉬프트 제어 신호로 이용되는 게이트용 클럭들 등을 포함한다.
타이밍 컨트롤러(500)와 게이트 드라이버(200) 사이에는 레벨 쉬프터(250)가 추가로 구비될 수 있으며, 레벨 쉬프터(250)는 전원부(미도시)에 내장될 수 있다. 레벨 쉬프터(250)는 타이밍 컨트롤러(500)로부터의 게이트 제어 신호, 즉 게이트용 스타트 펄스 및 클럭들의 TTL(Transistor Transistor Logic) 전압을 화소 어레이(100)의 TFT 구동을 위한 게이트 하이 전압(게이트 온 전압) 및 게이트 로우 전압(저전위 전압, 게이트 오프 전압)으로 레벨 쉬프팅하여 게이트 드라이버(200)로 공급한다.
데이터 드라이버(400)는 타이밍 컨트롤러(500)로부터의 데이터 제어 신호 및 영상 데이터를 공급받는다. 데이터 드라이버(400)는 데이터 제어 신호에 따라 구동되어, 감마 전압 생성부로부터 공급된 레퍼런스 감마 전압 세트를 데이터의 계조값에 각각 대응하는 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 각각 아날로그 영상 데이터 신호로 변환하고, 아날로그 영상 데이터 신호를 표시 패널(300)의 데이터 라인들로 각각 공급한다.
데이터 드라이버(400)는 표시 패널(300)의 데이터 라인들을 분할 구동하는 다수의 데이터 드라이브 IC로 구성되고, 각 데이터 드라이브 IC는 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 표시 패널(300)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(300) 상에 실장될 수 있다.
표시 패널(300)은 화소들이 매트릭스형으로 배치된 화소 어레이(100)를 통해 영상을 표시한다. 화소 어레이(100)의 각 화소는 통상 R(Red), G(Green), B(Blue) 서브화소의 조합으로 원하는 색을 구현하고, 휘도 향상을 위한 W(White) 서브화소를 추가로 구비하기도 한다. 각 서브화소는 TFT에 의해 독립적으로 구동된다. TFT로는 비정질 실리콘(a-Si:H) 반도체층을 이용하는 비정질 TFT를 이용하거나, 폴리 실리콘 반도체층을 이용하는 폴리 TFT를 이용하거나, 금속 산화물 반도체층을 이용하는 옥사이드(Oxide) TFT를 이용한다. 표시 패널(300)로는 액정 표시 장치(LCD), 유기 발광 다이오드(OLED) 표시 장치, 또는 전기영동 표시 장치(EPD) 등이 이용될 수 있다.
게이트 드라이버(200)는 표시 패널(300)의 비표시 영역, 즉 화소 어레이(100)의 일측 또는 양측과 인접한 비표시 영역에 내장된 GIP 타입으로 구성되어 GIP 회로라고 하기도 한다. 게이트 드라이버(200)는 화소 어레이(100)의 게이트 라인들을 개별 구동하고 서로 종속적으로 연결된 다수의 스테이지들(ST1~STn)을 구비하고, 각 스테이지(ST)는 화소 어레이(100)의 TFT 어레이와 함께 기판 상에 형성된 다수의 TFT들로 구성된다. 각 스테이지를 구성하는 TFT들은 비정질 TFT, 폴리 TFT, 또는 옥사이드 TFT를 이용한다.
각 스테이지(ST)는 스타트 펄스 또는 어느 하나의 전단 스테이지로부터 공급된 전단 출력에 의해 세트되어 각 스테이지(ST)에 공급되는 클럭을 스캔 출력으로 공급한다. 각 스테이지(ST)는 리셋 펄스 또는 어느 하나의 후단 스테이지로부터 공급된 후단 출력에 의해 리셋되어 스캔 출력의 로우 전압(저전위 전압, 게이트 오프 전압)을 출력한다.
이하에서 "전단 스테이지"는 해당 스테이지의 이전(상부)에 위치하는 적어도 하나의 스테이지들 중 어느 하나를 의미하고, "후단 스테이지"는 해당 스테이지의 이후(하부)에 위치하는 적어도 하나의 스테이지들 중 어느 하나를 의미한다.
도 2를 참조하면, N번째(N은 자연수) 스테이지는 제1 내지 제3 전원 단자(P1, P2, P3), 세트 단자(S), 리셋 단자(R), 클럭 단자(CK), 제어 단자(C), 출력 단자(OUT)를 구비한다.
제1 전원 단자(P1)는 제1 전원 라인과 접속되어 저전위 전압(VSS; 제1 전원 전압)을 공급받는다. 제2 전원 단자(P2)는 제2 전원 라인과 접속되어 고전위 전압(VDD; 제2 전원 전압)을 공급받는다. 제3 전원 단자(P3)는 제3 전원 라인과 접속되어 저전위 전압(VSS)과 고전위 전압(VDD) 사이의 중간 전위 전압(HVDD; 제3 전원 전압), 예를 들면 그라운드 전압(GND)을 공급받는다.
N번째 스테이지의 세트 단자(S)는 스타트 펄스를 공급하는 스타트 라인 또는 N-4번째 스테이지의 출력 단자와 접속되어, 스타트 펄스 또는 N-4번째 스테이지의 출력(Gout[N-4])을 세트 신호로 공급받는다.
N번째 스테이지의 리셋 단자(R)는 리셋 펄스를 공급하는 리셋 라인 또는 N+4번째 스테이지의 출력 단자와 접속되어, 리셋 펄스 또는 N+4번째 스테이지의 출력(Gout[N+4])을 리셋 신호로 공급받는다.
N번째 스테이지의 클럭 단자(CK)는 위상이 서로 다른 다수의 클럭 신호들, 예를 들면 8상 클럭 신호들을 각각 공급하는 8개의 클럭 라인들 중 어느 하나의 클럭 라인과 접속되어 어느 하나의 클럭 신호(CLK[N])를 공급받는다.
N번째 스테이지의 제어 단자(C)는 N-2번째 스테이지의 출력 단자와 접속되어 N-2번째 스테이지의 출력(Gout[N-2])을 센싱 제어 신호로 공급받는다.
N번째 스테이지의 출력 단자(OUT)는 다수의 게이트 라인들 중 어느 하나의 게이트 라인과 접속되어 해당 출력(Gout[N])을 스캔 신호로 공급한다. 또한, N번째 스테이지의 출력 단자(OUT)는 N-4번째 후단 스테이지의 리셋 단자와 접속되어 해당 출력(Gout[N])을 N-4번째 후단 스테이지에 리셋 신호로 공급하고, N+2번째 전단 스테이지의 제어 단자와 접속되어 해당 출력(Gout[N])을 N+2번째 전단 스테이지의 센싱 제어 신호로 공급하며, N+4번째 전단 스테이지의 세트 단자와 접속되어 해당 출력(Gout[N])을 N+4번째 전단 스테이지의 세트 신호로 공급한다.
도 2를 참조하면, N번째 스테이지는 Q 노드 제어부(20), 문턱 전압 센싱부(22), 출력 버퍼부(24)를 구비한다.
Q 노드 제어부(20)는 세트 단자(S)에 공급되는 세트 신호에 의해 제어되어 Q 노드를 충전(세트)하는 세트 TFT(Ts)와, 리셋 단자(R)에 공급되는 리셋 신호에 의해 제어되어 Q 노드를 방전(리셋)시키는 리셋 TFT(Tr)와, QB 노드의 전압에 의해 제어되어 Q 노드를 제어 단자(C)와 접속시키는 노이즈 제거 TFT(Tnc)를 포함한다.
세트 단자(S)는 스타트 펄스 또는 N-4번째 스테이지의 출력(Gout[N-4])을 세트 신호로 공급받을 수 있으며, 편의상 이하에서는 세트 단자(S)에 N-4번째 스테이지의 출력(Gout[N-4])이 세트 신호로 공급된 경우를 설명하기로 한다. 세트 TFT(Ts)는 세트 단자(S)에 게이트 전극 및 드레인 전극이 접속된 다이오드 구조이고, Q 노드에 소스 전극이 접속된다. 세트 TFT(Ts)는 N-4번째 스테이지의 출력(Gout[N-4])이 하이 전압일 때 턴-온되어 Q 노드에 N-4번째 스테이지의 출력(Gout[N-4])의 하이 전압을 프리차징한다.
리셋 단자(R)는 리셋 펄스 또는 N+4번째 스테이지의 출력(Gout[N+4])을 리셋 신호로 공급받을 수 있으며, 편의상 이하에서는 리셋 단자(R)에 N+4번째 스테이지의 출력(Gout[N+4])이 리셋 신호로 공급된 경우를 설명하기로 한다. 리셋 TFT(Tr)는 리셋 단자(R)에 게이트 전극이 접속되고, 제1 전원 단자(P1)에 소스 전극이 접속되며, Q 노드에 드레인 전극이 접속된다. 리셋 TFT(Tr)는 N+4번째 스테이지의 출력(Gout[N+4])이 하이 전압일 때 턴-온되어 Q 노드를 저전위 전압(VSS)으로 방전시킨다.
노이즈 제거 TFT(Tnc)는 QB 노드에 게이트 전극이 접속되고, Q 노드에 드레인 전극이 접속되며, 제어 단자(C)에 소스 전극이 접속된다. 노이즈 제거 TFT(Tnc)는 QB 노드가 하이 전압이고, 제어 단자(C)에 N-2번째 스테이지의 출력(Gout[N-2])이 로우 전압이 공급되는 동안에는 Q 노드를 그 로우 전압으로 방전시킴으로써 리플 등과 같은 노이즈를 제거하는 역할을 한다. 또한, 노이즈 제거 TFT(Tnc)는 QB 노드가 하이 전압이고, 제어 단자(C)에 N-2번째 스테이지의 출력(Gout[N-2])이 하이 전압이 공급되는 동안에는 Q 노드에 그 하이 전압을 공급하여 Q 노드 방전을 방지하는 역할을 하며, 이 동작은 후술하는 문턱 전압 센싱부(220)가 문턱 전압을 센싱하는 동안 QB 노드가 하이가 될 때 Q 노드 방전을 방지하기 위해 필요하다.
출력 버퍼부(24)는 Q 노드의 제어에 응답하여 클럭 단자(CK)에 공급된 클럭 신호(CLK[N])를 출력 단자(OUT)를 통해 스캔 출력(Gout[N])으로 공급하는 풀-업 TFT(Tpu)와, QB 노드의 제어에 응답하여 출력 단자(OUT)에 제1 전원 단자(P1)의 저전위 전압(VSS)을 공급하는 풀-다운 TFT(Tpd)를 구비한다.
풀업 TFT(Tpu)는 Q 노드에 게이트 전극이 접속되고, 클럭 단자(CK)에 드레인 전극이 접속되며, 출력 단자(OUT)에 소스 전극이 접속된다. 풀업 TFT(Tpu)는 Q 노드의 하이 전압에 의해 턴-온되어 N번째 클럭(CLK[N])을 출력 단자(OUT)를 통해 스캔 출력(Gout[N])으로 공급한다.
풀다운 TFT(Tpd)는 QB 노드에 게이트 전극이 접속되고, 출력 단자(OUT)에 드레인 전극이 접속되며, 제1 전원 단자(P1)에 소스 전극이 접속된다. 풀다운 TFT(Tpd)는 QB 노드가 하이 전압일 때 턴-온되어 출력 단자(OUT)를 통해 저전위 전압(VSS)을 스캔 출력(Gout[N])의 게이트 로우 전압으로 공급한다.
출력 버퍼부(24)는 풀-업 TFT(Tpu)의 게이트 전극 및 소스 전극 사이, 즉 Q 노드와 출력 단자(OUT) 사이에 접속된 커패시터(C)를 더 포함한다. 커패시터(C)는 풀-업 TFT(Tpu)가 클럭(CLK[N])의 하이 전압을 출력할 때 Q 노드의 전압을 부트스트랩하여 풀-업 TFT(Tpu)의 전류를 증가시킴으로써 스캔 출력(Gout[N])의 라이징 타임을 단축시킬 수 있다.
문턱 전압 센싱부(22)는 제1 내지 제6 센싱 TFT(Tse1, Tse2, Tse3, Tse4, Tse5, Tse6)와 센싱 커패시터(CS)를 포함한다.
제1 센싱 TFT(Tse1)는 세트 단자(S)에 게이트 전극이 접속되고 제2 전원 단자(P2)에 드레인 전극이 접속되며 센싱 노드(SEN)에 소스 전극이 접속된다. 제1 센싱 TFT(Tse1)는 세트 단자(S)에 공급되는 N-4번째 스테이지의 출력(Gout[N-4])의 하이 전압에 의해 턴-온되어 센싱 노드(SEN)에 고전위 전압(VDD)을 충전한다.
제2 센싱 TFT(Tse2)는 제어 단자(C)에 게이트 전극이 접속되고, 센싱 노드(SEN)에 드레인 전극이 접속되며 QB 노드에 소스 전극이 접속된다. 제3 센싱 TFT(Tse3)는 QB 노드에 게이트 전극이 접속되고 센싱 노드(SEN)에 드레인 전극이 접속되며 제1 전원 단자(P1)에 소스 전극이 접속된다. 제4 센싱 TFT(Tse4)는 제어 단자(C)에 게이트 전극이 접속되고, 점프 노드(JN)에 드레인 전극이 접속되며 제1 전원 단자(P1)에 소스 전극이 접속된다. 센싱 커패시터(CS)는 QB 노드와 점프 노드(JN) 사이에 접속된다. 제5 센싱 TFT(Tse5)는 리셋 단자(R)에 게이트 전극이 접속되고 제3 전원 단자(P3)에 드레인 전극이 접속되며 점프 노드(JN)에 소스 전극이 접속된다. 제6 센싱 TFT(Tse6)는 세트 단자(S)에 게이트 전극이 접속되고 QB 노드에 드레인 전극이 접속되며 제어 단자(C)에 소스 전극이 접속된다.
제2 센싱 TFT(Tse2)는 제어 단자(C)에 공급되는 N-2번째 스테이지의 출력(Gout[N-2])의 하이 전압에 의해 턴-온되어 QB 노드에 센싱 노드(SEN)의 하이 전압을 공급하고, 제3 센싱 TFT(Tse3)의 드레인 전극과 게이트 전극을 연결함으로써 센싱 커패시터(CS)가 제3 센싱 TFT(Tse3)의 문턱 전압(Vth)을 센싱 및 준비하는 동안 제3 센싱 TFT(Tse3)를 다이오드 구조로 접속시킨다. 제4 센싱 TFT(Tse4)는 제어 단자(C)에 공급되는 N-2번째 스테이지의 출력(Gout[N-2])의 하이 전압에 의해 턴-온되어 센싱 커패시터(CS)가 제3 센싱 TFT(Tse3) 문턱 전압(Vth)을 센싱 및 준비하는 동안 점프 노드(JN)에 저전위 전압(VSS)을 공급한다. 제5 센싱 TFT(Tse5)는 리셋 단자(R)에 공급되는 N+4번째 스테이지의 출력(Gout[N+4])의 하이 전압에 의해 턴-온되어 점프 노드(JN)에 중간 전위 전압(HVDD=GND)을 공급한다. 제6 센싱 TFT(Tse6)는 세트 단자(S)에 공급되는 N-4번째 스테이지의 출력(Gout[N-4])이 하이 전압에 의해 턴-온되어 QB 노드를 제어 단자(C)에 공급되는 N-2번째 스테이지의 출력(Gout[N-2])의 로우 전압으로 방전시킨 다음, 이어서 N-2번째 스테이지의 출력(Gout[N-2])의 하이 전압으로 충전시킨다.
센싱 커패시터(CS)는 QB 노드의 전압에 의해 풀다운 TFT(Tpd) 및 노이즈 제거 TFT(Tnc)와 함께 제어되는 제3 센싱 TFT(Tse3)의 문턱 전압(Vth)을 센싱하여 저장한 다음 QB 노드의 전압을 센싱된 Vth만큼 상승시킴으로써 센싱된 Vth를 보상하는 역할을 한다. 이에 따라, QB 노드에 누적되는 PBTS에 의해 풀다운 TFT(Tpd), 노이즈 제거 TFT(Tnc), 제3 센싱 TFT(Tse3)는 문턱 전압(Vth)이 쉬프트하더라도 쉬프트된 Vth가 센싱 커패시터(CS)에 저장되어 보상되므로 일정한 게이트-소스간 전압을 유지하여 정상 동작할 수 있다.
도 3은 도 2에 도시된 N번째 스테이지의 구동 파형도이고, 도 4는 일 실시예에 따른 8상 클럭 신호를 나타낸 파형도이다.
N번째 스테이지는 도 4에 도시된 바와 같이 순차적으로 위상이 지연되면서 하이 논리 구간이 서로 부분적으로 오버랩하는 8상 클럭 신호(CLK1~CLK8) 중 어느 하나의 클럭 신호, 즉 N번째 위상을 갖는 클럭 신호(CLK[N])를 공급받는다.
도 4를 참조하면, 8상 클럭 신호(CLK1~CLK8) 각각에서는 4H 기간의 하이 논리(게이트 온 전압) 구간과 4H 기간의 로우 논리(게이트 오프 전압) 구간이 교번적으로 반복된다. 8상 클럭 신호들(CLK1~CLK8)은 하이 논리 구간이 1H 기간씩 순차적으로 위상 지연되며 각 클럭 신호는 하이 논리 구간 중 3H 기간, 2H 기간, 1H 기간이 인접한 다른 클럭들 각각의 하이 논리 구간과 오버랩할 수 있다. 이러한 8상 클럭 신호들(CLK1~CLK8)은 순차적으로 스캔 출력(Gout)으로 출력되어 각 스캔 출력(Gout)도 4H 기간의 하이 구간을 갖으므로 고속 구동시 충분한 충전 시간을 제공할 수 있다.
N번째 스테이지에 공급되는 클럭 신호(CLK[N])는 세트 신호로 이용되는 N-4번째 스테이지의 출력(Gout[N-4])과, 리셋 신호로 이용되는 N+4번째 스테이지의 출력(Gout[N+4])과는 하이 구간이 오버랩하지 않는다. 센싱 제어 신호로 이용되는 N-2번째 스테이지의 출력(Gout[N-2])은 N-4번째 스테이지의 출력(Gout[N-4])과 전반 2H의 하이 구간이 오버랩하고, N번째 스테이지에 공급되는 클럭 신호(CLK[N])를 출력한 N번째 스테이지의 출력(Gout[N])과는 후반 2H의 하이 구간이 오버랩한다.
이하, 도 3에 도시된 구동 파형을 이용한 도 2에 도시된 N번째 스테이지의 동작 과정을 도 5 내지 도 9를 참조하여 순차적으로 살펴보기로 한다.
도 5를 참조하면, #1 기간 동안 세트 단자(S)에 공급되는 Gout[N-4]의 하이 전압에 의해 세트 TFT(Ts)와 제1 및 제6 센싱 TFT(Tse6)가 턴-온된다. 턴-온된 세트 TFT(Ts)를 통해 하이 전압이 프리차징된 Q 노드에 의해 풀업 TFT(Tpu)가 턴-온되어 CLK[N]의 로우 전압을 출력 단자(OUT)를 통해 Gout[N]의 로우 전압으로 출력한다. 턴-온된 제1 센싱 TFT(Tse1)는 VDD를 센싱 노드(SEN)에 충전한다. 턴-온된 제6 센싱 TFT(Tse6)는 QB 노드를 제어 단자(C)의 Gout[N-2] 로우 전압으로 방전시켜서 노이즈 제거 TFT(Tnc)를 오프시킴으로써 노이즈 제거 TFT(Tnc)가 Q 노드 프리차징을 방해하지 않게 한다.
도 6을 참조하면, #2 기간 동안 세트 단자(S)의 Gout[N-4]는 하이 전압을 유지하므로, 세트 TFT(Ts), 풀업 TFT(Tpu), 제1 및 제6 센싱 TFT(Tse1, Tse6)는 턴-온 상태를 유지하여 전술한 제1 기간(#1)과 동일하게 동작한다. 이러한 #2 기간 동안 제어 단자(C)에 Gout[N-4]의 하이 전압이 공급되고 제2 내지 제4 센싱 TFT(Tse2, Tse3, Tse4)가 턴-온되어, QB 노드를 센싱 노드(SEN) 상의 고전위 전압(VDD)으로 충전하고 문턱 전압(Vth)을 센싱할 준비를 한다. 이때, 노이즈 제거 TFT(Tnc)는 QB 노드의 하이 전압에 의해 턴-온되지만 자신의 소스 전극에도 Gout[N-4]의 하이 전압이 공급되므로 Q 노드의 충전을 방해하지 않는다. 또한, QB 노드의 하이 전압에 의해 턴-온된 풀다운 TFT(Tpd)는 출력 단자(OUT)에 저전위 전압(VSS)을 공급한다.
도 7을 참조하면, #3 기간 동안 세트 단자(S)에 Gout[N-4]의 로우 전압이 공급되어 세트 TFT(Ts)는 턴-오프되고, CLK[N]의 하이 전압이 풀업 TFT(Tpu)에 공급되어 커패시터(CB)에 의해 Q 노드가 부트스트랩(Bootstrap)하여, 풀업 TFT(Tpu)는 CLK[N]의 하이 전압을 빠르게 Gout[N]으로 출력한다.
이러한 #3 기간 동안 Gout[N-4]의 로우 전압에 의해 제1 및 제6 센싱 TFT(Tse1, Tse6)도 턴-오프되고 센싱 노드(SEN)는 플로팅되고, Gout[N-2]의 하이 전압에 의해 제2 센싱 TFT(Tse2)는 제3 센싱 TFT(Tse3)를 다이오드 구조로 연결한다. 이에 따라, 제3 센싱 TFT(Tse3)가 다이오드로 동작하여 QB 노드의 전압은 저전위 전압(VSS)과 제3 센싱 TFT(Tse3)의 문턱 전압(Vth)이 합산된 "VSS+Vth" 전압이 된다. 이때, Gout[N-2]의 하이 전압에 의해 턴-온된 제4 센싱 TFT(Tse4)를 통해 점프 노드(JN)에는 저전위 전압(VSS)이 공급된다. 이에 따라, 센싱 커패시터(CS)의 양단 전압차는 제3 센싱 TFT(Tse3)의 문턱 전압(Vth)이 되므로 센싱 커패시터(CS)는 제3 센싱 TFT(Tse3)의 문턱 전압(Vth)을 센싱하여 저장한다. 이때, QB 노드의 전압(VSS+Vth)은 낮은 전압이므로 풀다운 TFT(Tpd)는 턴-오프된다.
도 8을 참조하면, #4 기간 동안 Gout[N-2]의 로우 전압에 의해 센싱 커패시터(CS) 양단은 모두 플로팅되고, 센싱 커패시터(CST)는 이전 기간에서 센싱하여 저장한 제3 센싱 TFT(Tse3)의 문턱 전압(Vth)을 유지한다. 이러한 #4 기간 동안 풀업 TFT(Tpu)는 이전의 #3 기간과 동일하게 동작하여 CLK[N]의 하이 전압을 Gout[N]으로 출력한다.
도 9를 참조하면, #5 기간 동안 리셋 단자(R)에 공급되는 Gout[N+4]의 하이 전압에 의해 리셋 TFT(Tr) 및 제5 센싱 TFT(Tse5)가 턴-온된다. 리셋 TFT(Tr)는 Q 노드를 저전위 전압(VSS)로 방전시킴으로써 풀-업 TFT(Tpu)가 턴-오프되게 하고, 제5 센싱 TFT(Tse5)는 점프 노드(JN)에 중간 전위 전압(HVDD), 예를 들면 그라운드 전압(GND)를 공급한다. 이에 따라, 점프 노드(JN)와 접속된 센싱 커패시터(CS)의 일측단이 중간 전위 전압(HVDD=GND)으로 상승하여, 센싱 커패시터(CS)의 타측단이 접속된 QB 노드의 전압도 함께 상승함으로써, QB 노드 전압은 "VSS + Vth + (HVDD-VSS) = HVDD + Vth"가 되어 제3 센싱 TFT(Tse3)의 문턱 전압(Vth)이 클수록 증가한다. 다시 말하여, 점프 노드(JN)에 공급된 중간 전위 전압(HVDD)과, 센싱 커패시터(CS)에 저장된 제3 센싱 TFT(Tse3)의 문턱 전압(Vth)에 의해, QB 노드 전압은 중간 전위 전압(HVDD)과 문턱 전압(Vth)의 합산 전압(HVDD+Vth)으로 상승한다.
이에 따라, QB 노드에 의해 제어되는 풀다운 TFT(Tpd), 노이즈 제거 TFT(Tnc)의 구동 전압(Vgs-Vth)은 "HVDD+Vth-VSS-Vth"가 되어 Vth 성분이 제거되므로, PBTS에 의해 Vth가 쉬프트하더라도 풀다운 TFT(Tpd) 및 노이즈 제거 TFT(Tnc)는 Vth 성분이 상쇄된 일정한 구동 전압(HVDD-VSS)에 의해 정상 동작하여, 풀다운 TFT(Tpd)는 출력 단자(OUT)에 저전위 전압(VSS)을 공급하고, 노이즈 제거 TFT(Tnc)는 Q 노드에 Gout[N-2]의 로우 전압을 안정적으로 공급할 수 있다.
도 10은 본 발명의 일 실시예에 따른 스테이지에서 풀다운 TFT의 문턱 전압이 쉬프트할수록 QB 노드의 전압이 상승하는 시뮬레이션 결과를 나타낸 도면이다.
도 10을 참조하면, QB 노드에 의해 제어되는 제3 센싱 TFT(Tse3)의 문턱 전압(Vth)이 상승하는 만큼 QB 노드의 전압도 자동적으로 상승하여 보상됨을 알 수 있다.
이와 같이, 실시예에 따른 각 스테이지는 풀다운 TFT(Tpd) 및 노이즈 제거 TFT(Tnc)와 동일한 PBTS를 받는 제3 센싱 TFT(Tse3)를 이용하여 센싱 커패시터(CS)에 문턱 전압(Vth)을 센싱 및 저장하고 QB 노드의 전압을 저장된 문턱 전압(Vth)에 의해 상승시킴으로써 보상한다. 따라서, QB 노드의 PBTS에 의해 문턱 전압(Vth)이 쉬프트하더라도 그 문턱 전압이 보상된 QB 노드의 전압에 의해 풀다운 TFT(Tpd) 및 노이즈 제거 TFT(Tnc)는 정상 동작하여 출력 단자 및 Q 노드의 리플 제거 기능을 지속적으로 수행할 수 있으므로 멀티 출력 불량을 방지할 수 있다.
이에 따라, 일 실시예에 따른 게이트 드라이버 및 표시 장치는 스캔 출력의 안정성을 확보할 수 있으며 수명을 연장할 수 있다.
또한, 일 실시예에 따른 게이트 드라이버 및 표시 장치는 각 스테이지가 11개의 TFT를 이용하는 구조이므로 선행 문헌 대비 TFT들의 수가 적으므로 회로 면적이 감소하여 네로우 베젤에 유리하게 적용할 수 있다.
또한, 일 실시예에 따른 게이트 드라이버 및 표시 장치는 QB 노드를 AC 구동하는 종래 기술 대비 소비 전력을 감소시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.
100: 화소 어레이 200: 게이트 드라이버
250: 레벨 쉬프터 300: 표시 패널
400: 데이터 드라이버 500: 타이밍 컨트롤러
20: Q 노드 제어부 22: 문턱 전압 센싱부
24: 출력 버퍼부

Claims (9)

  1. 서로 종속적으로 접속된 다수의 스테이지를 갖는 게이트 드라이버에서,
    각 스테이지는,
    Q 노드에 의해 제어되어 클럭 단자에 공급되는 클럭을 출력 단자를 통해 스캔 출력으로 출력하는 풀업 트랜지스터와, QB 노드에 의해 제어되어 상기 출력 단자에 저전위 전압을 공급하는 풀다운 트랜지스터를 포하하는 출력 버퍼부와;
    상기 Q 노드를 제어하는 Q 노드 제어부와;
    상기 QB 노드에 의해 제어되는 센싱 트랜지스터와, 상기 센싱 트랜지스터의 문턱 전압을 센싱하여 저장하는 센싱 커패시터를 이용하여 상기 센싱 커패시터에 저장된 문턱 전압에 의해 상기 QB 노드의 전압을 보상하는 문턱 전압 센싱부를 포함하는 게이트 드라이버.
  2. 청구항 1에 있어서,
    상기 문턱 전압 센싱부는
    세트 단자에 공급되는 세트 신호에 응답하여 센싱 노드에 고전위 전압을 공급하는 제1 센싱 트랜지스터와,
    제어 단자에 공급되는 센싱 제어 신호에 응답하여 상기 센싱 노드와 상기 QB 노드를 접속시키는 제2 센싱 트랜지스터와,
    상기 센싱 트랜지스터에 해당하며, 상기 QB 노드의 제어에 응답하여 상기 센싱 노드와 상기 저전위 전압이 공급되는 제1 전원 단자를 접속시키는 제3 센싱 트랜지스터와,
    상기 센싱 제어 신호에 응답하여 점프 노드와 상기 제1 전원 단자를 접속시키는 제4 센싱 트랜지스터와,
    상기 QB 노드와 상기 점프 노드 사이에 접속된 상기 센싱 커패시터와,
    리셋 단자에 공급되는 리셋 신호에 의해 응답하여 상기 고전위 전압과 상기 저전위 전압 사이의 중간 전위 전압을 상기 점프 노드에 공급하는 제5 센싱 트랜지스터와,
    상기 세트 신호에 응답하여 상기 QB 노드를 상기 제어 단자와 접속시키는 제6 센싱 트랜지스터를 포함하고,
    상기 제2 센싱 트랜지스터는 상기 센싱 제어 신호에 응답하여, 상기 센싱 커패시터가 상기 문턱 전압을 센싱하여 저장하는 동안 상기 제3 센싱 트랜지스터를 다이오드 구조로 접속시키는 게이트 드라이버.
  3. 청구항 2에 있어서,
    상기 Q 노드 제어부는
    상기 세트 신호에 의해 응답하여 상기 Q 노드를 충전하는 세트 트랜지스터와,
    상기 리셋 신호에 응답하여 상기 Q 노드를 방전시키는 리셋 트랜지스터와,
    상기 QB 노드의 제어에 응답하여 상기 Q 노드를 상기 제어 단자와 접속시키는 노이즈 제거 트랜지스터를 포함하는 게이트 드라이버.
  4. 청구항 3에 있어서,
    상기 게이트 드라이버에는 4H 기간의 하이 구간과, 4H 기간의 로우 구간이 교번되는 펄스 파형을 갖고, 1H 기간씩 위상이 쉬프트되는 8상 클럭들이 공급되고,
    상기 N번째(N은 자연수) 스테이지의 클럭 단자는 상기 8상 클럭들 중 어느 하나의 클럭을 공급받으며,
    상기 세트 단자에는 N-4번째 전단 스테이지의 출력 또는 스타트 펄스가 상기 세트 신호로 공급되고,
    상기 리셋 단자에는 N+4번째 후단 스테이지의 출력 또는 리셋 펄스가 상기 리셋 신호로 공급되고,
    상기 제어 단자에는 N-2번째 전단 스테이지의 출력이 상기 센싱 제어 신호로 공급되며,
    상기 클럭 단자에 공급되는 클럭은 상기 세트 신호 및 리셋 신호와 하이 구간이 오버랩하지 않고, 상기 센싱 제어 신호와 일부 하이 구간이 오버랩하는 게이트 드라이버.
  5. 청구항 4에 있어서,
    상기 각 스테이지는 상기 세트 신호의 하이 전압에 의해 상기 Q 노드가 하이 전압을 프리차징하는 제1 및 제2 기간과,
    상기 Q 노드가 플로팅되고 상기 풀업 트랜지스터가 상기 클럭의 하이 전압을 상기 스캔 출력으로 공급하는 제3 및 제4 기간과,
    상기 리셋 신호의 하이 전압에 의해 상기 Q 노드가 방전되고 상기 문턱 전압 센싱부에 의해 상기 문턱 전압이 보상된 상기 QB 노드의 전압에 의해 상기 풀다운 트랜지스터가 상기 저전위 전압을 상기 스캔 출력으로 공급하는 제5 기간을 포함하는 게이트 드라이버.
  6. 청구항 5에 있어서,
    상기 제1 및 제2 기간 동안, 상기 세트 신호의 하이 전압에 응답하여, 상기 제1 센싱 트랜지스터는 상기 고전위 전압을 상기 센싱 노드에 공급하고, 상기 제6 센싱 트랜지스터는 상기 센싱 제어 신호를 상기 QB 노드에 공급하고,
    상기 제2 및 제3 기간 동안, 상기 센싱 제어 신호의 하이 전압에 응답하여, 상기 제2 센싱 트랜지스터는 상기 제3 센싱 트랜지스터를 다이오드 구조로 접속시키고, 상기 제4 센싱 트랜지스터는 상기 저전위 전압을 상기 점프 노드에 공급하며,
    상기 제4 기간 동안, 상기 센싱 커패시터의 양단은 모두 플로팅되고,
    상기 제5 기간 동안, 상기 리셋 신호의 하이 전압에 응답하여 상기 제5 센싱 트랜지스터가 상기 중간 전위 전압을 상기 점프 노드에 공급하는 게이트 드라이버.
  7. 청구항 6에 있어서,
    상기 센싱 커패시터는
    상기 제2 기간 동안 상기 제3 센싱 트랜지스터의 문턱 전압을 센싱하기 위한 준비를 하고,
    상기 제3 기간 동안 상기 제3 센싱 트랜지스터의 문턱 전압을 센싱하여 저장한 다음 상기 제4 기간까지 저장된 문턱 전압을 유지하며,
    상기 제5 기간에 상기 점프 노드에 공급된 상기 중간 전위 전압과 상기 저장된 문턱 전압이 합산된 전압을 상기 QB 노드에 인가하는 게이트 드라이버.
  8. 청구항 1에 있어서,
    상기 센싱 커패시터에 저장된 상기 센싱 트랜지스터의 문턱 전압이 증가할수록 상기 QB 노드 전압이 상승하는 게이트 드라이버.
  9. 표시 패널과;
    상기 표시 패널의 비표시 영역에 내장되어 상기 표시 패널의 게이트 라인들을 개별 구동하는 청구항 1 내지 8 중 어느 한 청구항에 기재된 상기 게이트 드라이버를 구비하는 표시 장치.
KR1020160175663A 2016-12-21 2016-12-21 게이트 드라이버 및 그를 이용한 표시 장치 KR20180072269A (ko)

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