JP2017192129A - 半導体装置 - Google Patents

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Abstract

【課題】回路の動作速度の向上を図る。【解決手段】第１のトランジスタと、第１の端子が第１のトランジスタのゲートと接続され且つ第１のトランジスタのゲートの電位を第１のトランジスタがオンになる値に設定する機能を有する第２のトランジスタと、第２のトランジスタのゲートの電位を第２のトランジスタがオンになる値に設定するとともに第２のトランジスタのゲートを浮遊状態にする機能を有する第３のトランジスタと、第２のトランジスタのゲートの電位を第２のトランジスタがオフになる値に設定する機能を有する第４のトランジスタと、を有する。このような構成により、第２のトランジスタのゲートとソースとの間の電位差を第２のトランジスタの閾値電圧よりも大きい値に維持することができ、動作速度の向上を図ることができる。【選択図】図１

Description

本発明の一態様は、半導体装置、表示モジュール及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置
、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関す
る。
記憶装置、イメージセンサ又は表示装置等の駆動回路に適用することが可能な回路の開発
が進められている。特に、同じ極性のトランジスタによって構成される回路の開発が活発
に進められている。そのような回路に関する技術が特許文献１に開示されている。
特許文献１では、トランジスタのゲートとソースとの間の電位差が徐々に小さくなる。そ
して、トランジスタのゲートとソースとの間の電位差がトランジスタの閾値電圧と等しく
なると、トランジスタがオフになり、回路内部のノードが浮遊状態になる。
特開２００５−０５０５０２号公報
従来の回路では、トランジスタのゲートとソースとの間の電位差が徐々に小さくなるため
、トランジスタのドレイン電流も徐々に小さくなる。そのため、回路内部のノードにおけ
る電位の変化に要する時間が長く、高速に動作することが困難である。また、トランジス
タのＷ／Ｌを大きくする必要があり、レイアウト面積を小さくすることが困難である。ま
た、信号の立ち上がり時間又は立下り時間を短くすることが困難である。
本発明の一態様は、新規の半導体装置を提供することを課題の一とする。または、本発明
の一態様は、高速に動作すること又はそれを可能にする構成を提供することを課題の一と
する。または、本発明の一態様は、レイアウト面積を縮小すること又はそれを可能にする
構成を提供することを課題の一とする。または、本発明の一態様は、駆動電圧を小さくす
ること又はそれを可能にする構成を提供することを課題の一とする。または、本発明の一
態様は、信号の立ち上がり時間又は立下り時間を短くすること又はそれを可能にする構成
を提供することを課題の一とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。
本発明の一態様は、第１乃至第４のトランジスタを有する半導体装置である。第１のトラ
ンジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、第１のトラン
ジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、第２のトランジ
スタのソース又はドレインの一方は、第３の配線と電気的に接続され、第２のトランジス
タのソース又はドレインの他方は、第１のトランジスタのゲートと電気的に接続され、第
３のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、第３
のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲートと電気的に
接続され、第４のトランジスタのソース又はドレインの一方は、第５の配線と電気的に接
続され、第４のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲー
トと電気的に接続される。
本発明の一態様は、第１乃至第４のトランジスタを有する半導体装置である。第１のトラ
ンジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、第１のトラン
ジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、第２のトランジ
スタのソース又はドレインの一方は、第３の配線と電気的に接続され、第２のトランジス
タのソース又はドレインの他方は、第１のトランジスタのゲートと電気的に接続され、第
３のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、第３
のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲートと電気的に
接続され、第４のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接
続され、第４のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲー
トと電気的に接続される。
本発明の一態様は、第１乃至第４のトランジスタを有する半導体装置である。第１のトラ
ンジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、第１のトラン
ジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、第２のトランジ
スタのソース又はドレインの一方は、第３の配線と電気的に接続され、第２のトランジス
タのソース又はドレインの他方は、第１のトランジスタのゲートと電気的に接続され、第
３のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、第３
のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲートと電気的に
接続され、第４のトランジスタのソース又はドレインの一方は、第３の配線又は第４の配
線と電気的に接続され、第４のトランジスタのソース又はドレインの他方は、第２のトラ
ンジスタのゲートと電気的に接続される。
なお、上記本発明の一態様において、第４のトランジスタのゲートは、第１の配線又は第
２の配線と接続されてもよい。
本発明の一態様は、上記半導体装置と、ＦＰＣと、を有する表示モジュールである。
本発明の一態様は、上記表示モジュールと、アンテナ、操作ボタン又はスピーカと、を有
する電子機器である。
本発明の一態様は、新規の半導体装置を提供することができる。または、本発明の一態様
は、高速に動作すること又はそれを可能にする構成を提供することができる。または、本
発明の一態様は、レイアウト面積を縮小すること又はそれを可能にする構成を提供するこ
とができる。または、本発明の一態様は、駆動電圧を小さくすること又はそれを可能にす
る構成を提供することができる。または、本発明の一態様は、信号の立ち上がり時間又は
立下り時間を短くすること又はそれを可能にする構成を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 表示装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 表示モジュールの一例を説明する図。 電子機器の一例を説明する図。 半導体装置の一例を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様は、撮像装置の他、ＲＦタグ、表示装置、集積回路を含むあらゆる
装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表
される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍ
ｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａ
ｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を
有する表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間
でも共通して用いることがある。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そして、その発明の一態様は明確であると言える。そのた
め、例えば、能動素子（トランジスタなど）、配線、受動素子（容量素子など）、導電層
、絶縁層、半導体層、部品、装置、動作方法、製造方法などが単数もしくは複数記載され
た図面または文章において、その一部分を取り出して、発明の一態様を構成することが可
能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等
）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジス
タ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例とし
ては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部
の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」
、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」など
の発明の一態様を構成することは可能である。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。そして、その発明の一態様は、明確であると言える。
また、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。
また、明細書の中の文章や図面において規定されていない内容について、その内容を除く
ことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値
と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで
、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定
することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に
入らないことを規定することができる。
また、本明細書等においては、能動素子（トランジスタなど）、受動素子（容量素子など
）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、
発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発
明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記
載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると
判断することが可能な場合がある。特に、端子の接続先の候補が複数存在する場合には、
その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジ
スタなど）、受動素子（容量素子など）などが有する一部の端子についてのみ、その接続
先を特定することによって、発明の一態様を構成することが可能な場合がある。
また、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。
本発明の一態様に係る半導体装置の構成について、図１を参照して説明する。ただし、本
発明の一態様は、以下に説明する構成に限定されない。
図１に示す半導体装置は、回路１００を有する。回路１００は、配線１１１、配線１１３
、配線１１４及び配線１１５の電位に基づいて、配線１１２の電位を制御する機能を有す
る。回路１００は、配線１１１、配線１１３、配線１１４及び配線１１５の電位に基づい
た信号を配線１１２に出力する。そして、当該信号により、配線１１２の電位が制御され
る。このように、回路１００は、論理回路又は順序回路としての機能を有する。
回路１００は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トラン
ジスタ１０４、容量素子１０５、及び容量素子１０６を有する。トランジスタ１０１は、
第１の端子（ソース又はドレインの一方ともいう）が配線１１１と接続され、第２の端子
（ソース又はドレインの他方ともいう）が配線１１２と接続される。トランジスタ１０２
は、第１の端子が配線１１３と接続され、第２の端子がトランジスタ１０１のゲートと接
続される。トランジスタ１０３は、第１の端子が配線１１４と接続され、第２の端子がト
ランジスタ１０２のゲートと接続され、ゲートが配線１１４と接続される。トランジスタ
１０４は、第１の端子が配線１１５と接続され、第２の端子がトランジスタ１０２のゲー
トと接続される。容量素子１０５は、第１の端子が配線１１２と接続され、第２の端子が
トランジスタ１０１のゲートと接続される。容量素子１０６は、第１の端子がトランジス
タ１０１のゲートと接続され、第２の端子がトランジスタ１０２のゲートと接続される。
本実施の形態の半導体装置は、上記接続関係を有することにより、新規の構成を提供する
ことができる。
なお、トランジスタ１０１のゲート、トランジスタ１０２の第２の端子、容量素子１０５
の第２の端子、又は容量素子１０６の第１の端子をノードＮＤ１と示す。また、トランジ
スタ１０２のゲート、トランジスタ１０３の第２の端子、トランジスタ１０４の第２の端
子、又は容量素子１０６の第２の端子をノードＮＤ２と示す。
なお、配線１１１、配線１１３、配線１１４及び配線１１５の電位は、各配線に信号又は
電圧等が入力されることによって制御される。便宜上、配線１１１、配線１１３及び配線
１１４の電位は、ハイレベルとロウレベルとを有するものとする。言い換えると、配線１
１１、配線１１３及び配線１１４のそれぞれには、ハイレベルとロウレベルとを有する信
号が入力される。そして、ハイレベルの電位をＶＨとし、ロウレベルの電位をＶＬ（ＶＨ
＞ＶＬ）とする。また、配線１１５の電位をＶＬとする。ただし、配線１１５の電位はハ
イレベルとロウレベルとを有していてもよい。言い換えると、配線１１５にはハイレベル
とロウレベルとを有する信号を入力してもよい。
なお、配線１１１、配線１１３及び配線１１４を入力端子と呼んでもよい。また、配線１
１２を出力端子と呼んでもよい。また、配線１１１、配線１１２、配線１１３、及び配線
１１４を信号線と呼んでもよい。または、配線１１５を電源線と呼んでもよい。
トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０４
に採用することが可能なトランジスタについて説明する。ただし、本発明の一態様は、以
下に説明するトランジスタに限定されない。
トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０４
としては、チャネル形成領域にアモルファスシリコンを有するトランジスタ、チャネル形
成領域に多結晶シリコンを有するトランジスタ、チャネル形成領域に単結晶シリコンを有
するトランジスタ、チャネル形成領域に酸化物半導体を有するトランジスタ、チャネル形
成領域に化合物半導体を有するトランジスタなどを用いることが可能である。特に、チャ
ネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタともいう）は、チ
ャネル形成領域にアモルファスシリコンを有するトランジスタよりも移動度が高く、且つ
オフ電流が極めて小さいという特徴がある。そのため、トランジスタのチャネル幅を小さ
くすることができるため、レイアウト面積の縮小を図ることができる。
トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０４
の導電型又は極性について説明する。ただし、本発明の一態様は、以下に説明する導電型
又は極性に限定されない。
トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０４
は、同じ導電型であることが好ましい。或いは、回路１００が有するトランジスタの全て
は、同じ導電型であることが好ましい。或いは、回路１００と同じ基板に設けられるトラ
ンジスタは全て同じ導電型であることが好ましい。これにより、製造プロセスの簡略化、
歩留まりの向上、製造コストの削減等を図ることができる。
特に、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ
１０４はＮチャネル型であることが好ましい。或いは、回路１００が有するトランジスタ
は全てＮチャネル型であることが好ましい。或いは、回路１００と同じ基板に設けられる
トランジスタは全てＮチャネル型であることが好ましい。これにより、チャネル形成領域
に酸化物半導体を有するトランジスタ（ＯＳトランジスタともいう）を採用することが可
能になる。図１には、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及
びトランジスタ１０４がＮチャネル型である場合について例示している。ただし、トラン
ジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０４はＰチ
ャネル型であってもよい。或いは、回路１００が有するトランジスタは全てＰチャネル型
であってもよい。或いは、回路１００と同じ基板に設けられるトランジスタは全てＰチャ
ネル型であってもよい。図２６には、図１のトランジスタ１０１、トランジスタ１０２、
トランジスタ１０３及びトランジスタ１０４を、トランジスタ１０１ｐ、トランジスタ１
０２ｐ、トランジスタ１０３ｐ及びトランジスタ１０４ｐに置き換えた場合の構成を示す
。トランジスタ１０１ｐ、トランジスタ１０２ｐ、トランジスタ１０３ｐ及びトランジス
タ１０４ｐはＰチャネル型である。また、図１以外の構成においても、図２６と同様にＮ
チャネル型のトランジスタをＰチャネル型のトランジスタに置き換えてもよい。
なお、便宜上、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０３は、Ｎ
チャネル型であるものとして説明する。
トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、
容量素子１０５及び容量素子１０６が有する機能について説明する。ただし、本発明の一
態様は、以下に説明する機能に限定されない。
トランジスタ１０１は、配線１１１と配線１１２との導通又は非導通を制御する。配線１
１１と配線１１２とが導通すると、配線１１１の電位が配線１１２に供給され、配線１１
２の電位が配線１１１の電位に基づいて制御される。配線１１１の電位がハイレベルであ
れば、配線１１２の電位が上昇する。特に、ノードＮＤ１の電位が配線１１１のハイレベ
ルの電位とトランジスタ１０１の閾値電圧との和よりも高い値であれば、配線１１２の電
位がＶＨまで上昇する。配線１１１の電位がロウレベルであれば、配線１１２の電位がＶ
Ｌまで下降する。
トランジスタ１０２は、配線１１３とノードＮＤ１との導通又は非導通を制御する。配線
１１３とノードＮＤ１とが導通すると、配線１１３の電位がノードＮＤ１に供給され、ノ
ードＮＤ１の電位が配線１１３の電位に基づいて制御される。配線１１３の電位がハイレ
ベルであれば、ノードＮＤ１の電位が上昇する。特に、ノードＮＤ２の電位が配線１１３
のハイレベルの電位とトランジスタ１０２の閾値電圧との和よりも高い値であれば、ノー
ドＮＤ１の電位がＶＨまで上昇する。こうして、ノードＮＤ１の電位が、トランジスタ１
０１がオンになる値に設定される。配線１１３の電位がロウレベルであれば、ノードＮＤ
１の電位がＶＬまで下降する。こうして、ノードＮＤ１の電位が、トランジスタ１０１が
オフになる値に設定される。
トランジスタ１０３は、配線１１４とノードＮＤ２との導通又は非導通を制御する。配線
１１４とノードＮＤ２とが導通すると、配線１１４の電位がノードＮＤ２に供給され、ノ
ードＮＤ２の電位が配線１１４の電位に基づいて制御される。配線１１４の電位がハイレ
ベルであれば、ノードＮＤ２の電位が上昇する。ただし、トランジスタ１０３のゲートが
配線１１４と接続されているため、ノードＮＤ２の電位が配線１１４のハイレベルの電位
からトランジスタ１０３の閾値電圧を引いた値まで上昇すると、トランジスタ１０３がオ
フになる。そして、ノードＮＤ２が浮遊状態になる。こうして、ノードＮＤ２の電位が、
トランジスタ１０２がオンになる値に設定されるとともにノードＮＤ２が浮遊状態になる
。また、配線１１４の電位がロウレベルであれば、トランジスタ１０３がオフになるため
、配線１１４とノードＮＤ２とは非導通になる。
なお、図２（Ａ）に示すように、トランジスタ１０３の第１の端子が配線１１６と接続さ
れ、トランジスタ１０３のゲートが配線１１４と接続されてもよい。配線１１６の電位は
ＶＨであることが好ましい。ただし、配線１１６の電位はハイレベルとロウレベルとを有
することも可能である。図２（Ａ）では、トランジスタ１０３は、配線１１６とノードＮ
Ｄ２との導通又は非導通を制御する。配線１１６とノードＮＤ２とが導通すると、配線１
１６の電位がノードＮＤ２に供給され、ノードＮＤ２の電位が配線１１６の電位に基づい
て制御される。配線１１６の電位がＶＨ又はハイレベルであれば、ノードＮＤ２の電位が
上昇する。ただし、トランジスタ１０３のゲートが配線１１４と接続されているため、ノ
ードＮＤ２の電位が配線１１４のハイレベルの電位からトランジスタ１０３の閾値電圧を
引いた値まで上昇すると、トランジスタ１０３がオフになる。そして、ノードＮＤ２が浮
遊状態になる。こうして、ノードＮＤ２の電位が、トランジスタ１０２がオンになる値に
設定されるとともにノードＮＤ２が浮遊状態になる。
なお、図２（Ｂ）に示すように、トランジスタ１０３の第１の端子が配線１１４と接続さ
れ、トランジスタ１０３のゲートが配線１１６と接続されてもよい。図２（Ｂ）では、ト
ランジスタ１０３は、配線１１４とノードＮＤ２との導通又は非導通を制御する。配線１
１４とノードＮＤ２とが導通すると、配線１１４の電位がノードＮＤ２に供給され、ノー
ドＮＤ２の電位が配線１１４の電位に基づいて制御される。配線１１４の電位がハイレベ
ルであれば、ノードＮＤ２の電位が上昇する。ただし、トランジスタ１０３のゲートが配
線１１６と接続されているため、ノードＮＤ２の電位が配線１１６の電位からトランジス
タ１０３の閾値電圧を引いた値まで上昇すると、トランジスタ１０３がオフになる。そし
て、ノードＮＤ２が浮遊状態になる。こうして、ノードＮＤ２の電位が、トランジスタ１
０２がオンになる値に設定されるとともにノードＮＤ２が浮遊状態になる。また、配線１
１４の電位がロウレベルであれば、ノードＮＤ２の電位がＶＬまで下降する。こうして、
ノードＮＤ２の電位が、トランジスタ１０２がオフになる値に設定される。
なお、図３（Ａ）に示すように、トランジスタ１０３の第１の端子及びゲートは配線１１
３と接続されてもよい。図３（Ａ）では、トランジスタ１０３は、配線１１３とノードＮ
Ｄ２との導通又は非導通を制御する。配線１１３とノードＮＤ２とが導通すると、配線１
１３の電位がノードＮＤ２に供給され、ノードＮＤ２の電位が配線１１３の電位に基づい
て制御される。配線１１３の電位がハイレベルであれば、ノードＮＤ２の電位が上昇する
。ただし、トランジスタ１０３のゲートが配線１１３と接続されているため、ノードＮＤ
２の電位が配線１１３のハイレベルの電位からトランジスタ１０３の閾値電圧を引いた値
まで上昇すると、トランジスタ１０３がオフになる。そして、ノードＮＤ２が浮遊状態に
なる。こうして、ノードＮＤ２の電位が、トランジスタ１０２がオンになる値に設定され
るとともにノードＮＤ２が浮遊状態になる。また、配線１１３の電位がロウレベルであれ
ば、トランジスタ１０４がオフになるため、配線１１３とノードＮＤ２とは非導通になる
。
なお、図３（Ｂ）に示すように、トランジスタ１０３の第１の端子が配線１１６と接続さ
れ、トランジスタ１０３のゲートが配線１１３と接続されてもよい。図３（Ｂ）では、ト
ランジスタ１０３は、配線１１６とノードＮＤ２との導通又は非導通を制御する。配線１
１６とノードＮＤ２とが導通すると、配線１１６の電位がノードＮＤ２に供給され、ノー
ドＮＤ２の電位が配線１１６の電位に基づいて制御される。配線１１６の電位がＶＨ又は
ハイレベルであれば、ノードＮＤ２の電位が上昇する。ただし、トランジスタ１０３のゲ
ートが配線１１３と接続されているため、ノードＮＤ２の電位が配線１１３のハイレベル
の電位からトランジスタ１０３の閾値電圧を引いた値まで上昇すると、トランジスタ１０
３がオフになる。そして、ノードＮＤ２が浮遊状態になる。こうして、ノードＮＤ２の電
位が、トランジスタ１０２がオンになる値に設定されるとともにノードＮＤ２が浮遊状態
になる。
なお、図示はしないが、トランジスタ１０３の第１の端子が配線１１４と接続され、トラ
ンジスタ１０３のゲートが配線１１３と接続されてもよい。
なお、図示はしないが、トランジスタ１０３の第１の端子が配線１１３と接続され、トラ
ンジスタ１０３のゲートが配線１１６と接続されてもよい。
トランジスタ１０４は、配線１１５とノードＮＤ２との導通又は非導通を制御する。配線
１１５とノードＮＤ２とが導通すると、配線１１５の電位がノードＮＤ２に供給され、ノ
ードＮＤ２の電位が配線１１５の電位に基づいて制御される。配線１１５の電位がＶＬ又
はロウレベルであれば、ノードＮＤ２の電位がＶＬまで下降する。こうして、ノードＮＤ
２の電位が、トランジスタ１０２がオフになる値に設定される。
なお、図４（Ａ）に示すように、トランジスタ１０４の第１の端子が配線１１３と接続さ
れてもよい。図４（Ａ）では、トランジスタ１０４は、配線１１３とノードＮＤ２との導
通又は非導通を制御する。配線１１３とノードＮＤ２とが導通すると、配線１１３の電位
がノードＮＤ２に供給され、ノードＮＤ２の電位が配線１１３の電位に基づいて制御され
る。配線１１３の電位がＶＬ又はロウレベルであれば、ノードＮＤ２の電位がＶＬまで下
降する。こうして、ノードＮＤ２の電位が、トランジスタ１０２がオフになる値に設定さ
れる。
なお、図４（Ｂ）に示すように、トランジスタ１０４の第１の端子が配線１１４と接続さ
れてもよい。図４（Ｂ）では、トランジスタ１０４は、配線１１４とノードＮＤ２との導
通又は非導通を制御する。配線１１４とノードＮＤ２とが導通すると、配線１１４の電位
がノードＮＤ２に供給され、ノードＮＤ２の電位が配線１１４の電位に基づいて制御され
る。配線１１４の電位がＶＬ又はロウレベルであれば、ノードＮＤ２の電位がＶＬまで下
降する。こうして、ノードＮＤ２の電位が、トランジスタ１０２がオフになる値に設定さ
れる。
なお、図５（Ａ）に示すように、トランジスタ１０４のゲートが配線１１１と接続されて
もよい。
なお、図５（Ｂ）に示すように、トランジスタ１０４のゲートが配線１１２と接続されて
もよい。
容量素子１０５は、配線１１２とノードＮＤ１との電位差を保持する。ノードＮＤ１が浮
遊状態であれば、配線１１２の電位の変化に基づいてノードＮＤ１の電位が変化する。そ
のため、配線１１２の電位の上昇に伴ってノードＮＤ１の電位が上昇すれば、ノードＮＤ
１の電位が配線１１１のハイレベルの電位とトランジスタ１０１の閾値電圧との和よりも
高くなる。
なお、図６（Ａ）に示すように、容量素子１０５を省略してもよい。トランジスタ１０１
の第２の端子とゲートとの間の寄生容量によって、配線１１２とノードＮＤ１との間の電
位差は保持される。
容量素子１０６は、ノードＮＤ１とノードＮＤ２との電位差を保持する。ノードＮＤ２が
浮遊状態であれば、ノードＮＤ１の電位の変化に基づいてノードＮＤ２の電位が変化する
。そのため、ノードＮＤ１の電位の上昇に伴ってノードＮＤ２の電位が上昇すれば、ノー
ドＮＤ２の電位が配線１１３のハイレベルの電位とトランジスタ１０２の閾値電圧との和
よりも高くなる。
なお、図６（Ｂ）に示すように、容量素子１０６を省略してもよい。トランジスタ１０２
の第２の端子とゲートとの間の寄生容量によって、ノードＮＤ１とノードＮＤ２との間の
電位差は保持される。
なお、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１
０４、容量素子１０５及び容量素子１０６は、上述する機能の全てを有する必要はない。
なお、図１、図２、図３、図４、図５及び図６等に図示して説明した回路１００、並びに
図示せずに説明した回路１００を適宜組み合わせることが可能である。
本実施の形態の半導体装置の動作について、図１の構成を例にして説明する。ただし、本
発明の一態様は、以下に説明する動作に限定されない。
図７に示すタイミングチャートは、配線１１１の電位、配線１１３の電位、配線１１４の
電位、トランジスタ１０４のオン又はオフ、ノードＮＤ１の電位、ノードＮＤ２の電位、
及び配線１１２の電位の一例を示す。
なお、便宜上、期間Ｔ１、期間Ｔ２、期間Ｔ３及び期間Ｔ４という４つの期間に分けて説
明する。例えば、１フレーム期間が期間Ｔ１乃至Ｔ４を有する。
なお、便宜上、期間Ｔ１直前の期間Ｔ０において、配線１１１の電位がロウレベルであり
、配線１１３の電位がロウレベルであり、配線１１４の電位がロウレベルであり、ノード
ＮＤ１の電位がＶＬであり、ノードＮＤ２の電位がＶＬであり、配線１１２の電位がＶＬ
であるものとする。また、ノードＮＤ１の電位がＶＬであるため、トランジスタ１０１は
オフである。また、ノードＮＤ２の電位がＶＬであるため、トランジスタ１０２はオフで
ある。
期間Ｔ１における動作について、図８（Ａ）を参照して説明する。配線１１１の電位がロ
ウレベルのままになり、配線１１３の電位がロウレベルのままになり、配線１１４の電位
がロウレベルからハイレベルに変化し、トランジスタ１０４がオフのままになる。
配線１１４の電位がハイレベルになるため、トランジスタ１０３がオンになる。よって、
配線１１４のハイレベルの電位がノードＮＤ２に供給されるため、ノードＮＤ２の電位が
ＶＬから上昇する。
その後、ノードＮＤ２の電位がトランジスタ１０２の第１の端子の電位（ＶＬ）とトラン
ジスタ１０２の閾値電圧（Ｖｔｈ１０２）との和（ＶＬ＋Ｖｔｈ１０２）よりも高くなる
と、トランジスタ１０２がオンになる。よって、配線１１３のロウレベルの電位がノード
ＮＤ１に供給されるため、ノードＮＤ１の電位がＶＬのままになる。また、ノードＮＤ１
の電位がＶＬのままになるため、トランジスタ１０１がオフのままになる。よって、配線
１１２の電位がＶＬのままになる。
その後、ノードＮＤ２の電位がトランジスタ１０３のゲートの電位（ＶＨ）からトランジ
スタ１０３の閾値電圧（Ｖｔｈ１０３）を引いた値（ＶＨ−Ｖｔｈ１０３）まで上昇する
と、トランジスタ１０３がオフになる。よって、ノードＮＤ２が浮遊状態になり、ノード
ＮＤ２の電位がＶＨ−Ｖｔｈ１０３に維持される。
なお、図２（Ａ）では、トランジスタ１０３の第１の端子が配線１１６と接続されている
ため、配線１１６の電位（例えばＶＨ）がノードＮＤ２に供給される。
期間Ｔ２における動作について、図８（Ｂ）を参照して説明する。配線１１１の電位がロ
ウレベルのままになり、配線１１３の電位がロウレベルからハイレベルに変化し、配線１
１４の電位がハイレベルからロウレベルに変化し、トランジスタ１０４がオフのままにな
る。
配線１１４の電位がロウレベルになるため、トランジスタ１０３がオフのままになる。よ
って、ノードＮＤ２が浮遊状態のままになり、ノードＮＤ２の電位がＶＨ−Ｖｔｈ１０３
のままになる。また、ノードＮＤ２の電位がＶＨ−Ｖｔｈ１０３のままになるため、トラ
ンジスタ１０２がオンのままになる。よって、配線１１３のハイレベルの電位がノードＮ
Ｄ１に供給されるため、ノードＮＤ１の電位がＶＬから上昇する。このとき、容量素子１
０６はノードＮＤ１とノードＮＤ２との電位差を保持しており、且つノードＮＤ２は浮遊
状態である。よって、ノードＮＤ１の電位の上昇に伴って、ノードＮＤ２の電位がＶＨ−
Ｖｔｈ１０３から上昇する。
その後、ノードＮＤ１の電位がトランジスタ１０１の第１の端子の電位（ＶＬ）とトラン
ジスタ１０１の閾値電圧（Ｖｔｈ１０１）との和（ＶＬ＋Ｖｔｈ１０１）よりも高くなる
と、トランジスタ１０１がオンになる。よって、配線１１１のロウレベルの電位が配線１
１２に供給されるため、配線１１２の電位がＶＬのままになる。
その後、ノードＮＤ１の電位の上昇に伴って、ノードＮＤ２の電位がトランジスタ１０２
の第１の端子の電位（ＶＨ）とトランジスタ１０２の閾値電圧（Ｖｔｈ１０２）との和よ
りも高い値（ＶＨ＋Ｖｔｈ１０２＋α（αは正の数））まで上昇すると、ノードＮＤ１の
電位がＶＨまで上昇する。
なお、図２（Ｂ）では、トランジスタ１０３をオフのままにするために、期間Ｔ２におい
て配線１１４の電位はハイレベルのままであることが好ましい。
なお、図３（Ａ）及び図３（Ｂ）では、期間Ｔ２において、トランジスタ１０３が期間Ｔ
０後に初めてオンになる。具体的に説明すると、配線１１３の電位がハイレベルになると
、トランジスタ１０３がオンになる。よって、図３（Ａ）では、配線１１３のハイレベル
の電位がノードＮＤ２に供給され、ノードＮＤ２の電位がＶＬから上昇する。一方、図３
（Ｂ）では、配線１１６の電位（例えばＶＨ）がノードＮＤ２に供給され、ノードＮＤ２
の電位がＶＬから上昇する。その後、ノードＮＤ２の電位がＶＬ＋Ｖｔｈ１０２よりも高
くなると、トランジスタ１０２がオンになる。よって、配線１１３のハイレベルの電位が
ノードＮＤ１に供給され、ノードＮＤ１の電位がＶＬから上昇する。その後、ノードＮＤ
２の電位がＶＨ−Ｖｔｈ１０３になると、トランジスタ１０３がオフになり、ノードＮＤ
２が浮遊状態になる。このとき、ノードＮＤ１の電位が上昇している。そして、容量素子
１０６はノードＮＤ１とノードＮＤ２との電位差を保持している。よって、ノードＮＤ１
の電位の上昇に伴って、ノードＮＤ２の電位がＶＨ−Ｖｈｔ１０３から上昇する。その後
、ノードＮＤ１の電位がＶＬ＋Ｖｔｈ１０１よりも高くなると、トランジスタ１０１がオ
ンになる。よって、配線１１１のロウレベルの電位が配線１１２に供給されるため、配線
１１２の電位がＶＬのままになる。その後、ノードＮＤ１の電位の上昇に伴って、ノード
ＮＤ２の電位がＶＨ＋Ｖｔｈ１０２＋αまで上昇すると、ノードＮＤ１の電位がＶＨまで
上昇する。このように、図３（Ａ）及び図３（Ｂ）では、図１の期間Ｔ１及び期間Ｔ２に
おける動作を期間Ｔ２においてまとめて行うことが可能である。よって、動作速度の向上
を図ることができる。
期間Ｔ３における動作について、図９（Ａ）を参照して説明する。配線１１１の電位がロ
ウレベルからハイレベルに変化し、配線１１３の電位がハイレベルからロウレベルに変化
し、配線１１４の電位がロウレベルのままになり、トランジスタ１０４がオフからオンに
変化する。
配線１１４の電位がロウレベルのままになるため、トランジスタ１０３がオフのままにな
る。また、トランジスタ１０４がオンになる。よって、配線１１５の電位がノードＮＤ２
に供給されるため、ノードＮＤ２の電位がＶＨ＋Ｖｔｈ１０２＋αからＶＬに下降する。
ノードＮＤ２の電位がＶＬになるため、トランジスタ１０２がオフになる。よって、ノー
ドＮＤ１が浮遊状態になり、ノードＮＤ１の電位がＶＨのままになる。ノードＮＤ１の電
位がＶＨのままになるため、トランジスタ１０１がオンのままになる。よって、配線１１
１のハイレベルの電位が配線１１２に供給されるため、配線１１２の電位がＶＬから上昇
する。このとき、容量素子１０５は配線１１２とノードＮＤ１との電位差を保持しており
、且つノードＮＤ１は浮遊状態である。よって、配線１１２の電位の上昇に伴って、ノー
ドＮＤ１の電位がＶＨから上昇する。
その後、配線１１２の電位の上昇に伴ってノードＮＤ１の電位がトランジスタ１０１の第
１の端子（ＶＨ）の電位とトランジスタ１０１の閾値電圧（Ｖｔｈ１０１）との和よりも
高い値（ＶＨ＋Ｖｔｈ１０１＋β（βは正の数））まで上昇すると、配線１１２の電位が
ＶＨまで上昇する。
なお、図４（Ａ）では、トランジスタ１０４の第１の端子が配線１１３と接続されている
ため、配線１１３のロウレベルの電位がノードＮＤ２に供給される。また、図４（Ｂ）で
は、トランジスタ１０４の第１の端子が配線１１４と接続されているため、配線１１４の
ロウレベルの電位がノードＮＤ２に供給される。
期間Ｔ４における動作について、図９（Ｂ）を参照して説明する。配線１１１の電位がハ
イレベルからロウレベルに変化し、配線１１３の電位がロウレベルのままになり、配線１
１４の電位がロウレベルからハイレベルに変化し、トランジスタ１０４がオンからオフに
変化する。
配線１１４の電位がハイレベルになるため、トランジスタ１０３がオンになる。よって、
配線１１４のハイレベルの電位がノードＮＤ２に供給され、ノードＮＤ２の電位が上昇す
る。このとき、ノードＮＤ１の電位がＶＨ＋Ｖｔｈ１０１＋βであるため、トランジスタ
１０１がオンのままである。よって、配線１１１のロウレベルの電位が配線１１２に供給
されるため、配線１１２の電位がＶＨからＶＬに下降する。
その後、ノードＮＤ２の電位がトランジスタ１０２の第１の端子の電位（ＶＬ）とトラン
ジスタ１０２の閾値電圧（Ｖｔｈ１０２）との和よりも高くなると、トランジスタ１０２
がオンになる。よって、配線１１３のロウレベルの電位がノードＮＤ１に供給されるため
、ノードＮＤ１の電位がＶＨ＋Ｖｔｈ１０１＋βからＶＬに下降する。また、ノードＮＤ
１の電位がＶＬになるため、トランジスタ１０１がオフになる。
その後、ノードＮＤ２の電位がトランジスタ１０３のゲートの電位（ＶＨ）からトランジ
スタ１０３の閾値電圧（Ｖｔｈ１０３）を引いた値まで上昇すると、トランジスタ１０３
がオフになる。よって、ノードＮＤ２が浮遊状態になり、ノードＮＤ２の電位がＶＨ−Ｖ
ｈｔ１０３に維持される。
なお、図２（Ａ）では、トランジスタ１０３の第１の端子が配線１１６と接続されている
ため、配線１１６の電位（例えばＶＨ）がノードＮＤ２に供給される。
本実施の形態の半導体装置は、上記動作を行うことが可能な接続関係を有することにより
、ノードＮＤ２の電位をＶＨ＋Ｖｔｈ１０２＋αにすることができる。
本実施の形態の半導体装置は、ノードＮＤ２の電位をＶＨ＋Ｖｔｈ１０２＋αにすること
により、トランジスタ１０２のゲートとソースとの間の電位差をトランジスタ１０２の閾
値電圧よりも大きい値に維持することができる。
本実施の形態の半導体装置は、トランジスタ１０２のゲートとソースとの間の電位差をト
ランジスタ１０２の閾値電圧よりも大きい値に維持することにより、ノードＮＤ１の電位
をＶＨまで上昇させることができる。
本実施の形態の半導体装置は、トランジスタ１０２のゲートとソースとの間の電位差をト
ランジスタ１０２の閾値電圧よりも大きい値に維持することにより、ノードＮＤ１におけ
る電位の変化に要する時間を短くすることができる。
本実施の形態の半導体装置は、ノードＮＤ１の電位をＶＨまで上昇させることにより、ト
ランジスタ１０１のゲートとソースとの間の電位差を大きくすることができる。
本実施の形態の半導体装置は、トランジスタ１０１のゲートとソースとの間の電位差を大
きくすることにより、配線１１２における電位の変化に要する時間を短くすることができ
る。つまり、立ち上がり時間及び立ち下がり時間が短い信号を配線１１２に出力すること
ができる。
本実施の形態の半導体装置は、トランジスタ１０１及びトランジスタ１０２のゲートとソ
ースとの間の電位差を大きくすることにより、駆動電圧を小さくすることができる。これ
により、消費電力を小さくすることができる。
本実施の形態の半導体装置は、トランジスタ１０１及びトランジスタ１０２のゲートとソ
ースとの間の電位差を大きくすることにより、トランジスタ１０１及びトランジスタ１０
２のチャネル幅を小さくすることができる。これにより、レイアウト面積を小さくするこ
とができる。
本実施の形態の半導体装置は、ノードＮＤ１における電位の変化に要する時間、及び配線
１１２における電位の変化に要する時間を短くすることができるため、動作速度の向上を
図ることができる。
トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０４
のＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）について説明する。ただし、本発明の一
態様は、以下に説明するＷ／Ｌに限定されない。
トランジスタ１０１は配線１１２を駆動し、トランジスタ１０２はノードＮＤ１を駆動し
、トランジスタ１０３及びトランジスタ１０４はノードＮＤ２を駆動する。そして、配線
１１２の負荷は、ノードＮＤ１及びノードＮＤ２の負荷よりも大きい場合が多い。よって
、トランジスタ１０１のＷ／Ｌは、トランジスタ１０２、トランジスタ１０３及びトラン
ジスタ１０４のＷ／Ｌよりも大きいことが好ましい。或いは、回路１００が有するトラン
ジスタの中で、トランジスタ１０１のＷ／Ｌが一番大きいことが好ましい。或いは、回路
１００と同じ基板に設けられるトランジスタの中で、トランジスタ１０１のＷ／Ｌが一番
大きいことが好ましい。ただし、トランジスタ１０１と同じ又は概ね同じＷ／Ｌのトラン
ジスタが設けられていてもよい。こうして、トランジスタ１０１の駆動能力を大きくする
ことができるため、配線１１２の負荷を大きくすることができる。さらに、トランジスタ
１０２、トランジスタ１０３及びトランジスタ１０４のサイズを小さくできるため、レイ
アウト面積の縮小を図ることができる。
ノードＮＤ１の電位が上昇しても、トランジスタ１０２のゲートとソースとの間の電位差
をトランジスタ１０２の閾値電圧以上の値に維持することができるため、トランジスタ１
０２のＷ／Ｌを小さくすることが可能である。一方、ノードＮＤ２の電位が上昇すると、
トランジスタ１０３のゲートとソースとの間の電位差は徐々に小さくなるため、トランジ
スタ１０３のＷ／Ｌは大きいことが好ましい。よって、トランジスタ１０３のＷ／Ｌは、
トランジスタ１０２のＷ／Ｌよりも大きいことが好ましい。こうして、トランジスタ１０
３の駆動能力を大きくすることができるため、ノードＮＤ２における電位の変化に要する
時間を短くすることができる。さらに、トランジスタ１０２のサイズを小さくすることが
できるため、レイアウト面積の縮小を図ることができる。ただし、トランジスタ１０２の
Ｗ／Ｌは、トランジスタ１０３のＷ／Ｌよりも大きくてもよい。
図１、図２、図３、図４、図５及び図６等に図示して説明した回路１００、図示せずに説
明した回路１００、並びにこれらを組み合わせた構成に、追加することが可能なトランジ
スタについて説明する。ただし、本発明の一態様は、以下に説明する構成に限定されない
。
上述する回路１００にトランジスタ１０７を追加してもよい。図１０（Ａ）は、図１に示
す回路１００にトランジスタ１０７を追加する場合の構成を示す。トランジスタ１０７は
、第１の端子が配線１１５Ｂと接続され、第２の端子が配線１１２と接続される。配線１
１５Ｂの電位はＶＬであることが好ましい。ただし、配線１１５Ｂの電位はハイレベルと
ロウレベルとを有していてもよい。トランジスタ１０７は、配線１１５Ｂと配線１１２と
の導通又は非導通を制御する。トランジスタ１０７がオンになると、配線１１５Ｂと配線
１１２とが導通し、配線１１２の電位が配線１１５Ｂの電位に基づいて制御される。配線
１１５Ｂの電位がＶＬ又はロウレベルであれば、配線１１２の電位はＶＬになる。また、
トランジスタ１０７は、トランジスタ１０１乃至１０４と同じ極性であることが好ましい
。
期間Ｔ１において、トランジスタ１０７はオンになる。よって、配線１１５Ｂの電位が配
線１１２に供給されるため、配線１１２の電位がＶＬになる。ただし、期間Ｔ１において
、トランジスタ１０７はオフでもよい。
期間Ｔ２において、トランジスタ１０７はオンになる。よって、配線１１５Ｂの電位が配
線１１２に供給されるため、配線１１２の電位がＶＬになる。ただし、期間Ｔ２において
、トランジスタ１０７はオフでもよい。
期間Ｔ３において、トランジスタ１０７はオフになる。
期間Ｔ４おいて、トランジスタ１０７はオンになる。よって、配線１１５Ｂの電位が配線
１１２に供給されるため、配線１１２の電位がＶＬになる。ただし、期間Ｔ４において、
トランジスタ１０７はオフでもよい。
図１０（Ａ）は、回路１００がトランジスタ１０７を有することにより、配線１１２が浮
遊状態になることを防止し、配線１１２の電位を安定させることができる。よって、誤動
作の防止を図ることができる。
なお、トランジスタ１０７の第１の端子は、配線１１１、配線１１３、配線１１４又は配
線１１５と接続されてもよい。また、トランジスタ１０７のゲートは、配線１１３又は配
線１１４と接続されてもよい。
上述する回路１００にトランジスタ１０８を追加してもよい。図１０（Ｂ）は、図１に示
す回路１００にトランジスタ１０８を追加する場合の構成を示す。トランジスタ１０８は
、第１の端子が配線１１５Ｃと接続され、第２の端子がノードＮＤ１と接続される。配線
１１５Ｃの電位はＶＬであることが好ましい。ただし、配線１１５Ｃの電位はハイレベル
とロウレベルとを有していてもよい。トランジスタ１０８は、配線１１５ＣとノードＮＤ
１との導通又は非導通を制御する。トランジスタ１０８がオンになると、配線１１５Ｃと
ノードＮＤ１とが導通し、ノードＮＤ１の電位が配線１１５Ｃの電位に基づいて制御され
る。配線１１５Ｃの電位がＶＬ又はロウレベルであれば、ノードＮＤ１の電位がＶＬにな
る。こうして、ノードＮＤ１の電位が、トランジスタ１０１がオフになる値に設定される
。また、トランジスタ１０８は、トランジスタ１０１乃至１０４と同じ極性であることが
好ましい。
期間Ｔ１において、トランジスタ１０８はオンになる。よって、配線１１５Ｃの電位がノ
ードＮＤ１に供給され、ノードＮＤ１の電位がＶＬになる。ただし、期間Ｔ１において、
トランジスタ１０８はオフでもよい。
期間Ｔ２において、トランジスタ１０８はオフになる。
期間Ｔ３において、トランジスタ１０８はオフになる。
期間Ｔ４において、トランジスタ１０８はオンになる。よって、配線１１５Ｃの電位がノ
ードＮＤ１に供給され、ノードＮＤ１の電位がＶＬになる。ただし、期間Ｔ４において、
トランジスタ１０８はオフでもよい。
図１０（Ｂ）は、回路１００がトランジスタ１０８を有することにより、ノードＮＤ１が
浮遊状態になることを防止し、ノードＮＤ１の電位を安定させることができる。よって、
誤動作の防止を図ることができる。
なお、トランジスタ１０８の第１の端子は、配線１１１、配線１１３、配線１１４又は配
線１１５と接続されてもよい。また、トランジスタ１０８のゲートは、配線１１４と接続
されてもよい。
なお、回路１００にトランジスタ１０７及びトランジスタ１０８の双方が追加される場合
、トランジスタ１０７のゲートとトランジスタ１０８のゲートとが接続されてもよい。或
いは、トランジスタ１０７の第１の端子とトランジスタ１０８の第１の端子とが接続され
てもよい。
上述する回路１００に、トランジスタ１０７又はトランジスタ１０８の一方又は双方を追
加するとともに、トランジスタ１０９及びトランジスタ１１０を追加してもよい。図１１
（Ａ）は、図１に示す回路１００に、トランジスタ１０７及びトランジスタ１０８を追加
するとともに、トランジスタ１０９及びトランジスタ１１０を追加する場合の構成を示す
。トランジスタ１０９は、第１の端子が配線１１６と接続され、第２の端子がトランジス
タ１０７のゲート及びトランジスタ１０８のゲートと接続され、ゲートが配線１１４と接
続される。トランジスタ１１０は、第１の端子が配線１１４と接続され、第２の端子がト
ランジスタ１０７のゲート及びトランジスタ１０８のゲートと接続され、ゲートがノード
ＮＤ１と接続される。トランジスタ１０７のゲート、トランジスタ１０８のゲート、トラ
ンジスタ１０９の第２の端子又はトランジスタ１１０の第２の端子をノードＮＤ３と示す
。トランジスタ１０９は、配線１１６とノードＮＤ３との導通又は非導通を制御する。ト
ランジスタ１０９がオンになると、配線１１６とノードＮＤ３とが導通し、ノードＮＤ３
の電位が配線１１６の電位に基づいて制御される。配線１１６の電位がＶＨ又はハイレベ
ルであれば、ノードＮＤ３の電位が上昇する。ただし、トランジスタ１０９のゲートが配
線１１４と接続されているため、ノードＮＤ３の電位が配線１１４のハイレベルの電位か
らトランジスタ１０９の閾値電圧を引いた値まで上昇すると、トランジスタ１０９がオフ
になる。そして、ノードＮＤ３が浮遊状態になる。こうして、ノードＮＤ３の電位が、ト
ランジスタ１０７又はトランジスタ１０８がオンになる値に設定されるとともに、ノード
ＮＤ３が浮遊状態になる。また、トランジスタ１１０は配線１１４とノードＮＤ３との導
通又は非導通を制御する。トランジスタ１１０がオンになると、配線１１４とノードＮＤ
３とが導通し、ノードＮＤ３の電位が配線１１４の電位に基づいて制御される。配線１１
４の電位がロウレベルであれば、ノードＮＤ３の電位がＶＬまで下降する。こうして、ノ
ードＮＤ３の電位が、トランジスタ１０７又はトランジスタ１０８がオフになる値に設定
される。また、トランジスタ１０９及びトランジスタ１１０は、トランジスタ１０１乃至
１０４と同じ極性であることが好ましい。
期間Ｔ１において、配線１１４がハイレベルになるため、トランジスタ１０９がオンにな
る。また、ノードＮＤ１の電位がＶＬになるため、トランジスタ１１０がオフになる。よ
って、配線１１６の電位がノードＮＤ３に供給され、ノードＮＤ３の電位がＶＬから上昇
する。その後、ノードＮＤ３の電位がトランジスタ１０７の第１の端子の電位（ＶＬ）と
トランジスタ１０７の閾値電圧（Ｖｔｈ１０７）との和よりも高くなると、トランジスタ
１０７がオンになる。また、ノードＮＤ３の電位がトランジスタ１０８の第１の端子の電
位（ＶＬ）とトランジスタ１０８の閾値電圧（Ｖｔｈ１０８）との和よりも高くなると、
トランジスタ１０８がオンになる。その後、ノードＮＤ３の電位がトランジスタ１０９の
ゲートの電位（ＶＨ）からトランジスタ１０９の閾値電圧（Ｖｔｈ１０９）を引いた値に
なると、トランジスタ１０９がオフになる。よって、ノードＮＤ３が浮遊状態になり、ノ
ードＮＤ３の電位がＶＨ−Ｖｔｈ１０９に維持される。
期間Ｔ２において、配線１１４の電位がロウレベルになるため、トランジスタ１０９がオ
フになる。また、ノードＮＤ１の電位がトランジスタ１１０の第１の端子の電位（ＶＬ）
とトランジスタ１１０の閾値電圧（Ｖｔｈ１１０）との和よりも高くなると、トランジス
タ１１０がオンになる。よって、配線１１４のロウレベルの電位がノードＮＤ３に供給さ
れ、ノードＮＤ３の電位がＶＨ−Ｖｔｈ１０９からＶＬに下降する。よって、トランジス
タ１０７及びトランジスタ１０８はオフになる。
期間Ｔ３において、配線１１４の電位がロウレベルのままになるため、トランジスタ１０
９がオフのままになる。また、ノードＮＤ１の電位がＶＨ＋Ｖｔｈ１１０＋βになるため
、トランジスタ１１０がオンのままになる。よって、配線１１４のロウレベルの電位がノ
ードＮＤ３に供給され、ノードＮＤ３の電位がＶＬのままになる。よって、トランジスタ
１０７及びトランジスタ１０８はオフのままになる。
期間Ｔ４において、配線１１４の電位がハイレベルになるため、トランジスタ１０９がオ
ンになる。また、ノードＮＤ１の電位がＶＬになるため、トランジスタ１１０がオフにな
る。よって、配線１１６の電位がノードＮＤ３に供給され、ノードＮＤ３の電位がＶＬか
ら上昇する。その後、ノードＮＤ３の電位がトランジスタ１０７の第１の端子の電位（Ｖ
Ｌ）とトランジスタ１０７の閾値電圧（Ｖｔｈ１０７）との和よりも高くなると、トラン
ジスタ１０７がオンになる。また、ノードＮＤ３の電位がトランジスタ１０８の第１の端
子の電位（ＶＬ）とトランジスタ１０８の閾値電圧（Ｖｔｈ１０８）との和よりも高くな
ると、トランジスタ１０８がオンになる。
図１１（Ａ）は、回路１００がトランジスタ１０９及びトランジスタ１１０を有すること
により、トランジスタ１０７又はトランジスタ１０８を制御する信号を回路１００内で生
成することができる。よって、信号の数を減らすことができる。
なお、図１１（Ｂ）に示すように、トランジスタ１０９のゲート及びトランジスタ１１０
の第１の端子は配線１１７と接続されてもよい。配線１１７の電位はハイレベル（例えば
ＶＨ）とロウレベル（例えばＶＬ）とを有する。
なお、トランジスタ１０９のゲートが配線１１７と接続され、トランジスタ１１０の第１
の端子が配線１１４と接続されてもよい。或いは、トランジスタ１０９のゲートが配線１
１４と接続され、トランジスタ１１０の第１の端子が配線１１７と接続されてもよい。
なお、トランジスタ１０９の第２の端子及びトランジスタ１１０の第２の端子は、トラン
ジスタ１０７のゲート及びトランジスタ１０８のゲートのうちトランジスタ１０７のゲー
トのみと接続されてもよい。或いは、トランジスタ１０９の第２の端子及びトランジスタ
１１０の第２の端子は、トランジスタ１０７のゲート及びトランジスタ１０８のゲートの
うちトランジスタ１０８のゲートのみと接続されてもよい。
なお、トランジスタ１１０の第１の端子は配線１１５、配線１１５Ｂ、配線１１５Ｃ又は
配線１１７と接続されてもよい。
上述する回路１００に、トランジスタ１２１を追加してもよい。図１２（Ａ）は、図１に
示す回路１００に、トランジスタ１２１を追加する場合の構成を示す。トランジスタ１２
１は、第１の端子が配線１１２と接続され、第２の端子がノードＮＤ１と接続され、ゲー
トが配線１１１と接続される。トランジスタ１２１は、配線１１２とノードＮＤ１との導
通又は非導通を制御する。トランジスタ１２１がオンになると、配線１１２とノードＮＤ
１とが導通する。例えば期間Ｔ３のように配線１１２の電位がＶＬから上昇し、且つノー
ドＮＤ１の電位がＶＨから上昇している場合、ノードＮＤ１の電位の上昇が抑制されると
ともに、配線１１２の電位の変化に要する時間が短くなる。ただし、トランジスタ１２１
のゲートが配線１１１と接続されているため、配線１１２の電位が配線１１１のハイレベ
ルの電位からトランジスタ１２１の閾値電圧を引いた値になると、トランジスタ１２１が
オフになる。また、トランジスタ１２１は、トランジスタ１０１乃至１０４と同じ極性で
あることが好ましい。
期間Ｔ１において、配線１１１がロウレベルになるため、トランジスタ１２１がオフにな
る。
期間Ｔ２において、配線１１１がロウレベルになるため、トランジスタ１２１がオフにな
る。
期間Ｔ３において、配線１１１がハイレベルになるため、トランジスタ１２１がオンにな
る。ただし、配線１１２の電位がトランジスタ１２１のゲートの電位（ＶＨ）からトラン
ジスタ１２１の閾値電圧（Ｖｔｈ１２１）を引いた値まで上昇すると、トランジスタ１２
１がオフになる。
期間Ｔ４において、配線１１１がロウレベルになるため、トランジスタ１２１がオフにな
る。
図１２（Ａ）は、回路１００がトランジスタ１２１を有することにより、ノードＮＤ１の
電位が高くなり過ぎることを防止することができる。よって、ノードＮＤ１と接続される
トランジスタの劣化の抑制又は破壊の防止等を図ることができる。
上述する回路１００に、トランジスタ１２２を追加してもよい。図１２（Ｂ）は、図１に
示す回路１００に、トランジスタ１２２を追加する場合の構成を示す。トランジスタ１２
２は、第１の端子がノードＮＤ１と接続され、第２の端子がノードＮＤ２と接続され、ゲ
ートが配線１１３と接続される。トランジスタ１２２は、ノードＮＤ１とノードＮＤ２と
の導通又は非導通を制御する。トランジスタ１２２がオンになると、ノードＮＤ１とノー
ドＮＤ２とが導通する。例えば、期間Ｔ２のようにノードＮＤ１の電位がＶＬから上昇し
、且つノードＮＤ２の電位がＶＨ−Ｖｔｈ１０３から上昇している場合、ノードＮＤ２の
電位の上昇が抑制されるとともに、ノードＮＤ１の電位の変化に要する時間が短くなる。
ただし、トランジスタ１２２のゲートが配線１１３と接続されているため、ノードＮＤ１
の電位が配線１１３のハイレベルの電位からトランジスタ１２２の閾値電圧を引いた値に
なると、トランジスタ１２２がオフになる。また、トランジスタ１２２は、トランジスタ
１０１乃至１０４と同じ極性であることが好ましい。
期間Ｔ１において、配線１１３がロウレベルになるため、トランジスタ１２２がオフにな
る。
期間Ｔ２において、配線１１３がハイレベルになるため、トランジスタ１２２がオンにな
る。ただし、ノードＮＤ１の電位がトランジスタ１２２のゲートの電位（ＶＨ）からトラ
ンジスタ１２２の閾値電圧（Ｖｔｈ１２２）を引いた値まで上昇すると、トランジスタ１
２２がオフになる。
期間Ｔ３において、配線１１３がロウレベルになるため、トランジスタ１２２がオフにな
る。
期間Ｔ４において、配線１１３がロウレベルになるため、トランジスタ１２２がオフにな
る。
図１２（Ｂ）は、回路１００がトランジスタ１２２を有することにより、ノードＮＤ２の
電位が高くなり過ぎることを防止することができる。よって、ノードＮＤ２と接続される
トランジスタの劣化の抑制又は破壊の防止等を図ることができる。
上述する回路１００に、トランジスタ１２３を追加してもよい。図１３（Ａ）は、図１に
示す回路１００に、トランジスタ１２３を追加する場合の構成を示す。トランジスタ１２
３は、第１の端子が配線１１１と接続され、第２の端子がノードＮＤ１と接続される。ト
ランジスタ１２３は、配線１１１とノードＮＤ１との導通又は非導通を制御する。トラン
ジスタ１２３がオンになると、配線１１１とノードＮＤ１とが導通し、配線１１１の電位
がノードＮＤ１に供給される。配線１１１の電位がロウレベルであれば、ノードＮＤ１の
電位がＶＬになる。このように、ノードＮＤ１の電位が、トランジスタ１０１がオフにな
る値に設定される。また、トランジスタ１２３は、トランジスタ１０１乃至１０４と同じ
極性であることが好ましい。
期間Ｔ０において、トランジスタ１２３がオンになる。よって、配線１１１のロウレベル
の電位がノードＮＤ１に供給され、ノードＮＤ１の電位がＶＬになる。
期間Ｔ１、期間Ｔ２、期間Ｔ３及び期間Ｔ４において、トランジスタ１２３がオフになる
。
図１３（Ａ）は、回路１００がトランジスタ１２３を有することにより、ノードＮＤ１の
電位をＶＬに設定することができる。よって、誤動作の防止を図ることができる。
上述する回路１００に、トランジスタ１２４を追加してもよい。図１３（Ｂ）は、図１に
示す回路１００に、トランジスタ１２４を追加する場合の構成を示す。トランジスタ１２
４は、第１の端子が配線１１３と接続され、第２の端子がノードＮＤ２と接続される。ト
ランジスタ１２４は、配線１１３とノードＮＤ２との導通又は非導通を制御する。トラン
ジスタ１２４がオンになると、配線１１３とノードＮＤ２とが導通し、配線１１３の電位
がノードＮＤ２に供給される。配線１１３の電位がロウレベルであれば、ノードＮＤ２の
電位がＶＬになる。このように、ノードＮＤ２の電位が、トランジスタ１０２がオフにな
る値に設定される。また、トランジスタ１２４は、トランジスタ１０１乃至１０４と同じ
極性であることが好ましい。
期間Ｔ０において、トランジスタ１２４がオンになる。よって、配線１１３のロウレベル
の電位がノードＮＤ２に供給され、ノードＮＤ２の電位がＶＬになる。
期間Ｔ１、期間Ｔ２、期間Ｔ３及び期間Ｔ４において、トランジスタ１２４がオフになる
。
図１３（Ｂ）は、回路１００がトランジスタ１２４を有することにより、ノードＮＤ２の
電位をＶＬに設定することができる。よって、誤動作の防止を図ることができる。
なお、回路１００にトランジスタ１２３及びトランジスタ１２４の双方が追加される場合
、トランジスタ１２３のゲートとトランジスタ１２４のゲートとが接続されてもよい。
図１、図２、図３、図４、図５、図６、図１０、図１１、図１２及び図１３等に図示して
説明した回路１００、並びに図示せずに説明した回路１００を自由に組み合わせることが
可能である。
図１４（Ａ）は、トランジスタ１０３の第１の端子及びゲートが配線１１３と接続される
構成（図３（Ａ）参照）と、トランジスタ１０４のゲートが配線１１１と接続される構成
（図５（Ａ）参照）と、を組み合わせた場合の構成である。
図１４（Ｂ）は、トランジスタ１０４のゲートが配線１１１と接続される構成（図５（Ａ
）参照）と、トランジスタ１０８を追加する構成（図１０（Ｂ）参照）と、トランジスタ
１０９及びトランジスタ１１０を追加する構成（図１１（Ｂ）参照）と、を組み合わせた
場合の構成である。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、
本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の
内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる
内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うこと
ができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な
図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様
である。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。
本発明の一態様に係る半導体装置の構成について、図１５を参照して説明する。ただし、
本発明の一態様は、以下に説明する構成に限定されない。
図１５に示す半導体装置は、回路２００を有する。回路２００は、配線２１２、配線２１
３、配線２１４及び配線２１５の電位に基づいて、Ｎ（Ｎは３以上の自然数）本の配線２
１１（配線２１１［１］乃至［Ｎ］とも示す）の電位を制御する機能を有する。回路２０
０は、配線２１２、配線２１３、配線２１４及び配線２１５の電位に基づいた信号を配線
２１１［１］乃至［Ｎ］のそれぞれに出力する。そして、当該信号により、配線２１１［
１］乃至［Ｎ］のそれぞれの電位が制御される。
具体的には、回路２００は、配線２１２、配線２１３、配線２１４及び配線２１５の電位
に基づいて、配線２１１［１］乃至［Ｎ］の電位を順次アクティブにする機能、即ち配線
２１１［１］乃至［Ｎ］の電位を順次ハイレベル又はロウレベルにする機能を有する。図
１６には、回路２００が、配線２１２、配線２１３、配線２１４及び配線２１５の電位に
基づいて、配線２１１［１］乃至［Ｎ］の電位を順次ハイレベルにする場合のタイミング
チャートを示す。このように、回路２００は、シフトレジスタとしての機能を有する。
なお、配線２１２、配線２１３、配線２１４及び配線２１５の電位は、各配線に信号又は
電圧等が入力されることによって制御される。例えば、配線２１２には信号ＣＫ１が入力
され、配線２１３には信号ＣＫ２が入力され、配線２１４には信号ＣＫ３が入力され、配
線２１５には信号ＳＰが入力され、配線２１１［１］乃至［Ｎ］のそれぞれには信号ＯＵ
Ｔ［１］乃至［Ｎ］が出力される。即ち、信号ＯＵＴ［１］乃至［Ｎ］は、信号ＣＫ１、
信号ＣＫ２、信号ＣＫ３及び信号ＳＰに基づいた値を有する。信号ＣＫ１、信号ＣＫ２及
び信号ＣＫ３としては、互いに位相が異なるクロック信号がある。また、信号ＳＰとして
は、スタートパルスがある。
回路２００は、Ｎ個の回路２０１（回路２０１［１］乃至［Ｎ］とも示す）を有する。回
路２０１［１］乃至［Ｎ］のそれぞれは、実施の形態１において説明する回路１００に相
当する。図１５では、回路２０１［１］乃至［Ｎ］のそれぞれに図５（Ａ）に示す回路１
００が用いられている。
回路２０１［２ｍ＋１］（ｍは０又は正の整数）において、トランジスタ１０１の第１の
端子及びトランジスタ１０４のゲートは配線２１４と接続される。よって、配線２１４は
配線１１１に相当する。また、トランジスタ１０１の第２の端子は配線２１１［２ｍ＋１
］と接続される。よって、配線２１１［２ｍ＋１］は配線１１２に相当する。また、トラ
ンジスタ１０２の第１の端子は配線２１５又は配線２１１［２ｍ］と接続される。よって
、配線２１５又は配線２１１［２ｍ］は、配線１１３に相当する。また、トランジスタ１
０３の第１の端子及びゲートは、配線２１２と接続される。よって、配線２１２は、配線
１１４に相当する。また、トランジスタ１０４の第１の端子は配線２１３と接続される。
よって、配線２１３は配線１１５に相当する。
回路２０１［２ｍ＋２］において、トランジスタ１０１の第１の端子及びトランジスタ１
０４のゲートは配線２１２と接続される。よって、配線２１２は配線１１１に相当する。
また、トランジスタ１０１の第２の端子は配線２１１［２ｍ＋２］と接続される。よって
、配線２１１［２ｍ＋２］は配線１１２に相当する。また、トランジスタ１０２の第１の
端子は配線２１１［２ｍ＋１］と接続される。よって、配線２１１［２ｍ＋１］は、配線
１１３に相当する。また、トランジスタ１０３の第１の端子及びゲートは、配線２１３と
接続される。よって、配線２１３は、配線１１４に相当する。また、トランジスタ１０４
の第１の端子は配線２１４と接続される。よって、配線２１４は配線１１５に相当する。
回路２０１［２ｍ＋３］において、トランジスタ１０１の第１の端子及びトランジスタ１
０４のゲートは配線２１３と接続される。よって、配線２１３は配線１１１に相当する。
また、トランジスタ１０１の第２の端子は配線２１１［２ｍ＋３］と接続される。よって
、配線２１１［２ｍ＋３］は配線１１２に相当する。また、トランジスタ１０２の第１の
端子は配線２１１［２ｍ＋２］と接続される。よって、配線２１１［２ｍ＋２］は、配線
１１３に相当する。また、トランジスタ１０３の第１の端子及びゲートは、配線２１４と
接続される。よって、配線２１４は、配線１１４に相当する。また、トランジスタ１０４
の第１の端子は配線２１２と接続される。よって、配線２１２は配線１１５に相当する。
なお、図１７に示すように、回路２０１［１］乃至［Ｎ］のそれぞれにおいて、トランジ
スタ１０４の第１の端子は配線２１６と接続されてもよい。配線２１６は配線１１５に相
当する。また、配線２１６には、電圧ＶＳＳを供給してもよい。電圧ＶＳＳは、例えば信
号ＣＫ１、信号ＣＫ２、信号ＣＫ３及び信号ＳＰのロウレベルに対応する値（等しい又は
概ね等しい値）を有する。
なお、図１８に示すように、回路２０１［２ｍ＋１］において、トランジスタ１０３の第
１の端子及びゲートは、配線２１３と接続されてもよい。また、回路２０１［２ｍ＋２］
において、トランジスタ１０３の第１の端子及びゲートは、配線２１４と接続されてもよ
い。また、回路２０１［２ｍ＋３］において、トランジスタ１０３の第１の端子及びゲー
トは、配線２１２と接続されてもよい。即ち、回路２０１［ｉ］（ｉは２乃至Ｎのいずれ
か一）において、トランジスタ１０３の第１の端子及びゲートは、配線２１２、配線２１
３及び配線２１４のうち回路２０１［ｉ−１］のトランジスタ１０１の第１の端子が接続
される配線と接続されてもよい。
なお、回路２０１［１］乃至［Ｎ］のそれぞれにトランジスタ１０３の第１の端子又はゲ
ートが配線１１６と接続される回路１００（例えば図２（Ａ）、図２（Ｂ）、図３（Ｂ）
参照）を採用する場合、回路２０１［１］乃至［Ｎ］のそれぞれのトランジスタ１０３の
第１の端子又はゲートが接続される新たな配線を設けてもよい。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、
本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の
内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる
内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うこと
ができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な
図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様
である。
（実施の形態３）
本実施の形態では、本発明の一態様に係る表示装置について説明する。
本発明の一態様に係る表示装置の構成について、図１９を参照して説明する。ただし、本
発明の一態様は、以下に説明する構成に限定されない。
図１９に示す表示装置は、画素部３０１、走査線駆動回路３０２及び信号線駆動回路３０
３を有する。
画素部３０１では、Ｎ本の走査線ＧＬ（走査線ＧＬ［１］乃至［Ｎ］とも示す）と、Ｍ（
Ｍは２以上の自然数）本の信号線ＳＬ（信号線ＳＬ［１］乃至［Ｍ］とも示す）とが交差
するように配置されている。また、各交差部には、画素３１０が配置されている。
画素３１０は、表示素子及びトランジスタを少なくとも有する。表示素子としては、発光
素子、液晶素子がある。発光素子としては、ＥＬ素子がある。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々
な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、
ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素
子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）
、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子
インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ
（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素
子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッ
ター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式の
ＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧
電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、などの少なくとも
一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝
度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示
装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一
例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディ
スプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉ
ｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液
晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディ
スプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク
、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、
半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一
部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電
極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに
、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これ
により、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤ
の電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェン
やグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンや
グラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型
ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ
型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグ
ラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。な
お、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェ
ンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも
可能である。
走査線駆動回路３０２は、走査線ＧＬ［１］乃至［Ｎ］の電位を制御する機能を有する。
走査線駆動回路３０２は、走査線ＧＬ［１］乃至［Ｎ］のそれぞれに走査信号を出力する
。そして、走査信号により、走査線ＧＬ［１］乃至［Ｎ］のそれぞれの電位が制御される
。また、走査線駆動回路３０２は、実施の形態１において説明する回路１００又は実施の
形態２において説明する回路２００を有することが可能である。そのような場合、例えば
走査線ＧＬ［１］乃至［Ｎ］のそれぞれは配線１１２に対応する。或いは、走査線ＧＬ［
１］乃至［Ｎ］は配線２１１［１］乃至［Ｎ］にそれぞれ対応する。また、走査線駆動回
路３０２を制御するための信号（クロック信号及びスタートパルス等、又は信号ＣＫ１、
信号ＣＫ２、信号ＣＫ３及び信号ＳＰ等）は、回路３０４から供給される。
信号線駆動回路３０３は、信号線ＳＬ［１］乃至［Ｍ］の電位又は電流を制御する機能を
有する。信号線駆動回路３０３は、信号線ＳＬ［１］乃至［Ｍ］のそれぞれにビデオ信号
を出力する。そして、ビデオ信号により、信号線ＳＬ［１］乃至［Ｍ］のそれぞれの電位
が制御される。また、信号線駆動回路３０３は、実施の形態１において説明する回路１０
０又は実施の形態２において説明する回路２００を有することが可能である。また、信号
線駆動回路３０３を制御するための信号（例えばクロック信号、スタートパルス、ビデオ
信号等）は、回路３０４から供給される。
なお、回路３０４は、走査線駆動回路３０２及び信号線駆動回路３０３に信号を供給する
ため、タイミングコントローラとしての機能を有する。また、回路３０４は、走査線駆動
回路３０２及び信号線駆動回路３０３に電圧を供給してもよい。そのような場合、回路３
０４は、電源回路としての機能を有する。
なお、走査線駆動回路３０２は、信号線駆動回路３０３よりも動作速度が遅い。そのため
、走査線駆動回路３０２が有するトランジスタは、酸化物半導体、多結晶シリコン又は非
晶質シリコンをチャネル形成領域に有することが好ましい。一方で、信号線駆動回路３０
３が有するトランジスタは、単結晶シリコンをチャネル形成領域に有することが好ましい
。よって、画素部３０１及び走査線駆動回路３０２を同じ基板に設け、信号線駆動回路３
０３は別の基板に設けることが好ましい。ただし、画素部３０１、走査線駆動回路３０２
及び信号線駆動回路３０３を同じ基板に設けてもよい。
なお、走査線駆動回路３０２に実施の形態１において説明する回路１００又は実施の形態
２において説明する回路２００を採用することにより、走査線駆動回路３０２が有するト
ランジスタを全て同じ極性にすることができる。よって、画素部３０１及び走査線駆動回
路３０２が同じ基板に設けられる場合、当該基板に設けられるトランジスタの全ては同じ
極性であることが好ましい。
なお、走査線駆動回路３０２に実施の形態１において説明する回路１００又は実施の形態
２において説明する回路２００を採用することにより、走査線駆動回路３０２のレイアウ
ト面積を小さくすることができる。よって、画素３１０の解像度を高くすることができる
。また、額縁を小さくすることができる。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、
本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の
内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる
内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うこと
ができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な
図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様
である。
（実施の形態４）
本実施の形態では、実施の形態１において説明する半導体装置の構造について説明する。
図２０は、図５（Ａ）に示す半導体装置の上面図である。また、図２３は、図２０に示す
上面図のＡ−Ｂ断面である。ただし、本発明の一態様は、以下に説明する構成に限定され
ない。
図２０に示す半導体装置は、導電層４０１Ａ乃至４０１Ｄ、半導体層４０２Ａ乃至４０２
Ｄ、導電層４０３Ａ乃至４０３Ｉ、及び絶縁層４０４を有する。図２１には、導電層４０
１Ａ乃至４０１Ｄのみを示す。図２２には、導電層４０３Ａ乃至４０３Ｉのみを示す。な
お、Ｘ方向は、Ｙ方向と略垂直な方向である。或いは、Ｘ方向は、Ｙ方向と交差する方向
である。
絶縁層４０４は、トランジスタ１０１のゲート絶縁層となる領域と、トランジスタ１０２
のゲート絶縁層となる領域と、トランジスタ１０３のゲート絶縁層となる領域と、トラン
ジスタ１０４のゲート絶縁層となる領域と、を有する。また、絶縁層４０４は、導電層４
０１Ａと半導体層４０２Ａとに挟まれている領域と、導電層４０１Ｂと半導体層４０２Ｂ
とに挟まれている領域と、導電層４０１Ｃと半導体層４０２Ｃとに挟まれている領域と、
導電層４０１Ｄと半導体層４０２Ｄとに挟まれている領域と、を有する。なお、図中の黒
い丸は、絶縁層４０４が有するコンタクトホールを示す。
絶縁層４０４としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａ
ｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリン
グ法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコ
ン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム
膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリ
ウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることができる。
導電層４０１Ａ乃至４０１Ｄは同層である。或いは、導電層４０１Ａ乃至４０１Ｄは同じ
材料を有する。或いは、導電層４０１Ａ乃至４０１Ｄは同一の導電膜を加工する工程を経
て形成されたものである。
導電層４０１Ａ乃至４０１Ｄとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａ
ｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）
、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆ
ｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合
金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電層４０１Ａ乃至４０１Ｄは、単層構造でも、二層以上の積層構造としてもよい
。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積
層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタン
グステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングス
テン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さ
らにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タ
ンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一ま
たは複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電層４０１Ａ乃至４０１Ｄとしては、インジウム錫酸化物、酸化タングステンを
含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含
むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸
化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用すること
もできる。
また、導電層４０１Ａ乃至４０１Ｄには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆ
ｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで
、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能とな
る。
導電層４０１Ａは、トランジスタ１０１のゲート電極となる領域と、容量素子１０５の第
２の電極となる領域と、を有する。また、導電層４０１Ａは、開口部４０１Ａ１と、開口
部４０１Ａ２と、を有する。開口部４０１Ａ１及び開口部４０１Ａ２は、略Ｙ方向に沿う
長尺を有する。
導電層４０１Ｂは、トランジスタ１０２のゲート電極となる領域と、容量素子１０６の第
２の電極となる領域と、を有する。また、導電層４０１Ｂは、開口部４０１Ｂ１を有する
。開口部４０１Ｂ１は、略Ｙ方向に沿う長尺を有する。
導電層４０１Ｃは、トランジスタ１０３のゲート電極となる領域を有する。
導電層４０１Ｄは、トランジスタ１０４のゲート電極となる領域を有する。
なお、導電層４０１Ａの面積は、導電層４０１Ｂ、導電層４０１Ｃ及び導電層４０１Ｄの
面積よりも大きい。また、導電層４０１Ｂの面積は、導電層４０１Ｃ及び導電層４０１Ｄ
の面積よりも大きい。
なお、開口部４０１Ａ１及び開口部４０１Ａ２の面積は、開口部４０１Ｂ１の面積よりも
大きい。また、開口部４０１Ａ１及び開口部４０１Ａ２の幅は、開口部４０１Ｂ１の幅よ
りも大きい。また、開口部４０１Ａ１及び開口部４０１Ａ２の長尺方向の長さは、開口部
４０１Ｂ１の長尺方向の長さよりも長い。
なお、導電層４０１Ａには３つ以上の開口部を設けてもよく、導電層４０１Ｂには２つ以
上の開口部を設けてもよい。ただし、導電層４０１Ａが有する開口部の数は、導電層４０
１Ｂが有する開口部の数よりも多いことが好ましい。
半導体層４０２Ａ乃至４０２Ｄは同層である。或いは、半導体層４０２Ａ乃至４０２Ｄは
同じ材料を有する。或いは、半導体層４０２Ａ乃至４０２Ｄは同一の半導体膜を加工する
工程を経て形成されたものである。
半導体層４０２Ａ乃至４０２Ｄとしては、単結晶半導体又は非単結晶半導体がある。非単
結晶半導体としては、非単結晶シリコン又は非単結晶ゲルマニウムがある。非単結晶シリ
コンとしては、非晶質シリコン、微結晶シリコン又は多結晶シリコンがあり、非単結晶ゲ
ルマニウムとしては、非晶質ゲルマニウム、微結晶ゲルマニウム又は多結晶ゲルマニウム
などがある。
特に、半導体層４０２Ａ乃至４０２Ｄとしては、酸化物半導体膜を用いることが好ましい
。酸化物半導体膜としては、Ｉｎ−Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ
、Ｎｄ、またはＨｆを表す）酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。とく
に、酸化物半導体膜としては、Ｉｎ−Ｍ−Ｚｎ酸化物を用いると好ましい。酸化物半導体
膜がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッ
タリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好まし
い。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ
＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：
Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。また、酸化物半導
体膜がＩｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ
−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物
を含むターゲットを用いることで、結晶性を有する酸化物半導体膜を形成しやすくなる。
なお、成膜される酸化物半導体膜の原子数比はそれぞれ、誤差として上記のスパッタリン
グターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例え
ば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を
用いる場合、成膜される酸化物半導体膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近
傍となる場合がある。
酸化物半導体膜は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より
好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用
いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜の厚さは、それぞれ３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１
００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物
半導体膜は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／
ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１
１個／ｃｍ３以下とする。また、酸化物半導体膜は、キャリア密度が１×１０５個／ｃｍ
３以上、より好ましくは１×１０７個／ｃｍ３以上であってもよい。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果
移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする
トランジスタの半導体特性を得るために、酸化物半導体膜のキャリア密度や不純物濃度、
欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好
ましい。
なお、酸化物半導体膜としては、それぞれ不純物濃度が低く、欠陥準位密度の低い酸化物
半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することが
でき好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）
ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすること
ができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しき
い値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低
いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍ
でチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレ
イン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザ
の測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領
域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
することができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失する
までに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、ト
ラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気
特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはア
ルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、
酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に
水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金
属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、
水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりや
すい。このため、酸化物半導体膜は水素ができる限り低減されていることが好ましい。具
体的には、酸化物半導体膜において、ＳＩＭＳ分析により得られる水素濃度を、２×１０
２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好
ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、
好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍ
ｓ／ｃｍ３以下としてもよい。また、酸化物半導体膜において、ＳＩＭＳ分析により得ら
れる水素濃度を、１×１０１６ａｔｏｍｓ／ｃｍ３以上、より好ましくは１×１０１７ａ
ｔｏｍｓ／ｃｍ３以上としてもよい。
酸化物半導体膜において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化
物半導体膜において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜に
おけるシリコンや炭素の濃度と、酸化物半導体膜との界面近傍のシリコンや炭素の濃度（
ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。ま
た、酸化物半導体膜におけるシリコンや炭素の濃度と、酸化物半導体膜との界面近傍のシ
リコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、１×１０１７ａｔｏｍｓ／
ｃｍ３以上、より好ましくは３×１０１７ａｔｏｍｓ／ｃｍ３以上、より好ましくは１×
１０１８ａｔｏｍｓ／ｃｍ３以上としてもよい。
酸化物半導体膜において、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類
金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍ
ｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合する
とキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある
。このため、酸化物半導体膜のアルカリ金属またはアルカリ土類金属の濃度を低減するこ
とが好ましい。また、酸化物半導体膜において、ＳＩＭＳ分析により得られるアルカリ金
属またはアルカリ土類金属の濃度を、５×１０１５ａｔｏｍｓ／ｃｍ３以上、好ましくは
１×１０１６ａｔｏｍｓ／ｃｍ３以上としてもよい。
酸化物半導体膜に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増
加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジ
スタはノーマリーオン特性となりやすい。従って、酸化物半導体膜において、窒素はでき
る限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は
、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。また、ＳＩＭＳ分析によ
り得られる窒素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０
１６ａｔｏｍｓ／ｃｍ３以上、より好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以上、よ
り好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以上としてもよい。
酸化物半導体膜は、それぞれ非単結晶構造でもよい。非単結晶構造は、例えば、後述する
ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。
非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠
陥準位密度が低い。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。ま
たは、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられ
る。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導
体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物
半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能Ｔ
ＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、
Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子
は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の
格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍ
と求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔
が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧ
ａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導
体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、
その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−
ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶
の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１０
０％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、
成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ
／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−
ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
半導体層４０２Ａは、トランジスタ１０１のチャネル形成領域を有する。
半導体層４０２Ｂは、トランジスタ１０２のチャネル形成領域を有する。
半導体層４０２Ｃは、トランジスタ１０３のチャネル形成領域を有する。
半導体層４０２Ｄは、トランジスタ１０４のチャネル形成領域を有する。
なお、半導体層４０２Ａの面積は、半導体層４０２Ｂ、半導体層４０２Ｃ及び半導体層４
０２Ｄの面積よりも大きい。また、半導体層４０２Ｂの面積は、半導体層４０２Ｃ及び半
導体層４０２Ｄの面積よりも大きい。
なお、半導体層４０２Ａは、導電層４０１Ａの端部の内側に設けられる。半導体層４０２
Ｂは、導電層４０１Ｂの端部の内側に設けられる。半導体層４０２Ｃは、導電層４０１Ｃ
の端部の内側に設けられる。半導体層４０２Ｄは、導電層４０１Ｄの端部の内側に設けら
れる。これにより、半導体層４０２Ａ乃至４０２Ｄの段差を無くし、不良の発生を抑制す
ることができる。
導電層４０３Ａ乃至４０３Ｉは同層である。或いは、導電層４０３Ａ乃至４０３Ｉは同じ
材料を有する。或いは、導電層４０３Ａ乃至４０３Ｉは同一の導電膜を加工する工程を経
て形成されたものである。
導電層４０３Ａ乃至４０３Ｉとしては、導電層４０１Ａ乃至４０１Ｄに適用可能な材料又
は構造の中から適宜選択することができる。
導電層４０３Ａは、トランジスタ１０１のソース電極又はドレイン電極の一方となる領域
を有する。また、導電層４０３Ａは、半導体層４０２Ａと接続されている。或いは、導電
層４０３Ａは、半導体層４０２Ａと接する領域を有する。また、導電層４０３Ａは、絶縁
層４０４のコンタクトホールを介して導電層４０１Ｄと接続される。或いは、導電層４０
３Ａは、導電層４０１Ｄと接する領域を有する。また、導電層４０３Ａは、複数の領域４
０３Ａ１を有する。複数の領域４０３Ａ１のそれぞれは、略Ｙ方向に沿う長尺を有し、半
導体層４０２Ａを介して導電層４０１Ａと重なる。また、導電層４０３Ａは、領域４０３
Ａ２を有する。領域４０３Ａ２は、略Ｘ方向に沿う長尺を有し、半導体層４０２Ａ及び導
電層４０１Ａと重ならない。
導電層４０３Ｂは、トランジスタ１０１のソース電極又はドレイン電極の他方となる領域
と、容量素子１０５の第１の電極となる領域と、配線１１３となる領域と、を有する。ま
た、導電層４０３Ｂは、半導体層４０２Ａと接続されている。或いは、導電層４０３Ｂは
、半導体層４０２Ａと接する領域を有する。また、導電層４０３Ｂは、複数の領域４０３
Ｂ１を有する。複数の領域４０３Ｂ１は、略Ｙ方向に沿う長尺を有し、半導体層４０２Ａ
を介して導電層４０１Ａと重なる。また、導電層４０３Ｂは、領域４０３Ｂ２を有する。
領域４０３Ｂ２は、略Ｘ方向に沿う長尺を有し、半導体層４０２Ａを介さずに導電層４０
１Ａと重なる。また、導電層４０３Ｂは、開口部４０３Ｂ３及び開口部４０３Ｂ４を有す
る。開口部４０３Ｂ３及び開口部４０３Ｂ４は、略Ｙ方向に沿う長尺を有する。
導電層４０３Ｃは、トランジスタ１０２のソース電極又はドレイン電極の一方となる領域
と、配線１１３となる領域と、を有する。また、導電層４０３Ｃは、半導体層４０２Ｂと
接続されている。或いは、導電層４０３Ｃは、半導体層４０２Ｂと接する領域を有する。
また、導電層４０３Ｃは、複数の領域４０３Ｃ１を有する。複数の領域４０３Ｃ１は、略
Ｙ方向に沿う長尺を有し、半導体層４０２Ｂを介して導電層４０１Ｂと重なる。また、導
電層４０３Ｃは、領域４０３Ｃ２を有する。領域４０３Ｃ２は、略Ｘ方向に沿う長尺を有
し、半導体層４０２Ｂ及び導電層４０１Ｂと重ならない。
導電層４０３Ｄは、トランジスタ１０２のソース電極又はドレイン電極の他方となる領域
と、容量素子１０６の第１の電極となる領域と、を有する。また、導電層４０３Ｄは、半
導体層４０２Ｂと接続されている。或いは、導電層４０３Ｄは、半導体層４０２Ｂと接す
る領域を有する。また、導電層４０３Ｄは、絶縁層４０４のコンタクトホールを介して導
電層４０１Ａと接続される。或いは、導電層４０３Ｄは、導電層４０１Ａと接する領域を
有する。また、導電層４０３Ｄは、複数の領域４０３Ｄ１を有する。複数の領域４０３Ｄ
１は、略Ｙ方向に沿う長尺を有し、半導体層４０２Ｂを介して導電層４０１Ｂと重なる。
また、導電層４０３Ｄは、領域４０３Ｄ２を有する。領域４０３Ｄ２は、略Ｘ方向に沿う
長尺を有し、半導体層４０２Ｂを介さずに導電層４０１Ｂと重なる。また、導電層４０３
Ｄは、開口部４０３Ｄ３を有する。開口部４０３Ｄ３は、略Ｙ方向に沿う長尺を有する。
導電層４０３Ｅは、トランジスタ１０３のソース電極又はドレイン電極の一方となる領域
を有する。また、導電層４０３Ｅは、半導体層４０２Ｃと接続される。或いは、導電層４
０３Ｅは、半導体層４０２Ｃと接する領域を有する。また、導電層４０３Ｅは、導電層４
０１Ｃと絶縁層４０４のコンタクトホールを介して接続される。或いは、導電層４０３Ｅ
は、導電層４０１Ｃと接する領域を有する。
導電層４０３Ｆは、トランジスタ１０３のソース電極又はドレイン電極の他方となる領域
と、トランジスタ１０４のソース電極又はドレイン電極の他方となる領域と、を有する。
また、導電層４０３Ｆは、半導体層４０２Ｃと接続され、半導体層４０２Ｄと接続される
。或いは、導電層４０３Ｆは、半導体層４０２Ｃと接する領域と、半導体層４０２Ｄと接
する領域と、を有する。また、導電層４０３Ｆは、絶縁層４０４のコンタクトホールを介
して導電層４０１Ｂと接続される。或いは、導電層４０３Ｆは、導電層４０１Ｂと接する
領域を有する。
導電層４０３Ｇは、配線１１１となる領域を有する。また、導電層４０３Ｇは、絶縁層４
０４のコンタクトホールを介して導電層４０１Ｄと接続される。或いは、導電層４０３Ｇ
は、導電層４０１Ｄと接する領域を有する。
導電層４０３Ｈは、配線１１４となる領域を有する。また、導電層４０３Ｈは、絶縁層４
０４のコンタクトホールを介して導電層４０１Ｃと接続される。或いは、導電層４０３Ｈ
は、導電層４０１Ｃと接する領域を有する。
導電層４０３Ｉは、配線１１５となる領域と、トランジスタ１０４のソース電極又はドレ
イン電極の一方となる領域を有する。また、導電層４０３Ｉは、半導体層４０２Ｄと接続
される。或いは、導電層４０３Ｉは、半導体層４０２Ｄと接する領域を有する。
なお、開口部４０３Ｂ３の面積は開口部４０１Ａ１の面積よりも大きく、開口部４０３Ｂ
４の面積は開口部４０１Ａ２の面積よりも大きい。また、開口部４０１Ａ１は開口部４０
３Ｂ３の内側に設けられ、開口部４０１Ａ２は開口部４０３Ｂ４の内側に設けられている
。これにより、導電層４０１Ａに起因する導電層４０３Ｂの段差を無くし、不良の発生を
抑制することができる。
なお、開口部４０３Ｄ３の面積は、開口部４０１Ｂ１の面積よりも大きい。また、開口部
４０４Ａ１は、開口部４０３Ｄ３の内側に設けられている。これにより、導電層４０１Ｂ
に起因する導電層４０３Ｄの段差を無くし、不良の発生を抑制することができる。
なお、導電層４０３Ａの領域４０３Ａ２は導電層４０１Ａ及び半導体層４０２Ａと重なら
ないのに対し、導電層４０３Ｂの領域４０３Ｂ２は半導体層４０２Ａを介さずに導電層４
０１Ａと重なる。ただし、導電層４０３Ｂの領域４０３Ｂ２は半導体層４０２Ａを介して
導電層４０１Ａと重なってもよい。また、導電層４０３Ａと導電層４０１Ａとが重なる面
積は、導電層４０３Ｂと導電層４０１Ａとが重なる面積よりも小さい。これにより、導電
層４０３Ａと導電層４０１Ａとの寄生容量を小さくするとともに、導電層４０３Ｂと導電
層４０１Ａとの寄生容量を大きくすることができる。よって、配線１１１の電位のトラン
ジスタ１０１のゲートへの影響を小さくするとともに、容量素子１０５の容量値を小さく
することが可能になることによるレイアウト面積の縮小を図ることができる。
なお、導電層４０３Ｃの領域４０３Ｃ２は導電層４０１Ｂ及び半導体層４０２Ｂと重なら
ないのに対し、導電層４０３Ｄの領域４０３Ｄ２は半導体層４０２Ｂを介さずに導電層４
０１Ｂと重なる。ただし、導電層４０３Ｄの領域４０３Ｄ２は半導体層４０２Ｂを介して
導電層４０１Ｂと重なってもよい。また、導電層４０３Ｃと導電層４０１Ｂとが重なる面
積は、導電層４０３Ｄと導電層４０１Ｂとが重なる面積よりも小さい。これにより、導電
層４０３Ｃと導電層４０１Ｂとの寄生容量を小さくするとともに、導電層４０３Ｄと導電
層４０１Ｂとの寄生容量を大きくすることができる。よって、配線１１３の電位のトラン
ジスタ１０２のゲートへの影響を小さくするとともに、容量素子１０６の容量値を小さく
することが可能になることによるレイアウト面積の縮小を図ることができる。
なお、導電層４０１Ａ乃至４０１Ｄ、半導体層４０２Ａ乃至４０２Ｄ、導電層４０３Ａ乃
至４０３Ｉ、及び絶縁層４０４が形成される基板の材質などに大きな制限はないが、少な
くとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基
板、セラミック基板、石英基板、サファイア基板等を、基板として用いてもよい。また、
シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコ
ンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これ
らの基板上に半導体素子が設けられたものを、基板として用いてもよい。なお、基板とし
て、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１
８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２
４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基
板を用いることで、大型の表示装置を作製することができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成しても
よい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半
導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するのに用
いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載で
きる。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出
来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半
導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、
プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを
有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り
合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一
例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライム
ガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては
、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチ
レンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロ
エチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリ
ル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポ
リフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリエステル
、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがあ
る。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造す
ることによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サ
イズの小さいトランジスタを製造することができる。このようなトランジスタによって回
路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成して
もよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に
半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するため
に用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転
載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機
膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いる
ことができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転
置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一
例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロフ
ァン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基
板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若し
くは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮
革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラン
ジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の
付与、軽量化、又は薄型化を図ることができる。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、
本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の
内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる
内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うこと
ができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な
図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様
である。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器に
ついて、図２４及び図２５を用いて説明を行う。
図２４に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１０
、バッテリ８０１１を有する。
本発明の一態様の半導体装置又は表示装置は、例えば、表示パネル８００６に用いること
ができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８
００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８
００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板
）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８０
０６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図２４において、バックライト
８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例え
ば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構成
としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型
パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作
により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号
処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても
良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は、
商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加
して設けてもよい。
図２５（Ａ）乃至図２５（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体
９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は
操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加
速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場
、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機
能を含むもの）、マイクロフォン９００８、等を有することができる。
図２５（Ａ）乃至図２５（Ｇ）に示す電子機器は、様々な機能を有することができる。例
えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチ
パネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコ
ンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信また
は受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示
部に表示する機能、等を有することができる。なお、図２５（Ａ）乃至図２５（Ｇ）に示
す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することが
できる。また、図２５（Ａ）乃至図２５（Ｇ）には図示していないが、電子機器には、複
数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮
影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）
に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図２５（Ａ）乃至図２５（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図２５（Ａ）は、携帯情報端末９１００を示す斜視図である。携帯情報端末９１００が有
する表示部９００１は、可撓性を有する。そのため、湾曲した筐体９０００の湾曲面に沿
って表示部９００１を組み込むことが可能である。また、表示部９００１はタッチセンサ
を備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示
部９００１に表示されたアイコンに触れることで、アプリケーションを起動することがで
きる。
図２５（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、
例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体
的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、ス
ピーカ９００３、接続端子９００６、センサ９００７等を省略して図示しているが、図２
５（Ａ）に示す携帯情報端末９１００と同様の位置に設けることができる。また、携帯情
報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３
つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１
の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００
１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールや
ＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、
電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッ
テリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位
置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図２５（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、
表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情
報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯
情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態
で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した
電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置
に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を
確認し、電話を受けるか否かを判断できる。
図２５（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９
２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、
コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示
部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことが
できる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行すること
が可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズ
フリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有
し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また
接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６
を介さずに無線給電により行ってもよい。
図２５（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である
。また、図２５（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図２５（
Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化
する途中の状態の斜視図であり、図２５（Ｇ）が携帯情報端末９２０１を折り畳んだ状態
の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した
状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０
１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に
支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより
、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させること
ができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げ
ることができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器
にも適用することができる。また、本実施の形態において述べた電子機器の表示部におい
ては、可撓性を有し、湾曲した表示面に沿って表示を行うことができる構成、または折り
畳み可能な表示部の構成について例示したが、これに限定されず、可撓性を有さず、平面
部に表示を行う構成としてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
ＣＫ１ 信号
ＣＫ２ 信号
ＣＫ３ 信号
ＮＤ１ ノード
ＮＤ２ ノード
ＮＤ３ ノード
ＯＵＴ 信号
ＳＰ 信号
Ｔ０ 期間
Ｔ１ 期間
Ｔ２ 期間
Ｔ３ 期間
Ｔ４ 期間
１００ 回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ 容量素子
１０６ 容量素子
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１０１ｐ トランジスタ
１０２ｐ トランジスタ
１０３ｐ トランジスタ
１０４ｐ トランジスタ
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１５Ｂ 配線
１１５Ｃ 配線
１１６ 配線
１１７ 配線
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
２００ 回路
２０１ 回路
２１１ 配線
２１２ 配線
２１３ 配線
２１４ 配線
２１５ 配線
２１６ 配線
３０１ 画素部
３０２ 走査線駆動回路
３０３ 信号線駆動回路
３０４ 回路
３１０ 画素
４０１Ａ 導電層
４０１Ａ１ 開口部
４０１Ａ２ 開口部
４０１Ｂ 導電層
４０１Ｂ１ 開口部
４０１Ｃ 導電層
４０１Ｄ 導電層
４０２Ａ 半導体層
４０２Ｂ 半導体層
４０２Ｃ 半導体層
４０２Ｄ 半導体層
４０３Ａ 導電層
４０３Ａ１ 領域
４０３Ａ２ 領域
４０３Ｂ 導電層
４０３Ｂ１ 領域
４０３Ｂ２ 領域
４０３Ｂ３ 開口部
４０３Ｂ４ 開口部
４０３Ｃ 導電層
４０３Ｃ１ 領域
４０３Ｃ２ 領域
４０３Ｄ 導電層
４０３Ｄ１ 領域
４０３Ｄ２ 領域
４０３Ｄ３ 開口部
４０３Ｅ 導電層
４０３Ｆ 導電層
４０３Ｇ 導電層
４０３Ｈ 導電層
４０３Ｉ 導電層
４０４ 絶縁層
４０４Ａ１ 開口部
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ 携帯情報端末
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末

Claims (6)

  1. 第１乃至第５のトランジスタと、容量素子と、
    前記第１乃至第５のトランジスタのそれぞれは、酸化物半導体層にチャネル形成領域を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１の走査線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記容量素子の第１の電極は、前記第１の走査線と電気的に接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）よりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第３のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第４のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記容量素子の第１の電極となる領域を有する第１の導電層は、第１の開口部を有し、
    前記容量素子の第２の電極となる領域を有する第２の導電層は、第２の開口部を有し、
    前記第２の導電層の上方に、前記第１の導電層は設けられており、
    前記第２の開口部の面積よりも、前記第１の開口部の面積は大きく、
    前記第２の開口部の全ては、前記第１の開口部と重なっていることを特徴とする半導体装置。
  2. 第１乃至第５のトランジスタと、容量素子と、
    前記第１乃至第５のトランジスタのそれぞれは、酸化物半導体層にチャネル形成領域を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１の走査線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記容量素子の第１の電極は、前記第１の走査線と電気的に接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）よりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第３のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第４のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記容量素子の第１の電極となる領域を有する第１の導電層は、第１の開口部を有し、
    前記容量素子の第２の電極となる領域を有する第２の導電層は、第２の開口部を有し、
    前記第２の導電層の上方に、前記第１の導電層は設けられており、
    前記第２の開口部の面積よりも、前記第１の開口部の面積は大きく、
    前記第２の開口部の全ては、前記第１の開口部と重なっていることを特徴とする半導体装置。
  3. 第１乃至第５のトランジスタと、容量素子と、
    前記第１乃至第５のトランジスタのそれぞれは、酸化物半導体層にチャネル形成領域を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１の走査線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記容量素子の第１の電極は、前記第１の走査線と電気的に接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１の配線には、クロック信号が入力され、
    前記第２のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）よりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第３のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第４のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記容量素子の第１の電極となる領域を有する第１の導電層は、第１の開口部を有し、
    前記容量素子の第２の電極となる領域を有する第２の導電層は、第２の開口部を有し、
    前記第２の導電層の上方に、前記第１の導電層は設けられており、
    前記第２の開口部の面積よりも、前記第１の開口部の面積は大きく、
    前記第２の開口部の全ては、前記第１の開口部と重なっていることを特徴とする半導体装置。
  4. 第１乃至第５のトランジスタと、容量素子と、
    前記第１乃至第５のトランジスタのそれぞれは、酸化物半導体層にチャネル形成領域を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１の走査線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記容量素子の第１の電極は、前記第１の走査線と電気的に接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１の配線には、クロック信号が入力され、
    前記第２のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）よりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第３のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第４のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記容量素子の第１の電極となる領域を有する第１の導電層は、第１の開口部を有し、
    前記容量素子の第２の電極となる領域を有する第２の導電層は、第２の開口部を有し、
    前記第２の導電層の上方に、前記第１の導電層は設けられており、
    前記第２の開口部の面積よりも、前記第１の開口部の面積は大きく、
    前記第２の開口部の全ては、前記第１の開口部と重なっていることを特徴とする半導体装置。
  5. 第１乃至第５のトランジスタと、容量素子と、
    前記第１乃至第５のトランジスタのそれぞれは、酸化物半導体層にチャネル形成領域を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１の走査線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記容量素子の第１の電極は、前記第１の走査線と電気的に接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１の配線には、クロック信号が入力され、
    前記第２のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）よりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第３のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第４のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第２のトランジスタがオンである期間は、前記第２の走査線のハイレベルの電位と前記第２のトランジスタの閾値電圧との和よりも前記第２のトランジスタのゲートの電位が高くなる期間を有し、
    前記容量素子の第１の電極となる領域を有する第１の導電層は、第１の開口部を有し、
    前記容量素子の第２の電極となる領域を有する第２の導電層は、第２の開口部を有し、
    前記第２の導電層の上方に、前記第１の導電層は設けられており、
    前記第２の開口部の面積よりも、前記第１の開口部の面積は大きく、
    前記第２の開口部の全ては、前記第１の開口部と重なっていることを特徴とする半導体装置。
  6. 第１乃至第５のトランジスタと、容量素子と、
    前記第１乃至第５のトランジスタのそれぞれは、酸化物半導体層にチャネル形成領域を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の走査線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１の走査線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記容量素子の第１の電極は、前記第１の走査線と電気的に接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１の配線には、クロック信号が入力され、
    前記第２のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）よりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第３のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第４のトランジスタのＷ／Ｌよりも、前記第１のトランジスタのＷ／Ｌは大きく、
    前記第２のトランジスタがオンである期間は、前記第２の走査線のハイレベルの電位と前記第２のトランジスタの閾値電圧との和よりも前記第２のトランジスタのゲートの電位が高くなる期間を有し、
    前記容量素子の第１の電極となる領域を有する第１の導電層は、第１の開口部を有し、
    前記容量素子の第２の電極となる領域を有する第２の導電層は、第２の開口部を有し、
    前記第２の導電層の上方に、前記第１の導電層は設けられており、
    前記第２の開口部の面積よりも、前記第１の開口部の面積は大きく、
    前記第２の開口部の全ては、前記第１の開口部と重なっていることを特徴とする半導体装置。
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