JP5060112B2

JP5060112B2 - シフトレジスタ

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Publication number: JP5060112B2
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Inventors: 建盛尤
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Description

本発明は、液晶ディスプレイ等の駆動回路に使用されるシフトレジスタに関する。

従来から、液晶ディスプレイや有機ＥＬディスプレイ等の駆動回路には、シフトレジスタが使用されている。図９は、従来のシフトレジスタ１００を示す回路図である。このシフトレジスタ１００は、複数のステージＳ（Ｓｎ−１、Ｓｎ、Ｓｎ＋１、Ｓｎ＋２、・・・）から構成されている。各ステージＳは、直列に接続されている。図１０は、ステージＳの回路図である。各ステージＳは、制御信号入力端子１０１と、制御信号出力端子１０２と、クロック信号入力端子１０３と、ディスエーブル信号入力端子１０４と、ステージ本体とを備えている。

ここで、第１ステージＳｎ−１の制御信号入力端子１０１には、図９に示すように、外部から制御信号が入力されるように構成されている。また、各ステージＳの制御信号入力端子１０１は、前のステージＳの制御信号出力端子１０２に接続されている。

また、第１ステージＳｎ−１のクロック信号入力端子１０３および、このステージＳｎ−１から三段おきに配置された各ステージＳ（Ｓｎ＋２、・・・）のクロック信号入力端子１０３には、クロック信号発生回路２００から第３のクロック信号Ｃ３が入力されるように構成されている。

また、第２ステージＳｎのクロック信号入力端子１０３および、このステージＳｎから三段おきに配置された各ステージＳ（Ｓｎ＋３、・・・）のクロック信号入力端子１０３には、クロック信号発生回路２００から第１のクロック信号Ｃ１が入力されるように構成されている。

また、第３ステージＳｎ＋１のクロック信号入力端子１０３および、このステージＳｎ＋１から三段おきに配置された各ステージＳ（Ｓｎ＋４、・・・）のクロック信号入力端子１０３には、クロック信号発生回路２００から第２のクロック信号Ｃ２が入力されるように構成されている。

また、各ステージＳのディスエーブル信号入力端子１０４は、二段下のステージＳの制御信号出力端子１０２に接続されている。

一方、各ステージＳのステージ本体は、図１０に示すように、四つのトランジスタ１０５〜１０８を中心にして構成されている。スイッチングトランジスタ１０５は、ゲートとソースが制御信号入力端子１０１に接続されている。また、スイッチングトランジスタ１０５のドレインは、共有導線１０９に接続されている。

また、駆動トランジスタ１０６は、ゲートが、共有導線１０９に接続されている。また、駆動トランジスタ１０６のドレインは、クロック信号入力端子１０３に接続されている。そして、駆動トランジスタ１０６のソースは、制御信号出力端子１０２に接続されている。

また、ディスエーブル用第１トランジスタ１０７は、ゲートが、クロック信号入力端子１０３に接続されている。また、このトランジスタ１０７のドレインは、制御信号出力端子１０２に接続されている。そして、このトランジスタ１０７のソースは、低電圧用導線１１０に接続されている。この低電圧用導線１１０には、外部から低電圧Ｖｓｓが入力されるように構成されている。

また、ディスエーブル用第２トランジスタ１０８は、ゲートが、ディスエーブル信号入力端子１０４に接続されている。また、このトランジスタ１０８のドレインは、共有導線１０９に接続されている。そして、このトランジスタ１０８のソースは、低電圧用導線１１０に接続されている。

かかる構成において、シフトレジスタの動作を、図１１に示すタイミングチャートに基づいて説明する。まず、第１ステージＳｎ−１において制御信号入力端子１０１に、Ｈｉｇｈレベルの制御信号が入力される。これにより、スイッチングトランジスタ１０５がオンになり、制御信号は駆動トランジスタ１０６のゲートに入力される。そして、クロック信号入力端子１０３に、Ｈｉｇｈレベルの第３クロック信号Ｃ３が入力される。すると、この第３クロック信号Ｃ３は、オンになっている駆動トランジスタ１０６を通って、制御信号出力端子１０２から制御信号として外部に出力される。

そして、第１ステージＳｎ−１から制御信号が外部に出力される時に、第２ステージＳｎの制御信号入力端子１０１に、前記制御信号が入力される。これにより、第２ステージＳｎのスイッチングトランジスタ１０５がオンになり、制御信号は駆動トランジスタ１０６のゲートに入力される。そして、クロック信号入力端子１０３に、Ｈｉｇｈレベルの第１クロック信号Ｃ１が入力される。すると、この第１クロック信号Ｃ１は、オンになっている駆動トランジスタ１０６を通って、制御信号出力端子１０２から制御信号として外部に出力される。

そして、第２ステージＳｎから制御信号が外部に出力される時に、第３ステージＳｎ＋１の制御信号入力端子１０１に前記制御信号が入力される。これにより、第３ステージＳｎ＋１のスイッチングトランジスタ１０５がオンになり、制御信号は駆動トランジスタ１０６のゲートに入力される。そして、クロック信号入力端子１０３に、Ｈｉｇｈレベルの第２クロック信号Ｃ２が入力される。すると、この第２クロック信号Ｃ２は、オンになっている駆動トランジスタ１０６を通って、制御信号出力端子１０２から制御信号として出力される。

そして、第３ステージＳｎ＋１から制御信号が外部に出力される時に、第４ステージＳｎ＋２の制御信号入力端子１０１に前記制御信号が入力される。このように、シフトレジスタ１００は、第１ステージＳｎ−１から順に制御信号をシフトさせる。そして、制御信号が入力されたステージＳでは、対応するクロック信号（Ｃ１〜Ｃ３）が入力されることにより、制御信号が出力される。

また、各ステージＳは、駆動トランジスタ１０６がスイッチングトランジスタ１０５によってオンにされない間は、ディスエーブル用第１トランジスタ１０７および、ディスエーブル用第２トランジスタ１０８によって、駆動トランジスタ１０６をオフにするように構成されている。

これを具体的に説明する。第３ステージＳｎ＋１から制御信号が外部に出力される時には、第１ステージＳｎ−１のディスエーブル信号入力端子１０４に制御信号が入力されてディスエーブル用第２トランジスタ１０８がオンになる。これにより、低電圧Ｖｓｓが、第４トランジスタ１０８と共有導線１０９とを通り、駆動トランジスタ１０６のゲートにかかる。これにより、駆動トランジスタ１０６はオフにされる。また、ディスエーブル信号入力端子１０４に制御信号が入力された後では、ディスエーブル用第１トランジスタ１０７のゲートにＨｉｇｈレベルの第３クロック信号が入力されることにより、このトランジスタ１０７がオンになる。これにより、低電圧Ｖｓｓが、ディスエーブル用第１トランジスタと共有導線１０９とを通り、駆動トランジスタ１０６のゲートにかかる。これにより、駆動トランジスタ１０６はオフにされる。

このように、従来のシフトレジスタ１００の各ステージＳは、制御信号によってオンにされ（イネーブルされ）、二段後のステージＳから出力された制御信号がフィードバックされることによりオフされる（ディスエーブルされる）ように構成されている。

米国特許第５，４３４，８９９号公報

しかしながら、従来のシフトレジスタ１００では、各ステージＳをオフにするために、一段離れたステージＳ、Ｓ同士を接続させている。このため、配線が複雑になってしまう問題があった。

本発明は、かかる従来の課題に鑑みてなされたものであり、ステージ間の配線を複雑にすることなく各ステージをオフにできるシフトレジスタを提供することを目的とする。

前記課題を解決するために本発明のシフトレジスタにおいては、直列に接続された複数のステージからなるシフトレジスタにおいて、前記複数のステージの各々は、イネーブル回路と、このイネーブル回路に接続されたディスエーブル回路と、を備え、前記イネーブル回路は、入力された制御信号に基づいてオンにされるスイッチングトランジスタと、当該スイッチングトランジスタを介して供給される前記入力された制御信号に応じてクロック信号を次のステージの制御信号として出力する駆動トランジスタと、を備え、前記ディスエーブル回路は、前記スイッチングトランジスタに制御信号が入力されて前記駆動トランジスタから前記次のステージの制御信号が出力される間を除く期間において、前記駆動トランジスタの出力を低電圧状態に維持する駆動回路と、当該駆動回路のオンオフ制御をする回路本体と、を備え、当該回路本体は、第１の接続点を高電圧にプルアップする第１のトランジスタと、前記第１の接続点を前記入力された制御信号に応じて低電圧にプルダウンする第２のトランジスタと、前記第１の接続点の電位に応じてスイッチングをする第３のトランジスタと、当該第３のトランジスタのソースとの接続点である第２の接続点を前記入力された制御信号に応じて低電圧にプルダウンする第４のトランジスタと、前記第３のトランジスタのドレインとの接続点である第３の接続点を高電圧にプルアップする第５のトランジスタと、当該第３の接続点を前記次のステージの制御信号に対応する前記クロック信号に応じて低電圧にプルダウンする第６のトランジスタと、を含み、前記駆動回路は、前記スイッチングトランジスタと前記駆動トランジスタとを接続する共有導線を低電圧にプルダウンする第７のトランジスタと、前記駆動トランジスタの出力端子を低電圧にプルダウンする第８のトランジスタと、を含み、前記回路本体は、前記入力された制御信号に応じて前記第７のトランジスタ及び前記第８のトランジスタによるプルダウンを解除すると共に、前記次のステージの制御信号に応じて引き続き前記第７のトランジスタ及び前記第８のトランジスタによるプルダウンを解除することを特徴としている。

また、本発明のシフトレジスタにおいては、前記イネーブル回路は、前記駆動トランジスタと並列に接続され、前記スイッチングトランジスタからの前記入力された制御信号に応じて、前記次のステージの制御信号に対応する前記クロック信号を前記回路本体に出力する第２の駆動トランジスタを備え、前記駆動回路は、前記第２の駆動トランジスタからの前記クロック信号を低電圧にプルダウンする第９のトランジスタを含み、前記回路本体は、前記入力された制御信号に応じて前記第７、第８及び第９のトランジスタによるプルダウンを解除すると共に、前記第２の駆動トランジスタからの前記クロック信号に応じて引き続き前記第７、第８及び第９のトランジスタによるプルダウンを解除することを特徴としている。

本発明のシフトレジスタでは、各ステージを、後のステージから出力される制御信号をフィードバックさせずにオフするようにした。したがって、本発明のシフトレジスタでは、従来のシフトレジスタに比べて、ステージ間の配線が減少する。よって、本発明のシフトレジスタでは、ステージ間の配線を複雑にすることなく各ステージをオフにできる。

本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。

第１の実施の形態：
図１は、本発明の第１の実施の形態を示すシフトレジスタのステージＳＡの回路図である。本実施の形態において、従来と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタは、複数のステージＳＡ（ＳＡ１、ＳＡ２、・・・ＳＡｎ）が直列に接続されて構成されている。そして、各ステージＳＡは、制御信号入力端子１０１と、制御信号出力端子１０２と、クロック信号入力端子１０３と、イネーブル回路１と、ディスエーブル回路２とを備えている。

イネーブル回路１は、スイッチングトランジスタ１０５と、駆動トランジスタ１０６とを備えている。また、ディスエーブル回路２は、回路本体３と、駆動回路４とを備えている。回路本体３は、図２に示すように、六つのトランジスタＴ１〜Ｔ６を中心にして構成されている。

第１トランジスタＴ１は、ゲートとドレインが接続されている。この接続されたゲートとドレインは、高電圧用導線５に接続されている。この高電圧用導線５は、外部から高電圧Ｖｄｄが入力されるように構成されている。第２トランジスタＴ２は、ゲートが制御信号入力端子１０１に接続されている。また、第２トランジスタＴ２のソースは、低電圧用導線１１０に接続されている。この低電圧用導線１１０は、外部から低電圧Ｖｓｓが入力されるように構成されている。また、第２トランジスタＴ２のドレインは、第１トランジスタＴ１のソースに接続されている。

第５トランジスタＴ５は、ゲートとドレインが接続されている。そして、接続されたゲートとドレインは、高電圧用導線５に接続されている。第６トランジスタＴ６は、ゲートが制御信号出力端子１０２に接続されている。また、第６トランジスタＴ６のソースは、低電圧用導線１１０に接続されている。また、第６トランジスタＴ６のドレインは、第５トランジスタＴ５のソースに接続されている。

第３トランジスタＴ３は、ゲートが、第１トランジスタＴ１と第２トランジスタＴ２との接続点に接続されている。また、第３トランジスタＴ３のドレインは、第５トランジスタＴ５と第６トランジスタＴ６との接続点に接続されている。

第４トランジスタＴ４は、ゲートが、制御信号入力端子１０１に接続されている。また、第４トランジスタＴ４のソースは、低電圧用導線１１０に接続されている。また、第４トランジスタＴ４のドレインは、第３トランジスタＴ３のソースに接続されている。

一方、駆動回路４は、二つの駆動トランジスタＴ７、Ｔ８を備えている。第７トランジスタＴ７は、ゲートが、第３トランジスタＴ３と第４トランジスタＴ４との接続点Ｐ２に接続されている。また、第７トランジスタＴ７のソースは、低電圧用導線１１０に接続されている。また、第７トランジスタＴ７のドレインは、イネーブル回路の双方のトランジスタ１０５、１０６の接続点Ｐ１に接続されている。

第８トランジスタＴ８は、ゲートが、第３トランジスタＴ３と第４トランジスタＴ４との接続点Ｐ２に接続されている。また、第８トランジスタＴ８のソースは、低電圧用導線１１０に接続されている。また、第８トランジスタＴ８のドレインは、制御信号出力端子１０２に接続されている。

かかる構成において、ステージＳＡの動作を、図３に示すタイミングチャートに基づいて説明する。まず、Ａ期間において、制御信号入力端子１０１に、Ｈｉｇｈレベルの制御信号が入力される。これにより、スイッチングトランジスタ１０５がオンになり、制御信号は駆動トランジスタ１０６のゲートに入力される（接続点Ｐ１の電圧レベル参照）。

また、制御信号入力端子１０１にＨｉｇｈレベルの制御信号が入力されることにより、ディスエーブル回路２の第２トランジスタＴ２および第４トランジスタＴ４がオンになる。これにより、低電圧Ｖｓｓは、第２トランジスタＴ２を通って第３トランジスタＴ３にかかり、第３トランジスタＴ３がオフにされる。また、低電圧Ｖｓｓは、第４トランジスタＴ４に通される（接続点Ｐ２の電圧レベル参照）。そして、この低電圧Ｖｓｓは、第７トランジスタＴ７のゲートおよび第８トランジスタＴ８のゲートにかかり、双方のトランジスタＴ７、Ｔ８がオフにされる。

そして、Ｂ期間においては、クロック信号入力端子１０３に、Ｈｉｇｈレベルのクロック信号が入力される。すると、このクロック信号Ｃ３は、オンになっている駆動トランジスタ１０６を通って、制御信号出力端子１０２から制御信号として出力される。また、この制御信号が出力される時に、次のステージＳＡｎ＋１の制御信号入力端子１０１にも、この制御信号が入力される。

さらに、この制御信号は、第６トランジスタＴ６に入力されて、第６トランジスタＴ６はオンにされる。これにより、低電圧Ｖｓｓは、第６トランジスタＴ６を通って第３トランジスタＴ３のドレインにかけられる。一方、第１トランジスタＴ１のゲートに高電圧Ｖｄｄがかかることにより、第１トランジスタＴ１はオンにされる。これにより、高電圧Ｖｄｄは、オンにされた第１トランジスタＴ１を通って、第３トランジスタＴ３のゲートにかけられて、第３トランジスタＴ３がオンにされる。

これにより、低電圧Ｖｓｓが、第３トランジスタＴ３を通って第７トランジスタＴ７のゲートおよび第８トランジスタＴ８のゲートにかけられる（接続点Ｐ２の電圧レベル参照）。したがって、双方のトランジスタＴ７、Ｔ８はオフ状態が維持される。

なお、スイッチングトランジスタ１０５にＨｉｇｈレベルの電圧がかかったことから、このトランジスタ１０５に寄生容量が発生している。このため、期間Ｂの接続点Ｐ１での電圧レベルが、期間Ａの接続点Ｐ１での電圧レベルよりも高くなっている。

そして、Ｃ期間以降は、Ｂ期間に引き続いて第１トランジスタＴ１のゲートに高電圧Ｖｄｄがかかることにより、第１トランジスタＴ１がオン状態が維持されている。したがって、高電圧Ｖｄｄは、オンにされた第１トランジスタＴ１を通って、第３トランジスタＴ３のゲートに引き続きかけられる。

一方、第５トランジスタＴ５のゲートには高電圧Ｖｄｄがかけられることにより、第５トランジスタＴ５がオンにされる。これにより、高電圧Ｖｄｄは、オンにされた第５トランジスタＴ５と、第３トランジスタＴ３とを通って、第７トランジスタＴ７のゲートおよび第８トランジスタＴ８のゲートにかけられて双方のトランジスタＴ７、Ｔ８がオンにされる（接続点Ｐ２の電圧レベル参照）。

これにより、低電圧Ｖｓｓが第７トランジスタＴ７を通り、スイッチングトランジスタ１０５と駆動トランジスタ１０６との接続点Ｐ１にかけられる。このため、駆動トランジスタ１０６のゲート側は、低電圧状態が維持される。また、低電圧Ｖｓｓは、第８トランジスタＴ８を通り、制御信号出力端子１０２にかけられる。このため、駆動トランジスタ１０６のソース側は低電圧状態が維持される。これにより、イネーブル回路１はオフにされる。したがって、各ステージＳＡは、スイッチングトランジスタ１０５に制御信号が入力されて駆動トランジスタ１０６から次の制御信号が出力される間を除く期間（図３のＡ期間〜Ｂ期間を除く期間）ではオフにされる。

このように、本実施の形態のシフトレジスタでは、各ステージＳＡを、従来のように後のステージＳＡから出力された制御信号をフィードバックさせることなくオフするようにした。このため、本実施の形態のシフトレジスタは、従来のシフトレジスタに比べて、ステージＳＡ、ＳＡ間の配線数が減少する。よって、本実施の形態のシフトレジスタでは、ステージＳＡ、ＳＡ間の配線を複雑にすることなく各ステージＳＡをオフにできる。また、配線数が減少することからシフトレジスタの動作の安定化を図ることもできる。

第２の実施の形態：
図４は、本発明の第２の実施の形態を示すシフトレジスタのステージＳＢの回路図である。本実施の形態において、従来や第１の実施の形態と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタは、複数のステージＳＢ（ＳＢ１、ＳＢ２、・・・ＳＢｎ）が直列に接続されて構成されている。そして、各ステージＳＢは、制御信号入力端子１０１と、制御信号出力端子１０２と、クロック信号入力端子１０３と、イネーブル回路１１と、ディスエーブル回路１２とを備えている。

そして、本実施の形態では、イネーブル回路１１が、スイッチングトランジスタ１０５と、第１駆動トランジスタ１０６と、第２駆動トランジスタ１１７とを備えている。この第２駆動トランジスタ１１７は、ゲートがスイッチングトランジスタ１０５のソースに接続されている。また、第２駆動トランジスタ１１７のドレインは、クロック信号入力端子１０３に接続されている。

一方、ディスエーブル回路１２は、回路本体３と、駆動回路１４とを備えている。回路本体３は、第６トランジスタＴ６（図２参照）が、第２駆動トランジスタ１１７のソースに接続されている。また、駆動回路１４は、第７トランジスタＴ７と、第８トランジスタＴ８と、第９トランジスタＴ９とを備えている。この第９トランジスタは、ゲートが、回路本体３の接続点Ｐ２（図２参照）に接続されている。また、第９トランジスタＴ９のソースは、低電圧用導線１１０に接続されている。また、第９トランジスタＴ９のドレインは、第２駆動トランジスタ１１７のソースに接続されている。

かかる構成においては、スイッチングトランジスタ１０５に制御信号が入力されると、回路本体３にも制御信号が入力される。これにより、第１の実施の形態で説明した方法と同様な方法で、接続点Ｐ２から低電圧Ｖｓｓが出力される。出力された低電圧Ｖｓｓは、駆動回路１４の各トランジスタＴ７〜Ｔ９のゲートにかけられる。したがって、駆動回路１４はオフにされる。

そして、第１駆動トランジスタ１０６のソースから次の制御信号が出力されると、第２駆動トランジスタ１１７のソースからも制御信号（クロック信号）が出力される。この制御信号は、回路本体３の第６トランジスタＴ６のゲートにかけられる。これにより、第１の実施の形態で説明した方法と同様な方法で、接続点Ｐ２から低電圧Ｖｓｓが出力される。出力された低電圧Ｖｓｓは、駆動回路１４の各トランジスタＴ７〜Ｔ９のゲートにかけられる。したがって、駆動回路１４はオフにされる。

このように、スイッチングトランジスタ１０５に制御信号が入力されて第１駆動トランジスタ１０６から制御信号が出力されるまでの間は、回路本体３によって駆動回路１４がオフにされる。

また、スイッチングトランジスタ１０５に制御信号が入力されて第１駆動トランジスタ１０６のソースから制御信号が出力されるまでの間を除く期間は、第１の実施の形態で説明したように、回路本体３から三つのトランジスタＴ７〜Ｔ９の各ゲートに高電圧Ｖｄｄ（図２参照）がかけられる。

これにより、第７トランジスタＴ７は、低電圧Ｖｓｓが流れることにより、双方の駆動トランジスタ１０６、１１７のゲート側が低電圧状態に維持される。また第８トランジスタＴ８は、低電圧Ｖｓｓが流れることにより、第１駆動トランジスタ１０６のソース側が低電圧状態に維持される。そして、第９トランジスタＴ９は、低電圧Ｖｓｓが流れることにより、第２駆動トランジスタ１１７のソース側が低電圧状態に維持される。これにより、イネーブル回路１１、すなわちステージＳＢはオフにされる。

このように、本実施の形態のシフトレジスタでは、各ステージＳＢを、従来のように後のステージＳＢから出力された制御信号をフィードバックさせることなくオフするようにした。このため、本実施の形態のシフトレジスタは、従来のシフトレジスタに比べて、ステージＳＢ、ＳＢ間の配線数が減少する。よって、本実施の形態のシフトレジスタでは、ステージＳＢ、ＳＢ間の配線を複雑にすることなく各ステージＳＢをオフにできる。また、配線数が減少することからシフトレジスタの動作の安定化を図ることもできる。

第３の実施の形態：
図５は、本発明の第３の実施の形態を示すシフトレジスタのステージＳＣの回路図である。本実施の形態において、従来や第１の実施の形態と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタは、複数のステージＳＣ（ＳＣ１、ＳＣ２、・・・ＳＣｎ）が直列に接続されて構成されている。そして、各ステージＳＣは、制御信号入力端子１０１と、制御信号出力端子１０２と、クロック信号入力端子１０３と、イネーブル回路１と、ディスエーブル回路２２とを備えている。

そして、本実施の形態では、ディスエーブル回路２２が、図６にも示すように、回路本体３と、駆動回路２４とを備えている。この駆動回路２４は、第１０トランジスタＴ１０と、第１１トランジスタＴ１１とを備えている。

この二つのトランジスタＴ１０、Ｔ１１は、第１０トランジスタＴ１０のソースと第１１トランジスタＴ１１のドレインとが接続されて一体になった状態で制御信号出力端子１０２に接続されている。

そして、第１０トランジスタＴ１０のゲートは、回路本体３の接続点Ｐ２に接続されている。また、第１０トランジスタＴ１０のドレインは、イネーブル回路１の共有導線１０９に接続されている。一方、第１１トランジスタＴ１１のゲートは、回路本体３の接続点Ｐ２に接続されている。また、第１１トランジスタＴ１１のソースは、低電圧用導線１１０に接続されている。

かかる構成において、スイッチングトランジスタ１０５に制御信号が入力されると、回路本体３にも制御信号が入力される。これにより、第１の実施の形態で説明した方法と同様な方法で、接続点Ｐ２から低電圧Ｖｓｓが出力される。出力された低電圧Ｖｓｓは、駆動回路２４の双方のトランジスタＴ１０、Ｔ１１のゲートにかけられる。したがって、駆動回路２４はオフにされる。

そして、駆動トランジスタ１０６のソースから制御信号が出力されると、回路本体３にも制御信号が入力される。これにより、第１の実施の形態で説明した方法と同様な方法で、接続点Ｐ２から低電圧Ｖｓｓが出力される。出力された低電圧Ｖｓｓは、駆動回路２４の双方のトランジスタＴ１０、Ｔ１１のゲートにかけられる。したがって、駆動回路２４はオフにされる。

このように、スイッチングトランジスタ１０５に制御信号が入力されて駆動トランジスタ１０６から制御信号が出力されるまでの間は、回路本体３によって駆動回路２４がオフにされる。

また、スイッチングトランジスタ１０５に制御信号が入力されて駆動トランジスタ１０６のソースから制御信号が出力されるまでの間を除く期間は、第１の実施の形態で説明したように、回路本体３から双方のトランジスタＴ１０、Ｔ１１のゲートに高電圧Ｖｄｄがかけられる。

これにより、双方のトランジスタＴ１０、Ｔ１１に低電圧Ｖｓｓが流れる。その結果、駆動トランジスタ１０６のゲート側が低電圧状態に維持される。また、第１０トランジスタＴ１０から制御信号出力端子１０２に低電圧Ｖｓｓがかかる。その結果、駆動トランジスタ１０６のソース側が低電圧状態に維持される。したがって、イネーブル回路１、すなわちステージＳＣはオフにされる。

このように、本実施の形態のシフトレジスタでは、各ステージＳＣを、従来のように後のステージＳＣから出力された制御信号をフィードバックさせることなくオフするようにした。このため、本実施の形態のシフトレジスタは、従来のシフトレジスタに比べて、ステージＳＣ、ＳＣ間の配線数が減少する。よって、本実施の形態のシフトレジスタでは、ステージＳＣ、ＳＣ間の配線を複雑にすることなく各ステージＳＣをオフにできる。また、配線数が減少することからシフトレジスタの動作の安定化を図ることもできる。

第４の実施の形態：
図７は、本発明の第４の実施の形態を示すシフトレジスタのステージＳＤの回路図である。本実施の形態において、従来や前述した実施の形態と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタは、複数のステージＳＤ（ＳＤ１、ＳＤ２、・・・ＳＤｎ）が直列に接続されて構成されている。そして、各ステージＳＤは、制御信号入力端子１０１と、制御信号出力端子１０２と、クロック信号入力端子１０３と、イネーブル回路１１と、ディスエーブル回路３２とを備えている。

そして、本実施の形態では、ディスエーブル回路３２が、回路本体３と、駆動回路３４とを備えている。この駆動回路３４は、第８トランジスタ８と、第１２トランジスタＴ１２と、第１３トランジスタＴ１３とを備えている。

第１２トランジスタＴ１２と第１３トランジスタＴ１３は、第１２トランジスタＴ１２のソースと第１３トランジスタＴ１３のドレインとが接続されて一体になった状態で第２駆動トランジスタ１１７のソースに接続されている。

そして、第１２トランジスタＴ１２のゲートは、回路本体３の接続点Ｐ２（図２参照）に接続されている。また、第１２トランジスタＴ１２のドレインは、イネーブル回路１１の共有導線１０９に接続されている。一方、第１３トランジスタＴ１３のゲートは、回路本体３の接続点Ｐ２に接続されている。また、第１３トランジスタＴ１３のソースは、低電圧用導線１１０に接続されている。

かかる構成において、スイッチングトランジスタ１０５に制御信号が入力されると、回路本体３にも制御信号が入力される。これにより、第１の実施の形態で説明した方法と同様な方法で、接続点Ｐ２から低電圧Ｖｓｓが出力される。出力された低電圧Ｖｓｓは、駆動回路３４の各トランジスタＴ８、Ｔ１２、Ｔ１３のゲートにかけられる。したがって、駆動回路３４はオフにされる。

そして、第１駆動トランジスタ１０６のソースから制御信号が出力されると、回路本体３にも制御信号が入力される。これにより、第１の実施の形態で説明した方法と同様な方法で、接続点Ｐ２から低電圧Ｖｓｓが出力される。出力された低電圧Ｖｓｓは、駆動回路３４の各トランジスタＴ８、Ｔ１２、Ｔ１３のゲートにかけられる。したがって、駆動回路３４はオフにされる。

このように、スイッチングトランジスタ１０５に制御信号が入力されて第１駆動トランジスタ１０６から制御信号が出力されるまでの間は、回路本体３によって駆動回路３４がオフにされる。

また、スイッチングトランジスタ１０５に制御信号が入力されて第１駆動トランジスタ１０６のソースから制御信号が出力されるまでの間を除く期間は、第１の実施の形態で説明したように、回路本体３から各トランジスタＴ８、Ｔ１２、Ｔ１３のゲートに高電圧Ｖｄｄがかけられる。

これにより、第８トランジスタＴ８のソース側からドレイン側に低電圧Ｖｓｓが流れる。これにより、第１駆動トランジスタ１０６のソース側が低電圧状態に維持される。また、第１３トランジスタから第２駆動トランジスタ１１７のソース側にも低電圧が流れる。これにより、第２駆動トランジスタ１１７のソース側が低電圧状態に維持される。さらに、第１２トランジスタＴ１２から共有導線１０９にも低電圧Ｖｓｓが流れる。これにより、双方の駆動トランジスタ１０６、１１７のゲート側が低電圧状態に維持される。したがって、イネーブル回路１１、すなわちステージＳＤはオフにされる。

このように、本実施の形態のシフトレジスタでは、各ステージＳＤを、従来のように後のステージＳＣから出力された制御信号をフィードバックさせることなくオフするようにした。このため、本実施の形態のシフトレジスタは、従来のシフトレジスタに比べて、ステージＳＤ、ＳＤ間の配線数が減少する。よって、本実施の形態のシフトレジスタでは、ステージＳＤ、ＳＤ間の配線を複雑にすることなく各ステージＳＤをオフにできる。また、配線数が減少することからシフトレジスタの動作の安定化を図ることもできる。

第５の実施の形態：
図８は、本発明の第５の実施の形態を示すシフトレジスタ５０の回路図である。本実施の形態において、従来や前述した実施の形態と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタ５０は、複数のステージＳＣが直列に接続されて構成されている。

そして、本実施の形態では、偶数番目のステージＳＣｎのクロック信号入力端子１０３には、第１クロック信号ＣＫが入力されるように構成されている。また、奇数番目のステージＳＣｎ−１のクロック信号入力端子１０３には、第２クロック信号ＸＣＫが入力されるように構成されている。この第２クロック信号ＸＣＫは、第１クロック信号ＣＫとは逆の位相を有している。

かかる構成においては、各ステージＳＣのクロック信号入力端子１０３に入力されるクロック信号の種類にかかわらず、各ステージＳＣは、後のステージＳＣから出力される制御信号をフィードバックさせずにオフにされる。よって、本実施の形態のシフトレジスタ５０では、ステージＳＣ、ＳＣ間の配線を複雑にすることなく、各ステージＳＣをオフにできる。また、この結果、シフトレジスタ５０の動作が安定する。

また、奇数番目のステージＳＣｎ−１のクロック信号入力端子１０３に第１クロック信号ＣＫが入力されるように構成され、偶数番目のステージＳＣｎのクロック信号入力端子１０３に第２クロック信号ＸＣＫが入力されるように構成されても良い。なお、各実施の形態において複数のステージに入力されるクロック信号の種類は特に限定されない。

以上、本発明の好適な実施の形態を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。

以上説明したように、本発明のシフトレジスタにおいては、ステージ間の配線を複雑にすることなく各ステージをオフできるようにした。したがって、本発明のシフトレジスタを、シフトレジスタの技術分野で十分利用することができる。

本発明の第１の実施の形態を示すシフトレジスタのステージの回路図である。図１の詳細図である。図１のステージの動作を示すタイミングチャートである。本発明の第２の実施の形態を示すシフトレジスタのステージの回路図である。本発明の第３の実施の形態を示すシフトレジスタのステージの回路図である。図５の詳細図である。本発明の第４の実施の形態を示すシフトレジスタのステージの回路図である。本発明の第５の実施の形態を示すシフトレジスタの回路図である。従来のシフトレジスタの回路図である。図９のシフトレジスタのステージの回路図である。図９のシフトレジスタの動作を示すタイミングチャートである。

符号の説明

１イネーブル回路
２ディスエーブル回路
３回路本体
４駆動回路
１１イネーブル回路
１２ディスエーブル回路
１４駆動回路
２２ディスエーブル回路
２４駆動回路
３２ディスエーブル回路
３４駆動回路
１０５スイッチングトランジスタ
１０６駆動トランジスタ
１１７駆動トランジスタ
ＳＡステージ
ＳＢステージ
ＳＣステージ
ＳＤステージ
Ｔ７第７トランジスタ
Ｔ８第８トランジスタ
Ｔ９第９トランジスタ
Ｔ１０第１０トランジスタ
Ｔ１１第１１トランジスタ
Ｔ１２第１２トランジスタ
Ｔ１３第１３トランジスタ
Ｖｄｄ高電圧
Ｖｓｓ低電圧

Claims

直列に接続された複数のステージからなるシフトレジスタにおいて、
前記複数のステージの各々は、イネーブル回路と、このイネーブル回路に接続されたディスエーブル回路と、を備え、
前記イネーブル回路は、入力された制御信号に基づいてオンにされるスイッチングトランジスタと、当該スイッチングトランジスタを介して供給される前記入力された制御信号に応じてクロック信号を次のステージの制御信号として出力する駆動トランジスタと、を備え、
前記ディスエーブル回路は、前記スイッチングトランジスタに制御信号が入力されて前記駆動トランジスタから前記次のステージの制御信号が出力される間を除く期間において、前記駆動トランジスタの出力を低電圧状態に維持する駆動回路と、当該駆動回路のオンオフ制御をする回路本体と、を備え、
当該回路本体は、第１の接続点を高電圧にプルアップする第１のトランジスタと、前記第１の接続点を前記入力された制御信号に応じて低電圧にプルダウンする第２のトランジスタと、前記第１の接続点の電位に応じてスイッチングをする第３のトランジスタと、当該第３のトランジスタのソースとの接続点である第２の接続点を前記入力された制御信号に応じて低電圧にプルダウンする第４のトランジスタと、前記第３のトランジスタのドレインとの接続点である第３の接続点を高電圧にプルアップする第５のトランジスタと、当該第３の接続点を前記次のステージの制御信号に対応する前記クロック信号に応じて低電圧にプルダウンする第６のトランジスタと、を含み、
前記駆動回路は、前記スイッチングトランジスタと前記駆動トランジスタとを接続する共有導線を低電圧にプルダウンする第７のトランジスタと、前記駆動トランジスタの出力端子を低電圧にプルダウンする第８のトランジスタと、を含み、
前記回路本体は、前記入力された制御信号に応じて前記第７のトランジスタ及び前記第８のトランジスタによるプルダウンを解除すると共に、前記次のステージの制御信号に応じて引き続き前記第７のトランジスタ及び前記第８のトランジスタによるプルダウンを解除することを特徴とするシフトレジスタ。
前記イネーブル回路は、前記駆動トランジスタと並列に接続され、前記スイッチングトランジスタからの前記入力された制御信号に応じて、前記次のステージの制御信号に対応する前記クロック信号を前記回路本体に出力する第２の駆動トランジスタを備え、
前記駆動回路は、前記第２の駆動トランジスタからの前記クロック信号を低電圧にプルダウンする第９のトランジスタを含み、
前記回路本体は、前記入力された制御信号に応じて前記第７、第８及び第９のトランジスタによるプルダウンを解除すると共に、前記第２の駆動トランジスタからの前記クロック信号に応じて引き続き前記第７、第８及び第９のトランジスタによるプルダウンを解除することを特徴とする請求項１に記載のシフトレジスタ。