CN101589552B - 多相位脉冲发生器 - Google Patents

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Abstract

一种多相位脉冲发生器包含n级，其中每一级包含第一子级(34、38、39、40)和第二子级(36、42、44)。第一子级具有第一存储元件(34)，第二子级具有第二存储元件(36)。每一级的第一存储元件被安排成由前一级置位。第一子级(34、38、39、40)被安排成在第一存储元件被置位时提供级输出脉冲(OUT)。第二存储元件(36)被安排成由级输出脉冲(OUT)置位。第二子级(36、42、44)被安排成在第二存储元件被置位时在级输出脉冲(OUT)后保持第一存储元件复位。

Description

多相位脉冲发生器
技术领域
本发明涉及一种多相位脉冲发生器。该发生器可以在诸如显示器等装置中使用。
背景技术
图1示出了一个典型的有源矩阵显示器。该显示器由排列成M行N列的图像元素(像素)的矩阵2组成。每一行和列连接至一个电极，其中列电极连接至数据驱动器4的N个输出，行电极连接到扫描驱动器6的M个输出。
像素被一次一行地寻址。该扫描驱动器包括产生图2所示的一系列时钟脉冲的M相时钟发生器。每个时钟相位OUTi控制第i行的激活。通常该脉冲是非重叠的，因而没有两个脉冲同时为高。
一行的所有像素可被同时寻址，或者它们可以按照b个像素的B个块来寻址，其中bB＝N。在后一情况中，数据驱动器也可以包括所述类型的B相时钟发生器，从而每个时钟脉冲OUTi激活第i个块。
该显示器的正常工作是使数据从上至下、从左至右地采样到像素，这对应于图2示所示的时序。然而，通常要求采样的方向可切换，使得数据从下至上、从右至左地采样到像素。这样，可能无需重新排列输入数据而反射或旋转所显示的图像。这样的重新排序要求相当大的附加电路，诸如足够存储整个图像的附加存储器。
在这种情况下，时钟发生器必须还能够双向工作，从而产生或如图2所示的时钟脉冲，或如图3所示类型的时钟脉冲。图3中的每个脉冲OUTi仍然激活第i行。然而，脉冲OUTi出现在OUTi-1之前，而图2中脉冲OUTi出现在OUTi-1之后。
所述类型的时钟发生器可以直接在显示器基板上形成，从而减少显示器所需的连接数。这是有利的，因为这样减少了连接器所占用的面积，且产生机械上更加坚固的显示器。
这样的时钟发生器可以由移位寄存器形成。移位寄存器是能够响应于时钟信号将数据序列沿其长度顺序地从一级移到另一级的多级电路。一般而言，移位寄存器可以移动任意数据序列。然而，当移位寄存器用作扫描或数据驱动器中的时钟发生器时，只要求沿其长度移动单个高状态。这样的移位寄存器被称为“滑动1(walking one)”移位寄存器，它或可以或不可以移动任意数据序列。
用于这种应用的一种已知类型的时钟发生器是由时钟信号CK控制的D型触发器(DFF)12的级联所组成的移位寄存器，如图4所示。在CK的每个上升沿，将DFF 12i的Q输出处的数据采样到DFF 12i+1的D输入并且传送到其Q输出。这样，数据能够沿寄存器一次一级地传送。能够看出，如果单个‘1’被采样到第一DFF 121的D输入，则寄存器的输出Qi将具有图2所示的通用形状。
然而，当要求生成用于扫描驱动器的脉冲时，这种类型的移位寄存器具有两个缺点：第一，该脉冲具有重合的沿(即当Qi下降时Qi+1上升)，以及第二，没有反转其扫描方向的简单方法。为了控制Qi下降与Qi+1上升之间的时间，必需在相应级之间包括一个或多个附加电路元件。为了控制扫描方向，必需包括开关，以便Qi可以连接到Di-1或Di+1。这样的附加元件和开关增加了电路所需的面积，且需要附加的控制信号(一般而言，开关由n沟道和p沟道晶体管构成，并且需要控制信号UD及其补码UDB来控制其传导)。特别地，由于开关及其相关联的线路比类似数量的逻辑晶体管占用更大的物理面积，去除它们是合乎需要的。
这一时钟发生器的一个示例在美国专利5,282,234中公开，并在图5中示出。这种情况下，移位寄存器由具有防止重合沿的附加元件(模拟开关、带滞后的反相器及电容器)的一系列触发器14和用于控制传播方向的一组开关16-22组成。
这一类型的时钟发生器的另一示例在美国专利6,377,099中公开，并在图6中示出。在这种情况下，触发器24为复位-置位型(RSFF)，其具有控制时钟通路的附加门26。门26的输出置位下一RSFF 24i+1并复位前一RSFF 24i-1。为了使该移位寄存器双向工作，需要开关来将门26i的输出连接到RSFF 24i+1或24i-1的置位输入和RSFF 24i+1或24i-1的复位输入。
一种替换类型的移位寄存器在美国专利申请2004/015061A1中公开，并在图7中示出。这种类型的寄存器由多个RSFF 25的级联组成，但不要求开关双向工作。然而，该寄存器需要至少三个时钟信号，而且由于其输出重叠，因此需要附加逻辑和/或信号来生成非重叠输出脉冲。该附加时钟增加了控制寄存器的电路的复杂性，而且在寄存器形成于显示器基板上的情况下，增加了至显示器的连接数量。
所有上述寄存器都由施加到寄存器一端的起动脉冲发生器来起动。其扫描方向由起动点的选择和时钟顺序的组合，或者由一个或多个附加信号来控制。
发明内容
根据本发明的第一方面，提供一种包含n级的多相位脉冲发生器，其中n大于1，并且对于满足1≤i≤n的所有i，每第i级包含具有第一存储元件的第一子级和具有第二存储元件的第二子级，对于满足1＜j≤n的所有j，每第j级的第一存储元件被安排成由第(j-1)级置位，每第i级的第一子级被安排成在第一存储元件被置位时提供级输出脉冲，每第i级的第二存储元件被安排成由该级输出脉冲置位，并且每第i级的第二子级被安排成在第二存储元件被置位时在级输出脉冲之后保持第一存储元件复位。
n可以大于2。
第一存储元件可以包含复位优先置位(reset-over-set)触发器。
第二存储元件可以包含复位-置位触发器。
第一子级可以包含第一门装置，该第一门装置连接至第一存储元件和时钟输入，并被安排成在第一存储元件被置位时将来自时钟输入的时钟脉冲作为级输出脉冲来传送。
第二子级可以包含第二门装置，该第二门装置连接在第二存储元件和第一存储元件的复位输入之间，并被安排成禁止在级输出脉冲期间复位第一存储元件。
每第j级的第一存储元件的置位输入可以连接至每第(j-1)级的第二子级的输出。作为一替换方案，每第j级的第一存储元件的置位输入可以被连接来接收来自第(j-1)级的级输出脉冲。各级中的交替的级可以被安排成接收来自时钟脉冲源的交替时钟脉冲。
对于满足1≤k≤(n-a)，其中a≥1的所有k，每第k级的第一和第二存储元件可以被安排成由第(k+a)级复位。第k级的第一和第二存储元件可以被安排成由第(k+a)级的级输出脉冲复位，其中a≥2。最为一替换方案，每第k级的第一和第二存储元件可以被安排成由第(k+a)级的第二子级的输出复位。
第一级的第一存储元件可以被安排成由第一起动脉冲置位。
对于满足1≤l＜n的每第l级的第一存储元件可以被安排成由第(l+1)级来置位。第n级的第一元件可以被安排成由第二起动脉冲来置位。
每第l级的第一存储元件的置位输入可以连接至每第(l+1)级的第二子级的输出。作为一替换方案，每第l级的第一存储元件的置位输入可以被连接来接收来自第(l+1)级的级输出脉冲。
对于满足(b+1)＜m≤n，其中b≥1的所有m，每第m级的第一和第二存储元件可以被安排成由第(m-b)级来复位。第m级的第一和第二存储元件可以被安排成由第(m-b)级的级输出脉冲来复位，其中b≥2。作为一替换方案，每第m级的第一和第二存储元件可以由第(m-b)级的第二子级的输出来复位。
所有级的第一和第二元件可以被安排成由一公共复位信号来复位。
根据本发明的第二方面，提供了一种包括依照本发明的第一方面的发生器的装置。
该装置可以包含显示器。
该装置可以包含有源矩阵装置。
该装置可以包含液晶装置。
因此可能提供一种可以使用单个时钟来工作的多相位脉冲发生器。也可能提供一种双向但不需要任何附加信号来控制工作方向的发生器。还可能提供一种提供非重叠输出脉冲的发生器。这使得用于控制发生器的电路相对简单，并且在发生器形成于显示器基板上的实施方式中减少了至基板的连接数量。第二子级可以完全由逻辑电路来实施，而且可能减少各级之间的连接数。从而发生器可以被安排成占用减少了的面积。
附图说明
图1是示出已知类型的有源矩阵显示器的示意框图。
图2是示出图1的显示器的典型扫描驱动器的输出脉冲的波形图。
图3是示出在反向工作模式下扫描驱动器输出脉冲的波形图。
图4至7是示出扫描驱动器中所使用的已知类型的移位寄存器的示意框图。
图8是示出构成本发明的实施方式的多相位脉冲发生器的示意框图。
图9是图8的发生器的其中一级的示意框图。
图10是示出图8的发生器的工作的波形图。
图11是图9的级的电路图。
图12是构成本发明的另一实施方式的多相位脉冲发生器的示意框图。
图13是图12的发生器的其中一级的示意框图。
图14是示出图12的发生器的工作的波形图。
图15是图13的级的电路图。
图16是构成本发明的另一实施方式的多相位脉冲发生器的其中一级的示意框图。
具体实施方式
图8和9中示出了第一实施方式。图8示出了相邻级-寄存器28、30和32之间的连接。每一级具有两个输入IN1和IN2、一个时钟输入CK、一个复位输入RST、一个“锁定”输出LOCK以及主输出OUT。对于级n，IN1和IN2连接至相邻级的锁定输出LOCKn+1和LOCKn-1，CK连接至寄存器时钟CK，RST连接至全局复位信号RST，LOCK连接至两个相邻级的输入IN2n+1和IN1n -1，OUT连接至寄存器的第n个输出OUTn。
在最左端的级28和最右端的级32的情况下，输入中的一个被连接来接收起动脉冲。级28的IN2被连接来接收左起动脉冲STARTL；级32的IN1被连接来接收右起动脉冲STARTR。
图9示出了图8中的一级的组成。第一存储元件被实施为复位优先置位触发器34(ROSFF-复位输入上的有效信号优先于置位输入上的有效信号的一种RSFF)。第二存储元件被实施为RSFF 36。输入IN1和IN2连接至或门38的输入，而或门38的输出连接至ROSFF 34的置位输入S。ROSFF 34的Q输出连接至与门40的一个输入，与门40的另一个输入连接至时钟输入CK。与门40的输出连接至该级的输出OUT，同时也连接至RSFF 36的置位输入和反相器42的输入。RSFF 36的Q输出和反相器42的输出连接至与门44的输入。与门44的输出形成锁定输出LOCK，并连接至或门39的第一输入。复位输入RST连接至RSFF 36的复位输入和或门39的第二输入。或门39的输出连接至ROSFF 34的复位输入R。
图10示出了寄存器在从左至右模式下的工作。信号Q指图9中的节点Q。Q和LOCK信号的下标指图8中标记。
在该工作开始时，所有的ROSFF 34和RSFF 36处于它们的复位状态，即它们的Q输出为低。这可以通过将复位输入RST上升至高状态(这使或门39的输出升高)，从而将高状态施加到ROSFF 34和RSFF 36的R输入来实现。
该工作将参考如图8中的30等第n中间级来描述。当输入IN1和IN2(连接至节点LOCKn-1和LOCKn+1)中的一个变高时，第n级30中的或门38的输出变高，并且第n级30的ROSFF 34被置位。这激活了第n级30。当ROSFF34被置位时，其Q输出为高，且与门40的输出与其另一输入CK的状态相同。当时钟CK升高时，这通过与门40传送到输出OUT，从而形成输出脉冲OUTn。当OUT为高时，这驱动反相器42的输出为低，其进而又驱动与门44的输出为低，从而LOCK保持为低。另外，当OUT变高时，RSFF 36被置位，且其Q输出为高。当时钟CK下降时，与门40的输出下降，且OUT下降。反相器42的输出上升，且与门44的输出LOCK上升。LOCK上的高状态维持至RST上升。LOCK上的高状态复位ROSFF 34，并防止其在IN2变高时被再一次置位。
该工作模式对于所有级且在从左至右和从右至左模式中都是相似的，不同之处在于在从左至右模式中，最左边的级28由STARTL激活，而在从右至左的模式中，最右边的级32由STARTR激活，而非由前级的锁定输出激活。
能够看到，只有当该级有效(即能将时钟脉冲传送到输出)时第一存储元件34才被置位，而当该级先前已经有效时第二存储元件36维持置位。
块34、36、38、39、40、42、44可以用任何标准方式来实施。另外，图11示出了第二实施方式，其中逻辑门38、39、40、42、44中的一些的逻辑功能被合并到触发器34和36中。这减少了所需晶体管的个数。
图11的电路示出p沟道晶体管46、48、50、52、64、68、74、76、78、84和86，n沟道晶体管54、56、58、60、62、66、70、72、73、80、82、88和90，反相器92和96，以及与非门94。p沟道晶体管46、48、64、76和84的源极连接至高基准电压电源Vdd；n沟道晶体管56、58、62、66、70、72、80、82、88和90的源极连接至低基准电压电源Vss。反相器和与非门92、94、96具有到相同的电源的内部连接。
晶体管48和56的栅极连接至第一输入IN1；晶体管50和58的栅极连接至第二输入IN2；晶体管73和74的源极连接至时钟输入CK；晶体管64、66、84和90的栅极连接至复位输入RST；晶体管72、73和74的漏极与晶体管76和80的栅极连接至输出OUT以及反相器92的输入；反相器96的输出连接至输出LOCK。
晶体管46、54、66、68和70的漏极连接在一起，且连接至晶体管52、60和73的栅极；晶体管56和58的漏极连接在一起，且连接至晶体管54的源极；晶体管46、54和62的栅极连接在一起，且连接至反相器96的输入以及与非门94的输出；晶体管52和60的漏极连接在一起，且连接至晶体管68、70、72和74的栅极；晶体管48的漏极连接至晶体管50的源极；晶体管50的漏极连接至晶体管52的源极；晶体管62的漏极连接至晶体管60的源极；晶体管64的漏极连接至晶体管68的源极；晶体管76的漏极连接至晶体管78的源极；晶体管84的漏极连接至晶体管86的源极；晶体管78、80和82的漏极连接在一起，且连接至晶体管86和88的栅极；晶体管86、88和90的漏极连接在一起，且连接至与非门94的第二输入以及晶体管78和82的栅极；反相器92的输出连接至与非门94的第一输入。
晶体管46-70因此作为第一存储元件来工作，其可由IN1或IN2上的高状态置位，并由RST上的高状态或与非门94的输出上的低状态复位。晶体管52、60、68和70是一对交叉耦合反相器，并且形成双稳态，从而存储置位或复位状态。晶体管46-70因此合并了ROSFF 34和或门38及39的功能。晶体管73、74和72实现与门40的功能。晶体管76-90实现RSFF 36的功能，其中晶体管78、82、86和88形成一对双稳态交叉耦合反相器。
图12示出了依照本发明的第三实施方式的三级寄存器。它包括级98、100、102，这些级类似于图8中的级28、30、32。连接是相似的，因此只强调图8和12之间的差别：块98、100、102不具有LOCK输出，但取而代之的是具有从其OUT输出至相邻级的IN1和IN2输入的连接；有两个时钟CK1和CK2，其中CK1连接至奇数级的CK输入，而CK2连接至偶数级的CK输入。在其它方面这些寄存器是相同的。
图13示出了图12的其中一级的组成。该设计除了没有LOCK输出外与图9相同，因此将不重复其描述。
图14示出了从左至右模式下的寄存器器的工作。该工作与图10中所示的工作相似，因此只强调不同点：两个时钟传送交替脉冲，从而CK1或CK2的逻辑组合与图10中的CK相等；在前级OUT输出而非其LOCK输出变高时，每一级的Q节点变高：这发生在连接至前级的时钟的上升沿而非下降沿上。
图15示出第四实施方式，其中反相器112和与门114的逻辑功能被合并到ROSFF 104中。该设计与图11中的设计相似，因此只说明不同点：晶体管118取代晶体管46，且晶体管148取代晶体管62；逻辑门92-96被去除，且晶体管78的漏极连接至晶体管118和148的栅极，而非至与非门94的输入；附加的晶体管150与晶体管148并联连接，从而两个晶体管的源极连接在一起，且两个晶体管的漏极连接在一起；第二附加晶体管116与晶体管118串联连接，从而其源极连接至Vdd且其漏极连接至晶体管118的源极；晶体管116和150的栅极连接至输出OUT。
晶体管116-154因此实现图13中ROSFF 104和逻辑门108-114的功能。
图15所示的级与图11所示的级相比具有减少的晶体管数量的优点，但需要附加的时钟信号。
本领域的技术人员将清楚所描述的逻辑功能有多种可能的替换实现。
图16示出了第五实施方式，其中每一级除了全局复位信号RST之外，还接收来自相邻级的复位信号RST1和RST2。该级与图9所示的级相似，且只说明不同点：输入RST1和RST2连接至或门158的输入，而或门158的输出连接至或门156的第二输入；全局复位信号输入RST连接至或门156的第一输入。或门156的输出与图9中的RST输入以相同方式连接。
级n的输入RST1和RST2可以连接至级(n+a)和(n-b)的OUT输出，其中a、b≥2，或连接至级(n+c)和(n-d)的LOCK输出，其中c、d≥1。一旦相邻级(n+1)和(n-1)的有效时段已经结束，级n就不再可能被激活，而且其LOCK信号可返回至无效状态。该实施方式使移位寄存器的每一级生成两个输出脉冲：时钟CK的单个脉冲的副本OUT以及较长脉冲LOCK。
本领域的技术人员将明白两个或门156和158的逻辑功能可与单个三输入的或门相组合，或如前面所述它们的功能可被集成到触发器中。
另外，前面的各实施方式中的任一个可被简化以供单向使用。这种情况下，每一级将省略第二输入IN2，而且LOCK或OUT输出将仅连接至下一而非上一级的输入。在图9和13中，IN1将直接连接至ROSFF 34/104的S输入，而且将省略或门38/108。在图11和15中，将去除n型晶体管58和144，且由开路来替换；将省略p型晶体管50和122，且由短路来替换。在图16中，将省略第二复位输入RST2，并且去除或门158且由RST1输入和或门156的第二输入之间的短路来替换。
构成本发明各实施方式的多相位脉冲发生器可以在图1所示类型的有源矩阵装置中，如在液晶装置中使用。例如，该发生器可以用作这些装置的扫描驱动器和/或数据驱动器内的多相位时钟发生器。

Claims (30)

1.一种包含n级的多相位脉冲发生器，其中n大于1，并且对于满足1≤i≤n的所有i，每第i级包含具有第一存储元件的第一子级和具有第二存储元件的第二子级，对于满足每个1＜j≤n的所有j，每第j级的第一存储元件被安排成由第(j-1)级或第(j+1)置位，每第i级的第一子级包含第一门装置，所述第一门装置连接至所述第一存储元件和时钟输入，并且被安排成在所述第一存储元件被置位时将来自所述时钟输入的时钟脉冲作为所述级输出脉冲来传送，每第i级的第二存储元件被安排成由所述级输出脉冲置位，并且每个第i级的第二子级被安排成在所述第二存储元件被置位时在所述级输出脉冲之后保持所述第一存储元件复位。
2.如权利要求1所述的发生器，其特征在于，n大于2。
3.如权利要求1或2所述的发生器，其特征在于，所述第一存储元件包含复位优先置位触发器。
4.如权利要求1所述的发生器，其特征在于，所述第二存储元件包含复位-置位触发器。
5.如权利要求1所述的发生器，其特征在于，所述第二子级包含第二门装置，所述第二门装置连接在所述第二存储元件和所述第一存储元件的复位输入之间，并被安排成禁止在所述级输出脉冲期间复位所述第一存储元件。
6.如权利要求1所述的发生器，其特征在于，每第j级的第一存储元件的置位输入连接至每第(j-1)级的第二子级的输出。
7.如权利要求1所述的发生器，其特征在于，每第j级的第一存储元件的置位输入连接至或门的输出，而每第(j-1)级的第二子级的输出被输入至该或门。
8.如权利要求1所述的发生器，其特征在于，每第j级的第一存储元件的置位输入被连接来接收来自第(j-1)级的级输出脉冲。
9.如权利要求1所述的发生器，其特征在于，每第j级的第一存储元件的置位输入被连接至或门的输出，该或门接收来自第(j-1)级的级输出脉冲。
10.如权利要求8或9所述的发生器，其特征在于，所述n级中的交替的级被安排成接收来自时钟脉冲源的交替时钟脉冲。
11.如权利要求7所述的发生器，其特征在于，对于满足1≤k≤(n-a)，其中a≥1的所有k，每第k级的第一和第二存储元件被安排成由第(k+a)级复位。
12.如权利要求9所述的发生器，其特征在于，对于满足1≤k≤(n-a)，其中a≥1的所有k，每第k级的第一和第二存储元件被安排成由第(k+a)级复位。
13.如权利要求10所述的发生器，其特征在于，对于满足1≤k≤(n-a)，其中a≥1的所有k，每第k级的第一和第二存储元件被安排成由第(k+a)级复位。
14.如权利要求12或13所述的发生器，其特征在于，第k级的第一和第二存储元件被安排成由第(k+a)级的级输出脉冲复位，其中a≥2。
15.如权利要求11所述的发生器，其特征在于，每第k级的第一和第二存储元件被安排成由第(k+a)级的第二子级的输出复位。
16.如权利要求1所述的发生器，其特征在于，所述第一级的第一存储元件被安排成由第一起动脉冲来置位。
17.如权利要求1所述的发生器，其特征在于，对于满足1≤l＜n的所有l，每第l级的第一存储元件被安排成由第(l+1)级来置位。
18.如权利要求17所述的发生器，其特征在于，第n级的第一元件被安排成由第二起动脉冲来置位。
19.如权利要求17或18所述的发生器，其特征在于，每第l级的第一存储元件的置位输入连接至每第(l+1)级的第二子级的输出。
20.如权利要求17或18所述的发生器，其特征在于，每第l级的第一存储元件的置位输入连接至或门的输出，而每第(l+1)级的第二子级的输出被输入至该或门。
21.如权利要求17或18所述的发生器，其特征在于，每第l级的第一存储元件的置位输入被连接来接收来自第(l+1)级的级输出脉冲。
22.如权利要求20所述的发生器，其特征在于，对于满足(b+1)＜m≤n，其中b≥1的所有m，每第m级的第一和第二存储元件被安排成由第(m-b)级来复位。
23.如权利要求21所述的发生器，其特征在于，对于满足(b+1)＜m≤n，其中b≥1的所有m，每第m级的第一和第二存储元件被安排成由第(m-b)级来复位。
24.如权利要求23所述的发生器，其特征在于，每第m级的第一和第二存储元件被安排成由第(m-b)级的级输出脉冲来复位，其中b≥2。
25.如权利要求22所述的发生器，其特征在于，每第m级的第一和第二存储元件被安排成由第(m-b)级的第二子级的输出来复位。
26.如权利要求1所述的发生器，其特征在于，所有级的第一和第二存储元件被安排成由一公共复位信号来复位。
27.一种包括如上述权利要求中任一项所述的发生器的装置。
28.如权利要求27所述的装置，其特征在于，所述装置包含显示器。
29.如权利要求27或28所述的装置，其特征在于，所述装置包含有源矩阵装置。
30.如权利要求27或28所述的装置，其特征在于，所述装置包含液晶装置。
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