JPH01191443A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置及びその製造方法に関し
、特に、多層配線構造を有する半導体集積回路装置及び
その製法に適用して有効な技術に関するものである。

〔従来の技術〕

多層配線構造を有する半導体集積回路装置においては、
下層配線を形成した後、この下層配線を覆うように絶縁
膜を形成し、この絶縁膜を層間絶縁膜としてそれに接続
孔（ｃｏｎｔａｃｔ　ｈｏｌｅ）または７／′−ホール
（ｔｈｒｏｕｇｈ　ｈｏｌｅ　）を形成して、この接続
孔を通じて下層配線と接続する上層配線を形成する。こ
の接続孔は、上層配線のステップカバレッジ（段差被覆
性）を良くするために七の内壁にテーパを付げることが
考えられる。

本発明者は、このテーパを付けた接続孔を有する半導体
集積回路装置における上層配線の形成方法について検討
した。以下は公知とされた技術ではないが、本発明者の
検討した技術であり、その概要は次のとおりである。す
なわち、本発明者の検討した技術では、アルミニウム（
Ａｔ）の下層配線を形成した後、全面に層間絶縁膜とし
て二酸化シリコン（ＳｉＯｚ）膜を形成し、この二酸化
シリコン（Ｓｉｆｔ）膜に上層配線と下層配線との接続
用のテーパ付接続孔を形成する。次に、アルミニウムの
上層配麿を形成するが、下層配線の表面にはアルミナ（
ＡｔｔＯｓ）膜が形成されている。これは、配線材料で
あるアルミニウムが表面酸化されやすい性質を待ってい
るためである。そのため、このままの状態で上層配線を
形成すると下層配線であるアルミニウム配線の接続孔か
ら露出している表面がアルミナ膜によって被覆されてい
るため、導通不良となる。これを防止するために、上層
配線の形成に先立って、スパッタエツチングを行うこと
九より前記アルミナ（ん６ｏ、）膜を除去しアルミニウ
ム配線の表面を露出させた後、上層配線を形成する。

一方、特開昭６０−１４０７２０号公報においては、接
続孔の内壁のうちの下層配線の長手方向の部分にのみ階
段状の段差を設けることにより、この接続孔における上
層配線のステップカバレッジを向上させることについて
論じられている。

〔発明が解決しようとする課題〕

しかしながら、本発明者の検討した前記技術は、以下の
とおりである。スパッタエツチングにより下層配線の表
面のクリーニングによって下層配線であるアルミニウム
配線を被覆しているアルミナ膜を除去する際に、接続孔
のテーパの付いた内壁がエツチングされて、そのエツチ
ングされた二酸化シリコン粒子が飛散して下層配線の接
続孔によって露出しているアルミニウム配線の表面に付
着するという問題がある。その結果、上層配線と下層配
線とが上記接続孔の領域で導通を図っているにもかかわ
らず、その電気的接続領域に上記二酸化シリコンという
絶縁物が介在し、上下層配線間の導通不良が生ずるとい
う問題があることを本発明は初めて見い出した。特に、
スパッタエツチングのエツチングレートが試料をスパッ
タリングする粒子の試料に対する入射角が４０〜６０度
の場合、大きいことがわかっており、その入射角をもっ
て効率よくスパッタエツチングを行なっている。

しかしながら、接続孔のテーパの付いた内壁の傾斜角が
上記スパッタエツチングのエツチングレートが大きいス
パッタリング粒子の入射角とほぼ等しいものとなってい
ることを本発明は初めて見い出した。その結果、上記テ
ーバ付の接続孔を有する多層配線構造において、接続孔
により露出した下層配線をスパッタエツチングによりク
リーニングを行なう場合、接続孔内壁は、エツチングレ
ートの大きいスパッタエツチング状態となり、その内壁
から二酸化シリコンがスパッタエツチングされ下層配線
に多量の二酸化シリコンという絶縁物が付着することが
本発明者によって初めて見い出された。

一方、特開昭６０−１４０７２０号公報に記載されてい
る前記技術は、例えば上層配線と下層配線が互いに交差
する場合には、下層配線の幅方向には階段状の段差が設
けらねていないため、上層配線のステップカバレッジの
改善を図ることができないという問題がある。

本発明の目的は、多層配線の層間絶縁膜におけろ接続孔
領域の配線のステップカバレッジの向上を図ることがで
きる半導体集積回路装置およびその製造方法を提供する
ことにある。

本発明の他の目的は、多層配線構造の上層配線と下層配
線との導通不良を防止することができる半導体集積回路
装置及びその製造方法を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔味題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、多層配線におけろ接続孔をその内壁の全周に
複数段の階段状の段差を有する形状とし℃いろ。

また、半導体装置の製法として、その多層配線における
接続孔の内壁の全周に複数段の階段状の段差を有する接
続孔を形成する工程と、バイアス・スパッタリング法に
より配線金属膜を形成する工程とを具備し曵いるもので
ある。

〔作用〕

上記した手段によれば、接続孔の各段差部における水平
方向の長さに対する垂直方向の長さの比すなわちアスペ
クト比（ａｓｐｅｃｔ　ｒａｔｉｏ　ｏｆ　ｔｈｅｃｏ
ｎｔａｃｔ　ｈｏｌｅ）を小さくてろことができるので
、接続孔における配線のステップカバレッジの向上を図
ることができる。また、下層配線の表面のスパッタエツ
チングによるアルミナ膜のクリーニング時に層間絶縁膜
がエツチングされて下層配線表面にそのエツチングされ
て飛散した絶縁物が付着する割合が極めて少なくなるの
で、上層配線と下層配線との導通不良を防止ｊることか
できろ。

さらに、上記した手段によれば、接続孔の各段差部にお
けるアスペクト比をいずれの方向で見ても小さくするこ
とができろこと及びバイアス・スパッタリング法により
形成される配線金属膜のステップカバレッジは極めて良
好であることにより、配線の方向にかかわりなく接続孔
におけるこの配線のステップカバレッジを向上させるこ
とができる。

〔実施例１〕 以下、本発明について、実施例に基づき図面を参照しな
がら具体的に説明する。

なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。

第１図に示すように、本実施例によるバイポーラＬＳＩ
においては、例えばｐ型シリコン基板のような半導体基
板１０表面に例えばｎ＋型の埋め込み層２が設けられ、
この半導体基板ｌ上に例えばｎ型シリコンのエピタキシ
ャル層３が設げられている。このエピタキシャル層３中
には、例えば二酸化シリコン（ＳｉＯｚ）膜のようなフ
ィールド絶縁膜４が選択的に設けられ、これによって素
子間分離及び素子内の分離が行われている。なお、この
フィールド絶縁膜４の下方には、例えばｐ＋型のチャネ
ルストッパ領域５が設けられている。このフィールド絶
縁膜４で分離された部分におけるエピタキシャル層３中
には、例えばｐ型のペース領域６が設けられ、このペー
ス領域６中に例えばｎ＋型のエミッタ領域７が設けられ
ている。なお、このベース領域６の下方におけるエピタ
キシャル層３によりコレクタ領域が構成される。また、
符号８は、埋め込み層２と接続されている例えばｎ＋型
のコレクタ取り出し領域である。さらに、符号９は、例
えばＳｉｎ、膜のような絶縁膜であって、この絶縁膜９
に設けられた開口９ａ〜９ｃを通じて、前記ベース領域
６、エミッタ領域７及びコレクタ取り出し領域８に接続
された例えばアルミニウム膜から成る第１層目の配線１
０（下層配線）が設けられている。さらに、この配線１
０’Ｉｔｆｉうように、例えば薄いＳｉ、Ｎ４　膜上に
比較的厚いＳ　ｉＯ，膜を設けた層間絶縁膜１１が設げ
られ、この層間絶縁膜１１に設げられた接続孔１１ａを
通じて例えばアルミニウム膜から成る二層目の配線１２
（上層配線）が設けられている。なお、符号１３は、パ
ックペーション用の絶縁膜である。

第２図に示すように、前記接続孔１１ａは、その内壁の
全周が半導体基板１の表面にほぼ垂直な面１１ｂ、ｌｌ
ｃと、半導体基板１０表面にほぼ平行な面ｌｉｄとから
成るすなわち面１１ｂ。

１１ｃと面ｌｉｄとのなす角度がほぼ９０度となってお
り、それが例えば二段の階段状の段差を有する形状とな
っている。また、この接続孔１１ａは、例えば第３図又
は第４図に示すような四角形（正方形及び長方形をも含
む形状）又は円形の平面形状とすることができろ。接続
孔１１ａの形成法としては、フォトリングラフィ技術を
用いて行なわれる。この場合、フォトレジストにパター
ニングする際のフォトレジストの露光方法としては、電
子ビーム露光方法と紫外線光露光のいずれかが主に使用
される。電子ビーム露光方法で行なった場合は、電子ビ
ーム描画の関係上、第３図に図示するような直角四辺形
の形状を有する接続孔を形成することは容易であり、か
つまた上記形状の接続孔を形成するのに好適な露光方法
でもある。

一方、第４図に図示するような曲線形状を有する接続孔
の形成には、紫外線光を露光用光として使用した場合に
容易に形成できるものであり、かつまた紫外線光を露光
用光として使用した露光方法においては、曲線形状を有
する接続孔の形状となりやすいものである。

前記面１１ｂ、ｌｌｃは上述のように基板表面に垂直で
あるため、二層目の配線１２の形成に先立って、−層目
のアルミニウム配線１０の表面に製造プロセス中に形成
されたアルミナ！’−Ｌ、Ｏ，膜を除去するためにスパ
ッタエツチングする際に、接続孔１１ａの内壁がエツチ
ングされ、そのエツチングされて飛散するＳ　ｉｏ、が
−層目配線１００表面に付着するのを極力防止すること
ができる。

これは接続孔１１ａの内壁における面１１ｂ。

１１ｃはスパッタリングする粒子の走行方向とほぼ平行
な関係にあるため、面１１ｂ、ｌｌｃにスパッタリング
する粒子が衝突することが極めて少なくなるためである
。しかも、たとえ前記面１１ｂ。

１１ｃからＳ　ｉｏ、がスパッタエツチングされても、
面１１ｃからスパッタエツチングされるＳｉｎ、は平行
な面ｌｉｄ上に付着するため、−層目配線１００表面に
付着するＳ　ｉｏ、は面１１ｂからスパッタエツチング
されるものだけであるので、その絶対量が極めて少ない
。従って、−層目配線１０の表面にＳ　ｉｏ、が付着す
ることによる配線１０゜１２間の導通不良を防止するこ
とができる。また、接続孔１１ａの内壁の全周を階段状
の段差を有する形状としているので、いずれの方向で見
ても各段差部のアスペクト比を小さくすることができ、
このため配［１２が配？ｆＭｌｏに対していずれの方向
に延在しても接続孔１１ａにおけるステップカバレッジ
の向上を図ることができる。従って、接続孔１１ａにお
けろ配線１２を流れる電流密度を高くすることができる
。また、接続孔１１ａを例えば直径１．５μｍ程度以下
に微細化しても、上述のように良好なステップカバレッ
ジを得ることができる。

前記接続孔１１ａの各部の寸法を第２図に示すように決
めた場合、この寸法は必要に応じて種々の値に選ぶこと
ができるが、例えば各段差部のアスペクト比ｈｎ／ｄｎ
（０，５（ｎ＝ｏ　、１）となるように寸法を選ぶこと
により、例えば０．２以上の被覆率を有すステップカバ
レッジを得ろことができる。被覆率とは、第２図に示す
よ５に平坦部配線厚みＷＩに対する接続孔底角部の配線
の厚みＷ。

との比Ｗｔ／Ｗ＋　と定義する。これは、垂直な内壁を
有する従来の接続孔の場合に、その直径が例えば１．５
μｍ、２．５μｍの時、例えば０．２以上のステップカ
バレッジを得るだめのアスペクト比Ａがそれぞれ例えば
Ｕ、４６　、０．４８になるという、本発明者が別に行
なった実験により得られた結果から裏付けられる。

次Ｋ、上述のように構成された本実施例によるバイポー
ラＬＳＩの製造方法の一例について説明する。

第１図に示すように、まず半導体基板１０表面に埋め込
み層２及びチャネルストッパ領域５を形成した後、この
半導体基板１上に例えばエピタキシャル成長によりエピ
タキシャル層３を形成する。

次に、このエピタキシャル層３を選択的に熱酸化するこ
とによりフィールド絶縁膜４を形成して素子間分離及び
素子内の分離を行う。次に、このフィールド絶縁膜４で
分離されたエピタキシャル層３中に所定形状のマスクを
用いて例えばイオン打ち込みによりベース領域６を形成
する。同様にして、コレクタ取り出し領域８を形成する
。次に、例えば拡散不純物のイオン打ち込みによりベー
ス領域６中にエミッタ領域７を形成する。次に、全面に
絶縁膜９を形成し、この絶縁膜９０所定部分をエツチン
グ除去して開口９ａ〜９ｃを形成した後、全面に例えば
スパッタリングにより例えばアルミニウム膜を形成し、
このアルミニウム膜を例えばドライエツチングによりパ
ターンニングすることによって、−層目の配線１０を形
成する。

次に、全面に層間絶縁膜１１を形成した後、第５図に示
すように、この絶縁膜１１上に所定形状のフォトレジス
ト１４を形成する。このフォトレジスト１４の開口の幅
は、形成すべき接続孔１１ａの下部の径ｄ０　（第２図
参照）に相当する。次に、このフォトレジスト１４をマ
スクとして絶縁膜１１を所定時間ドライエツチングする
。次に、例えばいわゆるプラズマアッシングを所定時間
行うことによりフォトレジスト１４を後退させて第６図
に示す形状とする。なおこの際、フォトレジスト１４の
厚さも減少する。この状態におけるフォトレジスト１４
の開口の幅は、接続孔１１ａの上部におけるｄ、（第２
図参照）に相当する。次に、このフォトレジス）１４を
マスクとして絶縁膜】１を再び所定時間ドライエツチン
グすることにより、第７図に示すように、内壁が階段状
の形状を有する接続孔１１ａが形成される。次に、フォ
トレジスト１４を除去した後、第１図に示すように二層
目配線１２、絶縁膜１３を形成して、目的とするバイポ
ーラＬＳＩを完成させる。

上述の製造方法によれば、−回のフォトリングラフイー
及びエツチングにより上述のような階段状の接続孔１１
ａを容易に形成することができ、製造工程が簡単である
。

以上、本発明者によってなされた発明を前記実施例に基
づ、き具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変形し得ることは勿論である。

例えば、上述の実施例においては、接続孔１１ａが二段
の階段状の段差を有する場合について説明したが、必要
に応じて三段以上の階段状の段差を設げることも可能で
ある。また、本発明は、半導体基板中に形成された拡散
層とその拡散層とオーミックコンタクトする配線とを接
続するために、絶縁膜に設げられる接続孔の場合にも適
用することができる。

さらに、本発明は、各種のバイポーラＩＣ１各種のＭＯ
ＳＩＣ１さらにバイポーラ形半導体素子とＭＯ８形半導
体素子とが同一半導体基板に形成されているＢｉ　ＣＭ
Ｏ３ＩＣに適用でき、論理ＬＳＩ、メモリＬＳＩ、ダイ
ナミックＲＡＭ（Ｒａｎ−ｄｏｍ人ｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ）Ｌ　Ｓ　Ｉ等の各種の半導体集積回路装置に適
用することができる。

さらにまた、下層配線または上層配線は、スパッタリン
グ法により形成したアルミニウムを主成分とした配線に
限定されず、ＣＶＤ法、真空蒸着法等により形成したも
のでもよい。また、アルミニウムを主成分とした配線材
料に限定されず、上層配線として低抵抗の多結晶シリコ
ン材料からなる配線等であってもよい。

さらにまた、層間絶縁膜としては、上述実施例の５ｉｓ
Ｎ４．／ｓｉｏ、の２眉絶縁膜に限定されず、ＰＳＧ膜
、Ｓ　ｉＯ，膜等種々の絶縁膜を使用できる。

なお、本発明で使用している異方エツチング、ＲＩ　Ｅ
　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）とい
う技術それ自体は既に半導体装置の製造にあたって種々
の目的で使用されているもので、それ自体は公知である
。

異方性エツチングは、簡単に述べれば、等方性エツチン
グに対応する用語として用いられ、方向性エツチングと
同じ意味である。パターンの深さ方向と水平方向のエツ
チング速度がほぼ等しい場合を等方性エツチングと呼び
、深さ方向のエツチング速度が水平方向より大きい場合
、エツチング速度が方向依存性を持つことで、異方性エ
ツチングと呼んでいろ。異方性エツチングは、原則とし
て、プラズマ中の正イオンの照射により方向性を生じさ
せる。したがってＲＩＥで異方性エツチングが追放され
できる。

一方、ＲＩＥの装置としては、種々の態様のものがある
。例えば、二枚の平行平板電極をチャンバ内に内蔵して
いる。一方の電極はマツチング回路を通して高周波電力
が印加され、他の電極は、チャンバ壁と同様、接地され
ている。被エツチング試料が高周波電極上に載置される
場合がＲＩＥに相当し、接地電極上に載置される場合は
、平行平板電極形プラズマエツチングとして区別されて
〜・る。前者の方が、試料にかかる負のセルフバイアス
が大きく、エツチングにおけるイオンの役割が大きい。

〔実施例２〕 説明の便宜上、まず本実施例によるバイポーラＬＳＩの
製造方法により製造されたバイポーラＬＳＩの構造につ
いて説明する。

第８図に示すように、本実施例によるバイポーラＬＳＩ
においては、例えばｐ型シリコン基板のような半導体基
板１０１０表面Ｋ例えばｎ＋型の埋め込み層１０２が設
けられ、この半導体基板１０１上Ｋ例えばｎ型シリコン
のエピタキシャル層１０３が設けられている。このエピ
タキシャル層１０３中には、例えばＳ　ｉＯ，膜のよう
なフィールド絶縁膜１０４が選択的に設けられ、これに
よって素子間分離及び素子内の分離が行われている。

なお、このフィールド絶縁膜１０４の下方には、例えば
ｐ＋型のチャネルストッパ領域１０５が設けられている
。このフィールド絶縁膜１０４で分離された部分におけ
るエピタキシャル層１０３中には、例えばｐ型のベース
領域１０６が設けられ、このベース領域１０６中に例え
ばｎ＋型のエミッタ領域１０７が設げられている。そし
て、このエミッタ領域１０７、ペース領域１０６及びこ
のペース領域１０６の下方におけるエピタキシャル層１
０３から成るコレクタ領域により、ｎｐｎ型のバイポー
ラトランジスタが構成されている。また、符号１０８は
、埋め込み層１０２と接続されている例えばｎ＋型のコ
レクタ取り出し領域である。

さらに、符号１０９は、例えばＳｉα１膜のような絶縁
膜であって、この絶縁膜１０９に設げられた開口１０９
ａ〜１０９ｃを通じて、前記ペース領域１０６、エミッ
タ領域１０７及びコレクタ取り出し領域１０８に接続さ
れた例えばアルミニウム膜から成る第１層目の配線１１
０ａ〜１１０ｃ（下層配線）が設けられている。これら
のうち、配線１１０ａと、コレクタ領域を構成するエピ
タキシャル層１０３とにより、前記ｎｐｎ型バイポーラ
トランジスタのベース・コレクタ間に接続されている’
／ｗットキ・バリア・ダイオード（ＳＢＤ）１１１が構
成されている。さらに、これらの配線１１０ａ〜１１０
ｃを覆うように、例えば薄いＳｉ、Ｎ、膜上に比較的厚
いＳ　ｉＯ，膜を設げた層間絶縁膜１１２が設けられ、
この層間絶縁膜】１２に設けられた接続孔１１２ａを通
じて、例えばアルミニウム膜から成る二層目の配線（上
層配線）１１３が設けられている。なお、符号１１４は
、パッシベーション用の絶縁膜である。

第９図に示すように、前記接続孔１１２ａは、その内壁
の全周が半導体基板１０１０表面にほぼ垂直な面１１２
ｂ、１１２ｃと、半導体基板１０１０表面にほぼ平行な
面１１２ｄとから成る、例えば二段の階段状の段差を有
する形状となっている。

また、この接続孔１１２ａは任意の平面形状とすること
ができるが、例えば第１０図又は第１１図に示すような
四角形（長方形及び正方形を含む形状）又は円形の平面
形状とすることができる。

次に、本実施例によるバイポーラＬＳＩの製造方法につ
いて説明する。

第８図に示すように、まず半導体基板１０１の表面に埋
め込み層１０２及びチャネルストッパ領域１０５を形成
した後、この半導体基板１０１上に例えばエピタキシャ
ル成長によりエビタキシャル層１０３を形成する。次に
、このエピタキシャル層１０３を選択的に熱酸化するこ
とによりフィールド絶縁膜１０４を形成して素子間分離
及び素子内の分離を行う。次に、このフィールド絶縁膜
１０４で分離されたエピタキシャル層１０３中に所定形
状のマスクを用いて例えばイオン打ち込みによりペース
領域１０６を形成する。同様にして、コレクタ取り出し
領域１０８を形成する。次に、例えばイオン打ち込みに
よりベース領域１０６中にエミッタ領域１０７を形成す
る。次に、全面に絶縁膜１０９を形成し、この絶縁膜１
０９０所定部分をエツチング除去して開口１０９ａ〜１
０９ｃを形成した後、全面に例えばスパッタリングによ
り例えばアルミニウム膜を形成し、このアルミニウム膜
を例えばドライエツチングによりパターンニングするこ
とによって、−層目の配線１１０ａ〜１１０Ｃを形成す
る。この後、全面に層間絶縁膜１１２を形成する。

次に、第１２図に示すように、この絶縁膜１１２上に平
坦化用の下層レジス）ＢＬ、例えばスピン・オン・グラ
ス（ＳＯＧ）膜のような中間層ＭＬ及び上層レジストＴ
Ｌを順次全面に形成する。

具体的には、下層レジス）ＢＬは、膜厚３〜４μｍにな
るようにスピンナ塗布法により形成する。

また、中間層ＭＬは、膜厚０．１〜０．２μｍになるよ
うにＳＯＧ膜をスピンナ塗布法により形成する。

さらに、上層レジストＴＬは、膜厚０．５〜１μｍにな
るようにスピンナ塗布法により形成する。下層レジスト
ＢＬは、プロセス条件とマスク機能をはかるため、上層
レジストＴＬの膜厚値の３倍以上の膜厚とするのがよい
。

次に第１３図に示すように、上層レジストＴＬをパター
ンニングして、形成すべき接続孔１１２ａの下部のｄｏ
　　（第９図参照）に相当する幅の開口ＴＬａを形成し
た後、この上層レジス）ＴＬ’にマスクとして中間層Ｍ
Ｌを例えば反応性イオンエツチング（Ｒｅａｃｔｉｖｅ
　Ｉｏｎ　Ｅｔｃｈｉｎｇ、　　以下、ＲＩＥと略記す
る）により異方性エツチングし、さらにこのようにして
パターンニングされた中間層ＭＬをマスクとして下層レ
ジストＢＬを再びＲＩＥにより異方性エツチングする。

この後、中間層ＭＬを除去する。

次に第１４図に示すように、上述のようにしてパターン
ニングされた下層レジストＢＬをマスクとして、絶縁膜
１１２を例えばＲＩＥにより例えばこの絶縁膜１１２の
厚さの半分の深さまで異方性エツチングする。

次に、例えばいわゆるプラズマアッシングを所定時間行
うことにより下層レジストＢＬを後退させて第１５図に
示す形状とする。この状態における下層レジス）ＢＬの
開口の幅は、接続孔１１２ａの上部における径ｄ＋　　
（第９図参照）に相当する。

なおこの際、下層レジス）ＢＬの厚さも減少する。

次に、この下層レジストＢＬをマスクとして絶縁膜１１
２を例えばＲＩＥにより再び異方性エツチングすること
により、第１６図に示すように、内壁が階段状の形状を
有する接続孔１１２ａを形成する。このように接続孔１
１２ａの内壁の全周を階段状の段差を有する形状として
いるので、いずれの方向で見ても各段差部のアスペクト
比（ａｓｐｅｃｔｒａｔｉｏ　ｏｆ　ｔｈｅ　ｃｏｎｔ
ａｃｔ　ｈｏｌｅ）すなわちＡ＝ｈｎ／ｄｎ　（ｎ＝０
　、１）　　（第９図参照）を小さくすることができ、
このため配線１１３が配線１１０に対していずれの方向
に延在しても接続孔１１２ａにおけるステップカバレッ
ジを向上させることができる。すなわち、配線１１３の
方向にかかわりなく接続孔１１２ａにおげろこの配線１
１３のステップカバレッジを向上させることができる。

従って、接続孔１１２ａにおける配線１１３を流れろ電
流密度を高くすることができる。また、接続孔１１２ａ
を例えば直径１．５μｍ程度以下に微細化しても、上述
のように良好なステップカバレッジを得ることができろ
。

次に、前記下層レジストＢＬを除去した後、第１７図に
示すように、バイアス・スパッタリング法により全面に
二層目配線形成用の例えばアルミニウム膜のような配線
金属膜１１５を形成する。

このバイアス・スパッタの際には、−旦堆積した金属の
一部が再度エツチングされる再スパツタ効果があるため
、接続孔１１２ａにおける金属膜１１５、従って配線１
１３のステップカバレッジは極めて良好である。このバ
イアス・スパッタ法を用いたことによるステップカバレ
ッジ向上の効果が、上述のように接続孔１１２ａの内壁
の全周を階段状の段差を有する形状としたことによるス
テップカバレッジ向上の効果に加わる結果、接続孔１１
２ａの中央部におけろステップカバレッジは例えば被覆
率が約１、その他の部分でも例えば０．５〜０．６程度
もしくはそれ以上と極めて高い値になる。なお、公知資
料として、バイアススパッタリングによる多層配線形成
技術として、株式会社プレスジャーナル発行の月刊誌ｒ
ｓｅｍｉｃｏｎｄｕｃｔｏｒＷｏｒｌｄ　（セミコンダ
クターワールド）Ｊ１９８４年１０月号、１９８５，９
．１５発行、Ｐ１２１〜Ｐ１２８がある。この中に、バ
イアススパッタリング装置及びバイアススパッタリング
の原理等が詳細に説明されている。

次に、前記金属膜１１５をエツチングにより所定形状に
パターンニングして二層目の配線１１３を形成した後、
絶縁膜１１４を形成して、第８図に示すように、目的と
するバイポーラＬＳＩを完成させる。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。

例えば、上述の実施例においては、接続孔１１２ａが二
段の階段状の段差を有する場合について説明したが、必
要に応じて三段以上の階段状の段差を設けることも可能
である。また、本発明は、半導体基板中に形成された拡
散層と配線とを接続するために絶縁膜に設けられる接続
孔の場合にも適用することができる。

さらに、本発明は、各種のバイポーラＩＣ１各種のＭＯ
ＳＩＣさらにバイポーラ形半導体素子とＭＯ８形半導体
素子とが同一半導体基板に形成されているＢｉＣＭＯＳ
ＩＣに適用でき、論理ＬＳＩ、メモリＬＳＩ、ダイナミ
ックＲＡＭ　（Ｒａｎ−ｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ）　Ｌ　Ｓ　Ｉ等の各種の半導体集積回路装置に
適用することができる。

さらにまた、下層配線または上層配線は、スパッタリン
グ法により形成したアルミニウムを主成分とした配線に
限定されず、ＣＶＤ法、真空蒸着法等により形成したも
のでもよい。また、アルミニウムを主成分とした配線材
料に限定されず、上層配線として低抵抗の多結晶シリコ
ン材料からなる配線等であってもよい。

さらにまた、層間絶縁膜としては、上述実施例のＳｉｓ
　Ｎ、　／　Ｓｉｎ、の２層絶縁膜に限定されず、ＰＳ
Ｇ膜、Ｓｉｎ、膜等糧々の絶縁膜を使用できる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるバイポーラＬＳＩを
示す断面図、 第２図は、第１図に示すバイポーラＬＳＩにおける接続
孔近傍の拡大断面図、 第３図及び第４図は、それぞれｆａｃ１図に示すバイポ
ーラＬＳＩにおけろ接続孔の平面形状の例な示す平面図
、 第５図〜第７図は、第１図に示すバイポーラＬＳＩにお
ける接続孔の形成方法を工程順に説明するための断面図
、 第８図は、本発明の他の一実施例によるバイポーラＬＳ
Ｉの製造方法により製造されたバイポーラＬＳＩを示す
断面図、 第９図は、第８図に示すバイポーラＬＳＩにおけろ接続
孔近傍の拡大断面図、 第１０図及び第１１図は、それぞれ第８図に示すバイポ
ーラＬＳＩにおける接続孔の平面形状の例を示す平面図
、 第１２図〜第１７図は、本発明の第８図に示すバイポー
ラＬＳＩの製造方法な工＠順に説明するための断面図で
ある。 １・・・半導体基板、２・・・埋め込み層、３・・・エ
ピタキシャル層、４・・・フィールド絶縁膜、６・・・
ベース領域、７・・・エミッ°り領域、８・・・コレク
タ取り出し領域、１０．１２・・・配線、１１・・・層
間絶縁膜、１０１・・・半導体基板、１０２・・・埋め
込み層、１０３・・・エピタキシャル層、１０４・・・
フィールド絶縁膜。 １０６・・・ベース領域、１０７・・・エミッタ領域、
１０８・・・コレクタ取り出し領域、１１０ａ〜１１０
ｃ。 】１３・・・配線、１１２・・・層間絶縁膜、１１５・
・・配線金属膜、ＢＬ・・・下層レジスト、ＭＬ・・・
中間層、ＴＬ・・・上層レジスト。 第７図 第　２　　図 第　　３　　　図　　　　　　　　第　　４　　　因業
５図 第　　６　　図 第　　７　　図 第８図 第　１０　　図

Claims (1)

1. 【特許請求の範囲】 １、ＰＮ接合を有する半導体素子が複数個形成されてい
   る半導体領域と、前記半導体領域上に前記半導体素子の
   少なくとも１個と電気的接続されている多層配線とを有
   する半導体集積回路装置において、前記多層配線におけ
   る下層配線と上層配線とは、それらの層間絶縁膜におけ
   る接続孔を通して相互に電気接続されてなり、前記接続
   孔の断面形状が前記接続孔の内壁の全周域において複数
   段の階段状の段差を有する形状であり、接続孔における
   階段状の段差は、垂直方向にある第１の内壁と水平方向
   にある第２の内壁とからなり、第１の内壁面と第２の内
   壁面とのなす角がほぼ９０度となっていることを特徴と
   する半導体集積回路装置。 ２、ＰＮ接合を有する半導体素子が複数個形成されてい
   る半導体領域と、前記半導体領域上に前記半導体素子の
   少なくとも１個と電気的接続されている多層配線とを有
   する半導体集積回路装置において、前記多層配線におけ
   る下層配線と上層配線とは、それらの層間絶縁膜におけ
   る接続孔を通して相互に電気接続されてなり、前記接続
   孔の断面形状が前記接続孔の内壁の全周域において複数
   段の階段状の段差を有する形状であるものであることを
   特徴とする半導体集積回路装置。 ３、ＰＮ接合を有する半導体素子が複数個形成されてい
   る半導体領域と、前記半導体領域上に前記半導体素子の
   少なくとも１個と電気的接続されている多層配線とを有
   する半導体集積回路装置の製造方法において、 半導体基板などの半導体領域にＰＮ接合を形成する工程
   と、 前記半導体領域上に前記半導体素子の少なくとも１個と
   電気的接続されるようにアルミニウムを主成分とする下
   層配線を形成する工程と、下層配線全面に無機絶縁材料
   からなる層間絶縁膜を形成する工程と、 前記層間絶縁膜に下層配線と上層配線を電気接続するた
   めの接続孔を形成する工程であって、前記接続孔の断面
   形状が前記接続孔の内壁の全周域において複数段の階段
   状の段差を有する形状になるように接続孔を層間絶縁膜
   にＲＩＥを用いて形成する工程と、 前記接続孔によって表面が露出している下層配線領域を
   スパッタエッチング法により下層配線の表面をクリーニ
   ングし、下層配線表面に形成されているアルミニウムの
   酸化物を除去する工程と、 前記接続孔により表面が露出している下層配線表面及び
   層間絶縁膜表面にアルミニウムを主成分とする上層配線
   をバイアススパッタリング法により形成する工程とを有
   することを特徴とする半導体集積回路装置の製造方法。 ４、ＰＮ接合を有する半導体素子が複数個形成されてい
   る半導体領域は、バイポーラＩＣが形成されている半導
   体基板である請求項３記載の半導体集積回路装置の製造
   方法。 ５、ＰＮ接合を有する半導体素子が複数個形成されてい
   る半導体領域は、ＭＯＳＩＣが形成されている半導体基
   板である請求項３記載の半導体集積回路装置の製造方法
   。 ６、ＰＮ接合を有する半導体素子が複数個形成さヤてい
   る半導体領域は、ＢｉＣＭＯＳＩＣが形成されている半
   導体基板である請求項３記載の半導体集積回路装置の製
   造方法。 ７、前記層間絶縁膜に下層配線と上層配線を接続するた
   めの接続孔を形成する工程であって、層間絶縁膜全面に
   フォトレジスト膜を形成する工程と、層間絶縁膜におけ
   る接続孔形成領域上のフォトレジスト膜に透孔を形成す
   る工程と、前記透孔により表面が露出している層間絶縁
   膜領域に前記フォトレジスト膜をエッチング用マスクと
   して溝を形成する工程と、前記フォトレジスト膜の少な
   くとも透孔部側面のフォトレジスト膜を除去して前記透
   孔よりも口径の大きな第２の透孔を形成する工程と、前
   記第２の透孔により表面が露出している層間絶縁膜をエ
   ッチングして除去し階段状の接続孔を形成する工程とか
   らなることを特徴とする請求項３記載の半導体集積回路
   装置の製造方法。 ８、前記層間絶縁膜に下層配線と上層配線を接続するた
   めの接続孔を形成する工程であって、層間絶縁膜全面に
   多層フォトレジスト膜を形成する工程と、層間絶縁膜に
   おける接続孔形成領域上の多層フォトレジスト膜に透孔
   を形成する工程と、前記透孔により表面が露出している
   層間絶縁膜領域に前記多層フォトレジスト膜をエッチン
   グ用マスクとして溝を形成する工程と、前記多層フォト
   レジスト膜の最下層のフォトレジスト膜のみを残存させ
   る工程と、前記フォトレジスト膜の少なくとも透孔部側
   面のフォトレジスト膜を除去して前記透孔よりも口径の
   大きな第２の透孔を形成する工程と、前記第２の透孔に
   より表面が露出している層間絶縁膜をエッチングして除
   去し階段状の接続孔を形成する工程とからなることを特
   徴とする請求項３記載の半導体集積回路装置の製造方法
   。 ９、ＰＮ接合を有する半導体素子が複数個形成されてい
   る半導体領域と、前記半導体領域上に前記半導体素子の
   少なくとも１個と電気的接続されている多層配線とを有
   する半導体集積回路装置の製造方法において、 半導体基板などの半導体領域にＰＮ接合を形成する工程
   と、 前記半導体領域上に前記半導体素子の少なくとも１個と
   電気的接続されるように下層配線を形成する工程と、 下層配線全面に層間絶縁膜を形成する工程と、前記層間
   絶縁膜に下層配線と上層配線を電気接続するための接続
   孔を形成する工程であって、前記接続孔の断面形状が前
   記接続孔の内壁の全周域において複数段の階段状の段差
   を有する形状になるように接続孔を層間絶縁膜に形成す
   る工程と、 前記接続孔によって表面が露出している下層配線領域を
   スパッタエッチング法によりその下層配線の表面をクリ
   ーニングする工程と、 前記接続孔を含む層間絶縁膜表面に上層配線を形成する
   工程 とを有することを特徴とする半導体集積回路装置。