DE2313219B2 - Verfahren zur Herstellung einer Halbleiteranordnung mit einer auf mehreren Niveaus liegenden Metallisierung - Google Patents
Verfahren zur Herstellung einer Halbleiteranordnung mit einer auf mehreren Niveaus liegenden MetallisierungInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren der im Oberbegriff des Anspruchs 1 näher bezeichneten Art
Ein derartiges Verfahren ist aus der US-PS 32 44 555 bekannt
Eine Reihe von Gesichtspunkten, wie beispielsweise Baugröße, Herstellungskosten und Übertragungsgeschwindigkeit,
zwingt dazu, integrierte Schaltkreise mit immer kleineren Abmessungen und insbesondere mit
immer dichter beieinander liegenden Metallisierungsmustern für Elektroden und elektrisch leitende Zwischenverbindungen
zu konstruieren. Hinzu kommt, daß bei einigen Typen von 1 lalbleiteranordnüngen, wie
beispielsweise Ladungsübertragungseinrichtungen (CCD's und Eimerkettenschaltungen), für deren Funktionsweise
dicht beieinanderüegende Elektroden sowie auf mehreren Niveaus liegende Elektroden unerläßlich
sind.
Bei dem eingangs erwähnten, bekannten Verfahren zur Herstellung einer auf zwei unterschiedlichen
Niveaus liegenden Metallisierung bei einer Halbleiteranordnung wird zunächst ein Halbleiterkörper mittels
einer Oxidmaske ausgeätzt; anschließend werden eine erste Metallschicht aufgedampft, die Oxidmaske mit
dem darauf liegenden Teil der ersten Metallschicht entfernt, eine zweite Metallschicht aufgedampft und
schließlich mittels einer Fotomaske die über den Resten der ersten Metallschicht liegenden Teile der zweiten
Metallschicht weggeätzt. Diese Verfahrensweise ist jedoch kompliziert, zeitraubend und verhältnismäßig
ungenau und eignet sich daher nicht für die Herstellung von billigen Halbleiteranordnungen mit eng nebeneinander
liegenden Metallisierungen.
Die Aufgabe der Erfindung besteht demgemäß darin, ein Verfahren der eingangs erwähnten Art zu schaffen,
welches die Herstellung von seitlich eng nebeneinander liegenden Metallisierungsabschnitten sowie wahlweise
leitende Verbindungen zwischen ihnen auf einfachere, billigere Weise ermöglicht.
Die Aufgabe wird erfindungsgemäß durch die Merkmale des Anspruchs 1 gelöst.
Vorteilhafte Weiterbildungen und Ausgestaltungen des Verfahrens nach Anspruch 1 ergeben sich aus den
Unteransprüchen.
Da das Verfahren sich besonders zur Herstellung von unter engem Raum untergebrachten, auf mehreren
Niveaus liegenden Elektroden geeignet ist, die für den wirkungsvollen Betrieb vieler Ladungsübertragungseinrichtungen
wichtig sind, wird die folgende Beschreibung hauptsächlich im Zusammenhang mit solchen Einrichtungen
durchgeführt, obwohl die allgemeinere Anwendbarkeit der Erfindung offensichtlich ist.
Ausführungsbeispiele der Erfindung werden nun anhand der beiliegenden Zeichnungen beschrieben. Es
zeigt
F i g. 1 bis 5 einen Teil einer Festkörperanordnung im
Schnitt bei den aufeinander folgenden Herstellungstufen nach einem ersten Ausführungsbeispiel der Erfindung;
Fi g. 1, 2 sowie 6 bis 8 einen Teil der Festkörperanordnung
im Schnitt, in den aufeinanderfolgenden Herstellungsstufen nach einem anderen Ausführungsbeispiel der Erfindung; und
Fig. 1, 9 und 10 einen Teil der Halbleiteranordnung
im Schnitt bei aufeinander folgenden Herstellungsstufen nach einem weiteren Ausführungsbeispiel der Erfindung.
F i g. 1 zeigt im Schnitt einen Teil einer Anordnung,
wie sie im wesentliche:· nach den anfänglichen, wichtigen Vorbereitungsschritten nach einem ersten
Ausführungsbeispiel der Erfindung aussieht Der Teil 21 weist einen Grundkörper 22 auf, der aus Halbleitermaterial,
gewöhnlich Silizium, besteht Ober den Grundkörper 22 ist eine isolierende Schicht 23 ausgebildet, die
zur Verwendung unter der Steuerelektrode eines Fedeffekitransistors mit isolierter Steuerelektrode
(IGFET-Transistor) geeignet ist Die isolierende Schiclit
23 kann thermische Oxydation des Grundkörpers 22 oder durch eine der vielen verschiedenen Abscheidung
oder Aufdampftechniken hergestellt werden, beispielsweise durch chemische Abscheidung aus der Dampfphase.
Über der isolierenden Schicht 23 ist eine zweite Schicht 24 aus einem isolierenden Material ausgebildet,
das sich von dem Material der isolierenden Schicht 23 in dem Sinne unterscheidet daß eine selektive Ätzung in
der unten beschriebenen Weise durchgeführt werden kann. Dann wurde aus praktischen Gründen, die noch
beschrieben werden, über der isolierenden Schicht 24 eine dritte dielektrische Schicht 25 ausgebildet, die
vorteilhafterweise aus dem selben Material besteht, das in der isolierenden Schicht 23 verwendet wird. Die
Schicht 25 kann jedoch auch aus einem anderen Material bestehen, wobei das einzige wichtige Kriterium
darin be'teht, daß sie genügend stark an der
isolierenden Schicht 24 in solchen Lösungen haftet, die die isolierende Schicht 24 ätzen, um eine selektive
Ätzung von Abschnitten der isolierenden Schicht 24 zu gestatten. Beispielsweise kann die Dicke der isolierenden
Schicht 23 etwa 350 nm aus Siliziumoxid, die isolierende Schicht 24 etwa 100 nm Aluminiumoxid oder
Siliziumnitrid und die Schicht 25 etwa 200 nm aus Siliziumoxid aufweisen.
Nach der Herstellung der isolierenden Schichten 23,
24 und 25 wurde über der Schicht 25 in an sichbekannter Weise eine Fotolackmaske (nicht gezeigt) ausgebildet,
und die Anordnung wurde dann einem Mittel, beispielsweise Fluorwasserstoff, wenn die Schicht 25 aus
Siliziumoxid besteht, ausgesetzt, welches die freiliegenden Abschnitte der Schicht 25 ätzen, um die
durchgehenden öffnungen 25-4 und 25ff zu bilden. Dann
wurde die Fotolackmaske entfernt und die Anordnung in ein anderes Mittel, beispielsweise heiße Phosphorsäure
von etwa 170"C, eingeführt, die durch die isolierende
Schicht 24, d.h. das Aluminiumoxid, durchätzt, um die durchgehenden öffnungen zu bilden, die unter den
öffnungen 25 A und 25 ß gezeigt sind.
Die Öffnungen 25a und 25B können in typischen Fällen eine lineare Abmessung von etwa ΙΟμιη haben
und können durrh 10 μιη breite Abschnitte der
isolierenden Schicht 24 voneinander getrennt sein.
Als nächstes wird die Tihicht 25 von der Anordnung
von Fig. 1 beispielsweise durch Ätzen in einer Lösung
entfernt, die die Schicht 25 auflöst jedoch das Material der isolierenden Schicht 24 nicht wesentlich angreift.
Die resultierende Anordnung wird dann in ein Mittel, beispielsweise Fluorwasserstoff, eingetaucht, welches
das Material der isolierenden Schicht 23 arzt, jedoch das
Material der isolierenden Schicht 24 nicht erheblich angreift Auf diese Weise werden die Teile der
isolierenden Schicht 23, die durch die öffnungen in der isolierenden Schicht 24 freiliegen, entweder zur
teilweise bis zu der Fläche des Grundkörpers 23, wobei beispielsweise eine Dicke von 100—150 nm stehen
bleibt, oder gegebenenfalls vollständig bis zu der Fläche des Grundkörpers 22 durchgeätzt In letzterem Fall
kann eine dünne, frische Schicht aus isolierenden Material, beispielsweise mit einer Dicke von etwa
100—150 nm in allen oder in ausgewählten, geätzten
Teilen der isolierenden Schicht 23 ausgebildet werden je nach dem, ob eine gezeigte Verbindung mit der
Oberfläche des Grundkörpers 22 erwünscht ist
Die in F i g. 2 gezeigte Anordnung zeigt den Teil 21 nach dem Ätzen der isolierenden Schicht 23 und nach
einem weiteren Verfahrensschritt, bei dem entweder mehr von dem Material der isolierenden Schicht 24 oder
einem bestimmten Isoliermaterial aufgebracht worden
• ist Wegen dieser Abscheidung oder Aufdampfung
wurde da« Bezugszeichen der Schicht 24 in F i g. 2 in 24' geändert Dieses Aufbringen, von zusätzlichem Isoliermaterial,
beispielsweise von etwa 50 nm Aluminiumoxid oder Siliziumnitrid, was im Prinzip durch die Bezugszei-
■■" chen 26/4 und 26S angedeutet ist, ist üblich. Das
Aufbringen wird bei dem beschriebenen Ausführungsbeispiel vorgenommen, da die Ausnehmungsbereiche
26/4 und 26ß für eine elektrische Funktion, beispielsweise
die Steuerelektrode eines IGFET-Transistors ver-
• wendet werden, bei dem ein passives, dielektrisches Material hoher Qualität wichtig ist und bei dem es bisher
üblich war, ein doppelschichtiges Dielektrikum zu verwenden, das eine dünne Schicht aus Siliziumoxid
aufweist, die von einer dünnen Schicht Aluminiumoxid oder Siliziumnitrid überdeckt ist.
Ein wichtiges Merkmal, das aus F i g. 2 ersichtlich ist, besteht darin, daß aufgrund der Unterschneidung
während der Ätzung des einen Dielektrikums unter Verwendung eines anderen als Maske Teile der Schicht
■ 24', die die gesamten Ränder der Ausnehmungen 26/4
und 26ö umgeben, über diese Ausnehmungen überhängen.
Diese Oberhänge sind wichtig, weil, wie in F i g. 3 gezeigt ist, ein nachfolgendes Aufbringen von leitfähigem
Material, beispielsweise durch Aufdampfen bis zu einer Dicke, die kleiner als die Höhe der Ausnehmungen
ist, lokalisierte Abschnitte 27 bis 29 aus leitfähigem Material, über der Schicht 24' und lokalisierte
Abschnitte 30 und 31 aus leitfähigem Material in den Ausnenrnungen erzeugt werden, wobei die letzten
•. körperlich und elektrisch von den Abschnitten 27 b:s 29
getrennt sind. Die körperliche und elektrische Trennung, d. h. die Isolierung, ergibt sich, weil das
abgeschiedene, leitfähige Material nicht in der Lage ist, die überhängenden \bschn:itle zu überbrücken.
><! Wie in Fig.3 gezeigt ist, ergibt sich daraus eine
Anordnung mit leitfähigen Abschnitten 27 bis 29 die einen verhältnismäßig großen Abstand von der
Oberfläche des Grundkörpers 22 haben, und eine weitere Vielzahl leitfähiger Abschnitte 30 und 31, die
einen relativ kurzen Abstand von der Oberfläche des Grundkörpers 22 haben. Es ist zu beachten, daß die
äußere Kante jedes der Abschnitte 30 und 31 im
wesentlichen mit den inneren Teilen der darübeiliegen-
den Öffnungen fluchten, so daß der effektive, seitliche
Abstand zwischen beispielsweise den Abschnitten 27 und 31, ft^n Abschnitten 28 und 3! usw. im wesentlichen
gleich Null ist.
Unter einem effektiven seitlichen Abstand gleich Null soll verstanden werden, daß die unteren Elektroden,
zum Beispiel der Abschnitt 30, sich unter die oberen Elektroden, zum Beispiel die Abschnitte 28 und/oder 29,
erstrecken können, statt genau mit ihnen ausgerichtet zu sein. In beiden Fällen ist der Effekt für die elektrischen
Eigenschaften der Gleiche. Der Begriff »im wesentlichen gleich Null« wird verwendet, um der Tatsache
Rechnung zu tragen, daß der Außendurchmesser der unteren Elektroden nicht genau mit dem Innendurchmesser
der darüberliegenden öffnungen fluchten kann. Wie dem Fachmann bekannt ist, kann dies aufgrund der
Streuung von verdampften Atomen und möglichen ^f^ n I1O tw^% t% %4 £h Γ/\ Ί fT^ nt I I
ituftrptpn In Hip*.pn
Fällen soll der Begriff »im wesentlichen gleich Null« weniger als einige 100 rim bedeuten.
Nach Fertigstellung der Anordnung von Fig. 3 besteht oft noch die Aufgabe, wahlweise eine elektrische
Verbindung zwischen nebeneinander liegenden, leitenden Abschnitten, beispielsweise zwischen dem
leitenden Abschnif: 28 und dem leitenden Abschnitt 29 und zwischen dem leitenden Abschnitt 27 und dem
leitenden Abschnitt 31, herzustellen. Wie in den folgenden Ausführungsbeispielen beschrieben wird, gibt
es mehrere Wege, solch eine selektive, elektrische Verbindung herzustellen. Ein Verfahren, das gegenwärtig
als sehr brauchbar betrachtet wird, wird in folgenden beschrieben.
Wie aus Fig. 4 zu ersehen ist, wird zuerst über der
Anordnung von Fig. 3 eine Maske 32, beispielsweise eine Fotolackmaschine, ausgebildet, die. wo eine
Verbindung hergestellt werden soll, Teile der nebeneinander liegenden leitenden Abschnitte frei läßt, an denen
der Kontakt hergestellt werden soll. Dann wird leitendes Material wahlweise durch die Öffnungen der
Maske 32 bis zu einer Dicke aufgebracht, die ausreicht, den Spalt zwischen den nebeneinander liegenden,
leitenden Abschnitten zu überbrücken. Das in Fig. 5 gezeigte Ergebnis weist abgeschiedene oder aufgedampfte,
leitende Verbindungen 33 und 34 auf. die den Spalt zwischen den leitenden Abschnitten 28 und 30
bzw. den Spalt zwischen den leitenden Abschnitten 27 und 31 überbrücken.
Bei bestimmten Ausführungen, die nach der Erfindung hergestellt wurden, bestanden die leitenden
Abschnitte 27 bis 31 aus einer Kombination aus Titan und Palladium, wobei das Titan etwa 50 nm dick und
anschließend an die Oberfläche des Dielektriums 24' 26Λ und 26ß angeordnet war und das Palladium etwa
1OO nm dick und über dem Titan angeordnet war. Bei dieser Anordnung wurden die Überbrückungskontakte
33 und 34 durch stromloses Plattieren von Gold bis zu einer Dicke von etwa 1 μπι (1000 nm) hergestellt. Die
Schichtdicke des Goldes soll so dick oder dicker als die zusammengenommene Höhe der Metallabschnitte 27
bis 29 plus der Tiefe der Ausnehmungen 26Λ und 26ß
sein, d.h. genügend dick, daß eine Überbrückung erreicht wird.
Das selektive, stromlose Plattieren wird durch Eintauchen der maskierten Anordnung (F i g. 4) in eine
Lösung erreicht, die eine stromlose Plattierung auf den verwendeten Materialien liefert. Die gegenwärtig
bevorzugte Lösung ist ein Borhydrid-Bad mit der folgenden Zusammensetzung: 0,003 Mol% K Au (CN)2,
0,1 Mol% KCN, 0,2 Moio/o KOH und 0.2 Mol% KBH,
wie sie beispielsweise in »Plating«, Bd. 57, (1970), S. 914 beschrieben ist. Wie an sich bekannt ist, ist eine
Durchmischung des Bades vorteilhaft, um eine Verarmung von Goldionen nahe der zu platierenden
Anordnung zu verhindern.
Nach Abschluß der Plattierung wird die Maske 32 durch Auflösen in einer entsprechenden Lösung
entfernt.
Bei der Anordnung von Fig. 5 sind offenbar die leitenden Abschnitte 27, 31 und 34 körperlich und
elektrisch miteinander verbunden, so daß sie als einzige Elektrode betrachtet werden können, die einen
ungleichen Abstand von der Oberfläche des Substrates hat. Auf ähnliche Weise können die Abschnitte 28, 30
und 33 als einzige Elektrode betrachtet werden. Ferner ist. wie aus F i g. 5 zu ersehen ist, der seitliche Abstand
7WKPJiPn Hrn hpidon Elektroden im wesentlichen eleich
Null. Wie aus der US-Patentschrift 36 51 349 hervorgeht,
ist solch eine Anordnung vorteilhafterweise für Ladungskopplungseinrichtungen mit Zweiphasigem Betrieb
geeignet.
Von den drei dielektrischen Schichten 23, 24 und 25 die im Zusammenhang mit Fig. 1 beschrieben wurden,
sind nur zwei Schichten für das beschriebene Verfahren wesentliv.h. Bei dem oben beschriebenen Ausführungsbeispiel, Wi dem Siliziumoxid als erste Schicht 23 und
Aluminiumoxid oder Siliziumnitrid und als zweite Schicht 24 verwendet wird, wird jedoch die dritte
Schicht 25, die vorteilhafterweise Siliziumoxid ist, verwendet, weil bekannte Fotolackmasken in den
heißen Phosphorsäuerenlösungen nicht befriedigend arbeiten, die gewöhnlich zum Ätzen von Aluminiumoxid
und Siliziumnitrid verwendet werden. Folglich wird eine befriedigende Maske 25 aus Siliziumoxid zuerst unter
Verwendung einer oben beschriebenen Fotolackmaske hergestellt.
Es gibt noch alternative Verfahren zum Herstellen einer selektiven Verbindung zwischen nebeneinander
liegenden, leitenden Abschnitten. Solch eine Alternative wird nun anhand der Fig. 1,2 sowie 7 bis 9 beschrieben,
die im Schnitt einen Teil einer Halbleiteranordnung zeigen, wie sie nach gewissen, aufeinanderfolgenden
Herstellungsschritten nach einem anderen Ausführungsbeispiel der Erfindung vorliegt. Da die Herstellung
bis zu dem Stadium von Fig. 2 oben im einzelnen beschrieben wurde, werden nur die nachfolgenden
Verfahrensschritte anhand der F i g. 6 bis 8 beschrieben.
Wie in F i g. 6 gezeigt ist, wird über die Anordnung von F i g. 2 eine verhältnismäßig dünne leitende Sc'.icht
42 ausgebildet, die dennoch dicker als die Summe der Dicke der Schicht 24' und der Tiefe der Ausnehmungen
in der Schicht 23 isL Auf diese Weise überbrückt die
Schicht 42, die beispielsweise eine kombinierte Schicht aus 100 nm Titan und 200 nm Palladium sein kann, die
überhängenden Bereiche, so daß die leitende Schicht kontinuierlich ist Ober der Schicht 42 wird eine
verhältnismäßig dicke Schicht 42 aus leitfähigem Material, beispielsweise Gold, ausgebildet, um einen
genügend geringen Elektrodenwiderstand zu verwirklichen. Selbstverständlich kann die Schicht 43 als solche
gegebenenfalls weggelassen werden.
Dann wird, wie in F i g. 7 gezeigt ist, der größte Teil
der Schichten 42 und 43 in einer Fotolackmasken- und ätzbearbeitung entfernt, wobei nur ausgewählte Abschnitte
42Λ, 43/4,42ßund 435 stehen gelassen werden,
um die elektrischen Verbindungen zwischen nebeneinander Hegenden Plateaus und Ausnehmungen nach
Schließlich wird, wie in F i g. 8 gezeigt ist, eine dünne leitende Schicht nicht-selektiv über der gesamten
Fläche von F i g. 7 aufgebracht. Die abschließende Schicht ist genügend dünn, daß eine Überbrückung an s
den überhängenden Bereichen nicht erreicht wird. Daher /erden leitende Abschnitte 45 und 46, die an den
vorher gebildeten, leitenden Abschnitt 42,4 angrenzen und elektrisch damit verbunden sind, leitende Abschnitte 47 und 48, die an den vorher gebildeten, leitenden
Abschnitt 42ß angrenzen und mit diesem elektrisch verbunden sind, und ein dünner leitender Abschnitt 44
gebildet, der an einen anderen, dicken, leitenden Abschnitt angrenzt, der in der Zeichnung nicht gezeigt
ist. Selbstverständlich führt diese nichtselektive Abscheidung zu zusätzlichen, leitenden Abschnitten über
den Goldabschnitten 43/4 und 43Ä Diese Abscheidun-
Eigenschaften der Goldabschnitte zu ändern, und werden daher zur Vereinfachung nicht gezeigt.
Alternativ kann die Anordnung von Fig.6 mit einer
Maske versehen und so geätzt werden, daß nur Teile der Schicht 43 entfernt werden, wobei Abschnitte 43/4 und
43S über der Schicht 42 stehen bleiben, die im wesentlichen unbeeinflußt bleibt. Da die Teile der
Schicht 42, die die Überhänge überbrücken, dünner als die anderen Teile der Schicht sind, kann ein kontrolliertes Dünnermachen der Schicht 42 unter Verwendung
der Abschnitte 43/4 und 43S als Maske angewendet werdi ri, um die Unterbrechungen an den Überhängen
herzustellen und dadurch eine Anordnung wie in F i g. 4 zu erzeugen. Auf diese Weise wird die abschließende
Abscheidung zur Erzeugung der Abschnitte 44 bis 48 umgangen. Es ist jedoch zu beachten, daß Titan-Palladium gegenwärtig nicht bevorzugt ist, wenn ein
kontrolliertes Dünnermachen verwendet wird, da deren Ätzrate nicht steuerbar ist. Andere Materialien,
beispielsweise Aluminium oder Wolfram haben eine besser zu kontrollierende Ätzrate und sind daher für
diese Anwendung bei der Schicht 42 bevorzugt.
An diesem Punkt zeigt ein Vergleich der Anordnungen der F i g. 5 und 8, daß sie die gleiche Funktion haben,
während sie oberflächlich betrachtet etwas unterschiedlich sind.
Ein anderes, alternatives Verfahren zum Herstellen einer wahlweisen Verbindung zwischen nebeneinander
liegenden, leitenden Abschnitten ist in der Folge der
Fig. 1, 2, 9 und 10 gezeigt. Da die Fig. 1 und 2 bereits
beschrieben wurden, werden sie hier nicht mehr beschrieben.
Beginnend mit der Anordnung von Fig.2 wird ein
Maskierungs-Arbeitsgang durchgeführt, um selektiv nur gewisse Teile der Schicht 24' zu entfernen, die über die
Ausnehmungen 26/4 und 26ß Überhängen. Das in F i g. 9 gezeigte Ergebnis ist beispielsweise, daß Teile der
Schicht 24' über die Ausnehmungen 26/4 und 265 an der
linken Seite jedoch nicht an der rechten Seite überhängen. Auf der rechten Seite der Ausnehmungen
wurde der Überhang entfernt und die Kante etwas abgerundet, wie durch die Bezugszeichen 52 und 53
angedeutet ist. Bei dieser Anordnung erzeugt eine dünne Abscheidungs- oder Aufdampfungsschicht aus
leitendem Material mit einer Dicke, die der kombinierten Dicke der zweiten Schicht und der Tiefe der
Ausnehmungen entspricht, die Anordnung von F i E. 10. Das abgeschiedene Material hat an den Überhängen
eine Unterbrechung und ist dennoch an den abgerundeten Teilen 52 und 53 kontinuierlich, so daß sich
Elektroden 54 bis 56 ergeben, die einen gleichmäßigen Abstand von der Oberfläche des Grundkörpers 22 und
untereinander einen seitlichen Abstand im wesentlichen gleich Null haben. Die Elektroden 54 bis 56 können
gegebenenfalls auf eine größere Dicke maskiert werden, wobei eine Fotolack-Maskierungstechnik verwendet
wird, um die Trennungszonen während der Plattierung zu schützen.
Obwohl es gewöhnlich bei der Durchführung des Verfahrens nicht kritisch ist, wird bevorzugt, eine leichte
Ätzung der fertigen Einrichtung (F i g. 5,8 und/oder 10)
vorgenommen, um gelegentlich entstandene Leitungsbrücken zu entfernen, beispielsweise zwischen den
Abschnitten 44 und 46 der F i g. 8. Derartige Leitungsbrücken können beispielsweise dadurch erzeugt werden, daß Teilchenverunreinigungen während des Aufbringens der dünnen Metallschicht vorhanden sind.
Obwohl die Erfindung im Zusammenhang mit einer Ladungskopplungseinrichtung mit zweiphasigem Betrieb beschrieben wurde, ist ersichtlich, daß das
Verfahren auch allgemein zur Herstellung von Metallisierungen auf mehreren Niveaus in integrierten
Schaltungen verwendbar ist, wo ein effektiver, seitlicher Abstand gleich Null zwischen nebeneinander liegenden
Metallabschnitten erwünscht ist
Claims (7)
1. Verfahren zur Hersteilung einer Halbleiteranordnung
mit einer auf mehreren Niveaus liegenden Metallisierung, bei dem zunächst ein Substrat mit
einer ersten und einer zweiten, über der ersten Schicht angeordneten, unterschiedlich ätzbaren
dielektrischen Schicht hergestellt wird, bei dem ferner eine Vielzahl von öffnungen in der zweiten
Schicht hergestellt wird, und bei dem schließlich Teile der ersten dielektrischen Schicht, die in den
öffnungen in der zweiten dielektrischen Schicht freiliegen, selektiv geätzt werden, um Vertiefungen
in der ersten dielektrischen Schicht auszubilden, wobei die Durchmesser der Vertiefungen größer als
die öffnungen sind, so daß Teile der zweiten dielektrischen Schicht über die Ränder der Vertiefungen
in der ersten dielektrischen Schicht überhängen, dadurch gekennzeichnet, daß über
der zweiten dielektrischen Schicht (24) und in den Vertiefungen elektrisch leitende Abschnitte (27 bis
31) gebildet werden, die an den Rändern der öffnungen diskontinuierlich verlaufen und daß eine
elektrisch leitende Verbindung (33, 34) zwischen einem elektrisch leitenden Abschnitt (30,31) in einer
Vertiefung und einem elektrisch leitenden Abschnitt (27, 28, 29) über der zweiten dielektrischen Schicht
(24) neben dem Rand der Vertiefung gebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Herstellung der elektrisch
leitenden Abschnitte (27 bis 31) auf der mit den öffnungen (25.4 und 25B) versehenen Fläche und in
den Ausnehmungen ein elektrisch leitendes Material mit einer Dicke aufgebrach1, wird die kleiner ist als
die Dicke der zweiten dielektrischen Schicht (24) und der Tiefe der Vertiefung zusammengenommen.
3. Verfahren nach Anspruch 1 oder 2, dadurdh gekennzeichnet, daß die elektrisch leitenden Verbindungen
(33,34) dadurch hergestellt werden, daß über der Fläche der Anordnung eine Maske (32) mit
öffnungen ausgebildet wird, die mit den Öffnungen der zweiten dielektrischen Schicht (24) ausgerichtet
sind, wobei die Maskenöffnungen eine solche seitliche Ausdehnung und Form haben, daß ein Teil
ihrer Berandung in der zweiten dielektrischen Schicht durch die Maske freiliegt, und daß danach
ein elektrisch !eilendes Material auf den durch die
Maske freiliegenden Bereichen bis zu einer Dicke aufgebracht wird, die ausreicht, um eine elektrisch
leitende Verbindung mit geringem Widerstand zwischen dem elektrisch leitenden Abschnitt in der
unter der Öffnung liegenden Vertiefung und dem elektrisch leitenden Abschnitt über dem Schichtabschnitt
neben dem Rand der Öffnung zu schaffen.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die elektrisch leitenden Abschnitte (27
bis 31) und die elektrisch leitenden Verbindungen (33,34) gemeinsam dadurch hergestellt werden, daß
eine elektrisch leitende Schicht (42, 43) aufgebracht wird, die so dick ist, daß sie kontinuierlich ohne
Bruch über die überhängenden Ränder verläuft, und daß sodann selektiv Teile dieser Schicht entfernt
werden.
5. Verfahren nach Anspruch I, dadurch gekennzeichnet, daß die elektrisch leitenden Abschnitte (27
bis 31) und die elektrisch leitenden Verbindungen (33, 34) dadurch gebildet werden, daß vor dem
Aufbringen der elektrisch leitenden Schicht (54 bis
56) ein Teil des überhängenden Randes der zweiten dielektrischen Schicht (24) an den Stellen entfernt
wird, über die die elektrisch leitenden Verbindungen geführt werden sollen.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die elektrisch leitenden
Verbindungen durch Plattieren hergestellt werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
daß die Plattierung stromlos erfolgt
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US00236886A US3837907A (en) | 1972-03-22 | 1972-03-22 | Multiple-level metallization for integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2313219A1 DE2313219A1 (de) | 1973-10-04 |
DE2313219B2 true DE2313219B2 (de) | 1979-07-05 |
Family
ID=22891400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2313219A Ceased DE2313219B2 (de) | 1972-03-22 | 1973-03-16 | Verfahren zur Herstellung einer Halbleiteranordnung mit einer auf mehreren Niveaus liegenden Metallisierung |
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FR (1) | FR2176996B1 (de) |
GB (1) | GB1401560A (de) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3994758A (en) * | 1973-03-19 | 1976-11-30 | Nippon Electric Company, Ltd. | Method of manufacturing a semiconductor device having closely spaced electrodes by perpendicular projection |
US3967306A (en) * | 1973-08-01 | 1976-06-29 | Trw Inc. | Asymmetrical well charge coupled device |
US3924319A (en) * | 1974-08-12 | 1975-12-09 | Bell Telephone Labor Inc | Method of fabricating stepped electrodes |
US3898353A (en) * | 1974-10-03 | 1975-08-05 | Us Army | Self aligned drain and gate field effect transistor |
US3957552A (en) * | 1975-03-05 | 1976-05-18 | International Business Machines Corporation | Method for making multilayer devices using only a single critical masking step |
US4076575A (en) * | 1976-06-30 | 1978-02-28 | International Business Machines Corporation | Integrated fabrication method of forming connectors through insulative layers |
US4101731A (en) * | 1976-08-20 | 1978-07-18 | Airco, Inc. | Composite multifilament superconductors |
JPS5370688A (en) * | 1976-12-06 | 1978-06-23 | Toshiba Corp | Production of semoconductor device |
US4098638A (en) * | 1977-06-14 | 1978-07-04 | Westinghouse Electric Corp. | Methods for making a sloped insulator for solid state devices |
US4149307A (en) * | 1977-12-28 | 1979-04-17 | Hughes Aircraft Company | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts |
US4176029A (en) * | 1978-03-02 | 1979-11-27 | Sperry Rand Corporation | Subminiature bore and conductor formation |
IT1094517B (it) * | 1978-04-28 | 1985-08-02 | Componenti Elettronici Sgs Ate | Procedimento per la fabbricazione di un elemento resistivo filiforme per circuito integrato |
US4262399A (en) * | 1978-11-08 | 1981-04-21 | General Electric Co. | Ultrasonic transducer fabricated as an integral park of a monolithic integrated circuit |
US4307179A (en) * | 1980-07-03 | 1981-12-22 | International Business Machines Corporation | Planar metal interconnection system and process |
NL8202777A (nl) * | 1982-07-09 | 1984-02-01 | Philips Nv | Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. |
JPH0759441B2 (ja) * | 1990-11-21 | 1995-06-28 | 東和工業株式会社 | 粗糸ボビンの貯留装置 |
JP2642523B2 (ja) * | 1991-03-19 | 1997-08-20 | 株式会社東芝 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
US5688474A (en) * | 1993-06-01 | 1997-11-18 | Eduardo E. Wolf | Device for treating gases using microfabricated matrix of catalyst |
US5976970A (en) * | 1996-03-29 | 1999-11-02 | International Business Machines Corporation | Method of making and laterally filling key hole structure for ultra fine pitch conductor lines |
US5981374A (en) * | 1997-04-29 | 1999-11-09 | International Business Machines Corporation | Sub-half-micron multi-level interconnection structure and process thereof |
US6133139A (en) * | 1997-10-08 | 2000-10-17 | International Business Machines Corporation | Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof |
US6365489B1 (en) * | 1999-06-15 | 2002-04-02 | Micron Technology, Inc. | Creation of subresolution features via flow characteristics |
CN104396038B (zh) * | 2012-05-21 | 2017-12-15 | 丹麦技术大学 | 用于生产用于超导层的基板的方法 |
CN118063105A (zh) | 2020-03-11 | 2024-05-24 | 莱博创新公司 | 无线通信信号可穿透的节能窗镀膜及其制造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1614829C3 (de) * | 1967-06-22 | 1974-04-04 | Telefunken Patentverwertungs Gmbh, 7900 Ulm | Verfahren zum Herstellen eines Halbleiterbauelementes |
US3681134A (en) * | 1968-05-31 | 1972-08-01 | Westinghouse Electric Corp | Microelectronic conductor configurations and methods of making the same |
NL6906939A (de) * | 1969-05-06 | 1970-11-10 | ||
US3651349A (en) * | 1970-02-16 | 1972-03-21 | Bell Telephone Labor Inc | Monolithic semiconductor apparatus adapted for sequential charge transfer |
US3678573A (en) * | 1970-03-10 | 1972-07-25 | Westinghouse Electric Corp | Self-aligned gate field effect transistor and method of preparing |
US3716429A (en) * | 1970-06-18 | 1973-02-13 | Rca Corp | Method of making semiconductor devices |
US3675313A (en) * | 1970-10-01 | 1972-07-11 | Westinghouse Electric Corp | Process for producing self aligned gate field effect transistor |
US3676230A (en) * | 1971-02-16 | 1972-07-11 | Trw Inc | Method for fabricating semiconductor junctions |
US3700469A (en) * | 1971-03-08 | 1972-10-24 | Bell Telephone Labor Inc | Electroless gold plating baths |
-
1972
- 1972-03-22 US US00236886A patent/US3837907A/en not_active Expired - Lifetime
-
1973
- 1973-03-16 DE DE2313219A patent/DE2313219B2/de not_active Ceased
- 1973-03-21 FR FR7310131A patent/FR2176996B1/fr not_active Expired
- 1973-03-22 JP JP48031935A patent/JPS498189A/ja active Pending
- 1973-03-22 GB GB1384173A patent/GB1401560A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US3837907A (en) | 1974-09-24 |
FR2176996B1 (de) | 1977-07-29 |
GB1401560A (en) | 1975-07-16 |
FR2176996A1 (de) | 1973-11-02 |
DE2313219A1 (de) | 1973-10-04 |
JPS498189A (de) | 1974-01-24 |
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---|---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8235 | Patent refused |