JP2950653B2 - Ｉｃステージの製造方法 - Google Patents

Ｉｃステージの製造方法

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JP2950653B2 JP3180370A JP18037091A JP2950653B2 JP 2950653 B2 JP2950653 B2 JP 2950653B2 JP 3180370 A JP3180370 A JP 3180370A JP 18037091 A JP18037091 A JP 18037091A JP 2950653 B2 JP2950653 B2 JP 2950653B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、相互接続ワイヤおよび
接続点からなり、相互接続ワイヤをステージ下に位置す
るＩＣの導電部に接続する、ＩＣステージの製造方法に
関する。誘電材料層は、接続点およびワイヤにより占有
されていないボリュームを充填する。
【０００２】
【従来の技術および発明が解決しようとする課題】第１
図は、ＩＣステージを示す図であり、第２図および第３
図に、その従来の製造方法が図示されている。
【０００３】誘電層１は、２重のサブレイヤ２および３
に分けることが可能であり、接続点４が下部サブレイヤ
２に、相互接続ワイヤ５が上部サブレイヤ３に設けられ
ている。接続点４は、特に、前記誘電層１下に位置する
ゲート６、ソース、またはドレインに成り得る、ＩＣの
導電部に、相互接続ワイヤ５を、接続する。
【０００４】従来の製造方法においてはまず、下部サブ
レイヤ２を蒸着し、次いでその上に樹脂層７を蒸着す
る。これに続いて、マスクを形成するように、接続点５
上の位置に、空洞８を形成するために、前記樹脂層７を
リソグラフする。その後、前記下部サブレイヤ２をエッ
チングして、接続点４の位置に、空洞９を形成すること
ができる。この状態を、第２図に示す。前記マスクを取
り除いた後、誘電材料は、下部サブレイヤ２上に蒸着さ
れ、前記空洞９が埋められ、このようにして、接続点４
および下部サブレイヤ２を被覆する上部導電層１０が形
成される。最後に、前記上部導電層１０をエッチングす
ることにより、前記相互接続ワイヤ５が形成される。こ
の状態を第３図に示す。前記相互接続ワイヤ５間の隙間
は、前記上部サブレイヤ３を形成すべく、誘電蒸着物で
充填される。必要ならば、前記相互接続ワイヤ５は、図
示していないが、パッシベーション層により被覆され
る。
【０００５】この方法における基本的な欠点は、前記被
覆層１０が完全には平面に成り得ず、前記接続点４上に
穴部ができてしまう。前記空洞９が高位形状であった
り、ファクター（深さ／直径比）を形成する場合、前記
穴部が形成されると、満足する伝送電気を得ることので
きる相互接続ワイヤ５を得ることが不可能となる。した
がって、この方法においては、相互接続ワイヤ５の幅お
よび前記接続点４の直径が減縮できないため、前記回路
の集積密度は制限される。
【０００６】これらの欠点を除去すべく、上記方法の種
々の変形例が提案されている。接続点４および相互接続
ワイヤ５の形成においては、蒸着に適し、その上面が自
動的に平面となり、より特別には、化学蒸着によるタン
グステンまたは多結晶シリコンである材料が使用される
が、これらの材料の導電性は低く、結果的にはより厚い
相互接続ワイヤ５を使用する必要が生じる。また、これ
らの方法により前記被覆層１０を形成後、接続点４のみ
を残すべく、前記層をエッチングにより、完全に除去す
ることが提案されている。この過程に次いで、前記上部
サブレイヤ３を蒸着し、相互接続ワイヤ５の位置でエッ
チングして、エッチングされた上部サブレイヤ３を被覆
すべく、アルミニウムなどの導電性金属を蒸着する。こ
のようにすると、第１図の状態を得るべく、前記上部サ
ブレイヤ３上のアルミニウムを除去することは、容易で
ある。しかしながら、この方法においては、２段階で、
導電性材料を蒸着しなければならないという欠点がある
ことは明白である。
【０００７】したがって、本発明による方法は、本質的
に、過剰レリーフを有さず、１行程の導電性材料蒸着の
みで製造される、ＩＣステージを得ることを可能にする
ものである。
【０００８】
【課題を解決するための手段および作用】本発明におい
ては、以下の連続した過程：誘電層を蒸着する過程と、 前記誘電層上に前記接続点の
位置に開口を有する被覆層からなる第１マスクを形成す
る過程と、 前記被覆層上に前記相互接続ワイヤの位置に
開口を有する第２マスクを形成する過程と、 前記第１マ
スクを用いて、前記接続点の位置において、前記誘電層
を少なくとも部分的にエッチングする過程と、 前記第２
マスクを用いて、前記第１マスクを前記相互接続ワイヤ
の位置に開口を有するようにエッチングする過程と、 前
記第１マスクを用いて、前記接続点の位置の前記誘電層
の残りの部分、および、前記相互接続ワイヤの位置の上
部サブレイヤをエッチングする過程と、 前記エッチング
された部分を充填し、前記接続点および相互接続ワイヤ
を形成するために、前記誘電層に導電材料を蒸着する過
程と、 前記誘電層上に形成された前記導電材料を除去す
る過程と により特徴づけられる、ＩＣステージの製造方
法を提供することを、課題を解決するための手段とし
た。
【０００９】また、上記製造方法において、前記導電材
料が、蒸着されたとき、自動的に、平面的上部表面を形
成するのに適した材料であることにしてもよい。
【００１０】導電材料は、それが蒸着された時、上部平
面的表面を自動的に形成するに適した材料から選択され
る。
【００１１】
【実施例】より詳細に、第４図ないし第１４図を参照し
て、本発明による方法を説明する。
【００１２】まず、厚さ１.５マイクロメートルからな
る、ボローホスフォーシリケートガラスの含有量の多い
シリコンオキシド層の低導電部、または、ゲート６に、
蒸着することにより、誘電層１を形成する２つの連続し
たサブレイヤ２および３が形成される。この誘電層１
は、次いで平面にアニーリングされ、この状態を、第４
図に示す。
【００１３】多結晶シリコンからなり、２００ナノメー
ターの厚みを有する被覆層１１が、前記サブレイヤ３上
に蒸着される（第５図参照）。
【００１４】さらなる樹脂層１２が、次いで、前記被覆
層１１に蒸着され、リソグラフにふされる。これによ
り、前記被覆層１１に達するまで、接続点４の位置に、
空洞１３が形成される（第６図参照）。
【００１５】次いで、前記空洞１３が形成された位置の
前記被覆層１１が、エッチングされ（第７図参照）、こ
の後、前記樹脂層１２が除去される（第８図参照）。
【００１６】ここで、前記被覆層１１に、第２樹脂層１
４が蒸着後、形成されることが可能となり（第９図参
照）、第２樹脂層１４は、形成されるであろう相互接続
ワイヤ５の位置において、空洞１５が形成されるような
方法によって、リソグラフにふされる。
【００１７】第１０図に示すように、次いで、空洞１６
を形成すべく、相互接続点４の位置の誘電層１が、たと
えば約７００ナノメーターの部分的な深さで、エッチン
グされる。前記被覆層１１は、これが被覆する前記誘電
層１を保護することにより、第１マスクとして機能す
る。その後、前記相互接続ワイヤ５の位置の前記被覆層
１１（第１１図参照）を除去すべく、さらなるエッチン
グが施され、前記第２樹脂層１４が第２マスクとして機
能する。その後、この第２樹脂層１４は除去され（第１
２図参照）、前記誘電層１の上部サブレイヤ３に、前記
相互接続ワイヤ５の位置において、空洞１７を形成すべ
く、さらなるエッチングが施される。なお、前記空洞１
６は、導電部が前記誘電層１下に達するまでの深さで形
成される（第１３図参照）。ただし、これらの、第１２
図および第１３図に参照される工程は、その順序が逆に
なってもよい。
【００１８】第１４図は、前記接続点４および前記相互
接続点５を、前記誘電サブレイヤ２および３、および前
記被覆層１１に形成するための、導電性材料を蒸着した
後の、ＩＣの状態を示す図である。前記導電性材料は、
前記接続点４および前記相互接続点５を形成すべく、前
記空洞１６および１７に充填され、上部導電層１８を形
成するために、前記相互接続点５および前記被覆層１１
上に、蒸着される。この層は、特に、化学気相蒸着によ
り、タングステンまたは多結晶シリコンを蒸着する場
合、平面である。
【００１９】最終工程は、全面的に前記上部導電層１８
を除去し、第１図に示すようなステージを形成するため
に、前記上部導電層１８を均一にまたは”全面的に”エ
ッチングする工程である。
【００２０】前記被覆層１１を除去する際に、前記樹脂
層１２を第１マスクとして使用してもよい。また、空洞
１３を形成した後、ただちに、空洞１６を半分の深さで
エッチングし、この後、第２樹脂層１４により置換すべ
く、前記樹脂層１２を削除してもよい。この後、空洞１
５を形成し、第１１図から第１４図に示す工程がおこな
われる。しかしながら、樹脂が空洞１６に浸透してしま
うため、第２樹脂層１４を形成することは容易ではな
い。
【００２１】本発明による方法は、従来の材料、およ
び、蒸着、エッチング、および同等の工程を用いて、実
施可能である。このように製造されたＩＣは、有利に
は、ＲＡＭまたはＲＯＭであり、ＩＣにおける集積密度
は、１マイクロメートルより下の特徴的な大きさにする
ことにより、制限される。
【図面の簡単な説明】
【図１】図１は、ＩＣステージを示す概略断面図であ
る。
【図２】図２は、第１図で示したＩＣステージの従来の
製造過程を示す概略断面図である。
【図３】図３は、第１図で示したＩＣステージの従来の
製造過程を示す概略断面図である。
【図４】図４は、第１図で示したＩＣステージの本発明
による製造過程を示す概略断面図である。
【図５】図５は、第１図で示したＩＣステージの本発明
による製造過程を示す概略断面図である。
【図６】図６は、第１図で示したＩＣステージの本発明
による製造過程を示す概略断面図である。
【図７】図７は、第１図で示したＩＣステージの本発明
による製造過程を示す概略断面図である。
【図８】図８は、第１図で示したＩＣステージの本発明
による製造過程を示す概略断面図である。
【図９】図９は、第１図で示したＩＣステージの本発明
による製造過程を示す概略断面図である。
【図１０】図１０は、第１図で示したＩＣステージの本
発明による製造過程を示す概略断面図である。
【図１１】図１１は、第１図で示したＩＣステージの本
発明による製造過程を示す概略断面図である。
【図１２】図１２は、第１図で示したＩＣステージの本
発明による製造過程を示す概略断面図である。
【図１３】図１３は、第１図で示したＩＣステージの本
発明による製造過程を示す概略断面図である。
【図１４】図１４は、第１図で示したＩＣステージの本
発明による製造過程を示す概略断面図である。
【符号の説明】
１ 誘電層 ２ 下部サブレイヤ ３ 上部サブレイヤ ４ 接続点 ５ 相互接続ワイヤ ６ 導電部 １１ 第１マスク １２ 第１マスク １４ 第２マスク １８ 導電材料
フロントページの続き (72)発明者 フィリップ・ラポート フランス・38360・サセッセンエイジ・ ラ・プレケイジ・リュ・ベイランジェ・ 10 (56)参考文献 特開 平２−156537（ＪＰ，Ａ) 特開 昭63−271958（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 相互接続ワイヤ（５）、および、この相
    互接続ワイヤ（５）をＩＣの導電部（６）と連結する接
    続点（４）を被覆する誘電層（１）であり、前記接続点
    （４）を被覆する下部サブレイヤ（２）、および、前記
    相互接続ワイヤ（５）を被覆する上部サブレイヤ（３）
    からなる誘電層（１）より構成されたＩＣステージの製
    造方法において、 誘電層（１）を蒸着する過程と、前記誘電層（１）上に前記接続点（４）の位置に開口を
    有する被覆層（１１）からなる第１マスク（１１）を形
    成する過程と、 前記被覆層（１１）上に前記相互接続ワイヤ（５）の位
    置に開口を有する第２マスク（１２）を形成する過程
    と、 前記第１マスク（１１）を用いて、前記接続点（４）の
    位置において、前記誘電層（１）を少なくとも部分的に
    エッチングする過程と、 前記第２マスク（１４）を用いて、前記第１マスク（１
    １）を前記相互接続ワイヤ（５）の位置に開口を有する
    ようにエッチングする過程と、 前記第１マスク（１１）を用いて、前記接続点（４）の
    位置の前記誘電層（１）の残りの部分、および、前記相
    互接続ワイヤ（５）の位置の上部サブレイヤ（３）をエ
    ッチングする過程と、 前記エッチングされた部分を充填し、前記接続点（４）
    および相互接続ワイヤ（５）を形成するために、前記誘
    電層（１）に導電材料（１８）を蒸着する過程と、 前記誘電層（１）上に形成された前記導電材料（１８）
    を除去する過程との、連続した過程からなることを特徴
    とする、ＩＣステージの製造方法。
  2. 【請求項２】 前記導電材料が、蒸着されたとき、自動
    的に、平面的上部表面を形成するのに適した材料である
    ことを特徴とする、請求項１に記載のＩＣステージの製
    造方法。
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FR9008011A FR2663784B1 (fr) 1990-06-26 1990-06-26 Procede de realisation d'un etage d'un circuit integre.
FR9008011 1990-06-26

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