JP2950653B2 - Icステージの製造方法 - Google Patents

Icステージの製造方法

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JP2950653B2 JP3180370A JP18037091A JP2950653B2 JP 2950653 B2 JP2950653 B2 JP 2950653B2 JP 3180370 A JP3180370 A JP 3180370A JP 18037091 A JP18037091 A JP 18037091A JP 2950653 B2 JP2950653 B2 JP 2950653B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、相互接続ワイヤおよび
接続点からなり、相互接続ワイヤをステージ下に位置す
るICの導電部に接続する、ICステージの製造方法に
関する。誘電材料層は、接続点およびワイヤにより占有
されていないボリュームを充填する。
【0002】
【従来の技術および発明が解決しようとする課題】第1
図は、ICステージを示す図であり、第2図および第3
図に、その従来の製造方法が図示されている。
【0003】誘電層1は、2重のサブレイヤ2および3
に分けることが可能であり、接続点4が下部サブレイヤ
2に、相互接続ワイヤ5が上部サブレイヤ3に設けられ
ている。接続点4は、特に、前記誘電層1下に位置する
ゲート6、ソース、またはドレインに成り得る、ICの
導電部に、相互接続ワイヤ5を、接続する。
【0004】従来の製造方法においてはまず、下部サブ
レイヤ2を蒸着し、次いでその上に樹脂層7を蒸着す
る。これに続いて、マスクを形成するように、接続点5
上の位置に、空洞8を形成するために、前記樹脂層7を
リソグラフする。その後、前記下部サブレイヤ2をエッ
チングして、接続点4の位置に、空洞9を形成すること
ができる。この状態を、第2図に示す。前記マスクを取
り除いた後、誘電材料は、下部サブレイヤ2上に蒸着さ
れ、前記空洞9が埋められ、このようにして、接続点4
および下部サブレイヤ2を被覆する上部導電層10が形
成される。最後に、前記上部導電層10をエッチングす
ることにより、前記相互接続ワイヤ5が形成される。こ
の状態を第3図に示す。前記相互接続ワイヤ5間の隙間
は、前記上部サブレイヤ3を形成すべく、誘電蒸着物で
充填される。必要ならば、前記相互接続ワイヤ5は、図
示していないが、パッシベーション層により被覆され
る。
【0005】この方法における基本的な欠点は、前記被
覆層10が完全には平面に成り得ず、前記接続点4上に
穴部ができてしまう。前記空洞9が高位形状であった
り、ファクター(深さ/直径比)を形成する場合、前記
穴部が形成されると、満足する伝送電気を得ることので
きる相互接続ワイヤ5を得ることが不可能となる。した
がって、この方法においては、相互接続ワイヤ5の幅お
よび前記接続点4の直径が減縮できないため、前記回路
の集積密度は制限される。
【0006】これらの欠点を除去すべく、上記方法の種
々の変形例が提案されている。接続点4および相互接続
ワイヤ5の形成においては、蒸着に適し、その上面が自
動的に平面となり、より特別には、化学蒸着によるタン
グステンまたは多結晶シリコンである材料が使用される
が、これらの材料の導電性は低く、結果的にはより厚い
相互接続ワイヤ5を使用する必要が生じる。また、これ
らの方法により前記被覆層10を形成後、接続点4のみ
を残すべく、前記層をエッチングにより、完全に除去す
ることが提案されている。この過程に次いで、前記上部
サブレイヤ3を蒸着し、相互接続ワイヤ5の位置でエッ
チングして、エッチングされた上部サブレイヤ3を被覆
すべく、アルミニウムなどの導電性金属を蒸着する。こ
のようにすると、第1図の状態を得るべく、前記上部サ
ブレイヤ3上のアルミニウムを除去することは、容易で
ある。しかしながら、この方法においては、2段階で、
導電性材料を蒸着しなければならないという欠点がある
ことは明白である。
【0007】したがって、本発明による方法は、本質的
に、過剰レリーフを有さず、1行程の導電性材料蒸着の
みで製造される、ICステージを得ることを可能にする
ものである。
【0008】
【課題を解決するための手段および作用】本発明におい
ては、以下の連続した過程:誘電層を蒸着する過程と、 前記誘電層上に前記接続点の
位置に開口を有する被覆層からなる第1マスクを形成す
る過程と、 前記被覆層上に前記相互接続ワイヤの位置に
開口を有する第2マスクを形成する過程と、 前記第1マ
スクを用いて、前記接続点の位置において、前記誘電層
を少なくとも部分的にエッチングする過程と、 前記第2
マスクを用いて、前記第1マスクを前記相互接続ワイヤ
の位置に開口を有するようにエッチングする過程と、
記第1マスクを用いて、前記接続点の位置の前記誘電層
の残りの部分、および、前記相互接続ワイヤの位置の上
部サブレイヤをエッチングする過程と、 前記エッチング
された部分を充填し、前記接続点および相互接続ワイヤ
を形成するために、前記誘電層に導電材料を蒸着する過
程と、 前記誘電層上に形成された前記導電材料を除去す
る過程と により特徴づけられる、ICステージの製造方
法を提供することを、課題を解決するための手段とし
た。
【0009】また、上記製造方法において、前記導電材
料が、蒸着されたとき、自動的に、平面的上部表面を形
成するのに適した材料であることにしてもよい。
【0010】導電材料は、それが蒸着された時、上部平
面的表面を自動的に形成するに適した材料から選択され
る。
【0011】
【実施例】より詳細に、第4図ないし第14図を参照し
て、本発明による方法を説明する。
【0012】まず、厚さ1.5マイクロメートルからな
る、ボローホスフォーシリケートガラスの含有量の多い
シリコンオキシド層の低導電部、または、ゲート6に、
蒸着することにより、誘電層1を形成する2つの連続し
たサブレイヤ2および3が形成される。この誘電層1
は、次いで平面にアニーリングされ、この状態を、第4
図に示す。
【0013】多結晶シリコンからなり、200ナノメー
ターの厚みを有する被覆層11が、前記サブレイヤ3上
に蒸着される(第5図参照)。
【0014】さらなる樹脂層12が、次いで、前記被覆
層11に蒸着され、リソグラフにふされる。これによ
り、前記被覆層11に達するまで、接続点4の位置に、
空洞13が形成される(第6図参照)。
【0015】次いで、前記空洞13が形成された位置の
前記被覆層11が、エッチングされ(第7図参照)、こ
の後、前記樹脂層12が除去される(第8図参照)。
【0016】ここで、前記被覆層11に、第2樹脂層1
4が蒸着後、形成されることが可能となり(第9図参
照)、第2樹脂層14は、形成されるであろう相互接続
ワイヤ5の位置において、空洞15が形成されるような
方法によって、リソグラフにふされる。
【0017】第10図に示すように、次いで、空洞16
を形成すべく、相互接続点4の位置の誘電層1が、たと
えば約700ナノメーターの部分的な深さで、エッチン
グされる。前記被覆層11は、これが被覆する前記誘電
層1を保護することにより、第1マスクとして機能す
る。その後、前記相互接続ワイヤ5の位置の前記被覆層
11(第11図参照)を除去すべく、さらなるエッチン
グが施され、前記第2樹脂層14が第2マスクとして機
能する。その後、この第2樹脂層14は除去され(第1
2図参照)、前記誘電層1の上部サブレイヤ3に、前記
相互接続ワイヤ5の位置において、空洞17を形成すべ
く、さらなるエッチングが施される。なお、前記空洞1
6は、導電部が前記誘電層1下に達するまでの深さで形
成される(第13図参照)。ただし、これらの、第12
図および第13図に参照される工程は、その順序が逆に
なってもよい。
【0018】第14図は、前記接続点4および前記相互
接続点5を、前記誘電サブレイヤ2および3、および前
記被覆層11に形成するための、導電性材料を蒸着した
後の、ICの状態を示す図である。前記導電性材料は、
前記接続点4および前記相互接続点5を形成すべく、前
記空洞16および17に充填され、上部導電層18を形
成するために、前記相互接続点5および前記被覆層11
上に、蒸着される。この層は、特に、化学気相蒸着によ
り、タングステンまたは多結晶シリコンを蒸着する場
合、平面である。
【0019】最終工程は、全面的に前記上部導電層18
を除去し、第1図に示すようなステージを形成するため
に、前記上部導電層18を均一にまたは”全面的に”エ
ッチングする工程である。
【0020】前記被覆層11を除去する際に、前記樹脂
層12を第1マスクとして使用してもよい。また、空洞
13を形成した後、ただちに、空洞16を半分の深さで
エッチングし、この後、第2樹脂層14により置換すべ
く、前記樹脂層12を削除してもよい。この後、空洞1
5を形成し、第11図から第14図に示す工程がおこな
われる。しかしながら、樹脂が空洞16に浸透してしま
うため、第2樹脂層14を形成することは容易ではな
い。
【0021】本発明による方法は、従来の材料、およ
び、蒸着、エッチング、および同等の工程を用いて、実
施可能である。このように製造されたICは、有利に
は、RAMまたはROMであり、ICにおける集積密度
は、1マイクロメートルより下の特徴的な大きさにする
ことにより、制限される。
【図面の簡単な説明】
【図1】図1は、ICステージを示す概略断面図であ
る。
【図2】図2は、第1図で示したICステージの従来の
製造過程を示す概略断面図である。
【図3】図3は、第1図で示したICステージの従来の
製造過程を示す概略断面図である。
【図4】図4は、第1図で示したICステージの本発明
による製造過程を示す概略断面図である。
【図5】図5は、第1図で示したICステージの本発明
による製造過程を示す概略断面図である。
【図6】図6は、第1図で示したICステージの本発明
による製造過程を示す概略断面図である。
【図7】図7は、第1図で示したICステージの本発明
による製造過程を示す概略断面図である。
【図8】図8は、第1図で示したICステージの本発明
による製造過程を示す概略断面図である。
【図9】図9は、第1図で示したICステージの本発明
による製造過程を示す概略断面図である。
【図10】図10は、第1図で示したICステージの本
発明による製造過程を示す概略断面図である。
【図11】図11は、第1図で示したICステージの本
発明による製造過程を示す概略断面図である。
【図12】図12は、第1図で示したICステージの本
発明による製造過程を示す概略断面図である。
【図13】図13は、第1図で示したICステージの本
発明による製造過程を示す概略断面図である。
【図14】図14は、第1図で示したICステージの本
発明による製造過程を示す概略断面図である。
【符号の説明】
1 誘電層 2 下部サブレイヤ 3 上部サブレイヤ 4 接続点 5 相互接続ワイヤ 6 導電部 11 第1マスク 12 第1マスク 14 第2マスク 18 導電材料
フロントページの続き (72)発明者 フィリップ・ラポート フランス・38360・サセッセンエイジ・ ラ・プレケイジ・リュ・ベイランジェ・ 10 (56)参考文献 特開 平2−156537(JP,A) 特開 昭63−271958(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 相互接続ワイヤ(5)、および、この相
    互接続ワイヤ(5)をICの導電部(6)と連結する接
    続点(4)を被覆する誘電層(1)であり、前記接続点
    (4)を被覆する下部サブレイヤ(2)、および、前記
    相互接続ワイヤ(5)を被覆する上部サブレイヤ(3)
    からなる誘電層(1)より構成されたICステージの製
    造方法において、 誘電層(1)を蒸着する過程と、前記誘電層(1)上に前記接続点(4)の位置に開口を
    有する被覆層(11)からなる第1マスク(11)を形
    成する過程と、 前記被覆層(11)上に前記相互接続ワイヤ(5)の位
    置に開口を有する第2マスク(12)を形成する過程
    と、 前記第1マスク(11)を用いて、前記接続点(4)の
    位置において、前記誘電層(1)を少なくとも部分的に
    エッチングする過程と、 前記第2マスク(14)を用いて、前記第1マスク(1
    1)を前記相互接続ワイヤ(5)の位置に開口を有する
    ようにエッチングする過程と、 前記第1マスク(11)を用いて、前記接続点(4)の
    位置の前記誘電層(1)の残りの部分、および、前記相
    互接続ワイヤ(5)の位置の上部サブレイヤ(3)をエ
    ッチングする過程と、 前記エッチングされた部分を充填し、前記接続点(4)
    および相互接続ワイヤ(5)を形成するために、前記誘
    電層(1)に導電材料(18)を蒸着する過程と、 前記誘電層(1)上に形成された前記導電材料(18)
    を除去する過程との、連続した過程からなることを特徴
    とする、ICステージの製造方法。
  2. 【請求項2】 前記導電材料が、蒸着されたとき、自動
    的に、平面的上部表面を形成するのに適した材料である
    ことを特徴とする、請求項1に記載のICステージの製
    造方法。
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