DE2453528A1 - Maskierungsverfahren - Google Patents

Maskierungsverfahren

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DE2453528A1 DE19742453528 DE2453528A DE2453528A1 DE 2453528 A1 DE2453528 A1 DE 2453528A1 DE 19742453528 DE19742453528 DE 19742453528 DE 2453528 A DE2453528 A DE 2453528A DE 2453528 A1 DE2453528 A1 DE 2453528A1
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Description

Böblingen, den 7. November 1974 gg/bs
Anmelderin: International Business Machines
Corporation, Armonk, N, Y, 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 973 032
Maskierungsverfahren
Die Erfindung betrifft ein Maskierungsverfahren in der integrierten Halbleitertechnik, bei dem auf die Halbleiteroberfläche eine Isolationsschicht aufgebracht wird und durch Anwendung des Photoätzverfahrens in dieser Isolationsschicht öffnungen freigelegt
I ι
werden.
*Bei der Herstellung integrierter Halbleiteranordnungen wird das Halbleitersubstrat mit einer oder mehreren Schichten aus isolierendem Material, beispielsweise Siliziumdioxid oder Siliziumnitrid beschichtet. Diese Isolationsschichten haben die Aufgabe, elek-■trisch zu isolieren oder zu passivieren. Da diese Isolations-,schichten außerdem bei einigen Verfahrensschritten, nämlich bei- ;spielsweise bei der Diffusion bei der Ionenimplantation oder bei . der Metallisierung als Masken verwendet werden und somit im Laufe des Herstellungsverfahrens mehrmals stellenweise entfernt ι und wieder aufgebracht werden müssen, ist es verständlich, daß ■; sie keine gleichmäßige Dicke aufweisen kann. Es hat sich her-' ausgestellt f daß diese unterschiedliche Dicke der Isolations-• schicht Probleme mit sich bringt, wenn, was erforderlich ist, in der Isolationsschicht öffnungen erzeugt werden·. Stellt man
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diese öffnungen durch die konventionelle Photoätztechnik her, so hat es sich als nachteilig erwiesen, die öffnungen in dickeren und dünneren Bereichen der Isolationsschicht gleichzeitig in einem einzigen Photoätzprozeß herzustellen. Dabei muß der Ätzprozeß so lange fortgesetzt werden, bis die öffnungen in den dickeren Bereichen der Isolationsschicht freigeätzt sind. Das hat aber den Nachteil, daß die in dünneren Bereichen liegenden Öffnungen überätzt werden. Da das Ätzmittel sowohl vertikal als auch lateral im Bereich der zu bildenden öffnungen auf die Isolationsschicht einwirkt, besteht diese Überätzung darin, daß eine unerwünscht große laterale Ausdehnung der öffnungen erzielt wird. Dieses Überätzen der öffnungen in dünneren Bereichen der Isolationsschicht ist insbesondere bei sehr hoch integrierten Anordnungen störend, wo der Abstand zwischen den lateralen übergängen außerordentlich gering ist und eine überätzte öffnung benachbarte Übergänge überdecken kann, Auf jeden Fall bringt das überätzen ! dann unkontrollierbare Probleme mit sich, wenn in den geätzten ' Öffnungen anschließend metallische Kontakte angeordnet werden.
Zur Vermeidung der durch das Überätzen bedingten Nachteile ist ! man bereits dazu übergegangen, die öffnungen in unterschiedliche Dicke aufweisenden Isolationsschichten nicht in einem einzigen
j Photoätzprozeß sondern in mehreren nacheinander durchgeführten iPhotoätzprozessen herzustellen. Beispielsweise werden in einem ersten Photoätzschritt lediglich die öffnungen in den dickeren Bereichen der Isolationsschicht gebildet, wobei die dünneren Schichten der Isolationsschicht völlig mit Photolack abgedeckt sind. In einem nachfolgenden zweiten Photoätzschritt werden die dickeren Bereiche der Isolationsschicht einschließlich der dort im ersten Photoätzschritt gebildeten öffnungen mit Photolack abgedeckt und die öffnungen in den dünneren Bereichen der Isolationsschicht geätzt.
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Das erfindungsgemäße Verfahren geht von einem solchen doppelten Photoätzprozeß aus, wobei gleichzeitig ein weiterer außerordentlich störender Nachteil beseitigt wird. In der integrierten Halbleitertechnik besteht die Tendenz, zu immer größeren Packungsdichten überzugehen, d. h., zu Anordnungen, bei denen Tausende von Schaltelementen auf einem Halbleiterchip untergebracht werden. Das bedeutet aber auch, daß die Größe der Öffnungen für die Kontakte und die elektrischen Zwischenverbindungen in den Isolationsschichten extrem reduziert und ihre Anzahl gleichzeitig erhöht werden muß. Als Folge davon besteht die Gefahr, daß einzelne öffnungen nicht oder nur teilweise durchgeätzt werden, was natürlich zu Ausfällen führt.
Es ist die der Erfindung zugrundeliegende Aufgabe^ ein Verfahren anzugeben r bei dem da.s seitliehe überätzen von öffnungen in dün- : neren Bereichen der Isolationsschicht und gleichzeitig Ätzfehler vermieden werden, die ein unvollständiges Durchätzen der öffnungen zur Folge hätten, ■
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß auf die Isolationsschicht zunächst eine erste, Ätzfenster aufweisende Ätzmaske aufgebracht wird, daß in einem ersten Ätzschritt die Isolationsschicht im Bereich dieser Ätzfenster zumindest zum Teil weggeätzt wird, daß auf die Isolationsschicht dann eine deckungsgleiche, aber Ätzfenster mit kleineren lateralen Abmessungen aufweisende zweite Photomaske aufgebracht wird und daß in einem zweiten Ätzschritt die öffnungen in der Isolationsschicht vervollständigt werden. ' ] ■ ■ ■ . j
Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen niedergelegt. Die Erfindung wird im folgenden anhand einer in den Figuren 1A bis IE im Schnitt dargestellten
Halbleiterstruktur näher beschrieben. Die einzelnen Figuren zeigen dabei die beispielsweise gewählte Halbleiterstruktur jeweils nach bestimmten Verfahrensschritten,
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Figur 1A zeigt eine Halbleiterstruktur mit einem Halbleitersubstrat 1Oj auf dessen Oberfläche eine Isolationsschicht 11 aus Siliziumdioxid aufgebracht ist. Diese Isolationsschicht 11 weist Bereiche 12 mit größerer und Bereiche 13 mit geringerer Schichtdicke auf. Das Substrat 10 ist beispielsweise N-dotiert und weist einen spezifischen Widerstand in der Größenordnung von 0,1 bis 0,2 Ohm/cm auf. In das Substrat ist eine P-leitende Basis-
19 zone 14 mit einer Störstellenkonzentration C von 1 χ 10 Ato-
3 ■ +
men/cm eingebracht, In der Basiszone liegt eine N -dotierte
21 Emitterzone 15 mit einer Störstellenkonzentration C\~ von 2 χ 10
3 .υ
Atomen/cm , Außerdem ist im betrachteten Strukturbeispiel eine sich bis in das P-leitende Substrat erstreckende P -dotierte Isolationszone 16 vorgesehen.
Es sei darauf hingewiesen f daß die betrachtete Halbleiterstruktur beliebig gewählt ist, um an ihr das erfindungsgemäße Verfahren zu erläutern. Ohne auf die zur Herstellung der in Fig. 1A gezeigten Struktur erforderlichen Maskierungsschritte einzugehen, ist darauf hinzuweisen, daß die Isolationsschicht 11 aus Siliziumdioxid während des Herstellungsverfahrens an verschiedenen Stellen entfernt und erneut aufgebracht werden muß, wodurch sich zwangsweise unterschiedliche Schichtdicken einstellen. Beim betrachteten Beispiel ist die Isolationsschicht 13 im Bereich der Basis™ und Emitterzone dünner als die Isolationsschicht 12 im Restbereich, Beispielsweise liegt die Dicke der Isolationsschicht 12 in der Größenordnung von 7000 A, während die Isolationsschicht 13 eine Dicke in der Größenordnung von 3000 Ä aufweist. Im Bereich der Emitterzone 15 ist die Dicke der Isolationsschicht noch etwas geringer.
Wie aus der Fig, 1B zu ersehen ist, wird im nächsten Verfaha;ens-, schritt auf die Oberfläche der Isolationsschicht 11 eine Ätzmaske 22 aufgebracht. Diese ätzmaske weist über den dünneren Bereichen 13 der Isolationsschicht Ätzfenster 17 und über den dickeren Bereichen Ätzfenster 18 auf. Die Ätzmaske besteht aus Photolack
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und wird in konventioneller Weise aufgebracht.
Fig. 1C zeigt die Struktur nach Durchführung eines ersten Ätzschrittes . Als Ätzmittel kann in bekannter Weise gepufferte Flußsäure verwendet werden, die sich aus einem Teil 40%iger wässriger Flußsäure und 7 Teilen Ammoniumhydrofluorid zusammensetzt. Die Ätzzeit beträgt 3 Minuten bei einer Temperatur von 29 °c. Bei diesem Ätzschritt werden die öffnungen 19 und 20 im dünneren Bereich der Isolationsschicht 11 vollkommen durchgeätzt, während sich die öffnung 21 nur teilweise in den dickeren Bereich der Isolationsschicht 11 erstreckt,
Im nächsten Verfahrensschritt (Fig, 1E) wird zunächst die erste Ätzmaske 22 entfernt und dann eine zweite Ätzmaske 23 aufgebracht, Die zweite Ätzmaske ist im wesentlichen identisch mit der ersten Ätzmaske mit der Ausnahme,, daß die Ätzfenster 24 kleinere latera-Ie Abmessungen als die equivalenten Ätzfenster 17 der ersten Ätzmaske aufweisen. Aufgrund dieser kleineren Abmessungen der Ätzfenster 24 sind die seitlichen Begrenzungsflächen der öffnungen 19 und 20 in der Isolationsschicht 11 mit dem Photolack der Ätzmaske beschichtet. Die Ätzfenster 25 in der zweiten Ätzmaske 23 haben die gleichen Abmessungen wie die entsprechenden Ätzfenster 18 in der ersten Ätzmaske 22.
Nunmehr wird der zweite Ätzschritt durchgeführt, wobei wiederum die beim ersten Ätzschritt verwendete Zusammensetzung des Ätzmittels gewählt wird. Der zweite Ätzschritt erfolgt bei einer Temperatur von 30 °C bei einer Ätzdauer von 2 Minuten, Diese Ätzdauer reicht aus, um die öffnungen 21 im dickeren Bereich der Isolationsschicht 11 völlig durchzuätzen (Fig, 1E), Von besonderer Bedeutung ist dabei, daß die beim ersten Ätzschritt in den dünneren Bereichen der Isolationsschicht gebildeten öffnungen 19 und 20 an ihren Seitenflächen mit Photolack beschichtet sind. Dieser Photolack verhindert während des zweiten Ätzschrittes ein laterales überätzen dieser öffnungen.
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Normalerweise werden die öffnungen 19 und 20 in den dünneren Bereichen der Isolationsschicht 11 bereits im ersten Ätzschritt vollkommen durchgeätzt. Es kann natürlich vorkommen, daß zu den öffnungen 19 und 20 equivalente öffnungen in anderen Bereichen der Isolationsschicht 11 aufgrund von Maskenfehlern, Ätzfehlern usw. beim ersten Ätzschritt nicht oder nur teilweise geätzt werden. Der zweite Ätzschritt hat dann folgende Auswirkungen auf diese öffnungen. In der in Fig. 1D1 dargestellten Struktur ist über einem Bereich der Isolationsschicht 13 eine Photolackschicht 23 mit einem Ätzfenster 24 aufgebracht. Die Isolationsschicht ist im Bereich des Ätzfenster 24 nicht vollkommen durchgeätzt. Bei Durchführung des zweiten Ätzschrittes (Fig. 1E") wird in die Isolationsschicht 13 eine öffnung 26 eingeätzt. Da die Seitenflächen der öffnung 26 nicht durch Photolack abgedeckt sind und die Isolationsschicht 13 in diesem Bereich relativ dünn ist, erfolgt ein seitliches tiberätzen der öffnung. Das Ausmaß dieser Überätzung hängt von der Ätzdauer ab, die zumindest so groß sein muß, daß die öffnung 21 im dickeren Bereich der Isolationsschicht durchgeätzt wird. Durch geeignete Wahl der Ätzdauer beim zweiten Ätzschritt läßt sich die Überätzung der öffnung 26 so steuern, daß diese öffnung die gleichen lateralen Abmessungen erhält wie eine öffnung 20, die bereits beim ersten Ätzschritt völlig durchgeätzt wurde, Auf diese Weise kann sichergestellt werden, daß in den öffnungen 20 und 26 beispielsweise metallische Kontakte identischer Eigenschaften angeordnet werden können,
Im betrachteten Fall wurde die öffnung 21 im dickeren Bereich 12 der Isolationsschicht im ersten Ätzschritt nicht völlig durchgeätzt. Man kann natürlich auch so vorgehen, daß man die öffnung 21 erst beim zweiten Ätzschritt erzeugt f während beim ersten Ätzschritt lediglich die öffnungen 19 und 20 im Bereich 13 der Isolationsschicht gebildet werden.
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Claims (5)

PATENTANSPRÜCHE
1.; Maskierungsverfahren in der integrierten Halbleitertechnik, bei dem auf die Halbleiteroberfläche eine
Isolationsschicht aufgebracht wird und durch Anwendung des Phbtoätzverfahrens in dieser Isolationsschicht Öffnungen freigelegt werden, dadurch gekennzeichnet, daß auf die Isolationsschicht zunächst
eine erste, Ätzfenster aufweisende Ätzmaske aufgebracht wird, daß in einem ersten Ätzschritt die
Isolationsschicht im Bereich dieser Ätzfenster zumindest zum Teil weggeätzt wird, daß auf die Isolationsschicht dann eine deckungsgleiche, aber
Ätzfenster mit kleineren lateralen Abmessungen aufweisende zweite Ätzmaske aufgebracht wird und daß
in einem zweiten Ätzschritt die Öffnungen in der
Isolationsschicht vervollständigt werden, ;
2. Maskierungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Ätzschritt so lange ; ausgedehnt wird, bis durch laterales überätzen die ; im zweiten Ätzschritt erreichten lateralen Abmessungen ; der Öffnungen in der Isolationsschicht denen im \ ersten Ätzschritt erreichten entsprechen. i
3. Maskierungsverfahren nach Anspruch 2f dadurch gekennzeichnet, daß die zweite Ätzmaske mindestens ein Ätz- |
fenster aufweist, in dessen entsprechendem Bereich in ! der ersten Ätzmaske kein Ätzfenster vorgesehen ist J und in dessen Bereich im zweiten Ätzschritt die Öffnung ι
in die Isolationsschicht geätzt wird, !
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ο
4. Maskierungsverfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der erste Ätzschritt so lange ausgedehnt wird, bis die öffnungen in dünneren Bereichen der Isolationsschicht freigeätzt sind, und daß im zweiten Ätzschritt die öffnungen in den dickeren Bereichen der Isolationsschicht vervollständigt werden.
5. Maskierungsverfahren nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß das Halbleitermaterial Silizium ist und daß als Isolationsschicht Siliziumdioxid oder Siliziumnitrid gewählt wird.
,1973 032 B09828/0457
DE2453528A 1973-12-26 1974-11-12 Maskierungsverfahren Expired DE2453528C2 (de)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63167881U (de) * 1987-04-23 1988-11-01
EP0383610B1 (de) * 1989-02-17 1997-10-08 Matsushita Electronics Corporation Verfahren zum Herstellen einer Halbleitervorrichtung
JPH02237135A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
US5279990A (en) * 1990-03-02 1994-01-18 Motorola, Inc. Method of making a small geometry contact using sidewall spacers
US5589423A (en) * 1994-10-03 1996-12-31 Motorola Inc. Process for fabricating a non-silicided region in an integrated circuit
US10217707B2 (en) * 2016-09-16 2019-02-26 International Business Machines Corporation Trench contact resistance reduction

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1918054A1 (de) * 1968-04-10 1969-10-23 Comp Generale Electricite Verfahren zur Herstellung von Halbleiter-Bauelementen
DE1589890A1 (de) * 1966-06-27 1970-06-11 Hitachi Ltd Halbleiterelement mit Isolierueberzuegen und Verfahren zu seiner Herstellung
DE2127569A1 (de) * 1970-06-25 1971-12-30 Western Electric Co Verfahren zur Herstellung einer dicken Oxidausbildung auf integrierten Halbleiterschaltungen

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3753803A (en) * 1968-12-06 1973-08-21 Hitachi Ltd Method of dividing semiconductor layer into a plurality of isolated regions
US3673018A (en) * 1969-05-08 1972-06-27 Rca Corp Method of fabrication of photomasks
US3649393A (en) * 1970-06-12 1972-03-14 Ibm Variable depth etching of film layers using variable exposures of photoresists
US3713922A (en) * 1970-12-28 1973-01-30 Bell Telephone Labor Inc High resolution shadow masks and their preparation
US3823015A (en) * 1973-01-02 1974-07-09 Collins Radio Co Photo-masking process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1589890A1 (de) * 1966-06-27 1970-06-11 Hitachi Ltd Halbleiterelement mit Isolierueberzuegen und Verfahren zu seiner Herstellung
DE1918054A1 (de) * 1968-04-10 1969-10-23 Comp Generale Electricite Verfahren zur Herstellung von Halbleiter-Bauelementen
DE2127569A1 (de) * 1970-06-25 1971-12-30 Western Electric Co Verfahren zur Herstellung einer dicken Oxidausbildung auf integrierten Halbleiterschaltungen

Also Published As

Publication number Publication date
FR2272489B1 (de) 1978-02-24
FR2272489A1 (de) 1975-12-19
CA1024663A (en) 1978-01-17
DE2453528C2 (de) 1982-04-15
GB1451160A (en) 1976-09-29
JPS528677B2 (de) 1977-03-10
IT1025191B (it) 1978-08-10
JPS5098279A (de) 1975-08-05
US3922184A (en) 1975-11-25

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