DE3809218A1 - Halbleitereinrichtung mit einem graben und verfahren zum herstellen einer solchen halbleitereinrichtung - Google Patents

Halbleitereinrichtung mit einem graben und verfahren zum herstellen einer solchen halbleitereinrichtung

Info

Publication number
DE3809218A1
DE3809218A1 DE3809218A DE3809218A DE3809218A1 DE 3809218 A1 DE3809218 A1 DE 3809218A1 DE 3809218 A DE3809218 A DE 3809218A DE 3809218 A DE3809218 A DE 3809218A DE 3809218 A1 DE3809218 A1 DE 3809218A1
Authority
DE
Germany
Prior art keywords
trench
semiconductor device
oxide film
forming
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE3809218A
Other languages
English (en)
Other versions
DE3809218C2 (de
Inventor
Tatsuya Ishii
Yoji Mashiko
Masao Nagatomo
Michihiro Yamada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP62066257A external-priority patent/JPS63232444A/ja
Priority claimed from JP18270387A external-priority patent/JPS6425435A/ja
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3809218A1 publication Critical patent/DE3809218A1/de
Application granted granted Critical
Publication of DE3809218C2 publication Critical patent/DE3809218C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung bezieht sich auf eine Halbleitereinrichtung mit einem Graben und insbesondere auf eine Halbleitereinrichtung mit einem zum Trennen von Elementen verwendeten Graben sowie auf ein Verfahren zum Herstellen einer solchen Halbleitereinrich­ tung.
Eine Halbleitereinrichtung mit einem Graben, zum Beispiel eine dynamische Halbleiterspeichereinrichtung, ist in Fig. 1 darge­ stellt.
Fig. 1 ist eine Schnittzeichnung, die eine Halbleiterspeicher­ einrichtung mit einer sogenannten Grabenisolation zeigt, bei der ein Siliziumoxidfilm in den im Halbleitersubstrat gebilde­ ten Graben gefüllt ist, um eine Zone zum Trennen von Elementen zu bilden: MIS-Direktzugriffsspeichereinrichtung mit einem 1-Transistor-1-Kondensator-Aufbau (MIS=Metal Insulator Semi­ conductor; Metallisolatorhalbleiter).
Gemäß Fig. 1 wird auf einem vorgesehenen Abschnitt des Sili­ ziumsubstrats 51 ein Graben 70 gebildet. Ein Siliziumoxidfilm wird als isolierender Film in den Graben 70 eingefüllt, um so einen grabenförmigen Trennabschnitt 52 zum Trennen von Elemen­ ten darzustellen. Eine Störstellendiffusionsschicht 53 wird auf der Oberfläche des Siliziumsubstrats 51 an den Graben 70 angrenzend durch die Schritte Photolithographie, Ionendotierung usw. gebildet. Weiterhin wird eine Kondensatorplattenelektrode 54 zum Speichern von Information darstellender Ladung, die aus einem leitenden polykristallinen Silizium gebildet ist, über der Störstellendiffusionsschicht 53 mit einem dazwischenlie­ genden dielektrischen Film 56 eingerichtet. Durch die Sperr­ schichtkapazität der Störstellendiffusionsschicht 53, die Kon­ densatorplattenelektrode 54 und das Siliziumsubstrat 51 wird ein Kondensator gebildet.
An die Störstellendiffusionsschicht 53 angrenzend wird auf der Oberflächenzone des Siliziumsubstrats 51 eine aus einem lei­ tenden polykristallinen Silizium gebildete Übertragungsgatter­ elektrode 55 mit einem dazwischenliegenden dielektrischen Film 56 angeordnet. Die Übertragungsgatterelektrode 55 bildet den MOS-Transistor, welcher dem Kondensator die Ladungen zuführt oder diese von diesem abführt.
Weiterhin wird auf der an die Übertragungsgatterelektrode 55 angrenzenden Oberflächenzone des Siliziumsubstrats 51 eine Stör­ stellendiffusionsschicht 57 gebildet. Eine aus Aluminium oder dergleichen gebildete Metallverdrahtung 58, welche die die In­ formation darstellende Ladung zum MOS-Transistor überträgt, ist mit der Störstellendiffusionsschicht 57 verbunden. Ein aus einem Siliziumoxidfilm gebildeter Zwischenschichtisolierfilm 59 ist zwischen der Metallverdrahtung 58, der Kondensatorplat­ tenelektrode 54 und der Übertragungsgatterelektrode 55 gebil­ det, und ein aus einem Siliziumnitridfilm gebildeter Oberflä­ chenschutzfilm 60 wird als oberste Schicht gebildet.
In der Halbleiterspeichereinrichtung wird die Information dar­ stellende und in der Störstellendiffusionsschicht 53 gespei­ cherte Ladung durch eine in einem Gebiet unterhalb der Über­ tragungsgatterelektrode 55 gebildeten Inversionszone zur Me­ tallverdrahtung 58 übertragen. Die über die Metallverdrahtung 58 übertragene, Information darstellende Ladung wird durch die Inversionszone der Störstellendiffusionsschicht 53 zugeführt.
Unterdessen ist, wie für die in Fig. 1 dargestellte Halbleiter­ speichereinrichtung,ein anderer Aufbau vorhanden, bei welchem sich die Kondensatorzone bis zu den Seitenwandabschnitten des Grabens 70 hin erstreckt.
In der Halbleiterspeichereinrichtung tritt manchmal die vom Gehäuse oder dergleichen ausgestrahlte α-Strahlung in das Siliziumsubstrat 51 ein und erzeugt im Siliziumsubstrat 51 La­ dungsträger.
In der oben beschriebenen Halbleiterspeichereinrichtung werden diese Ladungsträger in der Störstellendiffusionsschicht 53 ge­ sammelt, in der die Information darstellenden Ladungen gespei­ chert werden, und verursachen einen Fehlbetrieb des Halbleiter­ substrats durch Induzierung sogenannter Soft Errors.
Als Stand der Technik ist ferner eine Umfangskondensatorzelle mit vollständig abgesetzter Trennung für Magabit-DRAM aus den "Extended Abstracts" der 18. (Internationalen) Konferenz (im Jahre 1986) über Halbleitereinrichtungen und -materialien (Tokio, 1986, Seiten 295-298) bekannt. In diesem Artikel wird ein Konzept zur Herstellung einer Halbleiterspeichereinrich­ tung mit einem Kondensator auf der seitlichen Oberfläche des Grabens beschrieben, bei dem ein Nitridfilm und ein Oxidfilm auf der Oberfläche des Grabens gebildet werden und bei dem der Nitridfilm durch anisotrope Ätzung nur auf der seitlichen Ober­ fläche des Grabens belassen wird.
Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrich­ tung zur Verfügung zu stellen, die die durch die Träger verur­ sachten Betriebsfehler vermeidet und gegenüber den durch die α-Strahlung verursachten sogenannten Soft Errors stabil ist.
Aufgabe der Erfindung ist es weiterhin, ein Verfahren zur Her­ stellung einer solchen Halbleiterspeichereinrichtung, bei der nur der Bodenabschnitt des Grabens nach beiden Seiten vergrös­ sert werden kann, zur Verfügung zu stellen.
Eine erfindungsgemäße Halbleiterspeichereinrichtung mit einem Graben weist ein Halbleitersubstrat, eine Mehrzahl von auf dem Halbleitersubstrat angeordneten Elementen, einen zwischen den Elementen auf dem Halbleitersubstrat angeordneten Graben und in den Graben eingefülltes Isolationsmaterial zum Trennen der Elemente auf. Die Zone auf dem Bodenabschnitt des Grabens ist nach beiden Seiten vergrößert.
Isolationsmaterial wird zum Beispiel in den gesamten Graben eingefüllt, und die Einrichtung ist zum Beispiel ein Konden­ sator.
Ein Verfahren zur Herstellung einer erfindungsgemäßen Halblei­ leitereinrichtung mit einem Graben weist folgende Schritte auf:
Bilden eines ersten Siliziumoxidfilms auf dem Halbleitersub­ strat, Bilden eines Grabens auf dem Halbleitersubstrat durch Ätzen, wobei der Siliziumoxidfilm als Ätzmaske benutzt wird, Bilden eines zweiten Siliziumoxidfilms auf der gesamten offen­ gelegten Oberfläche des Halbleitersubstrats, wobei der Silizium­ oxidfilm, so wie er ist, als Ätzmaske dient, anisotropes Ätzen des gebildeten Siliziumoxidfilms so, daß der Siliziumoxidfilm nur auf der Seitenwand des Grabens bleibt, und Vergrößern des Grabens zum Vergrößern der Breite des Bodenabschnitts des Gra­ bens durch Ätzen des nur beim isotropen Ätzprozeß offengelegten Halbleitersubstrats nur auf der Bodenoberfläche des Grabens. Der Schritt der Grabenvergrößerung wird zum Beispiel durch iso­ tropes Ätzen ausgeführt. Das Herstellverfahren kann ferner den Schritt des Bildens eines Trenngebiets aufweisen. Bei diesem Schritt wird ein Isolationsmaterial, wie zum Beispiel ein Sili­ ziumoxidfilm oder polykristallines Silizium in den Raum des Grabens eingefüllt, um so eine Zone zum Trennen von Elementen zu bilden.
Die Halbleitereinrichtung ist zum Beispiel eine dynamische Halbleiterspeichereinrichtung, und die dynamische Halbleiter­ speichereinrichtung ist zum Beispiel eine MIS-Direktzugriffs­ speichereinrichtung mit einem 1-Transistor-1-Kondensator-Aufbau.
In der erfindungsgemäßen Halbleitereinrichtung dient die Zone zum Trennen von Elementen durch Vergrößern der Breite der Zone im Bodenabschnitt des Grabens zum Trennen von Elementen auf eine größere Breite als die anderer Abschnitte als eine Sperr­ schicht gegen Ladungsträger, die durch die α-Strahlung im Halbleitersubstrat erzeugt werden, und verhindert so das Sam­ meln der Ladungsträger in der auf der Oberfläche des Halblei­ tersubstrats gebildeten aktiven Zone.
Weiterhin kann nach einem erfindungsgemäßen Verfahren eine Halbleitereinrichtung geschaffen werden, bei der nur die Zone im Bodenabschnitt des Grabens nach beiden Seiten vergrößert ist.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Schnittansicht einer Spei­ chereinrichtung;
Fig. 2 ein Blockschaltbild, das den gesamten Aufbau einer dynamischen Halbleiterspeichereinrichtung zeigt, auf die die Erfindung angewendet worden ist;
Fig. 3 eine Schnittansicht des Aufbaus der dynamischen Halbleiterspeichereinrichtung;
Fig. 4A bis 4I eine stufenweise Darstellung des Verfahrens zur Herstellung der erfindungsgemäßen Halblei­ terspeichereinrichtung;
Fig. 5 eine ausschnittweise Schnittansicht einer an­ deren Ausführungsform;
Fig. 6A bis 6F das Verfahren zur Herstellung der in Fig. 5 gezeigten Ausführungsform;
Fig. 7 eine ausschnittweise Schnittansicht einer wei­ teren Ausführungsform; und
Fig. 8 eine ausschnittweise Schnittansicht einer aber­ mals weiteren Ausführungsform.
Eine dynamische Halbleiterspeichereinrichtung ist ein Beispiel für eine auf einem Halbleitersubstrat gebildete Halbleiterein­ richtung mit einem Graben. Nachfolgend wird diese dynamische Halbleiterspeichereinrichtung, und zwar eine MIS-Direktzugriffs­ speichereinrichtung mit 1-Transistor-1-Kondensator-Aufbau be­ schrieben.
Fig. 2 ist ein Blockschaltbild, das den gesamten Aufbau der dynamischen Halbleiterspeichereinrichtung zeigt.
Gemäß Fig. 2 weist die dynamische Halbleiterspeichereinrich­ tung eine Anordnung 1 mit einer Mehrzahl von als Speicherab­ schnitt dienenden Speicherzellen 2, einem X-Decodierer 3 und einem Y-Decodierer 4 zum Auswählen der Adressen, sowie einen mit einem (nicht gezeigten) Eingangs-/Ausgangs-Puffer verbun­ denen Eingangs-/Ausgangs-Interface-Abschnitt 5 mit einem Lese­ verstärker auf. Jede Speicherzelle 2 ist mit einer entsprechen­ den Kreuzung einer mit dem X-Decodierer 3 verbundenen Wortlei­ tung 6 und einer mit dem Y-Decodierer 4 verbundenen Bit-Lei­ tung 7 verbunden, wobei die Wortleitungen 6 und die Bit-Lei­ tungen 7 eine Matrix bilden. Damit ist die Anordnung 1 struk­ turiert.
Nachstehend wird der Betrieb beschrieben. Nach Eingang je eines extern angelegten Zeilenadreßsignals und Spaltenadreßsignals wird eine Speicherzelle 2 ausgewählt, die am Schnittpunkt der vom X-Decodierer 3 und vom Y-Decodierer 4 ausgewählten Wort­ leitung 6 und Bit-Leitung 7 liegt, und die Information wird über den Eingangs-/Ausgangs-Interface-Abschnitt 5 mit dem Lese­ verstärker und über den Eingangs-/Ausgangs-Puffer in die Spei­ cherzelle 2 eingelesen oder von dieser ausgelesen.
Fig. 3 ist eine Schnittansicht der vorstehend beschriebenen Speicherzelle 2.
Gemäß dieser Figur wird ein Graben 30 auf einem vorgeschrie­ benen Abschnitt des Siliziumsubstrats 11 gebildet, und ein Siliziumoxidfilm wird in den Graben 30 eingefüllt, um einen Grabentrennabschnitt 12 zu bilden. An den Grabentrennabschnitt 12 angrenzend wird eine Störstellendiffusionsschicht 13 gebil­ det, und darauf wird mit einem dielektrischen Film 16 als Zwi­ schenlage eine Kondensatorplattenelektrode 14 angeordnet. Eine Übertragungsgatterelektrode 15 wird an die Störstellendiffu­ sionsschicht 13 mit dem dazwischenliegenden dielektrischen Film 16 angrenzend auf der Oberflächenzone des Siliziumsubstrats 11 angeordnet. An die Übertragungsgatterelektrode 15 angren­ zend wird auf der Oberflächenzone des Siliziumsubstrats 11 eine Störstellendiffusionsschicht 17 gebildet, und eine Metallver­ drahtung 18 ist mit der Störstellendiffusionsschicht 17 ver­ bunden. Ein Zwischenschichtisolierfilm 19 ist zwischen der Me­ tallverdrahtung 18 und der Kondensatorplattenelektrode 4 ge­ bildet. Als oberste Schicht ist ein Oberflächenschutzfilm 20 gebildet.
Bei dieser Ausführungsform ist die Breite der Zone im Bodenab­ schnitt des Grabentrennabschnitts 12, welcher auf dem Silizium­ substrat 11 zum Trennen von Elementen durch Einfüllen eines Isoliermaterials in den Graben 30 gebildet ist, nach beiden Seiten über die Breite des oberen Abschnitts des Grabens 30 verbreitert. Das Bezugszeichen 30 a kennzeichnet den verbrei­ terten Abschnitt.
In der Halbleiterspeichereinrichtung dient der Grabentrennab­ schnitt 12, welcher verbreitert ist, um breiter zu sein als der Bodenoberflächenabschnitt des Grabens 30, als eine Sperr­ schicht gegen die von der α-Strahlung im Siliziumsubstrat 11 gebildeten Ladungsträger, wodurch die Ladungsträger daran ge­ hindert werden, die Störstellendiffusionsschicht 13 auf der Oberfläche des Siliziumsubstrats 11 zu erreichen.
Nachstehend wird das Verfahren zur Herstellung der Halbleiter­ speichereinrichtung in der in den Fig. 2 und 3 gezeigten Ausführungsform beschrieben.
Die Fig. 4A bis 4I sind Schnittansichten und zeigen die Schritte der Herstellung der erfindungsgemäßen Halbleiterspei­ chereinrichtung.
Zuerst wird, wie in Fig. 4A gezeigt ist, auf dem Siliziumsub­ strat 11 ein dicker Siliziumoxidfilm 21 gebildet. Dann erhält er ein Muster nach dem Verfahren der Photolithographie, und ein Graben 30 wird, wie in Fig. 4B gezeigt ist, auf dem Sili­ ziumsubstrat 11 durch anisotropes Ätzen, wie zum Beispiel re­ aktives Ionenätzen (englisch: RIE = Reactive Ion Etching), ge­ bildet. Ein dicker Siliziumoxidfilm 22 wird, wie in Fig. 4C gezeigt ist, auf der gesamten offengelegten Oberfläche des Siliziumsubstrats 11 gebildet, und der Siliziumoxidfilm 22 wird, wie in Fig. 4D gezeigt ist, durch anisotropes Ätzen, wie zum Beispiel RIE, in einer Richtung senkrecht zur Oberfläche des Siliziumsubstrats 11 geätzt. Folglich bleibt nur der Silizium­ oxidfilm 22 auf der Seitenwandoberfläche des Grabens 30 unge­ ätzt, und nur die Oberfläche des Siliziumsubstrats 11 auf der Bodenoberfläche ist im Graben 30 offengelegt. Der flache Ab­ schnitt des Siliziumsubstrats 11 ist mit dem dicken Silizium­ oxidfilm 21, welcher bei der Bildung des Grabens 30 im Silizium­ substrat 11 als Ätzmaske diente, bedeckt. Danach wird, wie in Fig. 4E gezeigt ist, das Siliziumsubstrat 11 im Bodenbereich des Grabens 30 durch isotropes Ätzen geätzt. Da das Silizium­ substrat 11 isotrop geätzt wird, wird es nicht nur in senk­ rechter Richtung, sondern auch in waagerechter Richtung zur Oberfläche des Siliziumsubstrats 11 geätzt. Nachdem die Sili­ ziumoxidfilme 21 und 22 entfernt sind, wird ein Isoliermate­ rial, wie zum Beispiel Siliziumoxidfilm, polykristallines Silizium oder dergleichen, in den Raum im Graben durch ein Rückätzverfahren oder dergleichen eingefüllt, um einen Graben­ trennabschnitt 12 zu bilden.
Danach wird an den Grabentrennabschnitt 12 angrenzend auf dem Hauptoberflächenabschnitt die Störstellendiffusionsschicht 13 gebildet, während ein (nicht gezeigter) Abdecklack als Maske für die Ionendotierung verwendet wird. Auf der Störstellendif­ fusionsschicht 13 und auf dem Grabentrennabschnitt 12 wird ein dielektrischer Film 16 eines Kondensators gebildet. Auf dem dielektrischen Film 16 eines Kondensators wird eine Kondensa­ torplattenelektrode 14 gebildet (Fig. 4G). Ein dielektrischer Film 16 eines Gatters wird in einem Abstand von der Kondensa­ torplattenelektrode 14 auf der Hauptoberfläche des Silizium­ substrats 11 gebildet. Auf dem dielektrischen Film 16 eines Gatters wird eine Übertragungsgatterelektrode 15 gebildet. Eine Arsenionendotierung wird auf der Hauptoberfläche des Si­ liziumsubstrats 11 unter Verwendung der Kondensatorplatten­ elektrode 14 und der Übertragungsgatterelektrode 15 als Masken ausgeführt. Die Ionendotierung erfolgt von oben her senkrecht zur Hauptoberfläche (Fig. 4H). Folglich werden die Störstellen­ diffusionsbereiche 13 a und 17, die die Source und den Drain bilden sollen, auf den richtigen Zonen auf der Hauptoberfläche des Siliziumsubstrats 11 gebildet. Der Störstellendiffusions­ bereich 13 a ist mit der Störstellendiffusionselektrode 13 ver­ bunden.
Die Hauptoberfläche des Siliziumsubstrats 11 ist mit einem Zwischenschichtisolierfilm 19 bedeckt. Auf einer vorgeschrie­ benen Position wird ein Kontaktierungsloch 19 a gebildet (Fig. 4I). Eine Metallverdrahtung 18 wird auf dem Zwischenschicht­ isolierfilm 19 gebildet und durch das Kontaktierungsloch 19 a hindurch mit der Störstellendiffusionsschicht 17 verbunden. Die Metallverdrahtung 18 bildet eine in Fig. 2 gezeigte Bit- Leitung 7. Die Metallverdrahtung 18 ist mit einem Oberflächen­ schutzfilm 20 bedeckt.
Das Vorstehende zeigt ein Beispiel des Verfahrens zur Herstel­ lung der Halbleiterspeichereinrichtung nach der Erfindung. Zwei Speicherzellen werden voneinander durch den Grabentrennab­ schnitt 12 getrennt.
Anstelle des in Fig. 3 gezeigten Aufbaus kann der in Fig. 5 gezeigte Aufbau verwendet werden.
Gemäß Fig. 5 wird eine Störstellendiffusionsschicht 33 auf dem Seitenwandabschnitt des Grabens 30 und auf Abschnitten der Ober­ fläche des Halbleitersubstrats 11 bis zu den Seitenwandab­ schnitten hin gebildet. Außerdem wird auf der Störstellendif­ fusionsschicht 33 eine Kondensatorplattenelektrode 34 mit einem dazwischenliegenden dielektrischen Film 16 gebildet. Die Kon­ densatorplattenelektrode 34 erstreckt sich entlang der Stör­ stellendiffusionsschicht 33 und außerdem entlang des Seiten­ wandabschnitts und des Bodenoberflächenabschnitts des Grabens 30. Der Zwischenschichtschutzfilm 19 wird entsprechend der Form der Kondensatorplattenelektrode 34 in den Graben 30 eingefüllt.
Dementsprechend ist der in den Graben 30 eingefüllte Silizium­ oxidfilm in einer dünnen Schicht entlang der Seitenwandober­ fläche des Grabens 30 gebildet, und der Seitenwandabschnitt des Grabens 30 wird als Kondensator verwendet. Im verbreiter­ ten Abschnitt 30 a ist der eingebettete Siliziumoxidfilm rela­ tiv dick, und dieser Abschnitt dient als Gebiet zum Trennen von Elementen.
Auch in diesem Fall dient der verbreiterte Abschnitt 30 a als Grenzschicht gegen die durch die α-Strahlung im Siliziumsub­ strat 11 erzeugten Ladungsträger, wodurch die Ladungsträger daran gehindert werden, die Störstellendiffusionsschicht 33 zu erreichen.
Nachstehend wird das Verfahren zur Herstellung der Halbleiter­ speichereinrichtung in der Ausführungsform von Fig. 5 beschrie­ ben.
Die Fig. 6A bis 6F sind Schnittansichten und zeigen die Schritte zur Herstellung der Halbleiterspeichereinrichtung.
Zunächst wird, wie in Fig. 6A gezeigt ist, ein dünner Silizium­ oxidfilm 41 durch thermische Oxidation auf einem Einkristall- Siliziumsubstrat 11 gebildet, und ein Siliziumnitridfilm 42, der die Oxidmaske darstellt, wird auf dem Siliziumoxidfilm 41 gebildet. Danach wird auf dem Siliziumnitridfilm 42 ein dicker Siliziumoxidfilm 43 gebildet. Anschließend erhält der Silizium­ oxidfilm 43 nach dem Verfahren der Photolithographie ein Muster, und ein Graben 30 wird durch anisotropes Ätzen, wie zum Bei­ spiel reaktives Ionenätzen, im Siliziumsubstrat 11 gebildet (Fig. 6B).
Danach wird, wie in Fig. 6C gezeigt ist, auf dem Seitenwandab­ schnitt und dem Bodenoberflächenabschnitt des Grabens 30 durch thermische Oxidation ein dünner Siliziumoxidfilm 41 gebildet. Auf dem Siliziumoxidfilm 41 wird ein als Oxidmaske dienender Siliziumnitridfilm 42 gebildet. Auf dem Siliziumnitridfilm 42 wird ein Siliziumoxidfilm 44 gebildet, der die Ätzmaske auf dem Seitenwandabschnitt des Grabens 30 darstellt. Im Anschluß daran werden, wie in Fig. 6D gezeigt ist, der Siliziumoxidfilm 44, der Siliziumnitridfilm 42, der Siliziumoxidfilm 41 und das Siliziumsubstrat 11 in senkrechter Richtung durch anisotropes Ätzen, wie zum Beispiel reaktives Ionenätzen, geätzt. Nun bleibt der Siliziumnitridfilm 42, der auf dem Seitenwandab­ schnitt des Grabens 30 gebildet ist, mit dem als Ätzmaske die­ nenden Siliziumoxidfilm 44 bedeckt, und nur der auf dem Boden­ oberflächenabschnitt des Grabens 30 gebildete Siliziumnitrid­ film 42 wird entfernt. Nach diesen Schritten wird der auf dem Seitenwandabschnitt des Grabens 30 und auf dem Oberflächenab­ schnitt des Halbleitersubstrats 11 gebildete Siliziumnitrid­ film 42 jeweils mit dem Siliziumoxidfilm 43 bzw. 44 abgedeckt.
Dann wird, wie in Fig. 6E gezeigt ist, das Siliziumsubstrat 11 im Bereich des Bodenabschnitts des Grabens 30 durch iso­ tropes Ätzen geätzt. Da das Siliziumsubstrat 11 isotrop geätzt wird, wird es nicht nur in vertikaler Richtung, sondern auch in horizontaler Richtung zur Oberfläche des Substrats geätzt. Wie in Fig. 6F gezeigt ist, wird, nachdem die Siliziumoxidfilme 43 und 44 entfernt sind, auf dem Gebiet des Bodenabschnitts des Grabens 30 durch thermische Oxidation ein Gebiet 12 aus dickem Siliziumoxidfilm zum Trennen von Elementen gebildet. Danach wird der Siliziumnitridfilm 42, der als Oxidmaske gedient hat, entfernt. Nach den vorgeschriebenen Schritten wie im ersten Ausführungsbeispiel wird die in Fig. 5 gezeigte Halbleiterspei­ chereinrichtung erhalten.
Fig. 7 ist eine Schnittansicht einer weiteren erfindungsgemäßen Ausführungsform. Bei dieser Ausführungsform der Halbleiterspei­ chereinrichtung ist der im Bereich des Bodenabschnitts des Grabens 30 gebildete verbreiterte Abschnitt 30 a nur in der Richtung parallel zur Oberfläche des Halbleitersubstrats 11 verbreitert.
Fig. 8 zeigt noch eine andere erfindungsgemäße Ausführungsform in einer Schnittansicht. Bei dieser Ausführungsform ist der bei der in Fig. 7 gezeigten Ausführungsform aus einem dicken Siliziumoxidfilm gebildete Abschnitt 12 zum Trennen von Ele­ menten aus einem isolierenden polykristallinen Silizium ge­ bildet.
Der Bereich 12 zum Trennen von Elementen kann in einem Bereich in einem Abschnitt des verbreiterten Abschnitts 30 a gebildet sein. Auch in diesem Fall sollte der Bereich 12 zum Trennen von Elementen in der Richtung parallel zur Oberfläche des Halb­ leitersubstrats 11 über die Breite des Bodenoberflächenab­ schnitts hinaus verbreitert werden.
Obwohl die Beschreibung für den Fall gegeben worden ist, in dem die Erfindung auf eine MIS-Direktzugriffsspeichereinrich­ tung mit 1-Transistor-1-Kondensator-Aufbau in der oben beschrie­ benen Ausführungsform angewendet worden ist, kann die Erfindung auf eine Halbleiter-Logikschaltung und auf eine arithmetische Schaltung angewendet werden, um die gleiche Wirkung wie in der oben beschriebenen Ausführungsform zu erhalten.
Wie oben beschrieben ist, ist bei der erfindungsgemäßen Halb­ leitereinrichtung der im Halbleitersubstrat gebildete Bereich im Bodenabschnitt des Grabens zum Trennen von Elementen nach beiden Seiten über die Breite des Grabens hinaus in der Rich­ tung parallel zur Oberfläche des Halbleitersubstrats verbrei­ tert, so daß der verbreiterte Trennbereich als eine Grenz­ schicht gegen die α-Strahlung dient und das Eintreffen von Ladungsträgern in dem auf der Oberfläche des Halbleitersubstrats gebildeten aktiven Bereich verhindert. Somit kann der durch die Ladungsträger verursachte Fehlbetrieb vermieden werden, und es kann eine Halbleitereinrichtung erhalten werden, die gegen die durch die α-Strahlung verursachten sogenannten Soft Errors stabil ist.
Nach dem erfindungsgemäßen Verfahren zur Herstellung der Halb­ leitereinrichtung kann der Bereich im Bodenabschnitt des Gra­ bens allein verbreitert werden, wodurch die angestrebte Halbleiter­ einrichtung erhalten werden kann.

Claims (28)

1. Halbleitereinrichtung mit einem Halbleitersubstrat (11), einer auf dem Halbleitersubstrat (11) gebildeten Mehrzahl von Elementen (13) und einem auf dem Halbleitersubstrat (11) zwi­ schen den Elementen (13) angeordneten Graben (30), dadurch gekennzeichnet, daß der Bereich des Bodenabschnitts (30 a) des Grabens (30) nach beiden Seiten verbreitert ist und daß in den Graben (30) zum Trennen der Elemente (13) ein Iso­ lationsmaterial (12) eingebettet ist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Bodenabschnitt (30 a) des Gra­ bens (30) in Richtung der Breite und in Richtung der Tiefe ver­ größert ist.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Isolationsmaterial (12) voll­ ständig in den Graben (30) eingebettet ist, wodurch der Bereich zum Trennen der Elemente (13) gebildet ist.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Element ein Kondensator (13, 14, 16) ist und daß der Kondensator eine an den Graben (30) angrenzende Störstellendiffusionsschicht (13) und eine über dem Graben (30) angeordnete Kondensatorplattenelektrode (14) mit einem dazwischenliegenden dielektrischen Film (16) auf­ weist.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine auf dem Oberflächenbereich des Halb­ leitersubstrats (11) an die Störstellendiffusionsschicht (13) angrenzend gebildete Feldeffekteinrichtung (15, 16, 17).
6. Halbleitereinrichtung nach Anspruch 5, gekennzeichnet durch einen X-Decodierer (3) und einen Y-Deco­ dierer (4) zum Wählen der Adresse und einen Eingangs-/Ausgangs- Interface-Abschnitt (5), wobei der Kondensator (13, 14, 15) und die Feldeffekteinrichtung (15, 16, 17) eine Anordnung (1) von Speicherzellen (2) darstellen.
7. Halbleitereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Anordnung (1) eine die Speicher­ zellen (2) mit dem X-Decodierer (3) verbindende Wortleitung (6) und eine die Speicherzellen (2) mit dem Y-Decodierer (4) verbindende Bit-Leitung (7) aufweist.
8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Halbleitereinrichtung eine dynamische Halbleiterspeichereinrichtung ist.
9. Halbleitereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die dynamische Halbleiterspeicher­ einrichtung eine Direktzugriffsspeichereinrichtung vom Metall­ isolatorhalbleitertyp mit 1-Transistor-1-Kondensator-Aufbau ist.
10. Halbleitereinrichtung nach einem der Ansprüche 1, 2, 4 bis 9, dadurch gekennzeichnet, daß das Isolationsmaterial (12) in den Bodenabschnittsbereich (30 a) im Graben (30) eingebettet ist, wodurch der Bereich zum Trennen von Elementen gebildet ist.
11. Halbleitereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Bereich zum Trennen von Elemen­ ten aus isolierendem polykristallinem Silizium gebildet ist.
12. Halbleitereinrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß das Element ein Kondensator (13, 14, 16) ist und daß der Kondensator eine am Seitenwandab­ schnitt des Grabens (30) und auf einer Zone auf der Oberfläche des Halbleitersubstrats (11), die zum Seitenwandabschnitt durch­ gehend ist, aufgebrachte Störstellendiffusionsschicht (13) und eine über der Störstellendiffusionsschicht (13) und entlang der Störstellendiffusionsschicht (13) angeordnete Kondensator­ plattenelektrode (14) mit einem dazwischenliegenden dielektri­ schen Film (16) aufweist.
13. Halbleitereinrichtung nach Anspruch 12, gekennzeichnet durch eine auf dem Oberflächenbereich des Halb­ leitersubstrats (11) an den Störstellenbereich angrenzend ge­ bildete Feldeffekteinrichtung (15, 16, 17).
14. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Bodenabschnitt (30 a) des Gra­ bens (30) nur in Richtung parallel zur Oberfläche des Halblei­ tersubstrats (11) verbreitert ist.
15. Verfahren zum Herstellen einer Halbleitereinrichtung mit einem Graben (30), mit Vorbereiten eines Halbleitersubstrats (11), Bilden eines ersten Siliziumoxidfilmes (21) auf dem Halbleitersubstrat (11), und Bilden eines Grabens (30) auf dem Halbleitersubstrat (11) durch Ätzen, wobei der Siliziumoxid­ film (21) als Ätzmaske dient, gekennzeichnet durch Bilden eines zweiten Siliziumoxidfilmes (22) auf der gesamten offengelegten Oberfläche des Halbleiter­ substrats (11), wobei der als Ätzmaske dienende Siliziumoxid­ film (21) bleibt, wie er ist, anisotropes Ätzen des gebildeten Siliziumoxidfilmes (22) derart, daß der Siliziumdioxidfilm (22) nur auf der Seitenwand des Grabens (30) bleibt, und Vergrößern des Grabens (30) durch Ätzen des Halbleitersubstrats (11), das nur auf der Bodenoberfläche des Grabens (30) durch den aniso­ tropen Ätzprozeß offengelegt ist, zum Vergrößern der Breite des Bodenabschnitts (30 a) des Grabens (30).
16. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß das Verbreitern des Grabens (30) durch isotropes Ätzen erfolgt.
17. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 15 oder 16, gekennzeichnet durch das Bilden eines Trennbereichs, in wel­ chem, nachdem die Siliziumoxidfilme (21, 22) entfernt sind, ein Isolationsmaterial (12), wie zum Beispiel Siliziumoxidfilm, polykristallines Silizium und dergleichen, im Raum des Grabens (30) eingebettet wird, um den Abschnitt zum Trennen von Ele­ menten zu bilden.
18. Verfahren zum Herstellen einer Halbleitereinrichtung nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß das Bilden des ersten Oxidfilms (21) das Versehen mit einem Muster durch Photolithographie be­ inhaltet.
19. Verfahren zum Herstellen einer Halbleitereinrichtung nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß das Ätzen beim Bilden des Grabens (30) ein anisotropes Rückstrahlen durch reaktives Ionenätzen ist.
20. Verfahren zum Herstellen einer Halbleitereinrichtung nach einem der Ansprüche 15 bis 19, gekennzeichnet durch das Bilden einer am Hauptoberflächenab­ schnitt an den Graben (30) angrenzenden Störstellendiffusions­ schicht (13), das Bilden eines dielektrischen Films (16) eines Kondensators auf der Störstellendiffusionsschicht (13) und das Bilden einer Kondensatorplattenelektrode (14) auf dem dielek­ trischen Film (16) eines Kondensators.
21. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 20, gekennzeichnet durch das Bilden einer an die Kondensatorplatten­ elektrode (14) angrenzenden Feldeffekteinrichtung (15, 16, 17).
22. Verfahren zum Herstellen einer Halbleitereinrichtung nach einem der Ansprüche 15 bis 21, dadurch gekennzeichnet, daß die Halbleitereinrichtung eine dy­ namische Halbleiterspeichereinrichtung ist.
23. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 22, dadurch gekennzeichnet, daß die dynamische Halbleiterspeicher­ einrichtung eine Direktzugriffsspeichereinrichtung vom Metall­ isolatorhalbleitertyp mit 1-Transistor-1-Kondensator-Aufbau ist.
24. Verfahren zum Herstellen einer Halbleitereinrichtung nach einem der Ansprüche 15 bis 23, dadurch gekennzeichnet, daß das Bilden eines ersten Oxidfilms Bilden eines dünnen Siliziumoxidfilms (41) auf dem Halbleiter­ substrat (11) durch thermische Oxidation, Bilden eines Silizium­ nitridfilms (42), der als Oxidmaske auf dem Siliziumoxidfilm dient, Bilden eines dicken Siliziumoxidfilms (43) auf dem Sili­ ziumnitridfilm (42) und Versehen des Siliziumoxidfilms (43) mit einem Muster durch Photolithographie aufweist.
25. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 24, dadurch gekennzeichnet, daß das Bilden eines zweiten Oxidfilms Bilden eines dünnen Siliziumoxidfilms (41) auf dem Seitenwand­ abschnitt und dem Bodenoberflächenabschnitt des Grabens (30) durch thermische Oxidation, Bilden eines Siliziumnitridfilms (42), der als Oxidmaske auf dem Siliziumoxidfilm dient, und Bilden eines Siliziumoxidfilms (44), der als Ätzmaske auf dem Seitenwandabschnitt des Grabens (30) auf dem Siliziumnitrid­ film (42) dient, aufweist.
26. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 25, gekennzeichnet durch das Bilden eines Trennbereichs durch Bil­ den eines Bereichs zum Trennen von Elementen aus einem dicken Siliziumoxidfilm auf dem Bodenabschnittsbereich des Grabens (30) durch thermische Oxidation nach Entfernen des Silizium­ oxidfilms (44).
27. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 15, gekennzeichnet durch Vergrößern des Grabens (30) durch Ätzen des Halbleitersubstrats (11), das nur auf der Bodenoberfläche des Grabens (30) durch den isotropen Ätzprozeß offengelegt ist, zum Vergrößern der Breite des Bodenabschnitts (30 a) des Grabens (30).
28. Verfahren zum Herstellen einer Halbleitereinrichtung nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß das Ätzen beim Bilden des Grabens (30) ein anisotropes Ätzen durch reaktives Ionenätzen ist.
DE3809218A 1987-03-20 1988-03-18 Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung Expired - Fee Related DE3809218C2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP62066257A JPS63232444A (ja) 1987-03-20 1987-03-20 半導体装置
JP18270387A JPS6425435A (en) 1987-07-21 1987-07-21 Semiconductor device and manufacture thereof

Publications (2)

Publication Number Publication Date
DE3809218A1 true DE3809218A1 (de) 1988-09-29
DE3809218C2 DE3809218C2 (de) 1994-09-01

Family

ID=26407434

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3809218A Expired - Fee Related DE3809218C2 (de) 1987-03-20 1988-03-18 Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung

Country Status (2)

Country Link
US (1) US5112771A (de)
DE (1) DE3809218C2 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4000496A1 (de) * 1989-08-17 1991-02-21 Bosch Gmbh Robert Verfahren zur strukturierung eines halbleiterkoerpers
DE19525072A1 (de) * 1995-07-10 1997-01-16 Siemens Ag Integrierte Schaltungsanordnung mit mindestens zwei gegeneinander isolierten Bauelementen und Verfahren zu deren Herstellung
EP0862222A1 (de) * 1996-09-19 1998-09-02 Ngk Insulators, Ltd. Halbleitereinrichtung und dessen herstellungsverfahren

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5393375A (en) * 1992-02-03 1995-02-28 Cornell Research Foundation, Inc. Process for fabricating submicron single crystal electromechanical structures
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
US5658816A (en) * 1995-02-27 1997-08-19 International Business Machines Corporation Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond
US6309975B1 (en) 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6100132A (en) * 1997-06-30 2000-08-08 Kabushiki Kaisha Toshiba Method of deforming a trench by a thermal treatment
US5843820A (en) 1997-09-29 1998-12-01 Vanguard International Semiconductor Corporation Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor
US5943581A (en) * 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
KR19990073644A (ko) * 1998-03-02 1999-10-05 김영환 반도체장치의 제조 방법
US6369418B1 (en) 1998-03-19 2002-04-09 Lsi Logic Corporation Formation of a novel DRAM cell
US6177699B1 (en) 1998-03-19 2001-01-23 Lsi Logic Corporation DRAM cell having a verticle transistor and a capacitor formed on the sidewalls of a trench isolation
US6090661A (en) 1998-03-19 2000-07-18 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
US6190988B1 (en) 1998-05-28 2001-02-20 International Business Machines Corporation Method for a controlled bottle trench for a dram storage node
DE19844997A1 (de) * 1998-09-30 2000-04-13 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem Gate und Herstellverfahren
TW400614B (en) * 1998-11-06 2000-08-01 United Microelectronics Corp The manufacture method of Shallow Trench Isolation(STI)
JP4221859B2 (ja) * 1999-02-12 2009-02-12 株式会社デンソー 半導体装置の製造方法
TW463286B (en) * 1999-05-07 2001-11-11 Mosel Vitelic Inc Manufacturing method of trench-type capacitor
KR20010058395A (ko) * 1999-12-27 2001-07-05 박종섭 반도체소자의 격리영역 형성방법
US6383924B1 (en) * 2000-12-13 2002-05-07 Micron Technology, Inc. Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials
US6313008B1 (en) 2001-01-25 2001-11-06 Chartered Semiconductor Manufacturing Inc. Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon
US6544838B2 (en) 2001-03-13 2003-04-08 Infineon Technologies Ag Method of deep trench formation with improved profile control and surface area
US20030107111A1 (en) 2001-12-10 2003-06-12 International Business Machines Corporation A 3-d microelectronic structure including a vertical thermal nitride mask
US6867089B2 (en) 2002-01-28 2005-03-15 Nanya Technology Corporation Method of forming a bottle-shaped trench in a semiconductor substrate
TWI291735B (en) 2002-01-28 2007-12-21 Nanya Technology Corp Method for forming bottle-shaped trench in semiconductor substrate
TWI291736B (en) * 2002-02-05 2007-12-21 Nanya Technology Corp Method for forming bottle-shaped trench in semiconductor substrate
TW554521B (en) * 2002-09-16 2003-09-21 Nanya Technology Corp Process for forming a bottle-shaped trench
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor
US7560359B2 (en) * 2004-11-26 2009-07-14 Samsung Electronics Co., Ltd. Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures
US7935602B2 (en) * 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
US20070059897A1 (en) * 2005-09-09 2007-03-15 Armin Tilke Isolation for semiconductor devices
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー
US20070158779A1 (en) * 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7648869B2 (en) * 2006-01-12 2010-01-19 International Business Machines Corporation Method of fabricating semiconductor structures for latch-up suppression
US7491618B2 (en) * 2006-01-26 2009-02-17 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a conductive region
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US20070194403A1 (en) * 2006-02-23 2007-08-23 International Business Machines Corporation Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods
KR100744691B1 (ko) * 2006-03-21 2007-08-02 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의제조방법
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7537994B2 (en) 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
KR100869359B1 (ko) * 2006-09-28 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 제조 방법
KR100780658B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7754513B2 (en) * 2007-02-28 2010-07-13 International Business Machines Corporation Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures
US7818702B2 (en) * 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
US8552525B2 (en) 2011-07-01 2013-10-08 Micron Technology, Inc. Semiconductor structures and devices and methods of forming the same
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US9653507B2 (en) 2014-06-25 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation shrinkage method for enhanced device performance

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0044400A2 (de) * 1980-07-03 1982-01-27 International Business Machines Corporation FET-Speicherzellenstruktur und Herstellungsverfahren
DE3134110A1 (de) * 1980-08-29 1982-04-08 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Integrierte halbleiterschaltung
EP0112670A1 (de) * 1982-12-20 1984-07-04 Fujitsu Limited Halbleiterspeicheranordnung aus gestapelten Speicherzellen vom Kondensatortyp
DE3542321A1 (de) * 1984-12-05 1986-06-12 Mitsubishi Denki K.K., Tokio/Tokyo Halbleiterspeichereinheit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59232437A (ja) * 1983-06-15 1984-12-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS60245144A (ja) * 1984-05-18 1985-12-04 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JPS61201444A (ja) * 1985-03-04 1986-09-06 Toshiba Corp 半導体装置の製造方法
JPS61287143A (ja) * 1985-06-13 1986-12-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0779133B2 (ja) * 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0044400A2 (de) * 1980-07-03 1982-01-27 International Business Machines Corporation FET-Speicherzellenstruktur und Herstellungsverfahren
DE3134110A1 (de) * 1980-08-29 1982-04-08 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Integrierte halbleiterschaltung
EP0112670A1 (de) * 1982-12-20 1984-07-04 Fujitsu Limited Halbleiterspeicheranordnung aus gestapelten Speicherzellen vom Kondensatortyp
DE3542321A1 (de) * 1984-12-05 1986-06-12 Mitsubishi Denki K.K., Tokio/Tokyo Halbleiterspeichereinheit

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Extended Abstracts of the 18th (1986 Inter- national) Conference on Solid State Devices and Materials, Tokyo, 1986, S. 295-298 *
IEE Proceedings, Vol. 134, Pt. I, No. 1, Febr. 1987, S. 32-44 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4000496A1 (de) * 1989-08-17 1991-02-21 Bosch Gmbh Robert Verfahren zur strukturierung eines halbleiterkoerpers
DE19525072A1 (de) * 1995-07-10 1997-01-16 Siemens Ag Integrierte Schaltungsanordnung mit mindestens zwei gegeneinander isolierten Bauelementen und Verfahren zu deren Herstellung
WO1997003463A1 (de) * 1995-07-10 1997-01-30 Siemens Aktiengesellschaft Integrierte schaltungsanordnung mit mindestens zwei gegeneinander isolierten bauelementen und verfahren zu deren herstellung
US5990536A (en) * 1995-07-10 1999-11-23 Siemens Aktiengesellschaft Integrated circuit arrangement having at least two mutually insulated components, and method for its production
DE19525072C2 (de) * 1995-07-10 2002-06-27 Infineon Technologies Ag Integrierte Schaltungsanordnung, bei der ein erstes Bauelement an einer Hauptfläche eines Halbleitersubstrats und ein zweites Bauelement am Grabenboden angeordnet sind, und Verfahren zu deren Herstellung
CN1093983C (zh) * 1995-07-10 2002-11-06 西门子公司 带有至少两个彼此绝缘的元件的集成电路装置及生产方法
EP0862222A1 (de) * 1996-09-19 1998-09-02 Ngk Insulators, Ltd. Halbleitereinrichtung und dessen herstellungsverfahren
EP0862222A4 (de) * 1996-09-19 1999-12-01 Ngk Insulators Ltd Halbleitereinrichtung und dessen herstellungsverfahren
US6075269A (en) * 1996-09-19 2000-06-13 Ngk Insulators, Ltd. Semiconductor device and process for manufacturing the same

Also Published As

Publication number Publication date
US5112771A (en) 1992-05-12
DE3809218C2 (de) 1994-09-01

Similar Documents

Publication Publication Date Title
DE3809218A1 (de) Halbleitereinrichtung mit einem graben und verfahren zum herstellen einer solchen halbleitereinrichtung
DE4113233C2 (de) Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung
DE4307725C2 (de) Verfahren zur Herstellung einer Stapelkondensator-DRAM-Zelle
DE102020111648B4 (de) Halbleiterspeichervorrichtungen
DE3689467T2 (de) Speicher mit hoher Dichte.
DE3844120C2 (de) Halbleitereinrichtung mit grabenförmiger Struktur
DE4217443C2 (de) Verfahren zur Herstellung einer DRAM-Anordnung
DE19912220B4 (de) Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
DE69014486T2 (de) Halbleiterspeicheranordnung mit Stapelkondensator und Verfahren zu ihrer Herstellung.
DE4434040C2 (de) Halbleiterspeichervorrichtung mit einer SOI-Struktur und Verfahren zur Herstellung derselben
DE19746448B4 (de) DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle
DE69100789T2 (de) Verfahren zur Herstellung einer Mesatransistor-Grabenkondensator-Speicherzellenstruktur.
DE4136420C2 (de) Verfahren zur Bildung eines Kondensators
DE3922456A1 (de) Halbleiterspeichereinrichtung und verfahren zur herstellung derselben
DE4229363A1 (de) Verfahren zur bildung eines kondensators
DE4113932A1 (de) Dram mit peripherieschaltung, in der der source-drain-verdrahtungskontakt eines mos-transistors durch eine pad-schicht klein gehalten wird und herstellungsverfahren hierfuer
DE19718721C2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE4332074A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE3787687T2 (de) Halbleiterspeicher.
DE68922424T2 (de) Ladungsverstärkende Grabenspeicherzelle.
DE3940539A1 (de) Halbleiterspeichervorrichtung und verfahren zur herstellung einer halbleiterspeichervorrichtung
DE4215001A1 (de) Halbleitervorrichtung und herstellungsverfahren dafuer
DE4109299A1 (de) Halbleiterspeichereinrichtung mit einem kondensator mit stapelstruktur und herstellungsverfahren hierfuer
DE4210855A1 (de) Speicherelement fuer einen dram und herstellungsverfahren fuer einen dram
DE19726069B4 (de) Halbleitereinrichtung mit einer unteren und einer oberen Elektrode und zugehöriges Herstellungsverfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee