DE102020110366A1 - Vertikale Speichervorrichtungen - Google Patents

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Abstract

Eine vertikale Speichervorrichtung weist untere Schaltungsmuster, ein zweites Substrat (250), einen Kondensator, Gateelektroden (512, 514, 516) und einen Kanal (410) auf. Die unteren Schaltungsmuster sind auf einem ersten Substrat (100) gebildet, welches einen ersten (I), einen zweiten (II) und einen dritten (III) Bereich aufweist. Kontaktstecker (542, 543, 544, 545, 546) sind in dem zweiten Bereich (II) gebildet. Durchkontaktierungen (192, 194, 196, 198, 212, 214, 216, 218) sind in dem dritten Bereich (III) gebildet. Das zweite Substrat (250) ist auf den unteren Schaltungsmustern gebildet. Der Kondensator ist auf den unteren Schaltungsmustern gebildet und weist einen ersten Leiter (255), eine dielektrische Schichtstruktur und einen zweiten Leiter (325) auf. Der erste Leiter (255) ist von dem zweiten Substrat (250) auf derselben Höhe wie das zweite Substrat (250) beabstandet. Die dielektrische Schichtstruktur ist auf dem ersten Leiter (255) gebildet. Der zweite Leiter (325) ist auf der dielektrischen Schichtstruktur gebildet. Die Gateelektroden (512, 514, 516) sind voneinander auf dem zweiten Substrat (250) in einer vertikalen Richtung beabstandet. Der Kanal (410) erstreckt sich durch die Gateelektroden in der vertikalen Richtung.

Description

  • QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht unter 35 U. S. C. § 119 die Priorität der koreanischen Patentanmeldung Nummer 10-2019-0093735 , welche am 01. August 2019 beim koreanischen Amt für geistiges Eigentum (KIPO = Korean Intellectual Property Office = koreanisches Amt für geistiges Eigentum) eingereicht wurde, deren Inhalte hierin durch Bezugnahme in ihrer Gesamtheit mit eingebunden sind.
  • HINTERGRUND
  • Gebiet
  • Beispielhafte Ausführungsformen beziehen sich auf eine vertikale Speichervorrichtung.
  • Beschreibung des Standes der Technik
  • In einer VNAND-Flashspeichervorrichtung können Kondensatoren durch Kontaktstecker auf einem Peripherieschaltungsbereich gebildet werden, jedoch in einer Zell-über-Peripherie (COP = cell-over-peripheral)-Struktur, welche keine Kontaktstecker auf dem Peripherieschaltungsbereich hat, können Kondensatoren nur durch Durchgangslochdurchkontaktierungen (THVs = through hole vias = Durchgangslochdurchkontaktierungen) gebildet werden. Wenn die Anzahl von gestapelten Gateelektroden in der VNAND-Flashspeichervorrichtung zunimmt, kann die Höhe einer Gussform beziehungsweise Form, welche die Gateelektroden aufweist, zunehmen und wenn eine große Anzahl von THVs gebildet wird, um ausreichend Kondensatoren zu erhalten, können Risse in der Form erzeugt werden.
  • KURZFASSUNG
  • Beispielhafte Ausführungsformen sehen eine vertikale Steuervorrichtung vor, welche verbesserte elektrische Charakteristiken hat.
  • Gemäß beispielhaften Ausführungsformen ist eine vertikale Speichervorrichtung vorgesehen. Die vertikale Speichervorrichtung kann untere Schaltungsmuster, ein zweites Substrat, einen Kondensator, Gateelektroden und einen Kanal aufweisen. Die unteren Schaltungsmuster können auf einem ersten Substrat gebildet sein, welches einen ersten Bereich, einen zweiten Bereich, welcher wenigstens teilweise den ersten Bereich umgibt, und einen dritten Bereich, welcher wenigstens teilweise den zweiten Bereich umgibt, aufweisen. Speicherzellen können in dem ersten Bereich gebildet sein. Kontaktstecker, welche elektrische Signale zu den Speicherzellen übertragen, können in dem zweiten Bereich gebildet sein. Durchkontaktierungen, welche elektrische Signale zu den unteren Schaltungsstrukturen übertragen, können in dem dritten Bereich gebildet sein. Das zweite Substrat kann auf den unteren Schaltungsmustern in dem ersten und dem zweiten Bereich des ersten Substrats gebildet sein. Der Kondensator kann auf den unteren Schaltungsmustern in dem dritten Bereich des ersten Substrats gebildet sein und kann einen ersten Leiter, eine dielektrische Schichtstruktur und einen zweiten Leiter aufweisen. Der erste Leiter kann von dem zweiten Substrat beabstandet sein und kann auf einer Höhe im Wesentlichen gleich wie diejenige des zweiten Substrats sein. Die dielektrische Schichtstruktur kann auf dem ersten Leiter gebildet sein. Der zweite Leiter kann auf der dielektrischen Schichtstruktur gebildet sein. Die Gateelektroden können voneinander auf dem zweiten Substrat in dem ersten und zweiten Bereich des ersten Substrats in einer vertikalen Richtung im Wesentlichen rechtwinklig zu einer oberen Oberfläche des Substrats beabstandet sein. Der Kanal kann sich längsgerichtet durch die Gateelektroden in der vertikalen Richtung in dem ersten Bereich des ersten Substrats erstrecken.
  • Gemäß beispielhaften Ausführungsformen ist eine vertikale Speichervorrichtung vorgesehen. Die vertikale Speichervorrichtung kann Gateelektroden, Kanäle, ein Kanalverbindungsmuster und einen Kondensator aufweisen. Die Gateelektroden können voneinander auf einem Substrat in einer vertikalen Richtung im Wesentlichen rechtwinklig zu einer oberen Oberfläche des Substrats beabstandet sein. Die Kanäle können sich durch die Gateelektroden in der vertikalen Richtung auf dem Substrat erstrecken. Das Kanalverbindungsmuster kann unter den Gateelektroden auf dem Substrat gebildet sein und kann untere Abschnitte der Kanäle kontaktieren, um die Kanäle miteinander zu verbinden. Der Kondensator kann einen ersten Leiter, eine dielektrische Schichtstruktur und einen zweiten Leiter aufweisen. Der erste Leiter kann von dem Substrat in einer horizontalen Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats beabstandet sein. Die dielektrische Schichtstruktur kann eine erste, eine zweite und eine dritte Schicht aufweisen, welche nacheinander folgend auf den ersten Leiter gestapelt sind, welche jeweils ein Oxid, ein Nitrid und ein Oxid aufweisen können. Der zweite Leiter kann auf der dielektrischen Schichtstruktur gebildet sein. Die dielektrische Schichtstruktur und das Kanalverbindungsmuster können auf einer Höhe im Wesentlichen gleich miteinander gebildet sein.
  • Gemäß beispielhaften Ausführungsformen ist eine vertikale Speichervorrichtung vorgesehen. Die vertikale Speichervorrichtung kann Transistoren, untere Schaltungsmustrer, eine isolierende Zwischenschicht, ein zweites Substrat, einen Kondensator, Gateelektroden, Kanäle, eine Ladungsspeicherstruktur, obere Verdrahtungen, einen ersten Kontaktstecker, einen zweiten Kontaktstecker und eine Durchkontaktierung aufweisen. Die Transistoren können auf einem ersten Substrat gebildet sein. Die unteren Schaltungsmuster können auf dem ersten Substrat gebildet sein, um elektrisch mit den Transistoren verbunden zu sein. Die isolierende Zwischenschicht kann auf dem ersten Substrat gebildet sein, um die Transistoren und die unteren Schaltungsmuster zu bedecken. Das zweite Substrat kann auf der isolierenden Zwischenschicht gebildet sein. Der Kondensator kann auf der isolierenden Zwischenschicht gebildet sein, um einen ersten und einen zweiten Leiter und eine dielektrische Schichtstruktur aufzuweisen. Der erste Leiter kann von dem zweiten Substrat beabstandet sein, um auf einer Höhe im Wesentlichen gleich wie derjenigen des zweiten Substrats zu sein. Die dielektrische Schichtstruktur kann auf dem ersten Leiter gebildet sein. Der zweite Leiter kann auf der dielektrischen Schichtstruktur gebildet sein. Die Gateelektroden können voneinander auf dem zweiten Substrat in einer vertikalen Richtung im Wesentlichen rechtwinklig zu einer oberen Oberfläche des ersten Substrats beabstandet sein. Der Kanal kann sich durch die Gateelektroden in der vertikalen Richtung auf dem zweiten Substrat erstrecken. Die Ladungsspeicherstruktur kann auf einer äußeren Seitenwand jedes der Kanäle gebildet sein. Die oberen Verdrahtungen können auf den Gateelektroden gebildet sein, um jeweils elektrisch mit den Gateelektroden verbunden zu sein. Der erste Kontaktstecker kann elektrisch mit dem ersten Leiter verbunden sein. Der zweite Kontaktstecker kann elektrisch mit dem zweiten Leiter verbunden sein. Die Durchkontaktierung kann von dem Kondensator in einer horizontalen Richtung im Wesentlichen parallel zu der oberen Oberfläche des ersten Substrats beabstandet sein, um elektrisch mit den unteren Schaltungsmustern verbunden zu sein.
  • Die vertikale Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen kann den Kondensator aufweisen, welche den ersten Leiter, die dielektrische Schichtstruktur und den zweiten Leiter nacheinander folgend in dem Peripheriebereich, welcher den Zellbereich umgibt, gestapelt hat, und der Kondensator kann eine maximale Fläche innerhalb des Bereichs haben, in welchem der Kondensator die Durchkontaktierungen nicht kontaktieren kann. Demnach kann die vertikale Speichervorrichtung den Kondensator, welcher die große Kapazität hat, aufweisen.
  • Figurenliste
    • 1, 2, 3A und 3B sind Querschnittsansichten und Draufsichten, welche eine vertikale Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen.
    • 4 bis 16 sind Querschnittsansichten, welche ein Verfahren zum Herstellen einer vertikalen Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen.
    • 17 und 18 sind Querschnittsansichten, welche eine vertikale Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen.
    • 19 ist eine Querschnittsansicht, welche eine vertikale Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht.
    • 20 ist eine Querschnittsansicht, welche ein Verfahren zum Herstellen einer vertikalen Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht.
    • 21 ist eine Querschnittsansicht, welche eine vertikale Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Vertikale Speichervorrichtungen und Verfahren zum Herstellen derselben in Übereinstimmung mit beispielhaften Ausführungsformen werden vollständiger hierin nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. In den Zeichnungen beziehen sich gleiche Zahlen durchgehend auf gleiche Elemente.
  • Hierin nachstehend ist über die Beschreibungen (nicht in den Ansprüchen) hinweg eine vertikale Richtung im Wesentlichen rechtwinklig zu einer oberen Oberfläche eines ersten Substrats als eine erste Richtung definiert, und zwei Richtungen, welche sich miteinander inmitten von horizontalen Richtungen im Wesentlichen parallel zu der oberen Oberfläche des ersten Substrats schneiden, sind jeweils als zweite und dritte Richtung definiert. In beispielhaften Ausführungsformen können die zweite und dritte Richtung orthogonal zueinander sein.
  • Es wird verstanden werden, dass, obwohl die Begriffe erster/erste/erstes, zweiter/zweite/zweites, dritter/dritte/drittes etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen nicht durch diese Begriffe beschränkt werden sollten. Solange der Zusammenhang nicht Anderweitiges anzeigt, werden diese Begriffe nur verwendet, um ein Element, eine Komponente, einen Bereich, eine Schicht oder eine Sektion von einem anderen Element, einer anderen Komponente, einem anderen Bereich, einer anderen Schicht oder einer anderen Sektion zu unterscheiden, beispielsweise als eine Benennungskonvention. Demnach könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder eine erste Sektion, welche untenstehend in einer Sektion der Beschreibung diskutiert sind, als ein zweites Element, zweite Komponente, zweiter Bereich, zweite Schicht oder zweite Sektion in einer anderen Sektion der Beschreibung oder in den Ansprüchen benannt werden, ohne von den Lehren der vorliegenden Erfindung abzuweichen. Zusätzlich kann in bestimmten Fällen, auch wenn ein Begriff nicht unter Verwendung von „erster/erste/erstes“, „zweiter/zweite/zweites“ etc. in der Beschreibung beschrieben ist, nach wie vor darauf Bezug genommen werden als „erster/erste/erstes“ oder „zweiter/zweite/zweites“ in einem Anspruch, um unterschiedliche beanspruchte Elemente voneinander zu unterscheiden.
  • Die 1, 2, 3A und 3B sind Querschnittsansichten und Draufsichten, welche jeweils eine vertikale Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen. Insbesondere ist 1 eine Querschnittsansicht einer vertikalen Speichervorrichtung, aufgenommen entlang der zweiten Richtung. 2 ist eine Querschnittsansicht der vertikalen Speichervorrichtung, aufgenommen entlang der dritten Richtung, und die 3A und 3B sind Draufsichten von Layouts von ersten Leitern und Durchkontaktierungen.
  • Bezugnehmend auf die 1, 2, 3A und 3B kann die vertikale Speichervorrichtung untere Schaltungsmuster auf einem ersten Substrat 100, ein zweites Substrat 250 und einen Kondensator auf den unteren Schaltungsmustern, ein Kanalverbindungsmuster 480, eine Abstützschicht beziehungsweise Unterstützungsschicht 320, ein Abstützmuster 322, eine Opferschichtstruktur 300 und Speicherzellen auf dem zweiten Substrat 250, Kontaktstecker 542, 543, 544, 545 und 546 auf dem zweiten Substrat 250, dem Kondensator und den unteren Schaltungsmustern und obere Verdrahtungsstrukturen haben. Die vertikale Speichervorrichtung kann ferner eine Unterteilungsstruktur, eine erste bis dritte isolierende Zwischenschicht 160, 230 und 240, ein viertes isolierendes Zwischenschichtmuster 260, und eine fünfte bis dreizehnte isolierende Zwischenschicht 350, 360, 440, 560, 580, 600, 620, 640 und 660 aufweisen.
  • Jedes des ersten und zweiten Substrats 100 und 250 kann Halbleitermaterialien, beispielsweise Silizium, Germanium, Silizium-Germanium etc. oder III-V-Verbindungen, beispielsweise GaP, GaAs, GaSb etc. aufweisen. In beispielhaften Ausführungsformen kann jedes des ersten und zweiten Substrats 100 und 250 ein Siliziumauf-Isolator (SOI = Silicon-on-Insulator = Silizium-auf-Isolator)-Substrat oder ein Germanium-auf-Isolator (GOI = Germanium-on-Insulator = Germanium-auf-Isolator)-Substrat sein. In beispielhaften Ausführungsformen kann das zweite Substrat 250 Polysilizium dotiert mit beispielsweise n-Typ-Störstellen aufweisen.
  • Das erste Substrat 100 kann einen Feldbereich aufweisen, auf welchem ein Isolationsmuster 110 gebildet ist, und einen aktiven Bereich 105, auf welchem kein Isolationsmuster gebildet ist. Das Isolationsmuster 110 kann ein Oxid, beispielsweise Siliziumoxid aufweisen.
  • In beispielhaften Ausführungsformen kann das erste Substrat 100 einen ersten, einen zweiten und einen dritten Bereich I, II und III aufweisen. Hierin nachstehend können sich in den Beschreibungen und den Ansprüchen jeder des ersten bis dritten Bereichs I, II und III nicht nur auf einen Abschnitt des ersten Substrats 100 sondern auch einen Raum über dem ersten Substrat 100 in der ersten Richtung beziehen.
  • Der erste Bereich I kann ein Zellarraybereich beziehungsweise Zellanordnungsbereich sein, in welchem Speicherzellen gebildet sein können, und der zweite Bereich II kann ein Erstreckungsbereich oder Kontaktstellenbereich sein, welcher wenigstens teilweise den ersten Bereich I umgibt, in welchem Kontaktstecker, welche elektrische Signale zu den Speicherzellen übertragen, und obere Verdrahtungsstrukturen, welche damit verbunden sind, gebildet sein können, und der dritte Bereich III kann ein Umfangsbereich beziehungsweise Peripheriebereich sein, welcher wenigstens teilweise den zweiten Bereich II umgibt, in welchem Durchkontaktierungen, welche elektrische Signale zu den unteren Schaltungsmustern übertragen, Kontaktstecker, welche elektrische Signale zu dem Kondensator übertragen, und obere Verdrahtungsstrukturen, welche damit verbunden sind, gebildet sein können.
  • Der erste und zweite Bereich I und II können einen Zellbereich bilden, und demnach kann der Peripheriebereich den Zellbereich wenigstens teilweise umgeben. Die 1, 2, 3A und 3B zeigen einen Abschnitt von jedem des ersten bis dritten Bereichs I, II und III.
  • In beispielhaften Ausführungsformen kann die vertikale Speichervorrichtung eine Cell-over-Peripheral (COP)-Struktur haben. Das heißt, dass die unteren Schaltungsmuster auf dem ersten Substrat 100, welches den ersten bis dritten Bereich I, II und III aufweist, gebildet sein können und die Speicherzellen, die Kontaktstecker, die Durchkontaktierungen und die oberen Verdrahtungsstrukturen können über den unteren Schaltungsmustern gebildet sein. Die Speicherzellen können auf dem zweiten Substrat 250 in dem ersten Bereich I auf dem ersten Substrat 100 gebildet sein, einige der Kontaktstecker und der oberen Verdrahtungsstrukturen können auf dem zweiten Substrat 250 in dem zweiten Bereich II des ersten Substrats 100 gebildet sein, und einige der Kontaktstecker und die oberen Verdrahtungsstrukturen und die Durchkontaktierungen können auf den Kondensatoren und den unteren Schaltungsstrukturen des dritten Bereichs III des ersten Substrats 100 gebildet sein.
  • Die unteren Schaltungsmuster können Transistoren, untere Kontaktstecker, untere Verdrahtungen, untere Durchkontaktierungen etc. aufweisen. In einer beispielhaften Ausführungsform können ein erster Transistor, welcher eine erste untere Gatestruktur 152 auf dem ersten Substrat 100 und einen ersten Störstellenbereich 102 an einem oberen Abschnitt des aktiven Bereichs 105 benachbart der ersten unteren Gatestruktur 152 aufweist, ein zweiter Transistor, welcher eine zweite untere Gatestruktur 154 auf dem ersten Substrat 100 und einen zweiten Störstellenbereich 104 an einem oberen Abschnitt des aktiven Bereichs 105 benachbart der zweiten unteren Gatestruktur 154 aufweist, ein dritter Transistor, welcher eine dritte untere Gatestruktur 156 auf dem ersten Substrat 100 und einen dritten Störstellenbereich 106 an einem oberen Abschnitt des aktiven Bereichs 105 benachbart zu der dritten unteren Gatestruktur 156 aufweist, und ein vierter Transistor, welcher eine vierte untere Gatestruktur 158 auf dem ersten Substrat 100 und einen vierten Störstellenbereich 108 an einem oberen Abschnitt des aktiven Bereichs 105 benachbart zu der vierten unteren Gatestruktur 158 aufweist, gebildet sein.
  • Die erste untere Gatestruktur 152 kann ein erstes unteres Gateisoliermuster 122, eine erste untere Gateelektrode 132 und eine erste untere Gatemaske 142 aufweisen, welche nacheinander folgend auf dem ersten Substrat 100 gestapelt sind; die zweite untere Gatestruktur 154 kann ein zweites unteres Gateisoliermuster 124, eine zweite untere Gateelektrode 134 und eine zweite untere Gatemaske 144 aufweisen, welche nacheinander folgend auf dem ersten Substrat 100 gestapelt sind; die dritte untere Gatestruktur 156 kann ein drittes unteres Gateisoliermuster 126, eine dritte untere Gateelektrode 136 und eine dritte untere Gatemaske 146 aufweisen, welche nacheinander folgend auf dem ersten Substrat 100 gestapelt sind; und die vierte untere Gatestruktur 158 kann ein viertes unteres Gateisoliermuster 128, eine vierte untere Gateelektrode 138 und eine vierte untere Gatemaske 148 aufweisen, welche nacheinander folgend auf dem ersten Substrat 100 gestapelt sind.
  • Die erste isolierende Zwischenschicht 160 kann auf dem ersten Substrat 100 gebildet sein, um den ersten bis vierten Transistor zu bedecken, und ein erster, zweiter und vierter unterer Kontaktstecker 172, 174 und 178 können durch die erste isolierende Zwischenschicht 160 gebildet sein, um den ersten, zweiten und vierten Störstellenbereich 102, 104 und 108 jeweils zu kontaktieren. Ein dritter unterer Kontaktstecker 176 kann durch die erste isolierende Zwischenschicht 160 gebildet sein, um ein Gate des dritten Transistors zu kontaktieren.
  • Eine erste bis vierte untere Verdrahtung 182, 184, 186 und 188 kann auf der ersten isolierenden Zwischenschicht 160 gebildet werden, um den ersten bis vierten unteren Kontaktstecker 172, 174, 176 und 178 jeweils zu kontaktieren. Eine erste untere Durchkontaktierung 192, eine fünfte untere Verdrahtung 202, eine fünfte untere Durchkontaktierung 212 und eine neunte untere Verdrahtung 222 können nacheinander folgend auf der ersten unteren Verdrahtung 182 gestapelt sein; eine zweite untere Durchkontaktierung 194, eine sechste untere Verdrahtung 204, eine sechste untere Durchkontaktierung 214 und die neunte untere Verdrahtung 222 können nacheinander folgend auf der zweiten unteren Verdrahtung 184 gestapelt sein; eine dritte untere Durchkontaktierung 196, eine siebte untere Verdrahtung 206, eine siebte untere Durchkontaktierung 216 und eine zehnte untere Verdrahtung 226 können nacheinander folgend auf der dritten unteren Verdrahtung 186 gestapelt sein; und eine vierte untere Durchkontaktierung 198, eine achte untere Verdrahtung 208, eine achte untere Durchkontaktierung 218 und eine elfte untere Verdrahtung 228 können nacheinander folgend auf der vierten unteren Verdrahtung 188 gestapelt sein.
  • Der erste bis vierte untere Kontaktstecker 172, 174, 176 und 178, die erste bis achte untere Durchkontaktierung 192, 194, 196, 198, 212, 214, 216 und 218 und die erste bis elfte untere Verdrahtung 182, 184, 186, 188, 202, 204, 206, 208, 222, 226 und 228 können ein leitfähiges Material, beispielsweise ein Metall, ein Metallnitrid, ein Metallsilizid, dotiertes Polysilizium etc. aufweisen.
  • Die zweite isolierende Zwischenschicht 230 kann auf der ersten isolierenden Zwischenschicht 160 gebildet sein, um die erste bis achte untere Durchkontaktierung 192, 194, 196, 198, 212, 214, 216 und 218 und die erste bis achte untere Verdrahtung 182, 184, 186, 188, 202, 204, 206 und 208 zu bedecken, und um Seitenwände der neunten bis elften unteren Verdrahtung 222, 226 und 228 zu umgeben. Die dritte isolierende Zwischenschicht 240 kann auf der zweiten isolierenden Zwischenschicht 230 und der neunten bis elften unteren Verdrahtung 222, 226 und 228 gebildet sein. Die erste bis dritte isolierende Zwischenschicht 160, 230 und 240 können eine untere isolierende Zwischenschichtstruktur bilden, und in einigen Fällen kann es eine einzelne Schicht sein, da die erste bis dritte isolierende Zwischenschicht 160, 230 und 240 miteinander vereinigt sein können.
  • Das zweite Substrat 250 kann auf der dritten isolierenden Zwischenschicht 240 in dem ersten und zweiten Bereich I und II des ersten Substrats 100 gebildet sein, und eine Seitenwand des zweiten Substrats 250 kann durch das vierte isolierende Zwischenschichtmuster 260 bedeckt sein. Das vierte isolierende Zwischenschichtmuster 260 kann ein Oxid, beispielsweise Siliziumoxid aufweisen und kann demnach mit der dritten isolierenden Zwischenschicht 240 vereinigt sein.
  • Die Speicherzellen können auf dem zweiten Substrat 250 in dem ersten und zweiten Bereich I und II des ersten Substrats 100 gebildet sein. Die Speicherzellen können in der zweiten und dritten Richtung angeordnet sein, um ein Speicherzellarray zu bilden. Das Speicherzellarray kann eine Mehrzahl von Speicherzellblöcken aufweisen, welche voneinander in der dritten Richtung durch die Unterteilungsstruktur, welche sich in der zweiten Richtung erstreckt, beabstandet sind.
  • Die Unterteilungsstruktur kann ein gemeinsames Sourcemuster (CSP = Common Source Pattern = gemeinsames Sourcemuster) 530 aufweisen, welches sich in der zweiten Richtung erstreckt, und einen zweiten Abstandshalter 520, welcher eine jede von entgegengesetzten Seitenwänden des CSP 530 in der dritten Richtung bedeckt. Das CSP 530 kann ein Metall, ein Metallnitrid, ein Metallsilizid etc. aufweisen, und der zweite Abstandshalter 520 kann ein Oxid, beispielsweise Siliziumoxid aufweisen.
  • Jeder der Speicherzellblöcke kann einen Kanalblock darin aufweisen. Der Kanalblock kann eine Mehrzahl von Kanalspalten aufweisen, von welchen jede eine Mehrzahl von Kanälen 410, welche in der zweiten Richtung angeordnet sind, aufweisen kann.
  • Jeder der Speicherzellblöcke kann eine Mehrzahl von Gateelektroden 512, 514 und 516, welche voneinander in der ersten Richtung beabstandet sind, die Isolationsmuster 335 zwischen benachbarten einen der Gateelektroden 512, 514 und 516 in der ersten Richtung, Säulenstrukturen, welche sich durch die Gateelektroden 512, 514 und 516 und die Isoliermuster 335 erstrecken, und ein Bedeckungsmuster beziehungsweise Abdeckmuster 430 aufweisen.
  • Die Gateelektroden 512, 514 und 516 können auf dem zweiten Substrat 250 in dem ersten und zweiten Bereich Iund II des ersten Substrats 100 gebildet sein, und eine Mehrzahl von Gateelektroden 512, 514 und 516 kann jeweils bei einer Mehrzahl von Ebenen gebildet sein, um voneinander in der ersten Richtung beabstandet zu sein. Jede der Gateelektroden 512, 514 und 516 kann sich längsgerichtet in der zweiten Richtung auf dem ersten und zweiten Bereich I und II des ersten Substrats 100 erstrecken. Erstreckungslängen der Gateelektroden 512, 514 und 516 in der zweiten Richtung können schrittweise von einer untersten Ebene in Richtung einer obersten Ebene abnehmen, und demnach können die Gateelektroden 512, 514 und 516 eine Treppenstruktur als ein Ganzes haben.
  • Die Gateelektroden 512, 514 und 516 können eine erste, eine zweite und eine dritte Gateelektrode 512, 514 und 516, welche nacheinander folgend in der ersten Richtung gestapelt sind, aufweisen. Die erste Gateelektrode 512 kann als eine Masseauswahlleitung (GSL = Ground Selection Line = Masseauswahlleitung) dienen, die zweite Gateelektrode 514 kann als eine Wortleitung dienen, und die dritte Gateelektrode 516 kann als eine Strangauswahlleitung (SSL = String Selection Line = Strangauswahlleitung) dienen.
  • Jede der ersten bis dritten Gateelektrode 512, 514 und 516 kann auf einer oder einer Mehrzahl von Ebenen gebildet sein. In beispielhaften Ausführungsformen kann die erste Gateelektrode 512 auf der untersten Ebene gebildet sein, die dritten Gateelektroden 516 können auf der obersten Ebene und einer Ebene direkt unter der obersten Ebene, das heißt einer zweiten Ebene von oben gebildet sein, und die zweiten Gateelektroden 514 können zwischen der ersten und den dritten Gateelektroden 512 und 516 gebildet sein.
  • Jede der Gateelektroden 512, 514 und 516 kann ein leitfähiges Muster und ein Sperrmuster aufweisen, welches untere und obere Oberflächen und eine Seitenwand des leitfähigen Musters bedeckt. Das leitfähige Muster kann ein Metall niedrigen Widerstands beispielsweise Wolfram, Titan, Tantal, Platin etc. aufweisen, und das Sperrmuster kann ein Metallnitrid, beispielsweise Titannitrid, Tantalnitrid etc. aufweisen.
  • Seitenwände der Gateelektroden 512, 514 und 516, welche in einer Treppenform gestapelt sein können, können durch die fünfte isolierende Zwischenschicht 350 bedeckt sein, und die sechste bis dreizehnte isolierende Zwischenschicht 360, 440, 560, 580, 600, 620, 640 und 660 können nacheinander folgend auf einem obersten einen der Isolationsmuster 335 und der fünften isolierenden Zwischenschicht 350 gestapelt sein. Jede der fünften bis dreizehnten isolierenden Zwischenschicht 350, 360, 440, 560, 580, 600, 620, 640 und 660 kann ein Oxid, beispielsweise Siliziumoxid aufweisen, und kann demnach miteinander vereinigt sein oder mit dem vierten isolierenden Zwischenschichtmuster 260 vereinigt sein.
  • Obere und untere Oberflächen und eine Seitenwand, welche dem Kanal 410 jeder der Gateelektroden 512, 514 und 516 gegenüberliegt, können durch eine zweite Sperrschicht 500 bedeckt sein. Die zweite Sperrschicht 500 kann ein Metalloxid, beispielsweise Aluminiumoxid, Hafniumoxid etc. aufweisen und kann ebenso eine Seitenwand des Isoliermusters 335 bedecken.
  • Das Isoliermuster 335 kann ein Oxid, beispielsweise Siliziumoxid aufweisen.
  • Jede der Säulenstrukturen kann eine Ladungsspeicherstruktur 400, den Kanal 410 und ein Füllmuster 420 auf dem zweiten Substrat 250 aufweisen, und das Abdeckmuster 430 kann auf jeder der Säulenstrukturen gebildet sein.
  • Der Kanal 410 kann sich längsgerichtet in der ersten Richtung auf dem zweiten Substrat 250 in dem ersten Bereich I des ersten Substrats 100 erstrecken, um eine becherähnliche beziehungsweise tassenähnliche Form zu haben. Die Ladungsspeicherstruktur 400 kann einen ersten (oder oberen) Abschnitt aufweisen, welcher sich in der ersten Richtung erstreckt, um das Meiste einer äußeren Seitenwand des Kanals 410 zu bedecken, und einen zweiten (oder unteren) Abschnitt, welcher eine Bodenoberfläche und eine untere Seitenwand des Kanals 410 auf dem zweiten Substrat 250 bedeckt. Das Füllmuster 420 kann eine Säulenform zum Füllen eines Innenraums, welcher durch den becherähnlich geformten Kanal 410 begrenzt beziehungsweise definiert ist, haben.
  • Die Ladungsspeicherstruktur 400 kann ein Tunnelisolationsmuster 390, ein Ladungsspeichermuster 380 und ein erstes Sperrmuster 370 nacheinander folgend in der horizontalen Richtung von der äußeren Seitenwand des Kanals 410 gestapelt aufweisen. Beispielsweise kann das Tunnelisolationsmuster 390 die äußere Seitenwand des Kanals 410 kontaktieren, das Ladungsspeichermuster 380 kann die äußere Seitenwand des Tunnelisolationsmusters 390 kontaktieren, und das erste Sperrmuster 370 kann die äußere Seitenwand des Ladungsspeichermusters 380 kontaktieren.
  • Der Kanal 410 kann dotiertes oder undotiertes einkristallines Silizium aufweisen. Das erste Sperrmuster 370 kann ein Oxid, beispielsweise Siliziumoxid aufweisen, das Ladungsspeichermuster 380 kann ein Nitrid, beispielsweise Siliziumnitrid aufweisen, und das Tunnelisolationsmuster 390 kann ein Oxid, beispielsweise Siliziumoxid aufweisen. Das Füllmuster 420 kann ein Oxid, beispielsweise Siliziumoxid aufweisen.
  • Das Abdeckmuster 430 kann beispielsweise dotiertes einkristallines Silizium aufweisen. Das Abdeckmuster 430 kann sich durch die sechste isolierende Zwischenschicht 360 und einen oberen Abschnitt eines obersten einen der Isolationsmuster 335 erstrecken. Das Abdeckmuster 430 kann obere Oberflächen des Füllmusters 420, den Kanal 410, das Tunnelisolationsmuster 390, das Ladungsspeichermuster 380 und das erste Sperrmuster 370 kontaktieren.
  • Das Kanalverbindungmuster 480 kann auf dem zweiten Substrat 250 in dem ersten Bereich I des ersten Substrats 100 gebildet sein, um eine untere äußere Seitenwand jedes der Kanäle 410 zu kontaktieren. Das Kanalverbindungsmuster 480 kann zwischen dem ersten und dem zweiten Abschnitt der Ladungsspeicherstruktur 400 sein. Beispielsweise kann das Kanalverbindungsmuster 480 einen Abschnitt der äußeren Seitenwand jedes der Kanäle 410 zwischen dem oberen und unteren Abschnitt der Ladungsspeicherstruktur 400 kontaktieren, und demnach können die Kanäle 410 in demselben Kanalblock miteinander verbunden sein. Das Kanalverbindungmuster 480 kann beispielsweise Polysilizium dotiert mit n-Typ-Störstellen aufweisen, und ein Luftspalt 490 kann in dem Kanalverbindungsmuster 480 gebildet sein.
  • Die Opferschichtstruktur 300 kann auf dem zweiten Substrat 250, dem vierten isolierenden Zwischenschichtmuster 260 und einem ersten Leiter 255 in dem zweiten und dritten Bereich II und III des ersten Substrats 100 gebildet sein. Die Opferschichtstruktur 300 kann eine erste, eine zweite und eine dritte Opferschicht 270, 280 und 290 aufweisen, welche nacheinander folgend in der ersten Richtung gestapelt sind. Jede der ersten bis dritten Opferschicht 270, 280 und 290 kann jeweils ein Oxid, beispielsweise Siliziumoxid, ein Nitrid, beispielsweise Siliziumnitrid und ein Oxid, beispielsweise Siliziumoxid aufweisen.
  • In beispielhaften Ausführungsformen kann das Kanalverbindungsmuster 480 einen ersten Spalt 470 (es sei Bezug genommen auf die 10 und 11), welcher durch ein Entfernen eines Abschnitts der Opferschichtstruktur 300 auf dem zweiten Substrat 250 in dem ersten Bereich I des ersten Substrats 100 gebildet sein kann, füllen, und kann demnach auf derselben Höhe wie derjenigen der Opferschichtstruktur 300 gebildet sein. Beispielsweise können obere Oberflächen des Kanalverbindungsmusters 480 und der Opferschichtstruktur 300 koplanar miteinander sein, und Bodenoberflächen des Kanalverbindungsmusters 480 und der Opferschichtstruktur 300 können koplanar miteinander sein.
  • Die Abstützschicht 320 kann zwischen einer untersten der Gateelektroden 512, 514 und 516 und dem Kanalverbindungsmuster 480 in dem ersten Bereich I des ersten Substrats 100 gebildet sein. Ein Abschnitt jedoch der Abstützschicht 320 jedoch kann sich durch das Kanalverbindungsmuster 480 oder die Opferschichtstruktur 300 erstrecken, um eine obere Oberfläche des zweiten Substrats 250 zu kontaktieren. Auf diesen Abschnitt der Abstützschicht 320 kann als das Abstützmuster 322 Bezug genommen werden. Eine Mehrzahl von Abstützmustern 322 kann in dem ersten und zweiten Bereich I und II des ersten Substrats 100 gebildet sein, und kann verschiedene Layouts haben. Beispielsweise kann eine Mehrzahl von Abstützmustern 322 in der zweiten und dritten Richtung gebildet sein, und einige der Abstützmuster 322 können sich längsgerichtet in der zweiten oder dritten Richtung erstrecken.
  • Der Kondensator kann den ersten Leiter 255, eine dielektrische Schichtstruktur und einen zweiten Leiter 325 nacheinander folgend in der ersten Richtung gestapelt aufweisen.
  • Der erste Leiter 255 kann auf der dritten isolierenden Zwischenschicht 240 in dem dritten Bereich III des ersten Substrats 100 gebildet sein, und eine Seitenwand des ersten Leiters 255 kann durch das vierte isolierende Zwischenschichtmuster 260 bedeckt sein. Im beispielhaften Ausführungsformen kann der erste Leiter 255 auf derselben Höhe (beispielsweise vertikale Ebene) wie derjenigen des zweiten Substrats 250 gebildet sein und kann dasselbe Material wie dasjenige des zweiten Substrats 250, beispielsweise Polysilizium dotiert mit n-Typ-Störstellen, aufweisen. Beispielsweise können obere Oberflächen des ersten Leiters 255 und des zweiten Substrats 250 koplanar miteinander sein, und Bodenoberflächen des ersten Leiters 255 und des zweiten Substrats 250 können koplanar miteinander sein.
  • Begriffe wie beispielsweise „derselbe/dieselbe/dasselbe“, „gleich“, „planar“ oder „koplanar“ bedeuten, wenn sie hierin verwendet werden, wenn sie sich auf eine Orientierung, ein Layout, einen Ort, Formen, Größen, Mengen oder andere Maße beziehen, nicht notwendigerweise eine exakt identische Orientierung, ein exakt identisches Layout, einen exakt identischen Ort, eine exakt identische Form, eine exakt identische Größe, eine exakt identische Menge oder ein anderes exakt identisches Maß, sondern sind vorgesehen, um eine nahezu identische Orientierung, ein nahezu identisches Layout, einen nahezu identischen Ort, nahezu identische Formen, nahezu identische Grüßen, nahezu identische Mengen oder andere nahezu identische Maße innerhalb akzeptablen Variationen zu umfassen, welche beispielsweise aufgrund von Herstellungsprozessen auftreten können. Der Begriff „im Wesentlichen“ kann hierin verwendet werden, um diese Bedeutung zu betonen, solange der Zusammenhang oder andere Aussagen nicht Anderweitiges anzeigen. Beispielsweise können Gegenstände, welche als „im Wesentlichen die gleichen wie“, „im Wesentlichen gleich“ oder „im Wesentlichen planar“ beschrieben sind, exakt dieselben, gleich oder planar sein, oder können dieselben, gleich oder planar innerhalb akzeptabler Variationen sein, welche beispielsweise aufgrund von Herstellungsprozessen auftreten können.
  • Bezug nehmend auf 3A kann sich in beispielhaften Ausführungsformen der erste Leiter 255 längsgerichtet in der zweiten Richtung erstrecken, und eine Mehrzahl von ersten Leitern 255 kann gebildet sein, um voneinander in der dritten Richtung beabstandet zu sein. Das erfinderische Konzept kann jedoch nicht darauf beschränkt werden. Beispielsweise kann einer oder eine Mehrzahl von ersten Leitern 255 gebildet sein, um verschiedene Layouts gemäß dem Layout der Durchkontaktierungen zu haben, welche benachbart zu dem ersten Leiter 255 gebildet sein können, um elektrisch mit den unteren Schaltungsmustern verbunden zu sein, das heißt dem dritten Kontaktstecker 544. Beispielsweise kann der erste Leiter 255 in einem Raum gebildet sein, in dem der dritte Kontaktstecker 544 in dem dritten Bereich III des ersten Substrats 100 nicht gebildet ist.
  • Bezug nehmend jedoch auf 3B kann der erste Leiter 255 gebildet sein, um von jedem der dritten Kontaktstecker 544 durch einen Abstand d beabstandet zu sein, und demnach kann jeder der dritten Kontaktstecker 544 den ersten Leiter 255 nicht kontaktieren, auch wenn eine Fehlausrichtung auftritt. In beispielhaften Ausführungsformen kann der erste Leiter 255 eine verbleibende Fläche mit Ausnahme einer Fläche innerhalb des Abstandes d von jedem der dritten Kontaktstecker 544 in dem dritten Bereich III des ersten Substrats 100 bedecken. Je mehr Fläche der erste Leiter 255 hat, umso mehr Kapazität kann der Kondensator, welcher den ersten Leiter 255 aufweist, haben.
  • Die dielektrische Schichtstruktur kann sich auf einen Abschnitt der Opferschichtstruktur 300 zwischen dem ersten und zweiten Leiter 255 und 325 in dem zweiten und dritten Bereich II und III des ersten Substrats 100 beziehen. Demnach kann die dielektrische Schichtstruktur auf derselben Höhe gebildet werden wie diejenige der Opferschichtstruktur 300 und kann dieselbe Struktur aufweisen wie diejenige der Opferschichtstruktur 300 (beispielsweise die erste bis dritte Opferschicht 270, 280 und 290 nacheinander folgend gestapelt). Beispielsweise können obere Oberflächen der dielektrischen Schichtstruktur und der Opferschichtstruktur 300 koplanar miteinander sein, und Bodenoberflächen der dielektrischen Schichtstruktur und der Opferschichtstruktur 300 können koplanar miteinander sein.
  • Der zweite Leiter 325 kann in dem dritten Bereich III des ersten Substrats 100 gebildet werden und kann von einem Abschnitt der Abstützschicht 320 in der horizontalen Richtung in dem ersten und zweiten Bereich I und II des ersten Substrats 100 beabstandet sein. In beispielhaften Ausführungsformen kann der zweite Leiter 325 auf derselben Höhe (beispielsweise vertikale Ebene) gebildet werden wie diejenige der Abstützschicht 320 und kann dasselbe Material wie dasjenige der Abstützschicht 320, beispielsweise Polysilizium dotiert mit n-Typ-Störstellen aufweisen. Beispielsweise können obere Oberflächen des zweiten Leiters 325 und der Abstützschicht 320 koplanar miteinander sein, und Bodenoberflächen des zweiten Leiters 325 und der Abstützschicht 320 können koplanar miteinander sein.
  • In beispielhaften Ausführungsformen kann wenigstens ein Abschnitt des zweiten Leiters 325 den ersten Leiter 255 in der ersten Richtung überlappen, und demnach können der erste und zweite Leiter 255 und 325 und ein Abschnitt der Opferschichtstruktur 300 dazwischen (das heißt die dielektrische Schichtstruktur) einen Kondensator bilden.
  • Um die Kapazität des Kondensators zu erhöhen, können nahezu alle Abschnitte des zweiten Leiters 325 vertikal den ersten Leiter 255 überlappen, mit Ausnahme einer Fläche des ersten Leiters 255 zum Bilden des vierten Kontaktsteckers 545, welcher den ersten Leiter 255 kontaktiert. Eine Fläche zum Bilden des fünften Kontaktsteckers 546, welcher den zweiten Leiter 325 kontaktiert, kann vertikal den ersten Leiter 255 nicht überlappen, und demnach kann der fünfte Kontaktstecker 546 den ersten Leiter 255 nicht kontaktieren, auch wenn der fünfte Kontaktstecker 546 sich durch den zweiten Leiter 325 und die Opferschichtstruktur 300 erstreckt.
  • Der erste Kontaktstecker 542 kann sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440, die Isoliermuster 355 und die zweite Sperrschicht 500 erstrecken, um eine entsprechende eine der Gateelektroden 512, 514 und 516 in dem zweiten Bereich II des ersten Substrats 100 zu kontaktieren, der zweite Kontaktstecker 543 kann sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440, die Abstützschicht 320 und die Opferschichtstruktur 300 erstrecken, um eine obere Oberfläche des zweiten Substrats 250 in dem zweiten Bereich II des ersten Substrats 100 zu kontaktieren, der dritte Kontaktstecker 544 kann sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440, die Opferschichtstruktur 300, das vierte isolierende Zwischenschichtmuster 260 und die dritte isolierende Zwischenschicht 240 erstrecken, um eine obere Oberfläche der elften unteren Verdrahtung 228 in dem dritten Bereich III des ersten Substrats 100 zu kontaktieren, der vierte Kontaktstecker 545 kann sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440 und die Opferschichtstruktur 300 erstrecken, um eine obere Oberfläche des ersten Leiters 255 in dem dritten Bereich III des ersten Substrats 100 zu kontaktieren, und der fünfte Kontaktstecker 546 kann sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440 erstrecken, um eine obere Oberfläche des zweiten Leiters 325 in dem dritten Bereich III des ersten Substrats 100 zu kontaktieren.
  • Der dritte Kontaktstecker 544 kann sich in der ersten Richtung erstrecken, um elektrisch die unteren Schaltungsmuster mit den oberen Verdrahtungsstrukturen zu verbinden, und es kann demnach darauf als die Durchkontaktierung Bezug genommen werden.
  • Die oberen Verdrahtungsstrukturen können beispielsweise obere Kontaktstecker, obere Verdrahtungen, obere Durchkontaktierungen etc. aufweisen.
  • Der erste bis fünfte und der siebte obere Kontaktstecker 572, 573, 574, 575, 576 und 579 können sich durch die achte isolierende Zwischenschicht 560 auf der siebten isolierenden Zwischenschicht 440, die Unterteilungsstruktur und den ersten bis fünften Kontaktstecker 542, 543, 544, 545 und 546 erstrecken, um obere Oberflächen der ersten bis fünften Kontaktsteckers 542, 543, 544, 545 und 546 und das CSP 530 jeweils zu kontaktieren, und der sechste obere Kontaktstecker 578 kann sich durch die siebte und achte isolierende Zwischenschicht 440 und 560 erstrecken, um eine obere Oberfläche des Abdeckmusters 430 zu kontaktieren.
  • Die erste bis siebte obere Verdrahtung 592, 593, 594, 595, 596, 598 und 599 kann sich durch die neunte isolierende Zwischenschicht 580 auf der achten isolierenden Zwischenschicht 560 und dem ersten bis siebten oberen Kontaktstecker 572, 573, 574, 575, 576, 578 und 579 erstrecken, um obere Oberflächen des ersten bis siebten oberen Kontaktsteckers 572, 573, 574, 575, 576, 578 und 579 jeweils zu kontaktieren.
  • Die erste bis siebte obere Durchkontaktierung 612, 613, 614, 615, 616, 618 und 619 kann sich durch die zehnte isolierende Zwischenschicht 600 auf der neunten isolierenden Zwischenschicht 580 und die erste bis siebte obere Verdrahtung 592, 593, 594, 595, 596, 598 und 599 erstrecken, um obere Oberflächen der ersten bis siebten oberen Verdrahtung 592, 593, 594, 595, 596, 598 und 599 jeweils zu kontaktieren.
  • Die achte bis vierzehnte obere Verdrahtung 632, 633, 634, 635, 636, 638 und 639 kann sich durch die elfte isolierende Zwischenschicht 620 auf der zehnten isolierenden Zwischenschicht 600 und die erste bis siebte obere Durchkontaktierung 612, 613, 614, 615, 616, 618 und 619 erstrecken, um obere Oberflächen der ersten bis siebten oberen Durchkontaktierung 612, 613, 614, 615, 616, 618 und 619 jeweils zu kontaktieren.
  • Die achte bis elfte obere Durchkontaktierung 654, 655, 656 und 659 kann sich durch die zwölfte isolierende Zwischenschicht 640 auf der elften isolierenden Zwischenschicht 620 und die achte bis vierzehnte obere Verdrahtung 632, 633, 634, 635, 636, 638 und 639 erstrecken, um obere Oberflächen der achten bis vierzehnten oberen Verdrahtung 632, 633, 634, 635, 636, 638 und 639 jeweils zu kontaktieren.
  • Die fünfzehnte bis achtzehnte obere Verdrahtung 674, 675, 676 und 679 kann sich durch die dreizehnte isolierende Zwischenschicht 660 auf der zwölften isolierenden Zwischenschicht 640 und die achten bis elften oberen Durchkontaktierung 654, 655, 656 und 659 erstrecken, um obere Oberflächen der achten bis elften oberen Durchkontaktierung 654, 655, 656 und 659 jeweils zu kontaktieren.
  • In beispielhaften Ausführungsformen kann sich die dreizehnte obere Verdrahtung 638 in der dritten Richtung erstrecken, und eine Mehrzahl von dreizehnten oberen Verdrahtungen 638 kann gebildet werden, um voneinander in der zweiten Richtung beabstandet zu sein. Die dreizehnte obere Verdrahtung 638 kann als eine Bitleitung der vertikalen Speichervorrichtung dienen.
  • Die vertikale Speichervorrichtung kann den ersten Leiter 255, die dielektrische Schichtstruktur 300 und den zweiten Leiter 325 nacheinander folgend gestapelt in dem dritten Bereich III des ersten Substrats 100 aufweisen. Der erste und zweite Leiter 255 und 325 können jeweils mit dem vierten und fünften Kontaktstecker 575 und 576 verbunden sein, und Spannungen können daran über den vierten und fünften Kontaktstecker 575 und 576 angelegt werden. Demnach können der erste und zweite Leiter 255 und 325 und die dielektrische Schichtstruktur 300 einen Kondensator bilden.
  • Wie obenstehend veranschaulicht ist, kann der erste Leiter 255 des Kondensators eine maximale Fläche innerhalb eines Bereiches haben, in welchem der erste Leiter 255 die dritten Kontaktstecker 544 in dem dritten Bereich III des ersten Substrats 100 nicht kontaktieren kann, und demnach kann der Kondensator eine große Kapazität haben.
  • Die 4 bis 16 sind Querschnittsansichten, welche ein Verfahren zum Herstellen einer vertikalen Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen. Insbesondere sind die 4 bis 8, 11 bis 12, 14 und 16 Querschnittsansichten, aufgenommen entlang der zweiten Richtung, und die 9 bis 10, 13 und 15 sind Querschnittsansichten, aufgenommen entlang der dritten Richtung.
  • Bezug nehmend auf 4 können untere Schaltungsmuster auf einem ersten Substrat 100 gebildet werden, und eine erste bis dritte isolierende Zwischenschicht 160, 230 und 240 können nacheinander folgend auf dem ersten Substrat 100 gebildet werden, um die unteren Schaltungsmuster zu bedecken.
  • Ein Isolationsmuster 110 kann auf dem ersten Substrat 100 durch beispielsweise einen Grabenisolations (STI = Shallow Trench Isolation = Grabenisolation)-Prozess gebildet werden, und folglich kann ein aktiver Bereich 105 auf dem ersten Substrat 100 definiert beziehungsweise begrenzt werden. Ein erster bis vierter Störstellenbereich 102, 104, 106 und 108 können beispielsweise durch jeweils einen Ionenimplantationsprozess an oberen Abschnitten des aktiven Bereichs 105 gebildet werden. Eine erste bis vierte untere Gatestruktur 152, 154, 156 und 158, ein erster bis vierter unterer Kontaktstecker 172, 174, 176 und 178, eine erste bis achte untere Durchkontaktierung 192, 194, 196, 198, 212, 214, 216 und 218, und eine erste bis elfte untere Verdrahtung 182, 184, 186, 188, 202, 204, 206, 208, 222, 224, 226 und 228, welche die unteren Schaltungsmuster bilden können, können durch einen Musterungsprozess beziehungsweise Strukturierungsprozess und/oder eine Damaszene-Prozess gebildet werden.
  • Die erste isolierende Zwischenschicht 160 kann auf dem ersten Substrat 100 gebildet werden, um den ersten bis vierten Störstellenbereich 102, 104, 106 und 108 und die erste bis vierte untere Gatestruktur 152, 154, 156 und 158 zu bedecken, und um Seitenwände des ersten bis vierten unteren Kontaktsteckers 172, 174, 176 und 178 zu umgeben. Die zweite isolierende Zwischenschicht 230 kann auf der ersten isolierenden Zwischenschicht 160 gebildet werden, um die erste bis achte untere Durchkontaktierung 192, 194, 196, 198, 212, 214, 216 und 218 und die erste bis achte untere Verdrahtung 182, 184, 186, 188, 202, 204, 206 und 208 zu bedecken, und um Seitenwände der neunten bis elften unteren Verdrahtung 222, 226 und 228 zu umgeben. Die dritte isolierende Zwischenschicht 240 kann auf der zweiten isolierenden Zwischenschicht 230 und der neunten bis elften unteren Verdrahtung 222, 226 und 228 gebildet werden.
  • Ein zweites Substrat 250 und ein erster Leiter 255 können auf der dritten isolierenden Zwischenschicht 240 gebildet werden, und ein viertes isolierendes Zwischenschichtmuster 260 kann auf der dritten isolierenden Zwischenschicht 240 gebildet werden, um Seitenwände des zweiten Substrats 250 und des ersten Leiters 255 zu bedecken.
  • Das zweite Substrat 250 kann auf der dritten isolierenden Zwischenschicht 240 gebildet werden, und kann dann gemustert werden, um nur in dem ersten und zweiten Bereich I und II des ersten Substrats 100 zu verbleiben. Während des Ätzprozesses kann ein Abschnitt des zweiten Substrats 250 in dem dritten Bereich III des ersten Substrats 100 ebenso gemustert werden, um als der erste Leiter 255 zu verbleiben.
  • Bezug nehmend auf 3A kann sich in beispielhaften Ausführungsformen der erste Leiter 255 längsgerichtet in der zweiten Richtung erstrecken, und eine Mehrzahl von ersten Leitern 255 kann gebildet werden, um voneinander in der dritten Richtung beabstandet zu sein. Das erfinderische Konzept kann jedoch nicht darauf beschränkt sein und einer oder eine Mehrzahl von ersten Leitern 255 kann gebildet werden, um verschiedene Layouts gemäß dem Layout der Durchkontaktierungen zu haben, das heißt den dritten Kontaktsteckern 544. Beispielsweise kann der erste Leiter 255 gebildet werden, um verschiedene Layouts im Raum zu haben, wo die dritten Kontaktstecker 544 in dem dritten Bereich III des ersten Substrats 100 nicht gebildet sind.
  • In einigen Ausführungsformen kann unter Bezugnahme auf 3B der erste Leiter 255 gebildet werden, um von jedem der dritten Kontaktstecker 544 durch einen Abstand d beabstandet zu sein, und demnach kann jeder der dritten Kontaktstecker 544 den ersten Leiter 255 nicht kontaktieren, auch wenn eine Fehlausrichtung auftritt. In beispielhaften Ausführungsformen kann der erste Leiter 255 eine verbleibende Fläche mit Ausnahme einer Fläche innerhalb des Abstandes d von jedem der dritten Kontaktstecker 544 in dem dritten Bereich III des ersten Substrats 100 bedecken. Je mehr Fläche der erste Leiter 255 hat, umso mehr Kapazität kann der Kondensator, welcher den ersten Leiter 255 aufweist, haben.
  • Das vierte isolierende Zwischenschichtmuster 260 kann auf der dritten isolierenden Zwischenschicht 240 gebildet werden, um das zweite Substrat 250 und den ersten Leiter 255 zu bedecken und kann planarisiert werden, bis obere Oberflächen des zweiten Substrats 250 und des ersten Leiters 255 freiliegend sind. Während des Planarisierungsprozesses kann der erste Leiter 255 in dem dritten Bereich III des ersten Substrats 100 gebildet werden, in welchem das zweite Substrat 250 nicht gebildet ist, und demnach kann ein Dishing-Phänomen bzw. Wölbungs-Phänomen (Dishing Phenomenon) verhindert werden, und eine obere Oberfläche des vierten isolierenden Zwischenschichtmusters 260 kann eine einheitliche Höhe haben.
  • Bezug nehmend auf 5 kann eine Opferschichtstruktur 300 auf dem zweiten Substrat 250, dem ersten Leiter 255 und dem vierten isolierenden Zwischenschichtmuster 260 gebildet werden. Dann kann die Opferschichtstruktur 300 teilweise entfernt werden, um eine erste Öffnung 310 zu bilden, welche eine obere Oberfläche des zweiten Substrats 250 freilegt, und eine Abstützschicht 320 kann auf dem zweiten Substrat 250, dem ersten Leiter 255 und dem vierten isolierenden Zwischenschichtmuster 260 gebildet werden, um wenigstens teilweise die erste Öffnung 310 zu füllen.
  • Die Opferschichtstruktur 300 kann eine erste bis dritte Opferschicht 270, 280 und 290, welche nacheinander folgend gestapelt sind, aufweisen. Die erste und dritte Opferschicht 270 und 290 können ein Oxid, beispielsweise Siliziumoxid aufweisen, und die zweite Opferschicht 280 kann ein Nitrid, beispielsweise Siliziumnitrid aufweisen.
  • Die Abstützschicht 320 kann ein Material aufweisen, welches eine Ätzselektivität hinsichtlich der ersten bis dritten Opferschicht 270, 280 und 290 hat, beispielsweise Polysilizium dotiert mit n-Typ-Störstellen. In einer beispielhaften Ausführungsform kann die Abstützschicht 320 durch ein Abscheiden von amorphem Silizium dotiert mit n-Typ-Störstellen gebildet werden und durch eine zusätzliche Wärmebehandlung oder aufgrund von Wärme, welche durch einen anderen Abscheidungsprozess erzeugt wird, kristallisiert werden, um Polysilizium dotiert mit n-Typ-Störstellen aufzuweisen.
  • In beispielhaften Ausführungsformen kann eine Mehrzahl von ersten Öffnungen 310 in dem ersten und zweiten Bereich I und II des ersten Substrats 100 gebildet werden und kann verschiedene Layouts haben. Beispielsweise kann eine Mehrzahl von ersten Öffnungen 310 in der zweiten und dritten Richtung gebildet werden, oder einige der Mehrzahl von ersten Öffnungen 310 kann sich längsgerichtet in der zweiten und dritten Richtung erstrecken.
  • Die Abstützschicht 320 kann eine einheitliche Dicke in der ersten Richtung haben, und demnach kann eine erste Aussparung auf einem Abschnitt der Abstützschicht 320 in der ersten Öffnung 310 gebildet werden. Auf den Abschnitt der Abstützschicht 320 in der ersten Öffnung 310 kann als ein Abstützmuster 322 Bezug genommen werden. Beispielsweise kann eine Dicke der Abstützschicht 320, welche über der Opferschichtstruktur 300 gebildet wird, dieselbe sein wie eine Dicke des Abstützmusters 322, welches in der ersten Öffnung 310 gebildet wird.
  • Ein Abschnitt der Abstützschicht 320 in dem dritten Bereich III des ersten Substrats 100 kannst gemustert werden, um einen zweiten Leiter 325 in dem dritten Bereich III des ersten Substrats 100 zu bilden. Der zweite Leiter 325 kann in der zweiten und dritten Richtung von einem Abschnitt der Abstützschicht 320 in dem ersten und zweiten Bereich I und II des ersten Substrats 100 beabstandet sein. In beispielhaften Ausführungsformen kann wenigstens ein Abschnitt des zweiten Leiters 325 den ersten Leiter 255 in der ersten Richtung überlappen, und demnach können der erste und zweite Leiter 255 und 325 und ein Abschnitt der Opferschichtstruktur 300 dazwischen einen Kondensator bilden.
  • Um die Kapazität des Kondensators zu erhöhen, können nahezu alle Abschnitte des zweiten Leiters 325 den ersten Leiter 255 überlappen mit Ausnahme einer Fläche zum Bilden eines vierten Kontaktsteckers 545, welcher den ersten Leiter 255 kontaktiert. Eine Fläche zum Bilden des fünften Kontaktsteckers 546, welcher den zweiten Leiter 325 kontaktiert, kann den ersten Leiter 255 nicht überlappen, und demnach kann der fünfte Kontaktstecker 546 den ersten Leiter 255 nicht kontaktieren, auch wenn der fünfte Kontaktstecker 546 sich durch den zweiten Leiter 325 und die Opferschichtstruktur 300 erstreckt.
  • Bezug nehmend auf 6 kann eine Isolationsschicht auf der Abstützschicht 320, dem Abstützmuster 322, dem zweiten Leiter 325 und der Opferschichtstruktur 300 gebildet werden, um die erste Aussparung zu füllen, und ein oberer Abschnitt der Isolationsschicht 330 kann planarisiert werden. Die Isolationsschicht 330 kann ein Oxid, beispielsweise Siliziumoxid aufweisen, und der Planarisierungsprozess kann einen chemisch-mechanischen Polier (CMP = Chemical Mechanical Polishing = chemisch-mechanischen Polier)-Prozess und/oder einen Rückätz-Prozess aufweisen.
  • Eine vierte Opferschicht 340 und die Isolationsschicht 330 können alternierend und wiederholt auf der Isolationsschicht 330 gestapelt werden, und demnach kann eine Formschicht (mold layer), welche die Isolationsschichten 330 und die vierten Opferschichten 340, welche alternierend gestapelt sind, aufweist, auf der Abstützschicht 320, dem Abstützmuster 322, dem zweiten Leiter 325 und der Opferschichtstruktur 330 gebildet werden. Die vierte Opferschicht 340 kann ein Material aufweisen, welches eine Ätzselektivität hinsichtlich der Isolationsschicht 330 hat, beispielsweise ein Nitrid wie beispielsweise Siliziumnitrid.
  • Bezug nehmend auf 7 kann ein Fotolackmuster (nicht gezeigt), welches teilweise eine oberste eine der Isolationsschichten 330 bedeckt, darauf gebildet werden, und die oberste eine der Isolationsschichten 330 und eine oberste eine der vierten Opferschichten 340 darunter können unter Verwendung des Fotolackmusters als einer Ätzmaske geätzt werden. Demzufolge kann ein Abschnitt einer der Isolationsschichten 330 direkt unter der obersten einen der vierten Opferschichten 340 freigelegt werden. Nachdem ein Trimming-Prozess zum Verringern einer Fläche des Fotolackmusters um ein gegebenes Verhältnis durchgeführt ist, kann ein Ätzprozess durchgeführt werden derart, dass die oberste eine der Isolationsschichten 330, die oberste eine der vierten Opferschichten 340, die freiliegende eine der Isolationsschichten 330 und eine der vierten Opferschichten 340 darunter unter Verwendung des verringerten Fotolackmusters als einer Ätzmaske geätzt werden kann.
  • Wenn der Trimming-Prozess und der Ätzprozess wiederholt durchgeführt werden, kann eine Form, welche eine Mehrzahl von Stufenschichten aufweist, welche die vierte Opferschicht 340 und die Isolationsschicht 330 nacheinander folgend gestapelt aufweisen kann und eine Stufenform hat, in dem ersten und zweiten Bereich I und II des ersten Substrats 100 gebildet werden. Ein Endabschnitt jeder der Stufenschichten kann mit oberen Stufenschichten in der ersten Richtung nicht überlappt sein, um freigelegt zu sein, und es kann demnach darauf Bezug genommen werden als eine „Stufe“. In beispielhaften Ausführungsformen können die Stufen der Form in dem zweiten Bereich II des ersten Substrats 100 gebildet werden.
  • Wenn die Form gebildet wird, können der zweite Leiter 325 und ein Abschnitt der Opferschichtstruktur 300 in dem dritten Bereich III des ersten Substrats 100 freigelegt werden.
  • Bezug nehmend auf 8 kann eine fünfte isolierende Zwischenschicht 350 auf der Form, dem zweiten Leiter 325 und der Opferschichtstruktur 300 gebildet werden, und ein oberer Abschnitt der fünften isolierenden Zwischenschicht 350 kann planarisiert werden bis eine obere Oberfläche der obersten einen der Isolationsschichten 330 freiliegend sein kann. Beispielsweise kann eine obere Oberfläche der fünften Isolationszwischenschicht 350 koplanar mit einer oberen Oberfläche der obersten einen der Isolationsschichten 330 sein.
  • Eine sechste isolierende Zwischenschicht 360 kann auf der fünften isolierenden Zwischenschicht 350 und der obersten einen der Isolationsschichten 330 gebildet werden, und ein Kanalloch kann durch die sechste isolierende Zwischenschicht 360, die Form, die Abstützschicht 320 und die Opferschichtstruktur 300 gebildet werden durch beispielsweise einen Trockenätzprozess, um eine obere Oberfläche des zweiten Substrats 250 in dem ersten Bereich I des ersten Substrats 100 freizulegen.
  • In beispielhaften Ausführungsformen kann der Trockenätzprozess durchgeführt werden, bis das Kanalloch die obere Oberfläche des zweiten Substrats 250 freilegt, und ferner kann sich das Kanalloch durch einen oberen Abschnitt des zweiten Substrats 250 erstrecken. In beispielhaften Ausführungsformen kann eine Mehrzahl von Kanallöchern in der zweiten und dritten Richtung gebildet werden, um eine Kanallochanordnung beziehungsweise ein Kanallocharray zu bilden.
  • Eine Ladungsspeicherstruktur 400, ein Kanal 410, einen Füllmuster 420 und ein Abdeckmuster 430 können in dem Kanalloch gebildet werden.
  • Insbesondere können eine Ladungsspeicherstrukturschicht und eine Kanalschicht nacheinander folgend auf Seitenwänden der Kanallöcher, der freiliegenden oberen Oberfläche des zweiten Substrats 250 und einer oberen Oberfläche der sechsten isolierenden Zwischenschicht 360 gebildet werden, und eine Füllschicht kann auf der Kanalschicht gebildet werden, um verbleibende Abschnitte der Kanallöcher zu füllen. Die Füllschicht, die Kanalschicht und die Ladungsspeicherstrukturschicht können planarisiert werden, bis eine obere Oberfläche der sechsten isolierenden Zwischenschicht 360 freigelegt ist.
  • Durch den Planarisierungsprozess können die Ladungsspeicherstruktur 400 und der Kanal 410, welche eine becherähnliche Form haben, auf der Seitenwand des Kanallochs und der oberen Oberfläche des zweiten Substrats 250 gebildet werden, und das Füllmuster 420 kann einen Innenraum, welcher durch den Kanal 410 gebildet wird, füllen.
  • Da die Kanallöcher das Kanallocharray bilden, können die Kanäle 410 in den Kanallöchern jeweils ebenso ein Kanalarray bilden.
  • In beispielhaften Ausführungsformen kann die Ladungsspeicherstruktur 400 ein erstes Sperrmuster 370, ein Ladungsspeichermuster 380 und ein Tunnelisolationsmuster 390, welche nacheinander folgend gestapelt sind, aufweisen.
  • Obere Abschnitte des Füllmusters 420, des Kanals 410 und der Ladungsspeicherstruktur 400 können entfernt werden, um eine zweite Aussparung zu bilden, eine Kontaktstellenschicht kann auf der sechsten isolierenden Zwischenschicht 360 gebildet werden, um die zweite Aussparung zu füllen, und die Kontaktstellenschicht kann planarisiert werden, bis eine obere Oberfläche der sechsten isolierenden Zwischenschicht 360 freigelegt ist, um das Abdeckmuster 430 zu bilden.
  • Bezug nehmend auf 9 kann eine siebte isolierende Zwischenschicht 440 auf der sechsten isolierenden Zwischenschicht 360 und dem Abdeckmuster 430 gebildet werden, und eine zweite Öffnung 450 kann durch die sechste und siebte isolierende Zwischenschicht 360 und 440 und die Form in dem ersten und zweiten Bereich I und II des ersten Substrats 100 durch beispielsweise einen Trockenätzprozess gebildet werden.
  • Der Trockenätzprozess kann durchgeführt werden, bis die zweite Öffnung 450 eine obere Oberfläche der Abstützschicht 320 oder des Abstützmusters 322 freilegt, und ferner kann sich die zweite Öffnung 450 durch einen oberen Abschnitt der Abstützschicht 320 oder des Abstützmusters 322 erstrecken. Wenn die zweite Öffnung 450 gebildet wird, können die Isolationsschicht 330 und die vierte Opferschicht 340, welche in der Form enthalten sind, freigelegt werden.
  • In beispielhaften Ausführungsformen kann sich die zweite Öffnung 450 in der zweiten Richtung in dem ersten und zweiten Bereich I und II des ersten Substrats 100 erstrecken, und eine Mehrzahl von zweiten Öffnungen 450 kann in der dritten Richtung gebildet werden. Wenn die zweite Öffnung 450 gebildet wird, kann die Isolationsschicht 330 in ein Isolationsmuster 355 umgewandelt werden, welches sich in der zweiten Richtung erstreckt, und die vierte Opferschicht 340 kann in ein viertes Opfermuster 345 umgewandelt werden, welches sich in der zweiten Richtung erstreckt.
  • Eine erste Abstandshalterschicht kann auf einer Innenwand der zweiten Öffnung 450 und einer oberen Oberfläche der siebten isolierenden Zwischenschicht 440 gebildet werden, und ein Abschnitt der ersten Abstandshalterschicht auf einem Boden der zweiten Öffnung 450 kann durch einen anisotropen Ätzprozess entfernt werden, um einen ersten Abstandshalter 460 zu bilden, und demnach können obere Oberflächen der Abstützschicht 320 und des Abstützmusters 322 teilweise freigelegt werden.
  • Die freigelegten Abschnitte der Abstützschicht 320 und des Abstützmusters 322 und ein Abschnitt der Opferschichtstruktur 300 darunter können entfernt werden, um die zweite Öffnung 450 nach unten zu vergrößern. Demnach kann die zweite Öffnung 450 eine obere Oberfläche des zweiten Substrats 250 freilegen, und ferner kann sich die zweite Öffnung 450 durch einen oberen Abschnitt des zweiten Substrats 250 erstrecken.
  • In beispielhaften Ausführungsformen kann der erste Abstandshalter 460 beispielsweise undotiertes amorphes Silizium oder undotiertes Polysilizium aufweisen. Wenn jedoch der erste Abstandshalter 460 undotiertes amorphes Silizium aufweist, kann es aufgrund von Wärme, welche durch andere Abscheidungsprozesse erzeugt wird, kristallisiert werden, um undotiertes Polysilizium aufzuweisen.
  • Wenn die Opferschichtstruktur 300 teilweise entfernt wird, kann die Seitenwand der zweiten Öffnung 450 durch den ersten Abstandshalter 460 bedeckt werden, und demnach können das Isolationsmuster 335 und das vierte Opfermuster 345 der Form nicht entfernt werden.
  • Bezug nehmend auf die 10 und 11 kann ein Abschnitt der Opferschichtstruktur 300 in dem ersten Bereich I des ersten Substrats 100 durch beispielsweise einen Nassätzprozess durch die zweite Öffnung 450 entfernt werden, und demnach kann ein erster Spalt 470 gebildet werden.
  • In beispielhaften Ausführungsformen kann während des Nassätzprozesses ein Abschnitt der Opferschichtstruktur 300 in dem dritten Bereich III des ersten Substrats 100 nicht entfernt werden, sondern verbleiben. Auf den Abschnitt der Opferschichtstruktur 300 in dem dritten Bereich III des ersten Substrats 100, welcher verbleibt, kann hierin nachstehend als eine dielektrische Schichtstruktur Bezug genommen werden. Ein Abschnitt der Opferschichtstruktur 300 in dem zweiten Bereich II des Substrats 100 kann vollständig oder teilweise verbleiben.
  • Der Nassätzprozess kann beispielsweise unter Verwendung von Fluorwasserstoffsäure (HF) und/oder Phosphorsäure (H3PO4) durchgeführt werden.
  • Wenn der erste Spalt 470 in dem ersten Bereich I des ersten Substrats 100 gebildet wird, können ein unterer Abschnitt der Abstützschicht 320 oder ein oberer Abschnitt des zweiten Substrats 250 benachbart zu der zweiten Öffnung 450 freigelegt werden. Eine Seitenwand der Ladungsspeicherstruktur 400 kann teilweise durch den ersten Spalt 470 freigelegt werden, und die freigelegte Seitenwand der Ladungsspeicherstruktur 400 kann ebenso durch den Nassätzprozess entfernt werden, um eine äußere Seitenwand des Kanals 410 freizulegen. Demnach kann die Ladungsspeicherstruktur 400 in einen oberen (oder ersten) Abschnitt unterteilt werden, welcher sich durch die Form erstreckt, um den größten Abschnitt der äußeren Seitenwand des Kanals 410 zu bedecken, und einen unteren (oder zweiten) Abschnitt, welcher eine Bodenoberfläche des Kanals 410 auf dem zweiten Substrat 250 bedeckt.
  • Wenn der erste Spalt 470 durch den Nassätzprozess gebildet wird, können die Abstützschicht 320 und das Abstützmuster 320 nicht entfernt werden, sodass die Form intakt verbleibt und nicht kollabiert.
  • Bezug nehmend auf die 12 und 13 kann der erste Abstandshalter 460 entfernt werden, eine Kanalverbindungsschicht kann auf einer Seitenwand der zweiten Öffnung 450 und in dem ersten Spalt 470 gebildet werden, und ein Abschnitt der Kanalverbindungsschicht in der zweiten Öffnung 450 kann durch beispielsweise einen Rückätz - prozess entfernt werden, um ein Kanalverbindungsmuster 480 in dem ersten Spalt 470 zu bilden.
  • Wenn das Kanalverbindungsmuster 480 gebildet wird, können einige der Kanäle 410 in dem Kanalarray miteinander verbunden werden.
  • Das Kanalverbindungsmuster 480 kann beispielsweise amorphes Silizium dotiert mit n-Typ-Störstellen aufweisen und kann durch Wärme, welche durch andere Abscheidungsprozesse erzeugt wird, kristallisiert werden, um Polysilizium dotiert mit n-Typ-Störstellen aufzuweisen.
  • Ein Luftspalt 490 kann in dem Kanalverbindungsmuster 480 gebildet werden.
  • Bezug nehmend auf die 14 und 15 können die vierten Opfermuster 345, welche durch die zweite Öffnung 450 freigelegt werden, entfernt werden, um einen zweiten Spalt zwischen den Isoliermustern 335 auf jeweiligen Ebenen zu bilden, und eine äußere Seitenwand des ersten Sperrmusters 370 kann durch den zweiten Spalt teilweise freigelegt werden.
  • In beispielhaften Ausführungsformen können die vierten Opfermuster 345 durch einen Nassätzprozess unter Verwendung von beispielsweise Phosphorsäure (H3PO4) oder Schwefelsäure (H2SO4) entfernt werden.
  • Eine zweite Sperrschicht 500 kann auf der freiliegenden äußeren Seitenwand des ersten Sperrmusters 370, Innenwänden der zweiten Spalte, Oberflächen der Isolationsmuster 335, einer Seitenwand und einer unteren Oberfläche der Abstützschicht 320, einer Seitenwand der Abstützschicht 320 einer Seitenwand des Kanalverbindungsmusters 480, einer oberen Oberfläche des zweiten Substrats 250 und einer oberen Oberfläche der siebten isolierenden Zwischenschicht 440 gebildet werden. Eine Gateelektrode kann auf der zweiten Sperrschicht 500 gebildet werden.
  • Die Gateelektrode kann eine Gatesperrschicht und eine leitfähige Gateschicht aufweisen, welche nacheinander folgend gestapelt sind.
  • Die Gateelektrodenschicht kann teilweise entfernt werden, um eine Gateelektrode in jedem der zweiten Spalte zu bilden. In beispielhaften Ausführungsformen kann die Gateelektrodenschicht teilweise durch einen Nassätzprozess entfernt werden.
  • In beispielhaften Ausführungsformen kann sich die Gateelektrode längsgerichtet in der zweiten Richtung erstrecken, und eine Mehrzahl von Gateelektroden kann gebildet werden, um voneinander in der dritten Richtung beabstandet zu sein. Zusätzlich kann eine Mehrzahl von Gateelektroden in der dritten Richtung gebildet werden. Das heißt, dass eine Mehrzahl von Gateelektroden auf derselben Ebene voneinander in der dritten Richtung durch die zweite Öffnung 450 beabstandet sein kann. Die Gateelektroden können eine erste, eine zweite und eine dritte Gateelektrode 512, 514 und 516, welche nacheinander folgend in der ersten Richtung gestapelt sind, aufweisen.
  • Ein zweiter Abstandshalter 520 kann auf einer Seitenwand der zweiten Öffnung 450 gebildet werden, und ein gemeinsames Sourcemuster (CSP = Common Source Pattern = gemeinsames Sourcemuster) 530 kann gebildet werden, um einen verbleibenden Abschnitt der zweiten Öffnung 450 zu füllen.
  • Der zweite Abstandshalter 520 kann durch Bilden einer zweiten Abstandshalterschicht auf der freiliegenden oberen Oberfläche des zweiten Substrats 250, der Seitenwand der zweiten Öffnung 450 und der oberen Oberfläche der siebten isolierenden Zwischenschicht 440 und ein anisotropes Ätzen der zweiten Abstandshalterschicht, um auf der Seitenwand der zweiten Öffnung 450 gebildet zu werden, gebildet werden. Das CSP 530 kann durch Bilden einer CSP-Schicht auf der freiliegenden oberen Oberfläche des zweiten Substrats 250, dem zweiten Abstandshalter 520 und der siebten isolierenden Zwischenschicht 440 und ein Planarisieren eines oberen Abschnitts der CSP-Schicht bis die obere Oberfläche der siebten isolierenden Zwischenschicht 440 freigelegt ist, gebildet werden.
  • In beispielhaften Ausführungsformen kann sich das CSP längsgerichtet in der zweiten Richtung erstrecken und das CSP 530 und der zweite Abstandshalter 520 können jede der ersten bis dritten Gateelektrode 512, 514 und 516 in der dritten Richtung unterteilen.
  • Bezug nehmend auf 16 kann ein erster Kontaktstecker 542 gebildet werden, um sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440, die Isolationsmuster 335 und die zweite Sperrschicht 500 zu erstrecken, um eine entsprechende eine der ersten bis dritten Gateelektrode 512, 514 und 516 in dem zweiten Bereich II des ersten Substrats 100 zu kontaktieren; ein zweiter Kontaktstecker 543 kann gebildet werden, um sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440, die Abstützschicht 320 und die Opferschichtstruktur 300 zu erstrecken, um eine obere Oberfläche des zweiten Substrats 250 in dem zweiten Bereich II ersten Substrats 100 zu kontaktieren; ein dritter Kontaktstecker 544 kann gebildet werden, um sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440, die Opferschichtstruktur 300, das vierte isolierende Zwischenschichtmuster 260 und die dritte isolierende Zwischenschicht 240 zu erstrecken, um eine obere Oberfläche der elften unteren Verdrahtung 228 in dem dritten Bereich III des ersten Substrats 100 zu kontaktieren; ein vierter Kontaktstecker 545 kann gebildet werden, um sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440 und die Opferschichtstruktur 300 zu erstrecken, um eine obere Oberfläche des ersten Leiters 255 in dem dritten Bereich III des ersten Substrats 100 zu kontaktieren; und ein fünfter Kontaktstecker 546 kann gebildet werden, um sich durch die fünfte bis siebte isolierende Zwischenschicht 350, 360 und 440 zu erstrecken, um eine obere Oberfläche des zweiten Leiters 325 in dem dritten Bereich III des ersten Substrats 100 zu kontaktieren.
  • Bezug nehmend auf die 1 und 2 wiederum kann eine achte bis dreizehnte isolierende Zwischenschicht 560, 580, 600, 620, 640 und 660 auf der siebten isolierenden Zwischenschicht 440, dem CSP 530 und dem ersten bis fünften Kontaktstecker 542, 543, 544, 545 und 546 gebildet werden. Ein erster bis siebter oberer Kontaktstecker 572, 573, 574, 575, 576, 578 und 579, eine erste bis achtzehnte obere Verdrahtung 592, 593, 594, 595, 596, 598, 599, 632, 633, 634, 635, 636, 638, 639, 674, 675, 676 und 679 und eine erste bis elfte obere Durchkontaktierung 612, 613, 614, 615, 616, 618, 619, 654, 655, 656 und 659 können durch einige der achten bis dreizehnten isolierenden Zwischenschicht 560, 580, 600, 620, 640 und 660 gebildet werden, um elektrisch mit dem ersten bis fünften Kontaktstecker 542, 543, 544, 545 und 546, dem Abdeckmuster 430 und dem CSP 530 verbunden zu sein.
  • Wie obenstehend veranschaulicht ist, kann der Abschnitt des zweiten Substrats 250 in dem dritten Bereich III des ersten Substrats 100 gemustert werden, um den ersten Leiter 255 zu bilden, die Opferschichtstruktur 300 zum Bilden des Kanalverbindungsmusters 480 kann als die dielektrische Schichtstruktur 300 in dem dritten Bereich III des ersten Substrats 100 verbleiben, und ein Abschnitt der Abstützschicht 320 kann in dem dritten Bereich III des ersten Substrats 100 gemustert werden, um den zweiten Leiter 325 zu bilden. Der erste und der zweite Leiter 255 und 325 können den vierten und fünften Kontaktstecker 545 und 546 jeweils kontaktieren, und Spannungen können an den ersten und zweiten Leiter 255 und 325 durch den vierten und fünften Kontaktstecker 545 und 546 angelegt werden. Demnach kann der Kondensator, welcher den ersten und zweiten Leiter 255 und 325 und die dielektrische Schichtstruktur 300 aufweist, in dem dritten Bereich III des ersten Substrats 100 gebildet werden.
  • Die 17 und 18 sind Querschnittsansichten, welche eine vertikale Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen. Diese vertikale Speichervorrichtung kann im Wesentlichen dieselbe sein wie oder ähnlich zu derjenigen 1 bis 3 mit Ausnahme einiger Elemente, und wiederholende Beschreibungen dafür werden hierin ausgelassen.
  • Bezug nehmend auf 17 kann sich der fünfte Kontaktstecker 546 durch den zweiten Leiter 325 erstrecken, um die dielektrische Schichtstruktur 300 zu kontaktieren. In einigen Ausführungsformen kann sich der fünfte Kontaktstecker 546 auvch durch die dielektrische Schichtstruktur 300 erstrecken, um das vierte isolierende Zwischenschichtmuster 260 oder die untere isolierende Zwischenschichtstruktur zu kontaktieren.
  • Bezug nehmend auf 18 kann sich die Opferschichtstruktur 300 nicht über den zweiten und dritten Bereich II und III des ersten Substrats 100 erstrecken, sondern kann in jedem des zweiten und dritten Bereichs II und III des ersten Substrats 100 gebildet sein, um voneinander beabstandet zu sein. Die dielektrische Schichtstruktur 300 kann nur unter dem zweiten Leiter 325 in dem dritten Bereich III des ersten Substrats 100 verbleiben.
  • 19 ist eine Querschnittsansicht, welche eine vertikale Speichervorichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht. Diese vertikale Speichervorrichtung kann im Wesentlichen dieselbe sein wie oder ähnlich zu derjenigen der 1 bis 3 mit Ausnahme einiger Elemente und wiederholende Beschreibungen dafür werden hierin ausgelassen.
  • Bezug nehmend auf 19 kann sich die Opferschichtstruktur 300 nicht über den zweiten und dritten Bereich II und III des ersten Substrats 100 erstrecken, sondern kann in jedem des zweiten und dritten Bereichs II und III des ersten Substrats 100 gebildet sein, um voneinander beabstandet zu sein. Zusätzlich kann eine dielektrische Musterstruktur 305 unter dem zweiten Leiter 325 in dem dritten Bereich III des ersten Substrats 100 verbleiben.
  • Die dielektrische Musterstruktur 305 kann ein erstes, ein zweites und ein drittes Muster 275, 285 und 295, welche nacheinander folgend gestapelt sind, aufweisen. Der fünfte Kontaktstecker 546 kann einen Abschnitt des zweiten Leiters 325 auf einer oberen Oberfläche des vierten isolierenden Zwischenschichtmusters 260 kontaktieren.
  • 20 ist eine Querschnittsansicht, welche ein Verfahren zum Herstellen einer vertikalen Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht. Dieses Verfahren kann Prozesse aufweisen, welche im Wesentlichen dieselben sind wie oder ähnlich zu denjenigen, welche unter Bezugnahme auf die 4 bis 16 und 1 und 2 veranschaulicht sind, und wiederholende Beschreibungen dafür werden hierin ausgelassen.
  • Bezug nehmend auf 20 können Prozesse im Wesentlichen dieselben wie oder ähnlich zu denjenigen, welche unter Bezugnahme auf die 4 bis 5 veranschaulicht sind, durchgeführt werden. Ein Abschnitt jedoch der Opferschichtstruktur 300 in dem dritten Bereich III des ersten Substrats 100 kann jedoch gemustert werden, sodass eine dielektrische Musterstruktur 305 gebildet werden kann, um den ersten Leiter 255 in der ersten Richtung wenigstens teilweise zu überlappen, und um von einem Abschnitt der Opferschichtstruktur 300 in dem zweiten Bereich II des ersten Substrats 100 beabstandet zu sein.
  • Nach dem Bilden der Abstützschicht 320 kann ein Abschnitt der Abstützschicht 320 in dem dritten Bereich III des ersten Substrats 100 gemustert werden, um den zweiten Leiter 325 auf einer oberen Oberfläche und einer Seitenwand der dielektrischen Musterstruktur 305 und einer oberen Oberfläche des vierten isolierenden Zwischenschichtmusters 260 zu bilden.
  • Bezug nehmend auf 19 wiederum können Prozesse, im Wesentlichen dieselben wie oder ähnlich zu denjenigen, welche unter Bezugnahme auf die 6 bis 16 und die 1 und 2 veranschaulicht sind, durchgeführt werden, um die Herstellung der vertikalen Speichervorrichtung zu vollenden.
  • 21 ist eine Querschnittsansicht, welche eine vertikale Speichervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht. Diese vertikale Speichervorrichtung kann im Wesentlichen dieselbe sein wie oder ähnlich zu derjenigen unter Bezugnahme auf 19, und demnach werden wiederholende Beschreibungen dafür hierin ausgelassen.
  • Bezug nehmend auf 21 können der vierte und fünfte Kontaktstecker 545 und 546, welche die oberen Oberflächen des ersten und zweiten Leiters 255 und 325 jeweils kontaktieren, und die oberen Verdrahtungsstrukturen, welche damit verbunden sind, nicht gebildet werden.
  • Ein dritter Leiter 259 jedoch kann in dem vierten isolierenden Zwischenschichtmuster 260 gebildet werden, um eine untere Oberfläche des zweiten Leiters 325 zu kontaktieren, eine neunte und eine zehnte untere Durchkontaktierung 247 und 249 können in der dritten isolierenden Zwischenschicht 240 gebildet werden, um untere Oberflächen des ersten und dritten Leiters 255 und 259 jeweils zu kontaktieren, und eine zwölfte und eine dreizehnte untere Verdrahtung 227 und 229 können an oberen Abschnitten der zweiten isolierenden Zwischenschicht 230 gebildet werden, um untere Oberflächen der neunten und zehnten unteren Durchkontaktierung 247 und 249 jeweils zu kontaktieren.
  • Folglich kann in einem Kondensator, welcher den ersten Leiter 255, die dielektrische Musterstruktur 305 und den zweiten Leiter 325 aufweist, der erste Leiter 255 elektrisch mit der neunten unteren Durchkontaktierung 247 und der zwölften unteren Verdrahtung 227 verbunden sein, und der zweite Leiter 325 kann elektrisch mit der zehnten unteren Durchkontaktierung 249 und der dreizehnten unteren Verdrahtung 229 verbunden sein.
  • Wie obenstehend beschrieben ist, werden, obwohl die vorliegende Erfindung unter Bezugnahme auf beispielhafte Ausführungsformen beschrieben wurde, Fachleute bereitwillig anerkennen, dass viele Modifikationen in den beispielhaften Ausführungsformen möglich sind, ohne materiell von den neuartigen Lehren und Vorteilen des vorliegenden erfinderischen Konzepts abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020190093735 [0001]

Claims (15)

  1. Vertikale Speichervorrichtung, die Folgendes aufweist: untere Schaltungsmuster auf einem ersten Substrat (100), aufweisend einen ersten Bereich (I), einen zweiten Bereich (II), der den ersten Bereich (I) wenigstens teilweise umgibt, und einen dritten Bereich (III), der den zweiten Bereich (II) wenigstens teilweise umgibt, Speicherzellen, welche in dem ersten Bereich (I) gebildet sind, Kontaktstecker (542, 543, 544, 545, 546), welche elektrische Signale zu den Speicherzellen übertragen, welche in dem zweiten Bereich (II) gebildet sind, und Durchkontaktierungen (192, 194, 196, 198, 212, 214, 216, 218), welche elektrische Signale zu den unteren Schaltungsmustern, welche in dem dritten Bereich (III) gebildet sind, übertragen; ein zweites Substrat (250) auf den unteren Schaltungsmustern in dem ersten (I) und zweiten (II) Bereich des ersten Substrats (100); ein Kondensator auf den unteren Schaltungsmustern in dem dritten Bereich (III) des ersten Substrats (100), wobei der Kondensator folgendes aufweist: einen ersten Leiter (255), welcher von dem zweiten Substrat (250) beabstandet ist, wobei der erste Leiter (255) auf einer Höhe im Wesentlichen gleich wie derjenigen des zweiten Substrats (250) ist, eine dielektrische Schichtstruktur des ersten Leiters (255); und einen zweiten Leiter (325) auf der dielektrischen Schichtstruktur; Gateelektroden (512, 514, 516), welche voneinander auf dem zweiten Substrat (250) in dem ersten (I) und zweiten (II) Bereich des ersten Substrats (100) in einer vertikalen Richtung im Wesentlichen rechtwinklig zu einer oberen Oberfläche des ersten Substrats (100) beabstandet sind; und einen Kanal (410), welcher sich längsgerichtet durch die Gateelektroden (512, 514, 516) in der vertikalen Richtung in dem ersten Bereich (I) des ersten Substrats (100) erstreckt.
  2. Vertikale Speichervorrichtung nach Anspruch 1, wobei der erste Leiter (255) ein Material, das im Wesentlichen dasselbe wie dasjenige des zweiten Substrats (250) ist, aufweist.
  3. Vertikale Speichervorrichtung nach Anspruch 2, wobei das zweite Substrat (250) und der erste Leiter (255) dotiertes Polysilizium aufweisen.
  4. Vertikale Speichervorrichtung nach Anspruch 1, wobei die dielektrische Schichtstruktur eine erste, eine zweite und eine dritte Schicht, welche nacheinander folgend in der vertikalen Richtung gestapelt sind, aufweist, und die erste, zweite und dritte Schicht jeweils ein Oxid, ein Nitrid und ein Oxid aufweisen.
  5. Vertikale Speichervorrichtung nach Anspruch 1, wobei die dielektrische Schichtstruktur sich in einer horizontalen Richtung im Wesentlichen parallel zu der oberen Oberfläche des ersten Substrats (100) erstreckt, um in dem zweiten Bereich (II) des ersten Substrats (100) gebildet zu sein.
  6. Vertikale Speichervorrichtung nach Anspruch 1, ferner aufweisend: eine Opferschichtstruktur (300) auf einer Höhe im Wesentlichen gleich wie derjenigen der dielektrischen Schichtstruktur auf dem zweiten Substrat (250) in dem zweiten Bereich (II) des ersten Substrats (100), wobei die Opferschichtstruktur (300) von der dielektrischen Schichtstruktur beabstandet ist und ein Material, das im Wesentlichen gleich wie dasjenige der dielektrischen Schichtstruktur ist, aufweist.
  7. Vertikale Speichervorrichtung nach Anspruch 1, ferner aufweisend: eine Mehrzahl von Kanälen (410), welche voneinander in dem ersten Bereich (I) des ersten Substrats (100) beabstandet sind, und ein Kanalverbindungsmuster (480) unter den Gateelektroden (512, 514, 516) auf dem zweiten Substrat (250), wobei das Kanalverbindungsmuster (480) die Mehrzahl von Kanälen (410) miteinander verbindet.
  8. Vertikale Speichervorrichtung nach Anspruch 7, wobei das Kanalverbindungsmuster (480) auf einer Höhe im Wesentlichen gleich wie derjenigen der dielektrischen Schichtstruktur ist.
  9. Vertikale Speichervorrichtung nach Anspruch 7 ferner aufweisend eine Abstützschicht (320) zwischen dem Kanalverbindungsmuster (480) und den Gateelektroden (512, 514, 516), wobei die Abstützschicht (320) dotiertes Polysilizium aufweist.
  10. Vertikale Speichervorrichtung nach Anspruch 9, wobei der zweite Leiter (325) von der Abstützschicht (320) beabstandet ist und auf einer Höhe im Wesentlichen gleich wie derjenigen der Abstützschicht (320) gebildet ist und ein Material, das im Wesentlichen gleich wie dasjenige der Abstützschicht (320) ist, aufweist.
  11. Vertikale Speichervorrichtung nach Anspruch 1, wobei ein Abschnitt des ersten Leiters (255) den zweiten Leiter (325) in der vertikalen Richtung nicht überlappt.
  12. Vertikale Speichervorrichtung nach Anspruch 11, ferner aufweisend: einen ersten Kontaktstecker (542), welcher eine obere Oberfläche des ersten Leiters (255) kontaktiert und sich längsgerichtet in der vertikalen Richtung erstreckt; und einen zweiten Kontaktstecker (543), welcher eine obere Oberfläche des zweiten Leiters (325) kontaktiert und sich längsgerichtet in der vertikalen Richtung erstreckt.
  13. Vertikale Speichervorrichtung nach Anspruch 12, wobei der erste Kontaktstecker (542) den Abschnitt des ersten Leiters (255) kontaktiert, welcher den zweiten Leiter (325) in der vertikalen Richtung nicht überlappt.
  14. Vertikale Speichervorrichtung nach Anspruch 12, wobei der erste Kontaktstecker (542) sich durch die dielektrische Schichtstruktur erstreckt.
  15. Vertikale Speichervorrichtung nach Anspruch 12, wobei der erste Kontaktstecker (542) die dielektrische Schichtstruktur nicht kontaktiert.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527473B2 (en) * 2019-11-12 2022-12-13 Samsung Electronics Co., Ltd. Semiconductor memory device including capacitor
KR20210057351A (ko) 2019-11-12 2021-05-21 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 장치
CN112352315B (zh) * 2020-04-14 2022-10-11 长江存储科技有限责任公司 具有背面互连结构的三维存储器件
DE102021105038A1 (de) 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrbit-speichervorrichtung und verfahren zum betreiben derselben
JP2022030876A (ja) * 2020-08-07 2022-02-18 キオクシア株式会社 半導体記憶装置
US11430736B2 (en) * 2020-08-24 2022-08-30 Sandisk Technologies Llc Semiconductor device including having metal organic framework interlayer dielectric layer between metal lines and methods of forming the same
CN114121983A (zh) * 2020-08-31 2022-03-01 美光科技公司 三维存储器结构中的电容器
KR20220028929A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220040143A (ko) * 2020-09-23 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11626517B2 (en) * 2021-04-13 2023-04-11 Macronix International Co., Ltd. Semiconductor structure including vertical channel portion and manufacturing method for the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5590802B2 (ja) 2008-04-11 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 基本セルおよび半導体装置
JP5558336B2 (ja) 2010-12-27 2014-07-23 株式会社東芝 半導体装置
KR102066925B1 (ko) 2013-08-30 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9425210B2 (en) 2014-08-13 2016-08-23 SK Hynix Inc. Double-source semiconductor device
KR20160020210A (ko) 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102332359B1 (ko) 2015-05-19 2021-11-29 삼성전자주식회사 수직형 메모리 장치
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102549452B1 (ko) 2016-03-31 2023-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9824966B1 (en) 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
KR20200020187A (ko) 2018-08-16 2020-02-26 삼성전자주식회사 적층 영역을 포함하는 반도체 소자
KR20200113871A (ko) * 2019-03-26 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

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