KR20240037531A - 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

본 발명은 제조 비용이 절감되고, 신뢰성이 향상된 칩 온 필름 패키지에 관한 것이다. 본 발명의 칩 온 필름 패키지는 서로 대향하는 제1 면 및 제2 면을 포함하는 하부 베이스 필름, 상기 하부 베이스 필름 상에, 서로 대향하는 제3 면 및 제4 면을 포함하는 상부 베이스 필름, 상기 하부 베이스 필름의 제2 면 상에 실장되는 제1 반도체 칩, 상기 상부 베이스 필름의 제3 면 상에 실장되는 제2 반도체 칩, 및 상기 하부 베이스 필름과 상기 상부 베이스 필름 사이에 개재되는 인터포저 필름을 포함하고, 상기 제2 면과 상기 제3 면은 서로 마주본다.

Description

칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치{CHIP ON FILM AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치에 관한 것이다.
칩 온 필름(Chip On Film, COF) 패키지는 베이스 필름 상에 반도체 칩이 실장된 구조를 갖는다. 또한, 실장된 반도체 칩은 베이스 필름 상의 도전 라인을 통하여 외부 장치와 전기적으로 연결될 수 있다.
최근 디스플레이 장치에서 베젤(bezel)의 소형화 및 패널(panel)의 박형화가 요구됨에 따라, 하나의 칩 온 필름 패키지에 적어도 하나 이상의 반도체 칩이 실장된다. 예를 들어, 두 개의 반도체 칩이 하나의 베이스 필름 상에 실장될 경우 베이스 필름에 적어도 하나 이상의 도전 라인이 형성되어야 한다. 또한, 하나의 베이스 필름 상에 실장되는 반도체 칩들은 적어도 일정 간격 이상 이격되어야 한다.
본 발명이 해결하려는 기술적 과제는 제조 비용이 절감되고, 신뢰성이 향상된 칩 온 필름 패키지를 제공하는 것이다.
본 발명이 해결하려는 다른 기술적 과제는 제조 비용이 절감되고, 신뢰성이 향상된 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 칩 온 필름 패키지는, 서로 대향하는 제1 면 및 제2 면을 포함하는 하부 베이스 필름, 상기 하부 베이스 필름 상에, 서로 대향하는 제3 면 및 제4 면을 포함하는 상부 베이스 필름, 상기 하부 베이스 필름의 제2 면 상에 실장되는 제1 반도체 칩, 상기 상부 베이스 필름의 제3 면 상에 실장되는 제2 반도체 칩, 및 상기 하부 베이스 필름과 상기 상부 베이스 필름 사이에 개재되는 인터포저 필름을 포함하고, 상기 제2 면과 상기 제3 면은 서로 마주본다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 칩 온 필름 패키지는, 서로 대향하는 제1 면 및 제2 면을 포함하는 하부 베이스 필름, 상기 하부 베이스 필름의 제2 면 상에 배치되는 하부 도전 라인, 상기 하부 도전 라인 상에 배치되는 제1 반도체 칩, 상기 하부 베이스 필름의 제2 면 상에, 상기 제2 면과 마주보는 제3 면 및 상기 제3 면과 대향하는 제4 면을 포함하는 상부 베이스 필름, 상기 제3 면 상에 배치되는 상부 도전 라인, 상기 상부 도전 라인 상에 배치되고, 상기 제1 반도체 칩과 수직 방향으로 비오버랩되고, 상기 제1 반도체 칩과 수평 방향으로 오버랩되는 제2 반도체 칩, 상기 하부 베이스 필름과 상기 상부 베이스 필름 사이에 개재되고, 서로 대향하는 상면 및 하면을 포함하는 인터포저 필름, 상기 인터포저 필름의 상면 상에 배치되고, 상기 상부 도전 라인과 접속되는 제1 인터포저 도전 라인, 및 상기 인터포저 필름의 하면 상에 배치되고, 상기 하부 도전 라인과 접속되는 제2 인터포저 도전 라인을 포함하고, 상기 제1 인터포저 도전 라인과 상기 상부 도전 라인은 제1 이방성 도전층으로 연결되고, 상기 제2 인터포저 도전 라인과 상기 하부 도전 라인은 제2 이방성 도전층으로 연결되고, 상기 하부 베이스 필름의 상기 수평 방향으로의 길이는 상기 상부 베이스 필름의 상기 수평 방향으로의 길이와 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 디스플레이 장치는, 칩 온 필름 패키지, 상기 칩 온 필름 패키지의 일측에 배치되는 구동 인쇄회로기판, 및 상기 칩 온 필름 패키지의 타측에 배치되고, 상기 칩 온 필름 패키지와 연결되는 복수의 패널 연결 배선들을 포함하는 디스플레이 패널을 포함하고, 상기 칩 온 필름 패키지는, 서로 대향하는 제1 면 및 제2 면을 포함하는 하부 베이스 필름, 상기 하부 베이스 필름 상에, 서로 대향하는 제3 면 및 제4 면을 포함하는 상부 베이스 필름, 상기 하부 베이스 필름의 제2 면 상에 실장되는 제1 반도체 칩, 상기 상부 베이스 필름의 제3 면 상에 실장되는 제2 반도체 칩, 및 상기 하부 베이스 필름과 상기 상부 베이스 필름 사이에 개재되는 인터포저 필름을 포함하고, 상기 제2 면과 상기 제3 면은 서로 마주보고, 상기 복수의 패널 연결 배선들은 상기 디스플레이 패널 내에서 일방향으로만 연장된다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 사시도이다.
도 2 및 도 3은 몇몇 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 평면도들이다.
도 4는 몇몇 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도이다.
도 5는 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다.
도 6은 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 평면도이다.
도 7 및 도 8은 몇몇 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 도면들이다.
도 9 내지 도 11은 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 도면들이다.
도 12는 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 도면이다.
본 명세서에서, 비록 제1, 제2, 상부, 및 하부 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다. 또한, 이하에서 언급되는 하부 소자나 구성요소는 본 발명의 기술적 사상 내에서 상부 소자나 구성요소 일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1000)는 적어도 하나의 칩 온 필름 패키지(10), 구동 인쇄회로기판(400), 및 디스플레이 패널(500)을 포함할 수 있다.
칩 온 필름 패키지(10)는 디스플레이 구동 칩(display driver IC, DDI)인 반도체 칩(100)을 포함하는 패키지일 수 있다. 몇몇 실시예에서, 하나의 칩 온 필름 패키지(10)에 적어도 하나 이상의 반도체 칩(100)이 배치될 수 있다. 예를 들어, 반도체 칩(100)은 소오스 구동 칩 및/또는 게이트 구동 칩을 포함할 수 있다. 일례로, 반도체 칩(100)이 2개 배치될 경우, 후술될 제1 반도체 칩(도 4의 100L)이 소오스 구동 칩이고, 후술될 제2 반도체 칩(도 4의 100U)이 게이트 구동 칩일 수 있지만, 이에 한정되는 것은 아니다. 다른 예로, 제1 반도체 칩(100L)이 게이트 구동 칩이고, 제2 반도체 칩(100U)이 소오스 구동 칩일 수도 있다.
칩 온 필름 패키지(10)는 구동 인쇄회로기판(400)과 디스플레이 패널(500)의 사이에 위치하여, 이들과 각각 접속될 수 있다. 칩 온 필름 패키지(10)는 구동 인쇄회로기판(400)에서 출력되는 신호를 입력받아, 디스플레이 패널(500)로 상기 신호를 전송할 수 있다.
몇몇 실시예에서, 칩 온 필름 패키지(10)는 인터포저 필름(200)을 더 포함할 수 있다. 상기 인터포저 필름(200)은 디스플레이 패널(500)과 후술될 베이스 필름(도 4의 110L, 110U) 사이에 개재될 수 있다. 인터포저 필름(200)을 통해 반도체 칩(100)과 디스플레이 패널(500)이 접속될 수 있다.
구동 인쇄회로기판(400) 상에 칩 온 필름 패키지(10)의 전원과 신호를 동시에 또는 순차적으로 인가할 수 있는 하나 이상의 구동 회로 칩(410)이 실장될 수 있다.
디스플레이 패널(500)은 예를 들어, LCD(Liquid Crystal Display) 패널, LED(light emitting diode) 패널, OLED(organic LED) 패널, 플라즈마 디스플레이 패널(plasma display panel, PDP), QLED(quantum dot LED) 패널, 및 QNED(quantum nano-emitting diode) 패널 등일 수 있다.
상기 칩 온 필름 패키지(10)는 구동 인쇄회로기판(400)의 구동 연결 배선(430) 및 디스플레이 패널(500)의 패널 연결 배선(530) 각각에 전기적으로 연결될 수 있다. 디스플레이 패널(500)의 패널 연결 배선(530)은 인터포저 도전 라인(220L, 220U)에 연결될 수 있고, 구동 인쇄회로기판(400)의 구동 연결 배선(430)은 후술될 도전 라인(도 2 및 도 3의 120U, 120L)에 연결될 수 있다.
몇몇 실시예에서, 구동 인쇄회로기판(400)과 디스플레이 패널(500) 사이에는 하나의 칩 온 필름 패키지(10)가 연결될 수 있다. 예를 들어, 디스플레이 패널(500)이 휴대폰과 같은 작은 면적의 화면을 제공하기 위한 것이거나, 상대적으로 저해상도를 지원하는 경우에는 디스플레이 장치(1000)는 하나의 칩 온 필름 패키지(10)를 포함할 수 있다.
다른 실시예에서, 구동 인쇄회로기판(400)과 디스플레이 패널(500) 사이에는 복수의 칩 온 필름 패키지(10)가 연결될 수 있다. 예를 들어, 디스플레이 패널(500)이 텔레비전과 같은 큰 면적의 화면을 제공하기 위한 것이거나, 상대적으로 고해상도를 지원하는 경우에는 디스플레이 장치(1000)는 복수의 칩 온 필름 패키지(10)를 포함할 수 있다.
디스플레이 패널(500)은 투명 기판(510), 투명 기판(510) 상에 형성된 화상 영역(520), 및 패널 연결 배선(530)을 포함할 수 있다. 투명 기판(510)은 예를 들어, 유리 기판 또는 플렉서블(flexible) 기판일 수 있다. 화상 영역(520)이 가지는 복수의 화소는 대응하는 복수의 패널 연결 배선(530)과 연결되어 칩 온 필름 패키지(10)에 실장된 반도체 칩(100)에 제공하는 신호에 따라서 동작될 수 있다.
칩 온 필름 패키지(10)는 일단에 입력 패드가 형성되고, 타단에 출력 패드가 형성될 수 있다. 입력 패드 및 출력 패드 각각은 제1 및 제2 이방성 도전층(anisotropic conductive layer)(도 5의 610, 620)에 의하여 구동 인쇄회로기판(400)의 구동 연결 배선(430) 및 디스플레이 패널(500)의 패널 연결 배선(530) 각각에 연결될 수 있다. 예를 들어, 칩 온 필름 패키지(10)의 일단과 인터포저 필름(200)의 일단에 각각 제1 및 제2 이방성 도전층(610, 620)이 배치될 수 있다. 제1 이방성 도전층(도 5의 610)은 디스플레이 패널(500)과 칩 온 필름 패키지의 일단을 연결한다. 제2 이방성 도전층(620)은 구동 인쇄회로기판(400)과 칩 온 필름 패키지의 일단을 연결한다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
몇몇 실시예에서, 상부 이방성 도전층(150U) 및 하부 이방성 도전층(150L)이 제공될 수 있다. 상부 이방성 도전층(150U)은 후술될 칩 온 필름 패키지(10)의 상부 도전 라인(도 3의 120U)과 연결된다. 상부 이방성 도전층(150U)은 후술될 상부 인터포저 도전 라인(도 3의 220U)과 연결된다. 하부 이방성 도전층(150L)은 후술될 칩 온 필름 패키지(10)의 하부 도전 라인(도 2의 120L)과 연결된다. 하부 이방성 도전층(150L)은 후술될 상부 인터포저 도전 라인(도 2의 220L)과 연결된다.
제1 및 제2 이방성 도전층(610, 620), 상부 이방성 도전층(150U), 및 하부 이방성 도전층(150L) 각각은 예를 들어, 이방성 도전 필름 또는 이방성 도전 페이스트일 수 있다. 제1 및 제2 이방성 도전층(610, 620), 상부 이방성 도전층(150U), 및 하부 이방성 도전층(150L) 각각은 절연 접착층 내에 도전 입자가 분산되어 있는 구조를 가질 수 있다. 또한, 제1 및 제2 이방성 도전층(610, 620), 상부 이방성 도전층(150U), 및 하부 이방성 도전층(150L) 각각은 접속 시 전극 방향(Z 방향)으로만 통전이 되도록 하며, 이웃하는 전극과 전극의 사이 방향(X 방향)으로는 절연되는 이방성의 전기적 특성을 가질 수 있다. 이러한 제1 및 제2 이방성 도전층(610, 620), 상부 이방성 도전층(150U), 및 하부 이방성 도전층(150L)에 열과 압력을 가하여 접착제를 용융시키면, 도전 입자는 대치하는 전극 사이에 배열되어 도전되는 반면, 이웃하는 전극 사이에는 접착제가 충진되어 절연될 수 있다.
이하에서, 본 발명의 몇몇 실시예에 따른 디스플레이 장치(1000)에 포함되는 칩 온 필름 패키지(10)에 대해 상세히 살펴보도록 한다.
도 2 및 도 3은 몇몇 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 평면도들이다. 도 4는 몇몇 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도이다.
구체적으로 도 2는 몇몇 실시예에 따른 칩 온 필름 패키지를 아래에서 바라본 평면도이고, 도 3은 몇몇 실시예에 따른 칩 온 필름 패키지를 위에서 바라본 평면도일 수 있다. 도 4는 몇몇 실시예에 따른 칩 온 필름 패키지를 측면에서 바라면 단면도일 수 있다.
도 2 내지 도 4를 참조하면, 칩 온 필름 패키지(10)는 제1 반도체 칩(100L), 제2 반도체 칩(100U), 하부 베이스 필름(110L), 상부 베이스 필름(110U), 및 인터포저 필름(200)을 포함할 수 있다.
제1 반도체 칩(100L) 및 제2 반도체 칩(100U)은 각각 디스플레이 장치(도 1의 1000)를 구동시키는데 이용되는 디스플레이 구동 칩(DDI)일 수 있다. 예를 들어, 제1 반도체 칩(100L)은 타이밍 컨트롤러로부터 전송된 데이터 신호를 이용하여 화상 신호를 생성하고, 디스플레이 패널(도 1의 500)로 상기 화상 신호를 출력하는 소오스 구동 칩일 수 있다. 제2 반도체 칩(100U)은 트랜지스터의 온/오프 신호가 포함된 스캔 신호를 디스플레이 패널(도 1의 500)로 출력하는 게이트 구동 칩일 수 있다. 다른 예로, 제1 반도체 칩(100L)이 게이트 구동 칩일 수 있고, 제2 반도체 칩(100U)이 소오스 구동 칩일 수 있다.
다만, 제1 반도체 칩(100L) 및 제2 반도체 칩(100U)의 종류가 이에 한정되는 것은 아니고, 예를 들어, 칩 온 필름 패키지(10)가 디스플레이 장치(도 1의 1000)가 아닌 다른 전자 장치에 결합되는 경우, 제1 반도체 칩(100L) 및 제2 반도체 칩(100U) 각각은 해당 전자 장치를 구동하기 위한 칩일 수도 있다.
설명의 편의를 위하여 도면에는 2개의 반도체 칩(100L, 100U)을 도시하였으나, 반도체 칩의 개수가 이에 제한되는 것은 아니다. 몇몇 실시예에서, 디스플레이 장치(도 1의 1000)의 특성상, 소오스 구동 칩의 개수는 게이트 구동 칩의 개수와 같거나 그보다 많도록 구성될 수 있다.
몇몇 실시예에서, 제1 반도체 칩(100L) 및 제2 반도체 칩(100U) 각각은 제1 방향(X)으로의 장변과 제2 방향(Y)으로의 단변을 포함할 수 있다. 본 명세서에서 제1 방향(X), 제2 방향(Y), 및 제3 방향(Z)은 서로 실질적으로 수직일 수 있다. 또한, 제3 방향(Z)은 수직 방향일 수 있고, 제1 방향(X) 및 제2 방향(Y)은 수평 방향일 수 있다. 즉, 제1 반도체 칩(100L) 및 제2 반도체 칩(100U) 각각은 직사각 형상을 가질 수 있다. 상기 장변의 길이는 상기 단변의 길이의 약 1.5배 이상일 수 있다. 제1 반도체 칩(100L) 및 제2 반도체 칩(100U)이 이러한 형상을 갖는 것은, 후술하는 도전 라인(120L, 120U)의 배치 및 설계 자유도를 높이기 위한 것을 수 있다.
제1 반도체 칩(100L)은 하부 기판(101L) 및 하부 범프 패드(102L)를 포함할 수 있다. 하부 기판(101L)은 반도체 기판으로서, 서로 대향하는 활성면 및 비활성면을 포함할 수 있다. 구체적으로, 하부 기판(101L)은 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘(Si) 웨이퍼일 수 있다. 또는, 하부 기판(101L)은 게르마늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
한편, 하부 기판(101L)은 SOI(silicon on insulator) 구조를 가질 수 있다. 몇몇 실시예에서, 하부 기판(101L)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 하부 기판(101L)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수도 있다.
제1 반도체 칩(100L)은 하부 베이스 필름(110L)의 하부 회로 영역(111L), 특히 칩 실장 영역 내에 배치될 수 있으며, 플립칩 본딩 공정을 통하여 하부 베이스 필름(110L) 상에 실장될 수 있다. 다시 말해, 제1 반도체 칩(100L)의 활성면에 노출된 하부 범프 패드(102L) 상에 솔더 볼과 같은 하부 범프 구조체(BS1)가 배치될 수 있다. 하부 범프 구조체(BS1)가 하부 베이스 필름(110L) 상의 하부 도전 패드(112L)와 물리적 및 전기적으로 결합함으로써, 제1 반도체 칩(100L)이 하부 베이스 필름(110L) 상에 실장될 수 있다. 하부 범프 패드(102L)의 일부는 입력 단자로 기능할 수 있으며, 상기 하부 범프 패드(102L)의 다른 일부는 출력 단자로 기능할 수 있다.
하부 범프 구조체(BS1)는 하부 범프 패드(102L) 및 하부 도전 라인(120L)과 각각 접촉할 수 있다. 하부 범프 구조체(BS1)를 통해 제1 반도체 칩(100L)은 제1 반도체 칩(100L)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제1 반도체 칩(100L)에 저장될 데이터 신호를 외부로부터 제공받거나, 제1 반도체 칩(100L)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 하부 범프 구조체(BS1)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
하부 베이스 필름(110L)은 열팽창 계수(coefficient of thermal expansion, CTE) 및 내구성이 우수한 재질인 폴리이미드(polyimide)를 포함하는 플렉서블 필름일 수 있다. 다만, 하부 베이스 필름(110L)의 재질이 이에 한정되는 것은 아니고, 예를 들어, 하부 베이스 필름(110L)은 에폭시계 수지, 아크릴(acrylic), 폴리에테르 나이트릴(polyether nitrile), 폴리에테르 술폰(polyether sulfone), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 등의 합성 수지로 형성될 수 있다.
하부 베이스 필름(110L)은 중심부의 하부 회로 영역(111L) 및 상기 하부 회로 영역(111L) 양 측단에 배치되는 하부 PF(perforation) 영역(112L)을 포함할 수 있다. 하부 회로 영역(111L)은 제1 반도체 칩(100L)이 실장되는 영역일 수 있다.
하부 PF 영역(112L)은 하부 베이스 필름(110L)의 양 측단에 배치되며, 복수의 하부 PF 홀(114L)을 포함할 수 있다. 하부 PF 홀(114L)을 통해 와인딩 릴(winding reel)로부터 하부 베이스 필름(110L)의 감김(reeling)이 제어될 수 있다. 또한, 하부 PF 홀(114L)을 통해 상기 와인딩 릴로부터 하부 베이스 필름(110L)의 풀림(releasing)이 제어될 수 있다.
하부 PF 홀(114L)의 피치(pitch)는 일정하므로, 하부 베이스 필름(110L)의 길이는 하부 PF 홀(114L)의 개수에 의해 결정될 수 있다. 한편, 하부 베이스 필름(110L)의 폭 및 길이는 하부 PF 홀(114L)에 실장되는 제1 반도체 칩(100L)의 개수 및 사이즈, 하부 베이스 필름(110L) 상에 형성되는 하부 도전 라인(120L)의 배치 등에 의해 결정될 수 있다.
하부 PF 영역(112L)은 하부 베이스 필름(110L)이 칩 온 필름 패키지(10)가 디스플레이 장치(도 1의 1000)에 배치되기 전에 절단될 수 있다. 즉, 궁극적으로 하부 회로 영역(111L) 만이 디스플레이 장치(도 1의 1000)에 배치될 수 있다.
몇몇 실시예에서, 하부 베이스 필름(110L)은 서로 대향하는 제1 면(110a)과 제2 면(110b)을 포함할 수 있다. 하부 도전 라인(120L)은 하부 베이스 필름(110L)의 제2 면(110b) 상에 배치될 수 있다. 하부 베이스 필름(110L)의 제2 면(110b)은 상부 베이스 필름(110U)과 마주볼 수 있다. 하부 도전 라인(120L)은 예를 들어, 알루미늄 호일(foil) 또는 구리 호일로 형성될 수 있다. 몇몇 실시예에서, 하부 도전 라인(120L)은 캐스팅(casting), 라미네이팅(laminating) 또는 전기 도금(electro-plating)과 같은 공정에 의하여 하부 베이스 필름(110L) 상에 형성된 금속층을 패터닝함으로써 형성될 수 있다.
몇몇 실시예에서, 하부 도전 라인(120L)의 일부에 하부 도전 패드(미도시)가 형성될 수 있다. 상기 하부 도전 패드는 하부 도전 라인(120L)의 일부분이거나, 하부 도전 라인(120L)의 일부분에 주석(Sb), 금(Au), 니켈(Ni), 납(Pb) 등으로 도금된 부분일 수 있다. 몇몇 실시예에서, 상기 하부 도전 패드는 하부 도전 라인(120L)과 전기적으로 연결된다. 상기 하부 도전 패드는 제1 반도체 칩(100L)의 하부 범프 패드(102L)와 마주보며 전기적으로 연결될 수 있다.
몇몇 실시예에서, 하부 보호 부재(130L)는 하부 도전 라인(120L) 상에 형성될 수 있다. 하부 보호 부재(130L)는 외부의 물리적 및/또는 화학적 손상으로부터 하부 도전 라인(120L)을 보호하기 위해 형성될 수 있다. 하부 보호 부재(130L)는 하부 도전 라인(120L)의 일부를 노출하면서 하부 도전 라인(120L)을 덮을 수 있다. 하부 보호 부재(130L)는 예를 들어, 솔더 레지스트(solder resist) 또는 드라이 필름 레지스트(dry film resist)로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 하부 보호 부재(130L)는 실리콘 산화물 또는 실리콘 질화물 계열의 절연막으로 형성될 수도 있다.
몇몇 실시예에서, 하부 언더필(160L)은 하부 범프 구조체(BS1)와 제1 반도체 칩(100L)의 측벽을 덮을 수 있다. 하부 언더필(160L)은 하부 도전 라인(120L)과 제1 반도체 칩(100L) 사이를 채울 수 있다. 하부 언더필(160L)은 외부의 물리적 및/또는 화학적 손상으로부터 하부 범프 구조체(BS1)와 이의 주변을 보호할 수 있다. 하부 언더필(160L)은 모세관 언더필(capillary underfill) 공정에 의하여 형성될 수 있다. 하부 언더필(160L)은 예를 들어, 에폭시 수지로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 반도체 칩(100U)은 상부 기판(101U) 및 상부 범프 패드(102U)를 포함할 수 있다. 상부 기판(101U)은 반도체 기판으로서, 서로 대향하는 활성면 및 비활성면을 포함할 수 있다. 구체적으로, 상부 기판(101U)은 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘(Si) 웨이퍼일 수 있다. 또는, 상부 기판(101U)은 게르마늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
한편, 상부 기판(101U)은 SOI(silicon on insulator) 구조를 가질 수 있다. 몇몇 실시예에서, 상부 기판(101U)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상부 기판(101U)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수도 있다.
제2 반도체 칩(100U)은 상부 베이스 필름(110U)의 상부 회로 영역(111U), 특히 칩 실장 영역 내에 배치될 수 있으며, 플립칩 본딩 공정을 통하여 상부 베이스 필름(110U) 상에 실장될 수 있다. 다시 말해, 제2 반도체 칩(100U)의 활성면에 노출된 상부 범프 패드(102U) 상에 솔더 볼과 같은 상부 범프 구조체(BS2)가 배치될 수 있다. 상부 범프 구조체(BS2)가 상부 베이스 필름(110U) 상의 상부 도전 패드(112U)와 물리적 및 전기적으로 결합함으로써, 제2 반도체 칩(100U)이 상부 베이스 필름(110U) 상에 실장될 수 있다. 상부 범프 패드(102U)의 일부는 입력 단자로 기능할 수 있으며, 상기 상부 범프 패드(102U)의 다른 일부는 출력 단자로 기능할 수 있다.
몇몇 실시예에서, 제2 반도체 칩(100U)과 제1 반도체 칩(100L)의 수평 방향으로의 이격 거리(d)는 6mm 이하일 수 있다. 제2 반도체 칩(100U)과 제1 반도체 칩(100L)의 제2 방향(Y)으로의 이격 거리(d)는 6mm 이하일 수 있다. 제2 반도체 칩(100U)과 제1 반도체 칩(100L)의 수평 방향으로의 이격 거리가 감소됨에 따라 칩 온 필름 패키지의 사이즈가 축소될 수 있다.
몇몇 실시예에서, 제2 반도체 칩(100U)과 제1 반도체 칩(100L)은 서로 제3 방향(Z)으로 오버랩되지 않는다. 제2 반도체 칩(100U)의 적어도 일부는 제1 반도체 칩(100L)과 수평 방향으로 오버랩될 수 있다. 예를 들어, 제2 반도체 칩(100U)의 적어도 일부는 제1 반도체 칩(100L)과 제2 방향(Y)으로 오버랩될 수 있다.
상부 범프 구조체(BS2)는 상부 범프 패드(102U) 및 상부 도전 라인(120U)과 각각 접촉할 수 있다. 상부 범프 구조체(BS2)를 통해 제2 반도체 칩(100U)은 제2 반도체 칩(100U)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제2 반도체 칩(100U)에 저장될 데이터 신호를 외부로부터 제공받거나, 제2 반도체 칩(100U)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 상부 범프 구조체(BS2)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
상부 베이스 필름(110U)은 하부 베이스 필름(110L) 상에 배치될 수 있다. 상부 베이스 필름(110U)은 하부 베이스 필름(110L)과 제3 방향(Z)으로 이격될 수 있다. 상부 베이스 필름(110U)은 서로 대향하는 제3 면(110c)과 제4 면(110d)을 포함할 수 있다. 상부 베이스 필름(110U)의 제3 면(110c)은 하부 베이스 필름(110L)과 마주볼 수 있다.
몇몇 실시예에서, 하부 베이스 필름(110L)의 제2 방향(Y)으로의 길이(L1)는 상부 베이스 필름(110U)의 제2 방향(Y)으로의 길이(L2)보다 클 수 있다. 하부 베이스 필름(110L) 상에, 하부 도전 라인(120L)과 구동 인쇄회로기판(도 5의 400)이 서로 접속될 수 있다. 구동 인쇄회로기판(400)이 접속될 영역이 확보되어야 하기 때문에 하부 베이스 필름(110L)의 제2 방향(Y)으로의 길이(L1)가 상부 베이스 필름(110U)의 제2 방향(Y)으로의 길이(L2)보다 길게 형성될 수 있다.
상부 베이스 필름(110U)은 열팽창 계수(coefficient of thermal expansion, CTE) 및 내구성이 우수한 재질인 폴리이미드(polyimide)를 포함하는 플렉서블 필름일 수 있다. 다만, 상부 베이스 필름(110U)의 재질이 이에 한정되는 것은 아니고, 예를 들어, 상부 베이스 필름(110U)은 에폭시계 수지, 아크릴(acrylic), 폴리에테르 나이트릴(polyether nitrile), 폴리에테르 술폰(polyether sulfone), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 등의 합성 수지로 형성될 수 있다.
상부 베이스 필름(110U)은 중심부의 상부 회로 영역(111U) 및 상기 상부 회로 영역(111U) 양 측단에 배치되는 상부 PF(perforation) 영역(112U)을 포함할 수 있다. 상부 회로 영역(111U)은 제2 반도체 칩(100U)이 실장되는 영역일 수 있다.
상부 PF 영역(112U)은 상부 베이스 필름(110U)의 양 측단에 배치되며, 복수의 상부 PF 홀(114U)을 포함할 수 있다. 상부 PF 홀(114U)을 통해 와인딩 릴(winding reel)로부터 상부 베이스 필름(110U)의 감김(reeling)이 제어될 수 있다. 또한, 상부 PF 홀(114U)을 통해 상기 와인딩 릴로부터 상부 베이스 필름(110U)의 풀림(releasing)이 제어될 수 있다.
상부 PF 홀(114U)의 피치(pitch)는 일정하므로, 상부 베이스 필름(110U)의 길이는 상부 PF 홀(114U)의 개수에 의해 결정될 수 있다. 한편, 상부 베이스 필름(110U)의 폭 및 길이는 상부 PF 홀(114U)에 실장되는 제2 반도체 칩(100U)의 개수 및 사이즈, 상부 베이스 필름(110U) 상에 형성되는 상부 도전 라인(120U)의 배치 등에 의해 결정될 수 있다.
상부 PF 영역(112U)은 상부 베이스 필름(110U)이 칩 온 필름 패키지(10)가 디스플레이 장치(도 1의 1000)에 배치되기 전에 절단될 수 있다. 즉, 궁극적으로 상부 회로 영역(111U) 만이 디스플레이 장치(도 1의 1000)에 배치될 수 있다.
몇몇 실시예에서, 상부 도전 라인(120U)은 상부 베이스 필름(110U)의 제3 면(110c) 상에 배치될 수 있다. 상부 도전 라인(120U)은 예를 들어, 알루미늄 호일(foil) 또는 구리 호일로 형성될 수 있다. 몇몇 실시예에서, 상부 도전 라인(120U)은 캐스팅(casting), 라미네이팅(laminating) 또는 전기 도금(electro-plating)과 같은 공정에 의하여 상부 베이스 필름(110U) 상에 형성된 금속층을 패터닝함으로써 형성될 수 있다.
몇몇 실시예에서, 상부 도전 라인(120U)의 일부에 상부 도전 패드(미도시)가 형성될 수 있다. 상기 상부 도전 패드는 상부 도전 라인(120U)의 일부분이거나, 상부 도전 라인(120U)의 일부분에 주석(Sb), 금(Au), 니켈(Ni), 납(Pb) 등으로 도금된 부분일 수 있다. 몇몇 실시예에서, 상기 상부 도전 패드는 상부 도전 라인(120U)과 전기적으로 연결된다. 상기 상부 도전 패드는 제2 반도체 칩(100U)의 상부 범프 패드(102U)와 마주보며 전기적으로 연결될 수 있다.
몇몇 실시예에서, 상부 보호 부재(130U)는 상부 도전 라인(120U) 상에 형성될 수 있다. 상부 보호 부재(130U)는 외부의 물리적 및/또는 화학적 손상으로부터 상부 도전 라인(120U)을 보호하기 위해 형성될 수 있다. 상부 보호 부재(130U)는 상부 도전 라인(120U)의 일부를 노출하면서 상부 도전 라인(120U)을 덮을 수 있다. 상부 보호 부재(130U)는 예를 들어, 솔더 레지스트(solder resist) 또는 드라이 필름 레지스트(dry film resist)로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 상부 보호 부재(130U)는 실리콘 산화물 또는 실리콘 질화물 계열의 절연막으로 형성될 수도 있다.
몇몇 실시예에서, 상부 언더필(160U)은 상부 범프 구조체(BS2)와 제2 반도체 칩(100U)의 측벽을 덮을 수 있다. 상부 언더필(160U)은 상부 도전 라인(120U)과 제2 반도체 칩(100U) 사이를 채울 수 있다. 상부 언더필(160U)은 외부의 물리적 및/또는 화학적 손상으로부터 상부 범프 구조체(BS2)와 이의 주변을 보호할 수 있다. 상부 언더필(160U)은 모세관 언더필(capillary underfill) 공정에 의하여 형성될 수 있다. 상부 언더필(160U)은 예를 들어, 에폭시 수지로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 인터포저 필름(200)은 하부 베이스 필름(110L)과 상부 베이스 필름(110U) 사이에 개재될 수 있다.
인터포저 필름(200)의 적어도 일부는 하부 베이스 필름(110L) 및 상부 베이스 필름(110U)과 제3 방향(Z)으로 오버랩될 수 있다. 인터포저 필름(200)의 다른 일부는 하부 베이스 필름(110L) 및 상부 베이스 필름(110U)과 제3 방향(Z)으로 오버랩되지 않는다. 즉, 인터포저 필름(200)의 적어도 일부는 하부 베이스 필름(110L) 및 상부 베이스 필름(110U) 사이의 공간에 배치될 수 있다.
인터포저 필름(200)은 서로 대향하는 하면(200a)과 상면(200b)을 포함할 수 있다. 인터포저 필름(200)의 하면(200a)은 하부 베이스 필름(110L)의 제2 면(110b)과 마주볼 수 있다. 인터포저 필름(200)의 상면(200b)은 상부 베이스 필름(110U)의 제3 면(110c)과 마주볼 수 있다.
몇몇 실시예에서, 인터포저 필름(200)의 제3 방향(Z)으로의 두께(t)는 30um 이상 40um 이하일 수 있지만, 이에 한정되는 것은 아니다.
인터포저 필름(200)은 열팽창 계수(coefficient of thermal expansion, CTE) 및 내구성이 우수한 재질인 폴리이미드(polyimide)를 포함하는 플렉서블 필름일 수 있다. 다만, 인터포저 필름(200)의 재질이 이에 한정되는 것은 아니고, 예를 들어, 인터포저 필름(200)은 에폭시계 수지, 아크릴(acrylic), 폴리에테르 나이트릴(polyether nitrile), 폴리에테르 술폰(polyether sulfone), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 등의 합성 수지로 형성될 수 있다.
몇몇 실시예에서, 인터포저 필름(200)의 상면(200b) 상에 제1 인터포저 도전 라인(220U)이 배치될 수 있다. 인터포저 필름(200)의 하면(200a) 상에 제2 인터포저 도전 라인(220L)이 배치될 수 있다.
제1 인터포저 도전 라인(220U)은 상부 도전 라인(120U)과 접속될 수 있다. 예를 들어, 제1 인터포저 도전 라인(220U)과 상부 도전 라인(120U) 사이에 상부 이방성 도전층(150U)이 형성될 수 있다. 상부 이방성 도전층(150U)은 접속 시 제3 방향(Z)으로만 통전이 가능하고, 제1 방향(X) 및/또는 제2 방향(Y)으로는 절연될 수 있다. 제2 인터포저 도전 라인(220L)은 하부 도전 라인(120L)과 접속될 수 있다. 예를 들어, 제2 인터포저 도전 라인(220L)과 하부 도전 라인(120L) 사이에 하부 이방성 도전층(150L)이 형성될 수 있다. 하부 이방성 도전층(150L)은 접속 시 제3 방향(Z)으로만 통전이 가능하고, 제1 방향(X) 및/또는 제2 방향(Y)으로는 절연될 수 있다.
제1 및 제2 인터포저 도전 라인(220U, 220L) 각각은 알루미늄 호일(foil) 또는 구리 호일로 형성될 수 있다. 제1 및 제2 인터포저 도전 라인(220U, 220L) 각각은 캐스팅(casting), 라미네이팅(laminating) 또는 전기 도금(electro-plating)과 같은 공정에 의하여 인터포저 필름(200)의 하면(200a) 또는 상면(200b) 상에 형성된 금속층을 패터닝함으로써 형성될 수 있다.
몇몇 실시예에서, 인터포저 필름(200) 내에 인터포저 비아(240)가 배치될 수 있다. 인터포저 비아(240)는 인터포저 필름(200)의 상면(200b)에서 하면(200a)까지 관통될 수 있다. 인터포저 비아(240)는 제1 인터포저 도전 라인(220U) 및 제2 인터포저 도전 라인(220L)과 전기적으로 연결될 수 있다. 인터포저 비아(240)는 도전 물질로 형성될 수 있다. 예를 들어, 인터포저 비아(240)는 구리(Cu) 또는 알루미늄(Al)으로 형성될 수 있지만, 이에 한정되는 것은 아니다.
제1 인터포저 도전 라인(220U) 상에 제1 인터포저 보호 부재(230U)가 배치될 수 있다. 제1 인터포저 보호 부재(230U)는 외부의 물리적 및/또는 화학적 손상으로부터 제1 인터포저 도전 라인(220U)을 보호하기 위해 형성될 수 있다. 제1 인터포저 보호 부재(230U)는 제1 인터포저 도전 라인(220U)의 일부를 노출할 수 있다. 노출된 제1 인터포저 도전 라인(220U) 상에 상부 이방성 도전층(150U)이 배치될 수 있다. 상부 이방성 도전층(150U) 상에 상부 도전 라인(120U)이 배치될 수 있다.
제2 인터포저 도전 라인(220L) 상에 제2 인터포저 보호 부재(230L)가 배치될 수 있다. 제2 인터포저 보호 부재(230L)는 외부의 물리적 및/또는 화학적 손상으로부터 제2 인터포저 도전 라인(220L)을 보호하기 위해 형성될 수 있다. 제2 인터포저 보호 부재(230L)는 제2 인터포저 도전 라인(220U)의 일부를 노출할 수 있다. 노출된 제2 인터포저 도전 라인(220L) 상에 하부 이방성 도전층(150L)이 배치될 수 있다. 하부 이방성 도전층(150L) 상에 하부 도전 라인(120L)이 배치될 수 있다.
제1 인터포저 보호 부재(230U) 및 제2 인터포저 보호 부재(230L) 각각은 솔더 레지스트(solder resist) 또는 드라이 필름 레지스트(dry film resist)로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 제1 인터포저 보호 부재(230U) 및 제2 인터포저 보호 부재(230L) 각각은 실리콘 산화물 또는 실리콘 질화물 계열의 절연막으로 형성될 수도 있다.
도 5는 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다. 도 6은 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 평면도이다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
먼저 도 5를 참조하면, 칩 온 필름 패키지의 일단에 구동 인쇄회로기판(400)이 연결될 수 있다. 칩 온 필름 패키지의 타단에 디스플레이 패널(500)이 연결될 수 있다. 구동 인쇄회로기판(400)은 하부 도전 라인(120L)과 연결될 수 있다. 하부 도전 라인(120L)과 구동 인쇄회로기판(400) 사이에, 제2 이방성 도전층(620)이 배치될 수 있다. 앞서 설명한 것과 같이 제2 이방성 도전층(620)은 접속 시 제3 방향(Z)으로만 통전이 가능하고, 제1 방향(X) 및/또는 제2 방향(Y)으로는 절연된다.
디스플레이 패널(500)은 제2 인터포저 도전 라인(220L)과 연결될 수 있다. 제2 인터포저 도전 라인(220L)과 디스플레이 패널(500) 사이에 제1 이방성 도전층(610)이 배치될 수 있다. 앞서 설명한 것과 같이 제1 이방성 도전층(610)은 접속 시 제3 방향(Z)으로만 통전이 가능하고, 제1 방향(X) 및/또는 제2 방향(Y)으로는 절연된다.
몇몇 실시예에서, 제1 이방성 도전층(610)이 배치될 영역이 확보되기 위해 제2 인터포저 보호 부재(230L)의 길이는 제1 인터포저 보호 부재(230U)의 길이보다 작을 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
이어서, 도 6을 참조하면, 디스플레이 패널(500)의 패널 연결 배선(530)은 제2 방향(Y)으로 연장한다. 디스플레이 패널(500) 내에서, 패널 연결 배선(530)은 제1 방향(X)과 제2 방향(Y) 사이의 임의의 방향으로 연장하지 않는다. 디스플레이 패널(500) 내에서, 패널 연결 배선(530)은 일방향으로만 연장할 수 있다. 이에 따라, 신뢰성이 향상된 디스플레이 장치가 구현될 수 있다.
제1 및 제2 인터포저 도전 라인(220U, 220L) 중 일부는 제1 방향(X) 및 제2 방향(Y) 사이의 임의의 방향으로 연장될 수 있다. 몇몇 실시예에서, 상대적으로 저해상도를 지원하는 디스플레이 장치는 하나의 칩 온 필름 패키지를 포함할 수 있다. 이 경우, 칩 온 필름 패키지의 제1 방향(X)으로의 길이는 디스플레이 패널(500)의 제1 방향(X)으로의 길이보다 작다. 디스플레이 패널(500)의 패널 연결 배선(530)과 칩 온 필름 패키지의 도전 라인(120U, 120L)이 연결되기 위해서는 디스플레이 패널(500)의 패널 연결 배선(530)과 칩 온 필름 패키지의 도전 라인(120U, 120L)을 연결하는 제1 및 제2 인터포저 도전 라인(220U, 220L)이 제1 방향(X) 및 제2 방향(Y) 사이의 임의의 방향으로 연장되어야 한다.
몇몇 실시예에 따른 디스플레이 장치는 인터포저 필름(200)을 더 구비함에 따라, 패널 연결 배선(530)이 일방향으로만 연장되는 구조를 가질 수 있다. 이에 따라, 신뢰성이 향상된 디스플레이 장치가 구현될 수 있다.
몇몇 실시예에서, 인터포저 필름(200)의 제1 방향(X)으로의 폭은 35mm 이상 156mm 이하일 수 있지만, 이에 한정되는 것은 아니다.
도 7 및 도 8은 몇몇 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 도면들이다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 7 및 도 8은 몇몇 실시예에 따른 칩 온 필름 패키지를 측면에서 바라면 단면도일 수 있다.
도 7을 참조하면, 하부 베이스 필름(110L)의 제2 방향(Y)으로의 길이(L1)는 상부 베이스 필름(110U)의 제2 방향(Y)으로의 길이(L2)와 동일할 수 있다. 이에 따라, 하부 베이스 필름(110L)의 제2 면(110b) 상에 배치되는 하부 도전 라인(120L)의 길이와 상부 베이스 필름(110U)의 제3 면(110c) 상에 배치되는 상부 도전 라인(120U)의 길이는 동일할 수 있다.
도 8을 참조하면, 제1 반도체 칩(100L)과 제2 반도체 칩(100U)은 수평 방향으로 오버랩되지 않을 수 있다. 제1 반도체 칩(100L) 및 제2 반도체 칩(100U)이 소형화됨에 따라 제1 반도체 칩(100L) 및 제2 반도체 칩(100U) 각각의 제3 방향(Z)으로의 높이가 감소될 수 있다. 이 경우 제1 반도체 칩(100L)과 제2 반도체 칩(100U)은 제1 방향(X) 및/또는 제2 방향(Y)으로 오버랩되지 않을 수 있다.
도 9 내지 도 11은 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 도면들이다. 설명의 편의상 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참조하면, 하부 베이스 필름(110L)의 제2 방향(Y)으로의 길이(L1)는 상부 베이스 필름(110U)의 제2 방향(Y)으로의 길이(L2)와 동일할 수 있다. 이 경우, 하부 베이스 필름(110L) 상의 하부 도전 라인(120L)과 접속되는 구동 인쇄회로기판(400)의 적어도 일부가 상부 베이스 필름(110U)과 제3 방향(Z)으로 오버랩될 수 있다.
도 10을 참조하면, 구동 인쇄회로기판(400)은 상부 도전 라인(120U)과 접속될 수 있다. 상부 도전 라인(120U)과 구동 인쇄회로기판(400) 사이에 제2 이방성 도전층(620)이 배치될 수 있다. 또한, 하부 베이스 필름(110L)의 제2 방향(Y)으로의 길이(L1)는 상부 베이스 필름(110U)의 제2 방향(Y)으로의 길이(L2)와 동일할 수 있다. 따라서, 상부 베이스 필름(110U) 상의 상부 도전 라인(120U)과 접속되는 구동 인쇄회로기판(400)의 적어도 일부가 하부 베이스 필름(110L)과 제3 방향(Z)으로 오버랩될 수 있다.
몇몇 실시예에서, 하부 보호 부재(130L)는 하부 도전 라인(120L)의 일단의 일부를 노출하되, 타단의 일부를 노출하지 않는다. 반면, 상부 보호 부재(130U)는 상부 도전 라인(120U)의 일단 및 타단의 일부를 노출한다. 노출된 하부 도전 라인(120L)의 일단은 제2 인터포저 도전 라인(220L)과 연결된다. 노출된 상부 도전 라인(120U)의 일단은 제1 인터포저 도전 라인(220U)과 연결된다. 노출된 상부 도전 라인(120U)의 타단은 구동 인쇄회로기판(400)과 연결된다.
도 11을 참조하면, 하부 베이스 필름(110L)의 제2 방향(Y)으로의 길이(L1)는 상부 베이스 필름(110U)의 제2 방향(Y)으로의 길이(L2)와 다를 수 있다. 예를 들어, 하부 베이스 필름(110L)의 제2 방향(Y)으로의 길이(L1)가 상부 베이스 필름(110U)의 제2 방향(Y)으로의 길이(L2)보다 클 수 있다. 또한, 구동 인쇄회로기판(400)은 상부 도전 라인(120U)과 접속될 수 있다. 이 경우, 구동 인쇄회로기판(400)은 하부 베이스 필름(110L)과 제3 방향(Z)으로 오버랩되지 않을 수 있지만, 이에 한정되는 것은 아니다.
도 12는 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 도면이다. 설명의 편의상 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참조하면, 몇몇 실시예에 따른 디스플레이 장치는 복수의 칩 온 필름 패키지(10)를 포함할 수 있다. 예를 들어, 디스플레이 패널(500)이 텔레비전과 같은 큰 면적의 화면을 제공하기 위한 것이거나, 상대적으로 고해상도를 지원하는 경우, 디스플레이 패널(500)의 일측 상에 복수의 칩 온 필름 패키지(10)가 배치될 수 있다.
이 경우에도 마찬가지로, 디스플레이 패널(500)의 패널 연결 배선(530)은 제2 방향(Y)으로 연장한다. 디스플레이 패널(500)의 패널 연결 배선(530)은 제1 방향(X)과 제2 방향(Y) 사이의 임의의 방향으로 연장하지 않는다. 디스플레이 패널(500)의 패널 연결 배선(530)은 일방향으로만 연장할 수 있다. 이에 따라, 신뢰성이 향상된 디스플레이 장치가 구현될 수 있다.
제1 및 제2 인터포저 도전 라인(220U, 220L) 중 일부는 제1 방향(X) 및 제2 방향(Y) 사이의 임의의 방향으로 연장될 수 있다. 제1 및 제2 인터포저 도전 라인(220U, 220L) 중 다른 일부는 제2 방향(Y)으로 연장할 수도 있다.
몇몇 실시예에 따른 디스플레이 장치는 인터포저 필름(200)을 더 구비함에 따라, 패널 연결 배선(530)이 일방향으로만 연장되는 구조를 가질 수 있다. 이에 따라, 신뢰성이 향상된 디스플레이 장치가 구현될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 칩 온 필름 패키지
100L: 제1 반도체 칩 100U: 제2 반도체 칩
110L: 하부 베이스 필름 110U: 상부 베이스 필름
120L: 하부 도전 라인 120U: 상부 도전 라인
130L: 하부 보호 부재 130U: 상부 보호 부재
200: 인터포저 필름
220U: 제1 인터포저 도전 라인 220L: 제2 인터포저 도전 라인
400: 구동 인쇄회로 기판 500: 디스플레이 패널
1000: 디스플레이 장치

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 포함하는 하부 베이스 필름;
    상기 하부 베이스 필름 상에, 서로 대향하는 제3 면 및 제4 면을 포함하는 상부 베이스 필름;
    상기 하부 베이스 필름의 제2 면 상에 실장되는 제1 반도체 칩;
    상기 상부 베이스 필름의 제3 면 상에 실장되는 제2 반도체 칩; 및
    상기 하부 베이스 필름과 상기 상부 베이스 필름 사이에 개재되는 인터포저 필름을 포함하고,
    상기 제2 면과 상기 제3 면은 서로 마주보는, 칩 온 필름(Chip On Film) 패키지.
  2. 제 1항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 수직 방향으로 오버랩되지 않는, 칩 온 필름 패키지.
  3. 제 1항에 있어서,
    상기 제1 반도체 칩에서 상기 제2 반도체 칩까지의 수평 방향으로의 이격 거리는 6mm 이하인, 칩 온 필름 패키지.
  4. 제 1항에 있어서,
    상기 하부 베이스 필름의 제2 면 상에 배치되는 하부 도전 라인, 및
    상기 상부 베이스 필름의 제3 면 상에 배치되는 상부 도전 라인을 더 포함하는, 칩 온 필름 패키지.
  5. 제 4항에 있어서,
    상기 인터포저 필름은 서로 대향하는 상면과 하면을 포함하고,
    상기 인터포저 필름의 상면 상에 배치되고, 상기 상부 도전 라인과 접속되는 제1 인터포저 도전 라인, 및
    상기 인터포저 필름의 하면 상에 배치되고, 상기 하부 도전 라인과 접속되는 제2 인터포저 도전 라인을 더 포함하는, 칩 온 필름 패키지.
  6. 제 5항에 있어서,
    상기 인터포저 필름을 관통하고, 상기 제1 인터포저 도전 라인 및 상기 제2 인터포저 도전 라인을 연결하는 인터포저 비아를 더 포함하는, 칩 온 필름 패키지.
  7. 제 1항에 있어서,
    상기 상부 베이스 필름의 길이는 상기 하부 베이스 필름의 길이와 다른, 칩 온 필름 패키지.
  8. 서로 대향하는 제1 면 및 제2 면을 포함하는 하부 베이스 필름;
    상기 하부 베이스 필름의 제2 면 상에 배치되는 하부 도전 라인;
    상기 하부 도전 라인 상에 배치되는 제1 반도체 칩;
    상기 하부 베이스 필름의 제2 면 상에, 상기 제2 면과 마주보는 제3 면 및 상기 제3 면과 대향하는 제4 면을 포함하는 상부 베이스 필름;
    상기 제3 면 상에 배치되는 상부 도전 라인;
    상기 상부 도전 라인 상에 배치되고, 상기 제1 반도체 칩과 수직 방향으로 비오버랩되고, 상기 제1 반도체 칩과 수평 방향으로 오버랩되는 제2 반도체 칩;
    상기 하부 베이스 필름과 상기 상부 베이스 필름 사이에 개재되고, 서로 대향하는 상면 및 하면을 포함하는 인터포저 필름;
    상기 인터포저 필름의 상면 상에 배치되고, 상기 상부 도전 라인과 접속되는 제1 인터포저 도전 라인; 및
    상기 인터포저 필름의 하면 상에 배치되고, 상기 하부 도전 라인과 접속되는 제2 인터포저 도전 라인을 포함하고,
    상기 제1 인터포저 도전 라인과 상기 상부 도전 라인은 제1 이방성 도전층으로 연결되고,
    상기 제2 인터포저 도전 라인과 상기 하부 도전 라인은 제2 이방성 도전층으로 연결되고,
    상기 하부 베이스 필름의 상기 수평 방향으로의 길이는 상기 상부 베이스 필름의 상기 수평 방향으로의 길이와 다른, 칩 온 필름 패키지.
  9. 제 8항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩의 상기 수평 방향으로의 이격 거리는 6mm 이하인, 칩 온 필름 패키지.
  10. 칩 온 필름 패키지;
    상기 칩 온 필름 패키지의 일측에 배치되는 구동 인쇄회로기판; 및
    상기 칩 온 필름 패키지의 타측에 배치되고, 상기 칩 온 필름 패키지와 연결되는 복수의 패널 연결 배선들을 포함하는 디스플레이 패널을 포함하고,
    상기 칩 온 필름 패키지는,
    서로 대향하는 제1 면 및 제2 면을 포함하는 하부 베이스 필름;
    상기 하부 베이스 필름 상에, 서로 대향하는 제3 면 및 제4 면을 포함하는 상부 베이스 필름;
    상기 하부 베이스 필름의 제2 면 상에 실장되는 제1 반도체 칩;
    상기 상부 베이스 필름의 제3 면 상에 실장되는 제2 반도체 칩; 및
    상기 하부 베이스 필름과 상기 상부 베이스 필름 사이에 개재되는 인터포저 필름을 포함하고,
    상기 제2 면과 상기 제3 면은 서로 마주보고,
    상기 복수의 패널 연결 배선들은 상기 디스플레이 패널 내에서 일방향으로만 연장되는, 디스플레이 장치.
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