TWI570851B - 半導體結構、電阻式記憶單元結構及半導體結構之製造方法 - Google Patents

Description

半導體結構、電阻式記憶單元結構及半導體結構之製造方法

本揭露內容是有關於一種半導體結構、電阻式記憶單元結構及半導體結構之製造方法，且特別是有關於一種良好特性之半導體結構、電阻式記憶單元結構及半導體結構之製造方法。

隨著半導體技術的發展，各式半導體元件不斷推陳出新。舉例來說，記憶體、電晶體、二極體等元件已廣泛使用於各式電子裝置中。

在記憶體技術的發展中，研究人員不斷的進行各種類型的研發與改善，其中電阻式記憶體為其中的一種類型。因此，研究人員均致力於研究如何能夠令電阻式記憶體的電阻值能獲得良好的控制以達到良好的特性。

本揭露內容係有關於一種半導體結構、電阻式記憶單元結構及半導體結構之製造方法。實施例中，半導體結構的阻擋層可以阻擋氧化製程的過度氧化，進而可以令半導體結構具有較佳的特性。

根據本揭露內容之一實施例，係提出一種半導體結構。半導體結構包括一絕緣結構、一阻擋層(stop layer)、一金屬氧化物層、一電阻結構(resistance structure)以及一電極材料層。絕緣結構具有一通孔(via)，阻擋層形成於通孔中。金屬氧化物層形成於阻擋層上。電阻結構形成於金屬氧化物層之一外壁的一底部。電極材料層形成於金屬氧化物層上。

根據本揭露內容之另一實施例，係提出一種電阻式記憶單元結構。電阻式記憶單元結構包括一絕緣結構、一阻擋層、一記憶元件(memory element)、一電阻結構以及一頂電極層。絕緣結構具有一通孔，阻擋層形成於通孔中。記憶元件形成於阻擋層上。電阻結構形成於記憶元件之一外壁的一底部。頂電極層形成於記憶元件上。

根據本揭露內容之再一實施例，係提出一種半導體結構的製造方法。半導體結構的製造方法包括以下步驟。形成一絕緣結構，具有一通孔(via)；形成一阻擋層於該通孔中及該通孔之一側壁上；形成一金屬層於該阻擋層上；移除位於該通孔之該內壁上的一部份該阻擋層；進行一氧化製程以氧化該金屬層以形成一金屬氧化物層於該阻擋層上以及形成一電阻結構於該金屬氧化物層之一外壁的一底部；以及形成一電極材料層於該金屬氧化物層上。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、200、300‧‧‧半導體結構

110、210‧‧‧絕緣結構

110a、130a、130a’、140a、150a-1、150b-1、210a、340a、440a‧‧‧頂表面

110r‧‧‧上部部分

110s‧‧‧側壁

110v、210v‧‧‧通孔

120、220‧‧‧導電結構

220a‧‧‧導電材料層

130、130’‧‧‧阻擋層

140‧‧‧金屬氧化物層

140s‧‧‧外壁

150‧‧‧電阻結構

150a‧‧‧金屬氧化物結構

150b‧‧‧空隙

160‧‧‧電極材料層

210s‧‧‧內壁

211‧‧‧間隙壁

213‧‧‧層間介電層

213r‧‧‧穿孔

340、340’、440‧‧‧金屬層

413‧‧‧層間介電材料層

D1‧‧‧深度

H1‧‧‧高度

I、II‧‧‧曲線

T1、T2‧‧‧厚度

W1、W2‧‧‧寬度

第1圖繪示依照本揭露內容之一實施例之半導體結構之剖面示意圖。

第2圖繪示依照本揭露內容之另一實施例之半導體結構之剖面示意圖。

第3圖繪示依照本揭露內容之又一實施例之半導體結構之剖面示意圖。

第4A~4D圖繪示依照本揭露內容之一實施例之半導體結構之製造方法的流程圖。

第5A~5F圖繪示依照本揭露內容之另一實施例之半導體結構之製造方法的流程圖。

第6A~6G圖繪示依照本揭露內容之又一實施例之半導體結構之製造方法的流程圖。

第7圖繪示依照本揭露內容之一實施例及一比較例之半導體結構之電阻-電壓曲線圖。

在此揭露內容之實施例中，係提出一種半導體結構、電阻式記憶單元結構及半導體結構之製造方法。實施例中，半導體結構的阻擋層可以阻擋氧化製程的過度氧化，進而可以令 半導體結構具有較佳的特性。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

第1圖繪示依照本揭露內容之一實施例之半導體結構100之剖面示意圖。半導體結構100包括一絕緣結構110、一阻擋層(stop layer)130、一金屬氧化物層140、一電阻結構(resistance structure)150以及一電極材料層160。絕緣結構110具有一通孔(via)110v，阻擋層130形成於通孔110v中。金屬氧化物層140形成於阻擋層130上。電阻結構150形成於金屬氧化物層140之外壁140s的底部，電極材料層160形成於金屬氧化物層140上。

實施例中，絕緣結構110的材質可包括一絕緣材料，例如是氮化矽(SiN)和/或氧化矽。然而，前述之絕緣結構110的材質可以依照實際應用做適當選擇，並不以前述例子為限。

實施例中，阻擋層130具有高導電性且難以被氧化的特性，可以用於阻擋用以形成金屬氧化物層140的氧化製程之過度氧化，例如是阻擋氧化製程氧化半導體結構100的其他元件，進而可以令半導體結構100具有較佳的特性。

實施例中，阻擋層130可包括一金屬氮化物或一惰性金屬(inert metal)之至少其中之一。舉例而言，阻擋層130的材質可包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、金(Au)和鉑(Pt)之至少其中之一。然而，前述之材料的選用可以依照實際應用做適當選擇，並不以前述例子為限。

實施例中，阻擋層130的厚度T1例如是約 200~300Å，金屬氧化物層140的厚度T2例如是約100~400Å。

實施例中，金屬氧化物層140的材質可包括氧化鎢(WO_x)、氮化鈦(TiN)、氮化鉭(TaN)和氣化鉿(HfO₂)之至少其中之一。

實施例中，半導體結構100更可包括一導電結構120。如第1圖所示，導電結構120形成於阻擋層130和金屬氧化物層140之間。導電結構120的材質可包括一導電性材料，例如是鎢金屬(W)。然而，前述之導電結構120的材質可以依照實際應用做適當選擇，並不以前述例子為限。

根據本揭露內容之實施例，如第1圖所示，電阻結構150形成於金屬氧化物層140之外壁140s的底部，換言之，電阻結構150的頂表面係低於金屬氧化物層140的頂表面140a。更進一步來說，具有高電阻值的電阻結構150可形成於金屬氧化物層140的外壁140s和通孔110v的側壁110s之間，如此一來，可以令電極材料層160和其他位於電阻結構150之下的導電元件之間具有更良好的絕緣性，更進一步防止電極材料層160和其他導電元件之間發生短路。舉例而言，具有高電阻值的電阻結構150可以令導電結構120和電極材料層160之間具有更良好的絕緣性，更進一步防止導電結構120和電極材料層160之間發生短路。

如第1圖所示，電阻結構150可包括一金屬氧化物結構150a或一空隙(void)150b之至少其中之一。換言之，電阻結構150可包括金屬氧化物結構150a、或空隙150b，或同時包括金屬氧化物結構150a和空隙150b。實施例中，金屬氧化物結構150a的頂表面150a-1及空隙150b的頂表面150b-1均低於金屬氧化物 層140的頂表面140a。

實施例中，金屬氧化物結構150a可以是任何具有高電阻值的金屬氧化物，例如是氮氧化鈦(TiON)；空隙150b例如是空氣間隙(air gap)，同樣具有高電阻值的性質。然而，前述之電阻結構150的類型可以依照實際應用做適當選擇，並不以前述例子為限。

實施例中，電極材料層160的材質包括一導電性材料，例如可以是鎢(W)、鉑(Pt)、氮化鉭(TaN)和鎳(Ni)之至少其中之一。然而，前述之電極材料層160的材質可以依照實際應用做適當選擇，只要可應用於電極即可，並不以前述例子為限。

第2圖繪示依照本揭露內容之另一實施例之半導體結構200之剖面示意圖。本實施例中與前述實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。

如第2圖所示，半導體結構200包括絕緣結構110、一導電結構220、阻擋層130、金屬氧化物層140、電阻結構150以及電極材料層160。絕緣結構110具有通孔110v，導電結構220形成於通孔110v中。阻擋層130形成於導電結構220上，金屬氧化物層140形成於阻擋層130上。電阻結構150形成於金屬氧化物層140之外壁140s的底部，電極材料層160形成於金屬氧化物層140上。

實施例中，導電結構220的材質可包括一導電性材料，例如是鎢金屬(W)。然而，前述之導電結構220的材質可以依照實際應用做適當選擇，並不以前述例子為限。

實施例中，阻擋層130具有高導電性且難以被氧化的特性，可以用於阻擋用以形成金屬氧化物層140的氧化製程之過度氧化，例如是阻擋氧化製程氧化導電結構220，而可以於製程中較佳地控制金屬氧化物層140的厚度，使得金屬氧化物層140的厚度具有較佳的均勻性，進而可以令半導體結構100具有較佳的特性。並且，阻擋層130亦可以增加金屬氧化物層140和導電結構220的接著性(adhesion)。

一實施例中，阻擋層130的材質係為氮化鈦，可以增加材質為鎢的導電結構220與材質為氧化鎢的金屬氧化物層140之間的接著性。

根據本揭露內容之實施例，如第2圖所示，電阻結構150形成於金屬氧化物層140之外壁140s的底部。更進一步來說，具有高電阻值的電阻結構150可形成於金屬氧化物層140的外壁140s和通孔110v的側壁110s之間，如此一來，可以令導電結構220和電極材料層160之間具有更良好的絕緣性，更進一步防止導電結構220和電極材料層160之間發生短路。

實施例中，半導體結構200更可包括一襯墊層(未繪示於圖式)，襯墊層形成於導電結構220和絕緣結構110之間。實施例中，襯墊層的材質可包括氮化鈦。

第3圖繪示依照本揭露內容之又一實施例之半導體結構300之剖面示意圖。本實施例中與前述實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。

如第3圖所示，半導體結構300包括一絕緣結構 210、導電結構220、阻擋層130、金屬氧化物層140、電阻結構150以及電極材料層160。絕緣結構210具有一通孔(via)210v，導電結構220形成於通孔210v中。阻擋層130形成於導電結構220上，金屬氧化物層140形成於阻擋層130上。電阻結構150形成於金屬氧化物層140之外壁140s的底部，電極材料層160形成於金屬氧化物層140上。如第3圖所示，電阻結構150可包括一金屬氧化物結構150a或一空隙150b之至少其中之一。

實施例中，如第3圖所示，絕緣結構210可包括一間隙壁211以及一層間介電層213。間隙壁211環繞導電結構220，層間介電層213形成於間隙壁211上，且間隙壁211與層間介電層213共同形成通孔210v。

通孔210v對應於間隙壁211具有一第一寬度W1，通孔210v對應於層間介電層213具有一第二寬度W2，第一寬度W1和第二寬度W2可以相同或不同。一實施例中，如第2圖所示，第一寬度W1大於第二寬度W2。於其他實施例中，第一寬度W1也可以等於或小於第二寬度W2。

實施例中，半導體結構300更可包括一襯墊層(未繪示於圖式)，襯墊層形成於導電結構220和絕緣結構210之間，例如是導電結構220和間隙壁211之間。實施例中，襯墊層的材質可包括氮化鈦。

根據本揭露內容之實施例，半導體結構100/200/300例如是一種接觸式電阻式記憶單元(Contact-type resistive random access memory unit)結構，導電結構120/220例如是一接觸結構(contact structure)，金屬氧化物層140例如是一記憶元件(memory element)，電極材料層160例如是一頂電極層。舉例而言，接觸結構、記憶元件及頂電極層可構成一個金屬/絕緣層/金屬之多層記憶單元結構，其電阻值可經由外加偏壓而改變，使記憶元件可具有高電阻及低電阻兩種狀態，用以表達數位訊號的「0」和「1」，而執行記憶單元結構的寫入與抹除的功能。詳細來說，當施加外加偏壓時，在金屬/絕緣層/金屬之多層記憶單元結構的絕緣層中形成絲狀傳導路徑，而使得記憶元件轉變為低電阻狀態。當電流通過之後，絲狀傳導路徑斷裂，則使得記憶元件轉變為高電阻狀態。

當金屬氧化物層140的厚度具有良好的均勻性，換言之，記憶元件之絕緣層的厚度具有高均勻性，則記憶元件的電阻值能獲得較佳的控制，進而令接觸式電阻式記憶單元結構具有較佳的特性。

請參照第4A~4D圖，其繪示依照本揭露內容之一實施例之半導體結構100之製造方法的流程圖。

如第4A圖所示，形成具有通孔110v的絕緣結構110，形成阻擋層130於通孔110v中，以及形成一金屬層440於阻擋層130上。實施例中，阻擋層130形成於通孔110v之側壁110s上。實施例中，阻擋層130和金屬層440例如是形成於並填滿通孔110v。

實施例中，可進一步對阻擋層130和金屬層440進行一平坦化製程，以平坦化阻擋層130和金屬層440的表面。實施例中，平坦化製程例如是化學機械研磨製程(CMP process)。平坦化之後，如第4A圖所示，阻擋層130的頂表面130a和金屬層 440的頂表面440a齊平且等平面。平坦化之後，阻擋層130的頂表面130a和金屬層440的頂表面440a可以和絕緣結構110的頂表面110a係齊平且等平面或者非等平面。實施例中，如第4A圖所示，頂表面130a以及頂表面440a和絕緣結構110的頂表面110a係非等平面。

如第4B圖所示，移除位於通孔110v之內壁110s上的一部份阻擋層130。此步驟之後，阻擋層130的頂表面130a’和金屬層440的頂表面440a係非等平面。實施例中，例如是經由一蝕刻製程移除位於通孔110v之110s內壁上的此部份阻擋層130，並且採用對於阻擋層130和金屬層440具有高選擇比的蝕刻液進行蝕刻，使得僅部分阻擋層130被蝕刻移除，而金屬層440的結構實質上並未被蝕刻破壞。

如第4C圖所示，進行一氧化製程以氧化金屬層440以形成金屬氧化物層140於阻擋層130上、以及形成電阻結構150於金屬氧化物層140之外壁140s的底部。實施例中，金屬層440的一部份被氧化而形成金屬氧化物層140，未被氧化的部分則形成導電結構120。

如第4D圖所示，形成電極材料層160於金屬氧化物層140上。至此，形成於第4D圖(第1圖)所示的半導體結構100。

於氧化製程中，金屬層440被氧化而其體積膨脹，因此形成如第4D圖所示的金屬氧化物層140，其中膨脹的金屬氧化物層140，其外壁140s朝向通孔110v之側壁110s延伸。此外，電阻結構150，例如是空隙150b可能形成於金屬氧化物層140的 外壁140s和通孔110v的側壁110s之間。實施例中，空隙150b例如是形成於金屬氧化物層140之外壁140s的底部。此步驟中，由於阻擋層130的頂表面130a’低於金屬層440的頂表面440a，因此所形成的空隙150b之頂表面150b-1亦低於金屬氧化物層140的頂表面140a。

實施例中，氧化製程例如可以是電漿氧化製程(plasma oxidation process)、快速熱氧化製程(rapid thermal oxidation process)或光化學氧化製程(photo-chemical oxidation process)。然而，前述之氧化製程的類型可以依照實際應用做適當選擇，並不以前述例子為限。

再者，於氧化製程中，一暴露部份的阻擋層130可能也會被氧化而形成電阻結構150，例如是金屬氧化物結構150a。舉例而言，阻擋層130暴露於金屬層440之外的表面的一部份可以於氧化製程中被氧化而形成金屬氧化物結構150a。實施例中，金屬氧化物結構150a的材質例如包括阻擋層130的氧化物。舉例而言，當阻擋層130的材質為氮化鈦，則金屬氧化物結構150a的材質可包括氮氧化鈦。此步驟中，由於阻擋層130的頂表面130a’低於金屬層440的頂表面440a，因此所形成的金屬氧化物結構150a之頂表面150a-1亦低於金屬氧化物層140的頂表面140a。

請參照第5A~5F圖，其繪示依照本揭露內容之另一實施例之半導體結構200之製造方法的流程圖。

如第5A~5B圖所示，形成具有一通孔110v的絕緣結構110，以及形成導電結構220於通孔110v中。形成導電結構 220於通孔110v中的製造方法例如包括以下步驟。

如第5A圖所示，填入一導電材料層220a於通孔110v中。接著，如第5B圖所示，移除一部分導電材料層220a以成導電結構220於通孔110v中，並暴露出通孔110v的一上部部分(uppcr portion)110r。換句話說，導電結構220並未填至通孔110v的上部部分110r。

實施例中，更可選擇性地形成襯墊層(未繪示於圖式)於導電材料層220a和絕緣結構110之間。舉例而言，先形成襯墊層於絕緣結構110的內壁上，接著形成導電材料層220a於襯墊層上。本實施例中，移除部分導電材料層220a時，一併移除部分的襯墊層，使得留下的襯墊層只位於導電結構220和絕緣結構110之間。

實施例中，例如是經由一蝕刻製程移除部分導電材料層220a，移除之後，留下導電結構220以及未填充導電結構220的上部部分110r。如第5B圖所示，此上部部分110r係以一凹陷呈現。實施例中，此上部部分110r形成的凹陷具有的深度D1大約係為後續形成之阻擋層的厚度和金屬氧化物層的厚度之加總，例如是300~700Å；然而此深度D1可以依照實際應用做適當選擇，例如是元件的電阻等之特性的需要，並不以前述範圍為限。

如第5C圖所示，形成一阻擋層130’於導電結構220上及通孔110v之側壁110s上，以及形成一金屬層340’於阻擋層130’上。實施例中，阻擋層130’和金屬層340’例如是形成於並填滿通孔110v之上部部分110r形成的凹陷中。

如第5D圖所示，對阻擋層130’和金屬層340’進行 一平坦化製程，以平坦化阻擋層130’和金屬層340’的表面，而形成阻擋層130和金屬層340。實施例中，平坦化製程例如是化學機械研磨製程(CMP process)。平坦化之後，如第5D圖所示，阻擋層130的頂表面130a和金屬層340的頂表面340a齊平且等平面。平坦化之後，阻擋層130的頂表面130a和金屬層340的頂表面340a可以和絕緣結構110的頂表面110a係齊平且等平面或者非等平面。實施例中，如第5D圖所示，頂表面130a以及頂表面340a和絕緣結構110的頂表面110a係非等平面。

如第5E圖所示，移除位於通孔110v之內壁110s上的一部份阻擋層130。此步驟之後，阻擋層130的頂表面130a’和金屬層340的頂表面340a係非等平面。實施例中，例如是經由一蝕刻製程移除此部分阻擋層130，並且採用對於阻擋層130和金屬層340具有高選擇比的蝕刻液進行蝕刻，使得僅部分阻擋層130被蝕刻移除，而金屬層340的結構實質上並未被蝕刻破壞。

如第5F圖所示，進行一氧化製程以氧化金屬層340以形成金屬氧化物層140於阻擋層130上、以及形成電阻結構150於金屬氧化物層140之外壁140s的底部，以及形成電極材料層160於金屬氧化物層140上。實施例中，由於阻擋層130可以阻止氧的深入，使得氧化製程對於金屬層340的氧化會被阻擋在阻擋層130之上，因此氧化的深度不會往下擴散至導電結構220，如此一來可以較佳地控制金屬氧化物層140的厚度，金屬氧化物層140的厚度也可以較均勻。

實施例中，如第5F圖所示，電極材料層160亦形成於絕緣結構110的頂表面110a上。

於氧化製程中，金屬層340被氧化而其體積膨脹，因此形成如第5F圖所示的金屬氧化物層140，其中膨脹的金屬氧化物層140，其外壁140s朝向通孔110v之側壁110s延伸。此外，電阻結構150，例如是空隙150b可能形成於金屬氧化物層140的外壁140s和通孔110v的側壁110s之間。實施例中，空隙150b例如是形成於金屬氧化物層140之外壁140s的底部。此步驟中，由於阻擋層130的頂表面130a’低於金屬層340的頂表面340a，因此所形成的空隙150b之頂表面150b-1亦低於金屬氧化物層140的頂表面140a。

再者，於氧化製程中，一暴露部份的阻擋層130可能也會被氧化而形成電阻結構150，例如是金屬氧化物結構150a。舉例而言，阻擋層130暴露於金屬層340之外的表面的一部份可以於氧化製程中被氧化而形成金屬氧化物結構150a。實施例中，金屬氧化物結構150a的材質例如包括阻擋層130的氧化物。舉例而言，當阻擋層130的材質為氮化鈦，則金屬氧化物結構150a的材質可包括氮氧化鈦。此步驟中，由於阻擋層130的頂表面130a’低於金屬層340的頂表面340a，因此所形成的金屬氧化物結構150a之頂表面150a-1亦低於金屬氧化物層140的頂表面140a。

至此，形成於第5F圖(第2圖)所示的半導體結構200。綜上所述，本實施例中，金屬氧化物層140的厚度T2可經由調控通孔110v的上部部分110r形成的凹陷的深度D1、阻擋層130的厚度T1及金屬層340’的平坦化製程來良好地調控。並且，上述製程更具有與現有之互補式金氧半(CMOS)製程相容之優點。

請參照第6A~6G圖，其繪示依照本揭露內容之又一實施例之半導體結構300之製造方法的流程圖。

如第6A~6C圖所示，形成具有一通孔210v的絕緣結構210，以及形成導電結構220於通孔210v中。形成絕緣結構210的製造方法例如包括以下步驟。

如第6A圖所示，形成間隙壁211，其中導電結構220係填入於間隙壁211中，以使得間隙壁211環繞導電結構220。

實施例中，更可選擇性地形成襯墊層(未繪示於圖式)於導電結構220和絕緣結構210之間。舉例而言，先形成襯墊層於絕緣結構210的內壁上，接著形成導電結構220於襯墊層上。

接著，如第6B圖所示，形成一層間介電材料層413於間隙壁211上及導電結構220上。

然後，如第6C圖所示，移除位於導電結構220上的一部分層間介電材料層413以形成層間介電層213於間隙壁211上，其中間隙壁211與層間介電層213共同形成通孔210v。實施例中，例如是以光罩蝕刻製程移除位於導電結構220上的部分層間介電材料層413，而形成穿孔213r，穿孔213r貫穿層間介電層213而連接至導電結構220。實施例中，例如是採用對於層間介電材料層413和導電結構220具有高選擇比的蝕刻液進行蝕刻，使得僅部分層間介電材料層413被蝕刻移除，而導電結構220的結構實質上並未被蝕刻破壞。如第6C圖所示，對應於層間介電層213的穿孔213r與對應於間隙壁211用以容置導電結構220的空間共同形成絕緣結構210的通孔210v。實施例中，層間介電層213(穿孔213r)具有的高度H1大約係為後續形成之阻擋層的厚 度和金屬氧化物層的厚度之加總，例如是300~700Å；然而此高度H1可以依照實際應用做適當選擇，例如是元件的電阻等之特性的需要，並不以前述範圍為限。

本實施例中，經由沈積層間介電層213的方式進一步形成穿孔213r，由於薄膜沈積製程對於膜厚的均勻度具有高控制力，因此穿孔213r的高度H1具有高均勻性，進而使得後續形成於其中的金屬氧化物層140的厚度具有高均勻性。根據本揭露內容之實施例，以半導體結構300係接觸式電阻式記憶單元結構為例，記憶元件之絕緣層的厚度具有高均勻性，則記憶元件的電阻值能獲得較佳的控制，進而令電阻式記憶單元結構具有較佳的特性。

如第6D圖所示，形成一阻擋層130’於導電結構220上及通孔110v之側壁110s上，以及形成一金屬層340’於阻擋層130’上。實施例中，阻擋層130’和金屬層340’例如是形成於並填滿穿孔213r中。

如第6E圖所示，對阻擋層130’和金屬層340’進行一平坦化製程，以平坦化阻擋層130’和金屬層340’的表面，而形成阻擋層130和金屬層340。實施例中，平坦化製程例如是化學機械研磨製程。平坦化之後，如第6E圖所示，阻擋層130的頂表面130a和金屬層340的頂表面340a齊平且等平面。平坦化之後，阻擋層130的頂表面130a和金屬層340的頂表面340a可以和絕緣結構210的頂表面210a係齊平且等平面或者非等平面。實施例中，如第6E圖所示，頂表面130a以及頂表面340a和絕緣結構210的頂表面210a係等平面。

如第6F圖所示，移除位於通孔210v之內壁210s上的一部份阻擋層130。此步驟之後，阻擋層130的頂表面130a’和金屬層340的頂表面340a係非等平面。實施例中，例如是經由一蝕刻製程移除此部分阻擋層130，並且採用對於阻擋層130和金屬層340具有高選擇比的蝕刻液進行蝕刻，使得僅部分阻擋層130被蝕刻移除，而金屬層340的結構實質上並未被蝕刻破壞。

如第6G圖所示，進行一氧化製程以氧化金屬層340以形成金屬氧化物層140於阻擋層130上、以及形成電阻結構150於金屬氧化物層140之外壁140s的底部，以及形成電極材料層160於金屬氧化物層140上。實施例中，由於阻擋層130可以阻止氧的深入，使得氧化製程對於金屬層340的氧化會被阻擋在阻擋層130之上，因此氧化的深度不會往下擴散至導電結構220，如此一來可以較佳地控制金屬氧化物層140的厚度，金屬氧化物層140的厚度也可以較均勻。

實施例中，如第6G圖所示，電極材料層160亦形成於絕緣結構210的頂表面210a上。

於氧化製程中，金屬層340被氧化而其體積膨脹，因此形成如第6G圖所示的金屬氧化物層140，其中膨脹的金屬氧化物層140，其外壁140s朝向通孔210v之側壁210s延伸。此外，電阻結構150，例如是空隙150b可能形成於金屬氧化物層140的外壁140s和通孔210v的側壁210s之間。實施例中，空隙150b例如是形成於金屬氧化物層140之外壁140s的底部。

再者，於氧化製程中，一暴露部份的阻擋層130可能也會被氧化而形成電阻結構150，例如是金屬氧化物結構 150a。舉例而言，阻擋層130暴露於金屬層340之外的表面的一部份可以於氧化製程中被氧化而形成金屬氧化物結構150a。實施例中，金屬氧化物結構150a的材質例如包括阻擋層130的氧化物。舉例而言，當阻擋層130的材質為氮化鈦，則金屬氧化物結構150a的材質可包括氮氧化鈦。

至此，形成於第6G圖(第3圖)所示的半導體結構300。綜上所述，本實施例中，金屬氧化物層140的厚度T2可經由調控層間介電層213的高度H1、阻擋層130的厚度T1及金屬層340’的平坦化製程來良好地調控。並且，上述製程更具有與現有之互補式金氧半製程相容之優點。

第7圖繪示依照本揭露內容之一實施例及一比較例之半導體結構之電阻-電壓曲線圖。實施例中，以半導體結構100為例，移除位於通孔110v之內壁110s上的一部份阻擋層130後，接著進行的氧化製程可形成電阻結構150(例如金屬氧化物結構150a和空隙150b)於金屬氧化物層140之外壁140s的底部。相對地，比較例之半導體結構並未進行移除位於通孔110v之內壁110s上的一部份阻擋層130之製程，因此氧化製程僅會氧化阻擋層130的頂表面，且此氧化的頂表面與金屬氧化物層140之頂表面共表面，因此比較例的半導體結構中，不可能形成電阻結構150於金屬氧化物層140之外壁140s的底部。相較於比較例之半導體結構僅具有一層薄氧化層於阻擋層130之頂表面，實施例之半導體結構100中之電阻結構150具有較大的深度，因此可以更有效地隔離電極材料層160和導電結構120，降低電極材料層160和導電結構120之間的電性干擾，進而提高實施例之半導體結構100的 崩潰電壓。

如第7圖所示，曲線I表示比較例之半導體結構的電阻-電壓曲線，曲線H表示實施例之半導體結構100的電阻-電壓曲線。如第7圖所示，比較例之半導體結構的崩潰電壓大約為5.5~6V，而實施例之半導體結構100可具有至少8V以上的崩潰電壓，遠高於比較例之半導體結構的崩潰電壓。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體結構

110‧‧‧絕緣結構

110a、140a、150a-1、150b-1‧‧‧頂表面

110v‧‧‧通孔

120‧‧‧導電結構

130‧‧‧阻擋層

140‧‧‧金屬氧化物層

140s‧‧‧外壁

150‧‧‧電阻結構

150a‧‧‧金屬氧化物結構

150b‧‧‧空隙

160‧‧‧電極材料層

T1、T2‧‧‧厚度

Claims (13)

1. 一種半導體結構，包括：一絕緣結構，具有一通孔(via)；一阻擋層(stop layer)，形成於該通孔中；一金屬氧化物層，形成於該阻擋層上；一電阻結構(resistance structure)，形成於該金屬氧化物層之一外壁的一底部，其中該電阻結構的一頂表面係低於該金屬氧化物層的一頂表面；以及一電極材料層，形成於該金屬氧化物層上。
2. 如申請專利範圍第1項所述之半導體結構，更包括：一導電結構，形成於該通孔中，其中該阻擋層形成於該導電結構上。
3. 如申請專利範圍第1項所述之半導體結構，其中該電阻結構包括一金屬氧化物結構或一空隙(void)之至少其中之一。
4. 如申請專利範圍第1項所述之半導體結構，其中該阻擋層的厚度係為200~300Å，該金屬氧化物層的厚度係為100~400Å。
5. 如申請專利範圍第1項所述之半導體結構，其中該阻擋層包括一金屬氮化物或一惰性金屬(inert metal)之至少其中之一。
6. 一種電阻式記憶單元(Resistive random access memory unit)結構，包括：一絕緣結構，具有一通孔(via)；一阻擋層，形成於該通孔中；一記憶元件(memory element)，形成於該阻擋層上；一電阻結構，形成於該記憶元件之一外壁的一底部，其中該電阻結構的一頂表面係低於該記憶元件的一頂表面；以及一頂電極層，形成於該記憶元件上。
7. 如申請專利範圍第6項所述之電阻式記憶單元結構，更包括：一接觸結構(contact structure)，形成於該通孔中，其中該阻擋層形成於該接觸結構上。
8. 如申請專利範圍第6項所述之電阻式記憶單元結構，其中該電阻結構包括一金屬氧化物結構或一空隙之至少其中之一。
9. 如申請專利範圍第6項所述之電阻式記憶單元結構，其中該阻擋層包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、金(Au)和鉑(Pt)之至少其中之一。
10. 一種半導體結構之製造方法，包括：形成一絕緣結構，具有一通孔(via)；形成一阻擋層於該通孔中及該通孔之一側壁上；形成一金屬層於該阻擋層上； 移除位於該通孔之該內壁上的一部份該阻擋層；進行一氧化製程以氧化該金屬層以形成一金屬氧化物層於該阻擋層上以及形成一電阻結構於該金屬氧化物層之一外壁的一底部；以及形成一電極材料層於該金屬氧化物層上。
11. 如申請專利範圍第10項所述之半導體結構之製造方法，更包括：形成一導電結構於該通孔中，其中該阻擋層更形成於該導電結構上。
12. 如申請專利範圍第10項所述之半導體結構之製造方法，其中係經由一蝕刻製程移除位於該通孔之該內壁上的該部份該阻擋層。
13. 如申請專利範圍第10項所述之半導體結構之製造方法，其中進行該氧化製程以更氧化一暴露部份的該阻擋層以形成該電阻結構。