CN116033740A - 半导体结构及其制造方法 - Google Patents

Abstract

本申请实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：包括间隔排布的位线和半导体通道的基底，位线沿第一方向延伸，半导体通道位于位线的部分顶面，且在垂直于位线顶面的方向上，半导体通道包括依次排列的第一区、第二区和第三区；介质层，位于相邻位线之间且位于半导体通道侧壁；栅极，环绕第二区的介质层且沿第二方向延伸，第一方向与第二方向不同；金属半导体化合物层，位于半导体通道顶面；扩散阻挡层，至少环绕金属半导体化合物层侧壁；绝缘层，位于同一位线上的相邻半导体通道之间且隔离位于相邻介质层上的栅极和扩散阻挡层。本申请实施例至少可以提高半导体结构的电学性能。

Description

半导体结构及其制造方法

技术领域

本申请实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。

背景技术

随着动态存储器的集成密度朝着更高的方向发展，在对动态存储器阵列结构中晶体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同时，也需要提高小尺寸的功能器件的电学性能。

利用垂直的全环绕栅极(GAA，Gate-All-Around)晶体管结构作为动态存储器选择晶体管(access transistor)时，其占据的面积可以达到4F2(F：在给定工艺条件下可获得的最小图案尺寸)，原则上可以实现更高的密度效率，但是由于相邻晶体管之间的间隔较小，在对半导体通道进行工艺处理时，容易对相邻晶体管间的绝缘层造成影响，降低绝缘层的绝缘效果，从而影响半导体结构的电学性能。

发明内容

本申请实施例提供一种半导体结构及其制造方法，至少有利于提高半导体结构的电学性能问题。

根据本申请一些实施例，本申请实施例一方面提供一种半导体结构，包括：基底，所述基底包括间隔排布的位线和半导体通道，所述位线沿第一方向延伸，所述半导体通道位于所述位线的部分顶面，且在垂直于所述位线顶面的方向上，所述半导体通道包括依次排列的第一区、第二区以及第三区；介质层，位于相邻所述位线之间且位于所述半导体通道侧壁；栅极，环绕所述第二区的所述介质层且沿第二方向延伸，所述第一方向与所述第二方向不同；金属半导体化合物层，位于所述半导体通道顶面；扩散阻挡层，至少环绕所述金属半导体化合物层侧壁；绝缘层，位于同一所述位线上的相邻所述半导体通道之间且隔离位于相邻所述介质层上的所述栅极和所述扩散阻挡层。

在一些实施例中，所述金属半导体化合物层中具有掺杂元素，所述掺杂元素为P型掺杂元素或者N型掺杂元素。

在一些实施例中，所述半导体通道具有所述掺杂元素，且所述掺杂元素在所述金属半导体化合物层中的浓度大于在所述半导体通道中的浓度。

在一些实施例中，所述金属半导体化合物层顶面与所述扩散阻挡层顶面齐平，在垂直于所述位线顶面的方向上，所述金属半导体化合物层的长度小于等于所述扩散阻挡层的长度。

在一些实施例中，所述半导体结构还包括：电连接层，位于所述金属半导体化合物层顶面和所述扩散阻挡层顶面，且所述绝缘层隔离位于相邻所述半导体通道顶面的相邻所述电连接层。

在一些实施例中，单一所述栅极沿所述第二方向延伸，且环绕相邻所述位线上的相邻所述半导体通道，单一所述扩散阻挡层仅环绕单一所述半导体通道。

在一些实施例中，所述半导体结构还包括：金属硅化物结构，至少位于与所述绝缘层底面正对的所述位线中。

在一些实施例中，沿位于所述绝缘层两侧的所述半导体通道指向所述绝缘层的方向上，所述金属硅化物结构的深度逐渐增大。

在一些实施例中，在垂直于所述半导体通道侧壁的平面中，所述第一区的所述半导体通道的截面面积大于所述第二区的所述半导体通道的截面面积。

在一些实施例中，所述介质层包括：第一介质层，位于相邻所述位线间，且位于相邻所述位线上的所述第一区的所述半导体通道间；第二介质层，位于所述第一区的所述半导体通道侧壁和所述第一区的所述第一介质层侧壁；第三介质层，环绕所述第二区和所述第三区的所述半导体通道侧壁。

在一些实施例中，所述栅极至少位于所述第一介质层的部分顶面和所述第二介质层的部分顶面，所述扩散阻挡层位于所述第三介质层的顶面。

在一些实施例中，所述绝缘层包括：第一绝缘层，位于相邻所述半导体通道的所述介质层之间和所述栅极之间，且沿所述第二方向延伸，所述第一绝缘层的顶面不低于所述金属半导体化合物层顶面；第二绝缘层，位于所述栅极顶面，且位于所述第一绝缘层和所述扩散阻挡层之间。

根据本申请一些实施例，本申请实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，所述基底包括间隔排布的位线和初始半导体通道，所述位线沿第一方向延伸，所述初始半导体通道位于所述位线的部分顶面，且在垂直于所述位线顶面的方向上，所述初始半导体通道包括依次排列的第一区、第二区以及初始第三区；形成介质层，所述介质层位于相邻所述位线之间且位于所述初始半导体通道部分侧壁；形成栅极，所述栅极环绕所述第二区的所述介质层且沿第二方向延伸，所述第一方向与所述第二方向不同；形成扩散阻挡层，所述扩散阻挡层环绕所述初始半导体通道剩余侧壁，且所述扩散阻挡层与所述栅极间具有间隔；对所述初始半导体通道顶面进行金属硅化处理，将所述初始第三区的部分所述初始半导体通道转换为金属半导体化合物层，剩余所述初始第三区、所述第二区、所述第三区构成半导体通道；形成绝缘层，所述绝缘层位于同一所述位线上的相邻所述半导体通道之间。

在一些实施例中，在形成所述扩散阻挡层之后，在形成所述金属半导体化合物层之前，还包括：对所述初始半导体通道顶面进行掺杂处理，使所述初始第三区的部分所述初始半导体通道中具有掺杂元素，所述掺杂元素为P型掺杂元素或者N型掺杂元素。

在一些实施例中，提供基底的步骤包括：提供初始基底，所述初始基底内具有沿所述第一方向延伸的初始第一介质层；图形化所述初始基底和所述初始第一介质层，以形成间隔排布的所述位线和所述初始半导体通道，以及位于相邻位线间的所述初始第一介质层，且所述初始第一介质层顶面不低于所述初始半导体通道顶面，所述初始半导体通道侧壁、所述初始第一介质层侧壁和所述位线的部分顶面围成沟槽，所述沟槽沿所述第二方向延伸。

在一些实施例中，形成所述介质层、所述栅极、所述阻挡扩散层以及所述绝缘层的步骤包括：在相邻所述位线之间以及相邻所述位线上的所述第一区的所述半导体通道间形成第一介质层，在所述第一区的所述沟槽侧壁形成第二介质层；形成第一绝缘层，所述第一绝缘层位于所述沟槽内且隔离相邻所述第二介质层，所述第一绝缘层顶面不低于所述初始半导体通道顶面；形成第三介质层和第二绝缘层，所述第三介质层位于所述第二区的所述沟槽侧壁和所述初始第三区的所述沟槽部分侧壁，所述第二绝缘层位于所述第一绝缘层和所述第三介质层之间；在所述初始第三区的所述沟槽剩余侧壁形成扩散阻挡层，所述第一介质层、所述第二介质层和所述第三介质构成所述介质层；所述第一绝缘层和所述第二绝缘层构成所述绝缘层。

在一些实施例中，形成所述第一介质层、所述第二介质层和所述第一绝缘层的步骤包括：在所述沟槽侧壁形成初始第二介质层，相邻所述初始第二介质层间具有第一间隔；在所述第一间隔中形成所述第一绝缘层；以所述第一绝缘层为掩膜刻蚀所述初始第一介质层和所述初始第二介质层，以形成所述第一介质层和第二介质层。

在一些实施例中，在形成所述第一绝缘层之前，在形成所述初始第二介质层之后，对所述初始第二介质层露出的所述位线的部分顶面进行金属硅化处理，以形成金属半导体化合物结构。

在一些实施例中，形成所述第三介质层、所述栅极和所述第二绝缘层的步骤包括：在所述第二区和所述初始第三区的所述初始半导体通道侧壁形成初始第三介质层，所述初始第三介质层和所述第一绝缘层间具有第二间隔；在所述第二区的所述第二间隔中形成所述栅极；在剩余所述第二间隔中形成所述第二绝缘层；以所述第二绝缘层为掩膜刻蚀所述初始第三介质层，以形成所述第三介质层；所述第三介质层、所述第二绝缘层和所述半导体通道围成凹槽，形成填充满所述凹槽的所述扩散阻挡层。

在一些实施例中，所述绝缘层顶面高于所述金属半导体化合物层顶面，所述绝缘层、所述金属半导体化合物层和所述扩散阻挡层围成通孔，所述制造方法还包括，形成填充满所述通孔的电连接层。

本申请实施例提供的技术方案至少具有以下优点：

上述技术方案中，在基底中形成垂直的GAA晶体管，且位线埋入基底中并位于半导体通道下方，因而可以构成3D堆叠的半导体结构，有利于提高半导体结构的集成密度。而且，在半导体通道远离位线的顶面具有金属半导体化合物层，由于金属半导体化合物层相较于未金属化的半导体通道而言，具有相对更小的电阻率，因此，金属半导体化合物层可以作为过渡层，实现半导体通道顶面与其他导电结构间的欧姆接触，降低半导体通道顶面与其他导电结构间的接触电阻，以提高半导体通道的电学性能。此外，扩散阻挡层至少环绕所述金属半导体化合物层侧壁，使得金属半导体化合物层和绝缘层之间被扩散阻挡层阻隔，有利于防止金属半导体化合物层中的金属元素扩散至绝缘层中，导致绝缘层的绝缘性能下降，因此，本申请实施例有利于在通过金属半导体化合物层降低半导体通道顶面与其他导电结构间的接触电阻的同时，保证绝缘层良好的绝缘性能，从而提高半导体结构的电学性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。

图1至图17为本申请另一实施例提供的半导体结构的制造方法各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前半导体结构的电学性能有待提高。

经分析发现，为实现半导体通道与其他导电结构之间的欧姆接触，会采用相关技术手段将金属元素掺杂仅半导体通道的端部，以降低半导体通道端部的电阻率和实现半导体通道端部与其他导电结构间的欧姆接触。然而，由于相邻半导体通道之间通过绝缘层进行电绝缘时，半导体通道中的金属元素会扩散进绝缘层中降低绝缘层的绝缘效果，从而会增大相邻半导体通道间的寄生电容，从而会降低半导体结构的电学性能。

本申请实施提供一种半导体结构及其制造方法，半导体结构中，为实现半导体通道与其他导电结构的欧姆接触，在半导体通道顶面具有作为过渡层的金属半导体化合物层，实现半导体通道顶面与其他导电结构间的欧姆接触，降低半导体通道顶面与其他导电结构间的接触电阻。此外，在金属半导体化合物层和绝缘层间具有扩散阻挡层阻隔，有利于防止金属半导体化合物层中的金属元素扩散至绝缘层中，因此，本申请实施例有利于在通过金属半导体化合物层降低半导体通道顶面与其他导电结构间的接触电阻的同时，保证绝缘层良好的绝缘性能，从而提高半导体结构的电学性能。

下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

本申请一实施例提供一种半导体结构，以下将结合附图对本申请一实施例提供的半导体结构进行详细说明。图1至图3为本申请一实施例提供的半导体结构对应的结构示意图。其中，图1为本申请一实施例提供的半导体结构的俯视示意图，图2为图1所示半导体结构沿第一截面方向AA1的剖面示意图，图3为图1所示半导体结构沿第二截面方向BB1的剖面示意图，图4为半导体结构中栅极环绕半导体通道和扩散阻挡层环绕金属半导体化合物层的剖面示意图。

参考图1至图4，半导体结构包括：基底100，基底100包括间隔排布的位线101和半导体通道102，位线101沿第一方向X延伸，半导体通道102位于位线101的部分顶面，且在垂直于位线101顶面的方向Z上，半导体通道102包括依次排列的第一区I、第二区II以及第三区III；介质层103，位于相邻位线101之间且位于半导体通道102侧壁；栅极104，环绕第二区II的介质层103且沿第二方向Y延伸，第一方向X与第二方向Y不同；金属半导体化合物层105，位于半导体通道102顶面；扩散阻挡层106，至少环绕金属半导体化合物层105侧壁；绝缘层107，位于同一位线101上的相邻半导体通道102之间且隔离位于相邻介质层103上的栅极104和扩散阻挡层106。

其中，半导体通道102、环绕第二区II的半导体通道102侧壁的介质层103以及栅极104构成垂直的GAA晶体管，基底100包括衬底110，位线101位于衬底110与GAA晶体管之间，因而能够构成3D堆叠的半导体结构，有利于提高半导体结构的集成密度。

需要说明的是，第一区I和第三区III均可以作为GAA晶体管的源极或者漏极，第二区II与GAA晶体管的介质层103和栅极104对应。

在一些实施例中，继续参考图1，第一方向X垂直于第二方向Y，使得半导体通道102呈现4F²(F：在给定工艺条件下可获得的最小图案尺寸)的排布方式，有利于提高半导体结构的集成密度。在其他实施例中，第一方向与第二方向相交，两者之间的夹角可以不为90°。

需要说明的是，在基底100中具有多个间隔排布的位线101，且每一位线101可与至少一个第一区I相接触，图1中以4个相互间隔的位线101，以及每一位线101与4个第一区I相接触作为示例，实际应用中，可根据实际电学需求，合理设置位线101的数量以及与每一位线101相接触的第一区I的数量。

以下将结合图1至图3对半导体结构进行更为详细的说明。

在一些实施例中，基底100的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。

在一些实施例中，基底100包括为位线101和半导体通道102，且基底100、位线101和半导体通道102可以具有相同的半导体元素，则半导体通道102与位线101可以利用同一膜层结构形成，该膜层结构由半导体元素构成，使得半导体通道102与位线101为一体结构，从而改善半导体通道102与位线101之间的界面态缺陷，改善半导体结构的电学性能。

其中，半导体元素可以包括硅、碳、锗、砷、镓、铟中的至少一种，后续以位线101与半导体通道102均包括硅元素进行示例性说明。

在一些实施例中，半导体结构中还可以包括：金属硅化物结构111，至少位于与绝缘层107底面正对的位线101中，即金属硅化物结构111至少位于与第一绝缘层117底面正对的位线101中。

金属硅化物结构111相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于半导体通道102而言，包含金属硅化物结构111的位线101的电阻率更小，从而有利于降低位线101自身的电阻，且降低位线101与第一区I的半导体通道102之间的接触电阻，进一步改善半导体结构的电学性能。此外，位线101的电阻率还小于衬底110的电阻率。

需要说明的是，在一些实施例中，位于第一区I正下方的位线101的区域的材料可以为半导体材料，未被第一区I覆盖的位线101的部分区域的材料为金属硅化物。可以理解的是，随着器件尺寸的不断缩小或者制造工艺参数的调整，位于第一区I正下方的位线101的部分区域的材料为半导体材料，位于第一区I正下方的位线101的其余区域的材料也可以为金属硅化物，此处的“其余区域”的位置位于“部分区域”的外围。

例如，参考图2，位线101中的多个金属硅化物结构111之间相互连通形成位线101的一部分，且金属硅化物结构111可以部分位于位线101中，部分位于第一区I的半导体通道102中。在其他实施例中，同一位线中的多个金属硅化合物结构之间可以相互间隔。

图2中以与椭圆形相似的虚线框所限定的基底100的区域为金属硅化物结构111，在实际应用中，对相邻金属硅化物结构111之间相互接触的区域的大小不做限制。在其他实施例中，全部厚度的位线可以为金属硅化物结构111。

在一些实施例中，继续参考图2，对于单一金属硅化物结构111而言，沿位于绝缘层107两侧的半导体通道102指向绝缘层107的方向上，即沿C1和C2方向上，金属硅化物结构111的深度逐渐增大。

以半导体元素为硅为例，金属硅化物结构111的材料包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。

在一些实施例中，半导体通道102中可以具有掺杂元素，有利于提高半导体通道102的导电性，从而有利于降低第一区I和第三区III之间的导通电压，即降低GAA晶体管中源极与漏极之间的导通电压。其中，掺杂元素为P型掺杂元素或者N型掺杂元素，具体地，N型掺杂元素可以为砷元素、磷元素或者锑元素中的至少一种；P型掺杂元素可以为硼元素、铟元素或者镓元素中的至少一种。

在一些实施例中，GAA晶体管可以为无结晶体管，即第一区I、第二区II和第三区III中的掺杂元素的类型相同。其中，“无结”指的是无PN结，即第一区I、第二区II和第三区III中的掺杂元素的掺杂浓度相同，这样的好处包括：一方面，无需对第一区I和第三区III进行额外的掺杂，从而避免了对第一区I和第三区III的掺杂工艺难以控制的问题，尤其是随着晶体管尺寸进一步缩小，若额外对第一区I和第三区III进行掺杂，掺杂浓度更加难以控制；另一方面，由于器件为无结晶体管，有利于避免采用超陡峭源漏浓度梯度掺杂工艺，在纳米尺度范围内制作超陡峭PN结的现象，因而可以避免掺杂突变所产生的阈值电压漂移和漏电流增加等问题，还有利于抑制短沟道效应，因而有助于进一步提高半导体结构的集成密度和电学性能。可以理解的是，此处额外的掺杂指的是，为了让第一区I和第三区III的掺杂元素类型与第二区II的掺杂元素类型不同而进行的掺杂。

继续参考图2和图3，在垂直于半导体通道102侧壁的平面中，第一区I的半导体通道102的截面面积大于第二区II的半导体通道102的截面面积。

其中，第二区II的半导体通道102的截面面积小于第一区I的半导体通道102的截面面积，第二区II的半导体通道102可以作为GAA晶体管的沟道区，因而有利于形成截面面积更小的沟道区，有利于提高环绕沟道区侧壁的栅极104对沟道区的控制能力，从而更容易控制GAA晶体管的导通或者关断。

参考图2和图3，介质层103可以包括：第一介质层113，位于相邻位线101间，且位于相邻位线101上的第一区I的半导体通道102间；第二介质层123，位于第一区I的半导体通道102侧壁和第一区I的第一介质层113侧壁；第三介质层133，环绕第二区II和第三区III的半导体通道102侧壁。

其中，位于相邻位线101间的第一介质层113用于实现相邻位线101间的电绝缘；位于相邻位线101上的第一区I的半导体通道102间的第一介质层113、第二介质层123以及绝缘层107共同作用，用于实现沿第一方向X间隔和/或沿第二方向Y间隔的第一区I的半导体通道102间的电绝缘；环绕第二区II的半导体通道102侧壁的第三介质层133可以作为后续形成的栅极104与第二区II的半导体通道102间的栅介质层；环绕第三区III的半导体通道102侧壁的第三介质层133和绝缘层107共同作用，用于实现沿第一方向X间隔和/或沿第二方向Y间隔的第三区III的半导体通道102间的电绝缘。

在一些实施例中，第三介质层133还可以位于第二介质层123的部分侧壁，有利于进一步保证栅极104与半导体通道102之间的绝缘。

在一些实施例中，第一介质层113的材料和第二介质层123的材料相同，进一步地，第一介质层113的材料和第二介质层123的材料可以均为氧化硅；在另一些实施例中，第三介质层133的材料、第二介质层123的材料与第一介质层113的材料可以均相同；在又一些实施例中，第三介质层133的材料可以与第二介质层123的材料和第一介质层113的材料不同，只需满足第三介质层133的材料、第二介质层123的材料与第一介质层113的材料均为绝缘效果良好的材料。

在一些实施例中，参考图4，单一栅极104沿第二方向Y延伸，且环绕相邻位线101上的相邻半导体通道102，单一扩散阻挡层106仅环绕单一金属半导体化合物层105。在一些实施例中，第三介质层133在衬底110上的正投影和扩散阻挡层106在衬底110上的正投影可以重合。

其中，沿第二方向Y上，单一栅极104可以环绕多个半导体通道102，且栅极104与这多个半导体通道102间均具有第三介质层133，相邻扩散阻挡层106间可以由第二绝缘层127间隔。

其中，栅极104的材料包括多晶硅、氮化钛、氮化钽、铜或者钨中的至少一种，扩散阻挡层106的材料可以为氮化钛。

在一些实施例中，若在垂直于半导体通道102侧壁的平面中，第一区I的半导体通道102的截面面积大于第二区II的半导体通道102的截面面积，且介质层103包括第一介质层113、第二介质层123和第三介质层133，则栅极104至少位于第一介质层113的部分顶面和第二介质层123的部分顶面，扩散阻挡层106位于第三介质层133的顶面。

其中，扩散阻挡层106环绕金属半导体化合物层105侧壁，有利于防止金属半导体化合物层105中的金属元素扩散至绝缘层107中，以保证绝缘层107良好的绝缘性能；此外，扩散阻挡层106位于第三介质层133的顶面，还可以避免位于扩散阻挡层106顶面的其他导电结构中的相关导电元素扩散至第三介质层133中，以保证第三介质层133良好的绝缘性能。

在一些实施例中，扩散阻挡层106在衬底110上的正投影可以覆盖第三介质层133在衬底110上的正投影，有利于更全面的阻止位于扩散阻挡层106顶面的其他导电结构中的相关导电元素扩散至第三介质层133中。

在其他实施例中，若介质层包括第一介质层、第二介质层和第三介质层时，在垂直于半导体通道侧壁的平面中，第一区的半导体通道的截面面积等于第二区的半导体通道的截面面积，则第三介质层和栅极共同覆盖第二介质层的顶面。

此外，金属半导体化合物层105相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于半导体通道102而言，金属半导体化合物层105的电阻率更小，则若金属半导体化合物层105顶面具有电连接层108，有利于以金属半导体化合物层105为过渡层使得半导体通道102顶面与电连接层108间构成欧姆接触，避免电连接层108与半导体材料直接接触而形成肖特基势垒接触，欧姆接触有利于降低半导体通道102顶面与电连接层108之间的接触电阻，从而降低半导体结构工作时的能耗，且改善RC延迟效应，以提高半导体结构的电学性能。其中，金属半导体化合物层105的材料包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。

在一些实施例中，金属半导体化合物层105中可以具有掺杂元素，掺杂元素为P型掺杂元素或者N型掺杂元素。如此，有利于进一步提高金属半导体化合物层105自身的导电性。

此外，在金属半导体化合物层105中具有掺杂元素的基础上，半导体通道102中可以具有与金属半导体化合物层105中类型相同的掺杂元素，且掺杂元素在金属半导体化合物层105中的浓度大于在半导体通道102中的浓度。如此，在提高半导体通道102自身导电性的同时，有利于进一步降低金属半导体化合物层105和半导体通道102之间的接触电阻。

在一些实施例中，金属半导体化合物层105顶面与扩散阻挡层106顶面可以齐平，在垂直于位线101顶面的方向Z上，金属半导体化合物层105的长度可以小于等于扩散阻挡层106的长度。如此，扩散阻挡层106至少可以包含整个金属半导体化合物层105的侧壁，增大扩散阻挡层106起到防止扩散作用的总面积，以提高防止金属半导体化合物层105中金属元素向绝缘层107中扩散的效果。此外，扩散阻挡层106的长度大于金属半导体化合物层105的长度，即扩散阻挡层106还环绕部分半导体通道102的侧壁，有利于防止半导体通道102中的掺杂元素扩散至绝缘层107中。

其中，在垂直于位线101顶面的方向Z上，金属半导体化合物层105长度与扩散阻挡层106长度的比值可以为0.8～1.2。如此，有利于保证扩散阻挡层106与栅极104之间具有较合适的间距，避免扩散阻挡层106与栅极104之间产生寄生电容。

在一些实施例中，绝缘层107包括：第一绝缘层117，位于相邻半导体通道102的介质层103之间和栅极104之间，且沿第二方向Y延伸，第一绝缘层117的顶面不低于金属半导体化合物层105顶面；第二绝缘层127，位于栅极104顶面，且位于第一绝缘层117和扩散阻挡层106之间。

其中，第一绝缘层117和第二绝缘层127共同作用，用于实现相邻半导体通道102之间的电绝缘及相邻栅极104之间的电绝缘。此外，位于栅极104顶面的第二绝缘层127可以实现栅极104与其他导电结构之间的电绝缘。

在一些实施例中，半导体结构还可以包括：电连接层108，位于金属半导体化合物层105顶面和扩散阻挡层106顶面，且绝缘层107隔离位于相邻半导体通道102顶面的相邻电连接层108。

其中，电连接层108可以用于实现半导体通道102与电容结构(未图示)之间的电连接。

综上所述，由于金属半导体化合物层105相较于未金属化的半导体通道102而言，具有相对更小的电阻率，因此，有利于通过金属半导体化合物层105实现半导体通道102顶面与其他导电结构，例如电连接层108间的欧姆接触，降低半导体通道102顶面与电连接层108间的接触电阻，以提高半导体通道102的电学性能。此外，金属半导体化合物层105和绝缘层107之间被扩散阻挡层106阻隔，有利于防止金属半导体化合物层105中的金属元素扩散至绝缘层107中，导致绝缘层107的绝缘性能下降，因此，本申请实施例有利于在通过金属半导体化合物层105降低半导体通道102顶面与电连接层108间的接触电阻的同时，保证绝缘层107良好的绝缘性能，从而提高半导体结构的电学性能。

本申请另一实施例还提供一种半导体结构的制造方法，可用于形成上述半导体结构。

图1至图17为本申请另一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图，以下将结合附图对本申请另一实施例提供的半导体结构的制造方法进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。

需要说明的是，为了便于描述以及清晰地示意出半导体结构制作方法的步骤，本实施例中的图1至图17均为半导体结构的局部结构示意图。

其中，图7为图6所示结构沿第一截面方向AA1的剖面示意图和沿第二截面方向BB1的剖面示意图，需要说明的是，后续将根据表述需要设置沿第一截面方向AA1的剖面示意图、沿第二截面方向BB1的剖面示意图中的一者或者两者。

参考图5至图7，提供基底100，基底100包括间隔排布的位线101和初始半导体通道112，位线101沿第一方向X延伸，初始半导体通道102位于位线101的部分顶面，且在垂直于位线101顶面的方向Z上，初始半导体通道112包括依次排列的第一区I、第二区II以及初始第三区IV；形成介质层103，介质层103位于相邻位线101之间且位于初始半导体通道112部分侧壁。

需要说明的是，初始半导体通道112的第一区I、第二区II为后续半导体通道的第一区和第二区，初始半导体通道112的初始第三区IV为后续形成半导体通道的第三区和金属半导体化合物层做准备。可以理解的是，第一区I和后续形成的第三区均可以作为后续形成的具有半导体通道的GAA晶体管的源极或者漏极，第二区II与后续形成的GAA晶体管的介质层和栅极对应。

在一些实施例中，提供基底100可以包括如下步骤：

参考图5，提供初始基底120，初始基底120内具有沿第一方向X延伸的初始第一介质层143；参考图6至图7，图形化初始基底120和初始第一介质层143，以形成间隔排布的位线101和初始半导体通道112，以及位于相邻位线101间的初始第一介质层143，且初始第一介质层143顶面不低于初始半导体通道112顶面，初始半导体通道112侧壁、初始第一介质层143侧壁和位线101的部分顶面围成沟槽109，沟槽109沿第二方向X延伸。

其中，初始基底120的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。初始基底120为形成位线101和初始半导体通道112的基础，且在图形化初始基底120和初始第一介质层143以形成位线101和初始半导体通道112的同时，还行衬底110。

其中，图形化初始基底120和初始第一介质层143的方法包括自对准多重曝光技术(SAQP，Self-Aligned Quadruple Patterning)或者自对准双重成像技术(SADP，Self-aligned Double Patterning)。

在一些实施例中，还可以对初始基底120进行掺杂处理以及退火处理，使得初始基底120内掺杂有N型掺杂元素或P型掺杂元素，有利于提高以初始基底120为基础形成的初始半导体通道102的导电性，从而有利于降低第一区I和初始第三区III之间的导通电压，即降低后续形成的GAA晶体管中源极与漏极之间的导通电压。此外，使得初始基底120内掺杂有N型掺杂元素或P型掺杂元素，有利于提高以初始基底120为基础形成的位线101的导电性，从而降低第一区I与位线101之间的接触电阻，从而提高半导体结构的电学性能。

其中，掺杂元素为P型掺杂元素或者N型掺杂元素，具体地，N型掺杂元素可以为砷元素、磷元素或者锑元素中的至少一种；P型掺杂元素可以为硼元素、铟元素或者镓元素中的至少一种。

参考图8至图17，形成栅极104，栅极104环绕第二区II的介质层103且沿第二方向Y延伸，第一方向X与第二方向Y不同；形成扩散阻挡层106，扩散阻挡层106环绕初始半导体通道112剩余侧壁，且扩散阻挡层106与栅极104间具有间隔；对初始半导体通道112顶面进行金属硅化处理，将初始第三区IV的部分初始半导体通道112转换为金属半导体化合物层105，剩余初始第三区IV、II第二区、第三区III构成半导体通道102；形成绝缘层107，绝缘层107位于同一位线101上的相邻半导体通道102之间。

在一些实施例中，通过金属硅化处理形成金属半导体化合物层105的步骤可以包括：在初始半导体通道112顶面形成第一金属层(未图示)，第一金属层为金属半导体化合物层105提供金属元素。其中，第一金属层的材料包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。

在一些实施例中，当初始半导体通道112侧壁、初始第一介质层143侧壁和位线101的部分顶面围成沟槽109时，形成介质层103、栅极104、扩散阻挡层106以及绝缘层107的可以包括如下步骤：

参考图8至图10，在相邻位线101之间以及相邻位线101上的第一区I的半导体通道102间形成第一介质层113；在第一区I的沟槽109侧壁形成第二介质层123；形成第一绝缘层117，第一绝缘层117位于沟槽109内且隔离相邻第二介质层123，第一绝缘层117顶面不低于初始半导体通道112顶面。

其中，第一绝缘层117顶面不低于初始半导体通道112顶面，有利于后续在第一绝缘层117和第二区II和第三区III的半导体通道102之间形成第二间隔，则后续可通过自对准的方式在第二间隔中形成尺寸精确的栅极，无需通过刻蚀工艺即可形成高尺寸精度的栅极，有利于简化栅极的形成步骤，且通过调控第二间隔的尺寸，即可获得小尺寸的栅极。

在一些实施例中，形成第一介质层113、第二介质层123和第一绝缘层117的可以包括如下步骤：

参考图8，在沟槽109(参考图7)侧壁形成初始第二介质层153，相邻初始第二介质层153间具有第一间隔119。在一些实施例中，可采用以下工艺步骤形成初始第二介质层153：进行沉积工艺，形成覆盖半导体通道102顶面和暴露处的所有侧壁的表面，还形成于初始第一介质层143暴露处的顶面和侧壁。其中，初始第二介质层153的材料包括氧化硅。

结合参考图8和图9，在第一间隔119中形成第一绝缘层117。在一些实施例中，可采用以下工艺步骤形成第一绝缘层117：形成覆盖初始第二介质层153顶面以及填充满第一间隔119的第一绝缘膜；对第一绝缘膜进行化学机械平坦化处理至露出初始第二介质层153，剩余第一绝缘膜作为第一绝缘层117。其中，第一绝缘层117的材料包括氮化硅。

其中，初始第一介质层143的材料和初始第二介质层153的材料相同，有利于后续通过同一去除步骤去除部分初始第一介质层143和部分初始第二介质层153，以形成第二间隔。

在一些实施例中，继续参考图8，在形成第一绝缘层117之前，在形成初始第二介质层153之后，对初始第二介质层153露出的位线101的部分顶面进行金属硅化处理，以形成金属硅化物结构111。

其中，金属硅化物结构111相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于半导体通道102而言，包含金属硅化物结构111的位线101的电阻率更小，从而有利于降低位线101自身的电阻，且降低位线101与第一区I的半导体通道102之间的接触电阻，进一步改善半导体结构的电学性能。

在一些实施例中，对初始第二介质层153露出的位线101的部分顶面进行金属硅化处理的步骤可以包括：在位线101露出的顶面形成第二金属层(未图示)，第二金属层为金属硅化物结构111提供金属元素。其中，第二金属层的材料包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。

在其他实施例中，也可以不对位线露出的顶面进行金属硅化处理，直接在位线露出的顶面形成第一绝缘层。

然后，参考图10，以第一绝缘层117为掩膜刻蚀初始第一介质层143和初始第二介质层153，以形成第一介质层113和第二介质层123。

其中，在刻蚀初始第一介质层143和初始第二介质层153的步骤中，还露出半导体通道102顶面，便于后续对半导体通道102顶面进行金属硅化处理以形成金属半导体化合物层。

参考图11至图17，形成第三介质层133和第二绝缘层127，第三介质层133位于第二区II的沟槽109侧壁和初始第三区IV的沟槽109部分侧壁，第二绝缘层127位于第一绝缘层117和第三介质层133之间；在初始第三区IV的沟槽109剩余侧壁形成扩散阻挡层106，第一介质层113、第二介质层123和第三介质层133构成介质层103；第一绝缘层117和第二绝缘层127构成绝缘层107。

在一些实施例中，形成第三介质层133、栅极104和第二绝缘层127的可以包括如下步骤：

参考图13，在第二区II和初始第三区IV的初始半导体通道112侧壁形成初始第三介质层163，初始第三介质层163和第一绝缘层117间具有第二间隔129。在一些实施例中，可采用以下工艺步骤形成初始第三介质层163：对露出的第二区II和初始第三区IV的初始半导体通道112表面进行热氧化处理，以形成初始第三介质层163。其中，初始第三介质层163的材料为氧化硅。在其他实施例中，也可以通过沉积工艺形成覆盖第二区和初始第三区的初始半导体通道表面的初始第三介质层。

参考图12至图13，在第二区II的第二间隔129(参考图11)中形成栅极104。其中，形成栅极104的步骤可以包括：参考图12，形成初始栅极114，初始栅极114填充满第二间隔129且位于初始第三介质层163顶面；参考图13，刻蚀去除环绕初始第三区IV的半导体通道102侧壁和位于初始第三介质层163顶面的初始栅极114，剩余初始栅极114作为栅极104，则栅极104仅环绕第二区II的半导体通道102侧壁。

参考如图14，在剩余第二间隔129中形成第二绝缘层127。在一些实施例中，可采用以下工艺步骤形成第二绝缘层127：进行沉积工艺，形成填充满剩余第二间隔129(参考图11)且覆盖初始第三介质层163顶面的第二绝缘膜；对第二绝缘膜和第一绝缘层117进行化学机械研磨，至露出初始第三介质层163，剩余第二绝缘膜作为第二绝缘层127。其中，第二绝缘膜的材料包括氮化硅。

参考图15，以第二绝缘层127为掩膜刻蚀初始第三介质层163，以形成第三介质层133。

其中，在形成第三介质层133的步骤中，不仅露出初始半导体通道112顶面，还露出初始第三区IV的初始半导体通道112靠近顶面的部分侧壁，为后续形成扩散阻挡层做准备。

结合参考图15和图16，第三介质层133、第二绝缘层127和初始半导体通道112围成凹槽139，形成填充满凹槽139的扩散阻挡层106。在一些实施例中，可采用以下工艺步骤形成扩散阻挡层106：形成覆盖初始半导体通道112顶面以及填充满凹槽139的阻挡膜；对阻挡膜进行刻蚀至露出初始第三区IV的初始半导体通道112靠近顶面的部分侧壁，剩余阻挡膜作为扩散阻挡层106。其中，扩散阻挡层106的材料包括氮化钛。

其中，扩散阻挡层106有利于防止金属半导体化合物层105中的金属元素扩散至绝缘层107中，以保证绝缘层107良好的绝缘性能；此外，扩散阻挡层106位于第三介质层133的顶面，还可以避免位于扩散阻挡层106顶面的其他导电结构中的相关导电元素扩散至第三介质层133中，以保证第三介质层133良好的绝缘性能。

然后，结合参考图16和图17，对初始半导体通道112顶面进行金属硅化处理，将初始第三区IV的部分初始半导体通道112转换为金属半导体化合物层105，剩余初始第三区IV、II第二区、第三区III构成半导体通道102。

其中，相较于半导体通道102而言，金属半导体化合物层105的电阻率更小，则后续在金属半导体化合物层105顶面形成电连接层时，有利于以金属半导体化合物层105为过渡层使得半导体通道102顶面与电连接层间构成欧姆接触，避免电连接层与半导体通道102直接接触而形成肖特基势垒接触，欧姆接触有利于降低半导体通道102顶面与电连接层之间的接触电阻，从而降低半导体结构工作时的能耗，且改善RC延迟效应，以提高半导体结构的电学性能。

在一些实施例中，在形成扩散阻挡层106之后，在形成金属半导体化合物层105之前，制造方法还可以包括：对初始半导体通道112顶面进行掺杂处理，使初始第三区IV的部分初始半导体通道112中具有掺杂元素，掺杂元素为P型掺杂元素或者N型掺杂元素。

此外，半导体通道102中可以具有与金属半导体化合物层105中类型相同的掺杂元素，且掺杂元素在金属半导体化合物层105中的浓度大于在半导体通道102中的浓度。如此，在提高半导体通道102自身导电性的同时，有利于进一步降低金属半导体化合物层105和半导体通道102之间的接触电阻。

在一些实施例中，结合参考图17和图2至图3，绝缘层107顶面高于金属半导体化合物层105顶面，绝缘层107、金属半导体化合物层105和扩散阻挡层106围成通孔149，制造方法还可以包括：形成填充满通孔149的电连接层108。其中，电连接层108可以用于实现半导体通道102与电容结构(未图示)之间的电连接。

综上所述，在第一绝缘层117和第二区II和第三区III的半导体通道102之间形成第二间隔129，有利于通过自对准的方式在第二间隔129中形成尺寸精确的栅极104，无需通过刻蚀工艺即可形成高尺寸精度的栅极104，有利于简化栅极104的形成步骤，且通过调控第二间隔129的尺寸，即可获得小尺寸的栅极104。此外，在半导体通道102顶面形成作为过渡层的金属半导体化合物层105，实现半导体通道102顶面与电连接层108间的欧姆接触，降低半导体通道102顶面与电连接层108间的接触电阻。而且，在金属半导体化合物层105和绝缘层107间形成扩散阻挡层106阻隔，有利于防止金属半导体化合物层105中的金属元素扩散至绝缘层107中，从而有利于在通过金属半导体化合物层105降低半导体通道102顶面与电连接层108间的接触电阻的同时，保证绝缘层107良好的绝缘性能，从而提高半导体结构的电学性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：

基底，所述基底包括间隔排布的位线和半导体通道，所述位线沿第一方向延伸，所述半导体通道位于所述位线的部分顶面，且在垂直于所述位线顶面的方向上，所述半导体通道包括依次排列的第一区、第二区以及第三区；

介质层，位于相邻所述位线之间且位于所述半导体通道侧壁；

栅极，环绕所述第二区的所述介质层且沿第二方向延伸，所述第一方向与所述第二方向不同；

金属半导体化合物层，位于所述半导体通道顶面；

扩散阻挡层，至少环绕所述金属半导体化合物层侧壁；

绝缘层，位于同一所述位线上的相邻所述半导体通道之间且隔离位于相邻所述介质层上的所述栅极和所述扩散阻挡层。

2.如权利要求1所述的半导体结构，其特征在于，所述金属半导体化合物层中具有掺杂元素，所述掺杂元素为P型掺杂元素或者N型掺杂元素。

3.如权利要求2所述的半导体结构，其特征在于，所述半导体通道具有所述掺杂元素，且所述掺杂元素在所述金属半导体化合物层中的浓度大于在所述半导体通道中的浓度。

4.如权利要求1所述的半导体结构，其特征在于，所述金属半导体化合物层顶面与所述扩散阻挡层顶面齐平，在垂直于所述位线顶面的方向上，所述金属半导体化合物层的长度小于等于所述扩散阻挡层的长度。

5.如权利要求1所述的半导体结构，其特征在于，还包括：电连接层，位于所述金属半导体化合物层顶面和所述扩散阻挡层顶面，且所述绝缘层隔离位于相邻所述半导体通道顶面的相邻所述电连接层。

6.如权利要求1所述的半导体结构，其特征在于，单一所述栅极沿所述第二方向延伸，且环绕相邻所述位线上的相邻所述半导体通道，单一所述扩散阻挡层仅环绕单一所述金属半导体化合物层。

7.如权利要求1所述的半导体结构，其特征在于，还包括：金属硅化物结构，至少位于与所述绝缘层底面正对的所述位线中。

8.如权利要求7所述的半导体结构，其特征在于，沿位于所述绝缘层两侧的所述半导体通道指向所述绝缘层的方向上，所述金属硅化物结构的深度逐渐增大。

9.如权利要求1所述的半导体结构，其特征在于，在垂直于所述半导体通道侧壁的平面中，所述第一区的所述半导体通道的截面面积大于所述第二区的所述半导体通道的截面面积。

10.如权利要求1所述的半导体结构，其特征在于，所述介质层包括：

第一介质层，位于相邻所述位线间，且位于相邻所述位线上的所述第一区的所述半导体通道间；

第二介质层，位于所述第一区的所述半导体通道侧壁和所述第一区的所述第一介质层侧壁；

第三介质层，环绕所述第二区和所述第三区的所述半导体通道侧壁。

11.如权利要求10所述的半导体结构，其特征在于，所述栅极至少位于所述第一介质层的部分顶面和所述第二介质层的部分顶面，所述扩散阻挡层位于所述第三介质层的顶面。

12.如权利要求1所述的半导体结构，其特征在于，所述绝缘层包括：

第一绝缘层，位于相邻所述半导体通道的所述介质层之间和所述栅极之间，且沿所述第二方向延伸，所述第一绝缘层的顶面不低于所述金属半导体化合物层顶面；

第二绝缘层，位于所述栅极顶面，且位于所述第一绝缘层和所述扩散阻挡层之间。

13.一种半导体结构的制造方法，其特征在于，包括：

提供基底，所述基底包括间隔排布的位线和初始半导体通道，所述位线沿第一方向延伸，所述初始半导体通道位于所述位线的部分顶面，且在垂直于所述位线顶面的方向上，所述初始半导体通道包括依次排列的第一区、第二区以及初始第三区；

形成介质层，所述介质层位于相邻所述位线之间且位于所述初始半导体通道部分侧壁；形成栅极，所述栅极环绕所述第二区的所述介质层且沿第二方向延伸，所述第一方向与所述第二方向不同；

形成扩散阻挡层，所述扩散阻挡层环绕所述初始半导体通道剩余侧壁，且所述扩散阻挡层与所述栅极间具有间隔；

对所述初始半导体通道顶面进行金属硅化处理，将所述初始第三区的部分所述初始半导体通道转换为金属半导体化合物层，剩余所述初始第三区、所述第二区、所述第三区构成半导体通道；

形成绝缘层，所述绝缘层位于同一所述位线上的相邻所述半导体通道之间。

14.如权利要求13所述的制造方法，其特征在于，在形成所述扩散阻挡层之后，在形成所述金属半导体化合物层之前，还包括：对所述初始半导体通道顶面进行掺杂处理，使所述初始第三区的部分所述初始半导体通道中具有掺杂元素，所述掺杂元素为P型掺杂元素或者N型掺杂元素。

15.如权利要求13所述的制造方法，其特征在于，提供基底的步骤包括：

提供初始基底，所述初始基底内具有沿所述第一方向延伸的初始第一介质层；

图形化所述初始基底和所述初始第一介质层，以形成间隔排布的所述位线和所述初始半导体通道，以及位于相邻位线间的所述初始第一介质层，且所述初始第一介质层顶面不低于所述初始半导体通道顶面，所述初始半导体通道侧壁、所述初始第一介质层侧壁和所述位线的部分顶面围成沟槽，所述沟槽沿所述第二方向延伸。

16.如权利要求15所述的制造方法，其特征在于，形成所述介质层、所述栅极、所述阻挡扩散层以及所述绝缘层的步骤包括：

在相邻所述位线之间以及相邻所述位线上的所述第一区的所述半导体通道间形成第一介质层；

在所述第一区的所述沟槽侧壁形成第二介质层；

形成第一绝缘层，所述第一绝缘层位于所述沟槽内且隔离相邻所述第二介质层，所述第一绝缘层顶面不低于所述初始半导体通道顶面；

形成第三介质层和第二绝缘层，所述第三介质层位于所述第二区的所述沟槽侧壁和所述初始第三区的所述沟槽部分侧壁，所述第二绝缘层位于所述第一绝缘层和所述第三介质层之间；

在所述初始第三区的所述沟槽剩余侧壁形成扩散阻挡层，所述第一介质层、所述第二介质层和所述第三介质层构成所述介质层；所述第一绝缘层和所述第二绝缘层构成所述绝缘层。

17.如权利要求16所述的制造方法，形成所述第一介质层、所述第二介质层和所述第一绝缘层的步骤包括：

在所述沟槽侧壁形成初始第二介质层，相邻所述初始第二介质层间具有第一间隔；

在所述第一间隔中形成所述第一绝缘层；

以所述第一绝缘层为掩膜刻蚀所述初始第一介质层和所述初始第二介质层，以形成所述第一介质层和第二介质层。

18.如权利要求17所述的制造方法，其特征在于，在形成所述第一绝缘层之前，在形成所述初始第二介质层之后，对所述初始第二介质层露出的所述位线的部分顶面进行金属硅化处理，以形成金属硅化物结构。

19.如权利要求16所述的制造方法，其特征在于，形成所述第三介质层、所述栅极和所述第二绝缘层的步骤包括：

在所述第二区和所述初始第三区的所述初始半导体通道侧壁形成初始第三介质层，所述初始第三介质层和所述第一绝缘层间具有第二间隔；

在所述第二区的所述第二间隔中形成所述栅极；

在剩余所述第二间隔中形成所述第二绝缘层；

以所述第二绝缘层为掩膜刻蚀所述初始第三介质层，以形成所述第三介质层；

所述第三介质层、所述第二绝缘层和所述初始半导体通道围成凹槽，形成填充满所述凹槽的所述扩散阻挡层。

20.如权利要求13所述的制造方法，其特征在于，所述绝缘层顶面高于所述金属半导体化合物层顶面，所述绝缘层、所述金属半导体化合物层和所述扩散阻挡层围成通孔，所述制造方法还包括：形成填充满所述通孔的电连接层。

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