KR20240007269A - 반도체 구조 및 제조 방법 - Google Patents

반도체 구조 및 제조 방법 Download PDF

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KR20240007269A
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Abstract

본 출원의 실시예는 반도체 영역에 관한 것으로서, 반도체 구조 및 제조 방법을 제공하고, 반도체 구조는, 기판; 유전체층; 제1 게이트층; 제2 게이트층; 및 절연층을 포함하고, 기판은 이격 배포된 비트 라인 및 반도체 채널을 포함하고, 비트 라인은 제1 방향을 따라 연장되고, 반도체 채널은 비트 라인의 부분 상단 표면에 위치하고, 비트 라인의 상단 표면에 수직되는 방향에서, 반도체 채널은 순차적으로 배열된 제1 영역, 제2 영역 및 제3 영역을 포함하고; 유전체층은 인접한 비트 라인 사이에 위치하고 반도체 채널 표면에 위치하며; 제1 게이트층은 제2 영역의 유전체층을 둘러싸고 제2 방향을 따라 연장되며, 제1 방향과 제2 방향은 상이하고; 제 2게이트층은 제3 영역의 유전체층을 둘러싸고, 비트 라인의 상단 표면에 수직되는 방향에서, 제2 게이트층과 제1 게이트층은 이격 설치되며; 절연층은 동일한 비트 라인 위에서의 인접한 반도체 채널 사이에 위치하고 인접한 유전체층 위에 위치하는 제1 게이트층 및 제2 게이트층을 이격시킨다. 본 출원의 실시예는 적어도 반도체 구조의 전기학적 성능을 향상시킬 수 있다.

Description

반도체 구조 및 제조 방법
본 출원은 출원 번호가 202111243341.8이고, 출원일이 2021년 10월 25일인 중국 특허 출원에 기반하여 제출하였고, 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 모든 내용은 참조로서 본 출원에 인용된다.
본 출원의 실시예는 반도체 분야에 관한 것으로서, 특히 반도체 구조 및 제조 방법에 관한 것이다.
동적 메모리의 집적 밀도가 더 높은 방향으로 발전함에 따라, 동적 메모리 어레이 구조에서 트랜지스터의 배포 방식 및 동적 메모리 어레이 구조에서 단일 기능 소자의 크기를 축소시키는 방법에 대해 연구를 해야 함과 동시에, 작은 크기의 기능 소자가 반도체 구조의 전반적인 전기학적 성능에 미치는 영향도 고려해야 한다.
수직된 게이트 올 어라운드(GAA, Gate-All-Around) 트랜지스터 구조를 동적 메모리 선택 트랜지스터(access transistor)로 사용할 경우, 차지하는 면적은 4F2(F는 주어진 공정 조건 하에서 획득할 수 있는 최소 패턴 크기임)에 도달할 수 있고, 원칙 상으로는 더 높은 밀도 효율을 구현할 수 있지만, 인접한 작은 크기의 기능 소자 간의 간격이 비교적 작기 때문에, 인접한 기능 소자 간의 상호 작용 효과는 제어하기 쉽지 않음으로써, 반도체 구조의 전반적인 전기학적 성능에 영향을 미친다.
본 출원의 실시예는 반도체 구조 및 제조 방법을 제공하고, 적어도 반도체 구조의 전기학적 성능 문제를 향상시키는데 유리하다.
본 출원의 실시예의 일 측면은 반도체 구조를 제공하고, 기판; 유전체층; 제1 게이트층; 제2 게이트층; 및 절연층을 포함하고, 상기 기판은 이격 배포된 비트 라인 및 반도체 채널을 포함하고, 상기 비트 라인은 제1 방향을 따라 연장되고, 상기 반도체 채널은 상기 비트 라인의 부분 상단 표면에 위치하고, 상기 비트 라인의 상단 표면에 수직되는 방향에서, 상기 반도체 채널은 순차적으로 배열된 제1 영역, 제2 영역 및 제3 영역을 포함하고; 상기 유전체층은 인접한 상기 비트 라인 사이에 위치하고 상기 반도체 채널 표면에 위치하며; 상기 제1 게이트층은 상기 제2 영역의 상기 유전체층을 둘러싸고 제2 방향을 따라 연장되며, 상기 제1 방향과 상기 제2 방향은 상이하고; 상기 제 2게이트층은 상기 제3 영역의 상기 유전체층을 둘러싸고, 상기 비트 라인의 상단 표면에 수직되는 방향에서, 상기 제2 게이트층과 상기 제1 게이트층은 이격 설치되며; 상기 절연층은 동일한 상기 비트 라인 위에서의 인접한 상기 반도체 채널 사이에 위치하고 인접한 상기 유전체층 위에 위치하는 상기 제1 게이트층 및 상기 제2 게이트층을 이격시킨다.
일부 실시예에 있어서, 상기 반도체 채널 측벽에 수직되는 평면에서, 상기 제1 게이트층이 둘러싸는 상기 반도체 채널은 제1 절단면을 구비하고, 상기 제2 게이트층이 둘러싸는 상기 반도체 채널은 제2 절단면을 구비하며, 상기 제1 절단면의 면적은 상기 제2 절단면의 면적보다 크다.
일부 실시예에 있어서, 상기 비트 라인이 상기 반도체 채널을 가리키는 방향에서, 상기 제1 게이트층의 길이는 상기 제2 게이트층의 길이보다 크다.
일부 실시예에 있어서, 상기 반도체 채널의 측벽에 수직되는 방향에서, 상기 제1 게이트층의 두께는 상기 제2 게이트층의 두께보다 크다.
일부 실시예에 있어서, 단일 상기 제1 게이트층은 상기 제2 방향을 따라 연장되고, 인접한 상기 비트 라인 위에서의 인접한 상기 반도체 채널을 둘러싸며, 단일 상기 제2 게이트층은 단일 상기 반도체 채널만을 둘러싼다.
일부 실시예에 있어서, 상기 제2 게이트층은 란타넘족 원소 중의 적어도 하나 및 지르코늄 원소, 중 적어도 하나를 포함한다.
일부 실시예에 있어서, 상기 반도체 구조는 전기 접촉 구조를 더 포함하고, 상기 전기 접촉 구조는 상기 기판으로부터 멀리 떨어진 상기 제2 게이트층의 표면에 위치하고, 부분 상기 제3 영역의 상기 유전체층 표면에 위치한다.
일부 실시예에 있어서, 상기 반도체 구조는, 적어도 상기 절연층 바닥면에 대향되는 상기 비트 라인에 위치하는 금속 반도체 화합물 구조를 더 포함한다.
일부 실시예에 있어서, 상기 절연층의 양측에 위치하는 상기 반도체 채널이 상기 절연층을 가리키는 방향을 따라, 상기 금속 반도체 화합물 구조의 깊이는 점차 증가된다.
일부 실시예에 있어서, 상기 반도체 채널 측벽에 수직되는 평면에서, 상기 제1 영역의 상기 반도체 채널의 절단면 면적, 상기 제2 영역의 상기 반도체 채널의 절단면 면적 및 상기 제3 영역의 상기 반도체 채널의 절단면 면적은 순차적으로 감소된다.
일부 실시예에 있어서, 상기 유전체층은, 인접한 상기 비트 라인 사이에 위치하고, 인접한 상기 비트 라인 위에서의 상기 제1 영역의 상기 반도체 채널 사이에 위치하는 제1 유전체층; 상기 제1 영역의 상기 반도체 채널의 측벽 및 상기 제1 영역의 상기 제1 유전체층 측벽에 위치하는 제2 유전체층; 상기 제2 영역의 상기 반도체 채널의 측벽을 둘러싸는 제3 유전체층; 및 상기 제3 영역의 상기 반도체 채널의 측벽을 둘러싸고 상기 반도체 채널 상단 표면에 위치하는 제4 유전체층을 포함한다.
일부 실시예에 있어서, 상기 제1 게이트층은 적어도 상기 제1 유전체층의 부분 상단 표면 및 상기 제2 유전체층의 부분 상단 표면에 위치하고, 상기 제2 게이트층은 적어도 상기 제3 유전체층의 부분 상단 표면에 위치한다.
일부 실시예에 있어서, 상기 절연층은, 인접한 상기 반도체 채널의 상기 유전체층 사이 및 상기 제1 게이트층 사이에 위치하고, 상기 제2 방향을 따라 연장되는 제1 절연층; 상기 제1 게이트층의 상단 표면에 위치하고, 상기 제1 절연층 및 상기 제2 게이트층 사이에 위치하는 제2 절연층; 및 상기 제2 게이트층의 상단 표면에 위치하고, 상기 제2 절연층 및 상기 유전체층 사이에 위치하는 제3 절연층을 포함하고, 상기 제1 절연층의 상단 표면은 상기 제3 영역 상단 표면보다 낮지 않다.
본 출원의 일부 실시예에 따르면, 본 출원의 실시예의 다른 일 측면은 반도체 구조의 제조 방법을 더 제공하고, 기판을 제공하는 단계; 유전체층을 형성하는 단계; 제1 게이트층을 형성하는 단계; 제2 게이트층을 형성하는 단계; 및 절연층을 형성하는 단계를 포함하고, 상기 기판은 이격 배포된 비트 라인 및 반도체 채널을 포함하고, 상기 비트 라인은 제1 방향을 따라 연장되고, 상기 반도체 채널은 상기 비트 라인의 부분 상단 표면에 위치하고, 상기 비트 라인의 상단 표면에 수직되는 방향에서, 상기 반도체 채널은 순차적으로 배열된 제1 영역, 제2 영역 및 제3 영역을 포함하고, 상기 유전체층은 인접한 상기 비트 라인 사이에 위치하고 상기 반도체 채널 표면에 위치하며, 상기 제1 게이트층은 상기 제2 영역의 상기 유전체층을 둘러싸고, 상기 제2 게이트층은 상기 제3 영역의 상기 유전체층을 둘러싸고, 상기 비트 라인의 상단 표면에 수직되는 방향에서, 상기 제2 게이트층과 상기 제1 게이트층은 이격 설치되며, 상기 절연층은 동일한 상기 비트 라인 위에서의 인접한 상기 반도체 채널 사이에 위치한다.
일부 실시예에 있어서, 기판을 제공하는 단계는, 초기 기판을 제공하는 단계; 및 상기 초기 기판 및 상기 초기 제1 유전체층을 패터닝하여, 이격 배포된 상기 비트 라인과 상기 반도체 채널 및 인접한 비트 라인 사이에 위치하는 상기 초기 제1 유전체층을 형성하는 단계를 포함하고, 상기 초기 기판 내에는 상기 제1 방향을 따라 연장된 초기 제1 유전체층이 구비되고, 상기 초기 제1 유전체층의 상단 표면은 상기 반도체 채널의 상단 표면보다 낮지 않고, 상기 반도체 채널의 측벽, 상기 초기 제1 유전체층의 측벽 및 상기 비트 라인의 부분 상단 표면은 그루브홈을 둘러싸고, 상기 그루브홈은 제2 방향을 따라 연장된다.
일부 실시예에 있어서, 상기 유전체층, 상기 제1 게이트층, 상기 제2 게이트층 및 상기 절연층을 형성하는 단계는, 인접한 상기 비트 라인 사이 및 인접한 상기 비트 라인 위에서의 상기 제1 영역의 상기 반도체 채널 사이에 제1 유전체층을 형성하고, 상기 제1 영역의 상기 그루브홈의 측벽에 제2 유전체층을 형성하는 단계; 제1 절연층을 형성하는 단계; 상기 제2 영역의 상기 그루브홈의 측벽에 제3 유전체층 및 상기 제1 게이트층을 형성하는 단계; 제2 절연층을 형성하는 단계; 상기 제3 영역의 상기 그루브홈의 측벽에 제4 유전체층 및 상기 제2 게이트층을 형성하는 단계; 및 제3 절연층을 형성하는 단계를 포함하고, 상기 제1 절연층은 상기 그루브홈 내에 위치하고 인접한 상기 제2 유전체층을 이격하며, 상기 제1 절연층의 상단 표면은 상기 반도체 채널의 상단 표면보다 낮지 않고; 상기 제2 절연층은 상기 제1 절연층 및 상기 제3 유전체층 사이에 위치하고; 상기 제3 유전체층의 상단 표면은 상기 제1 게이트층의 상단 표면보다 높고; 상기 제4 유전체층의 상단 표면은 상기 제2 게이트층의 상단 표면보다 높으며; 상기 제3 절연층은 상기 제2 절연층 및 상기 제4 유전체층 사이에 위치하고, 상기 제1 유전체층, 상기 제2 유전체층, 상기 제3 유전체층 및 상기 제4 유전체층은 공동으로 상기 유전체층을 구성하고; 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층은 공동으로 상기 절연층을 구성한다.
일부 실시예에 있어서, 상기 제1 유전체층, 상기 제2 유전체층 및 상기 제1 절연층을 형성하는 단계는, 상기 그루브홈의 측벽에 초기 제2 유전체층을 형성하는 단계; 상기 제1 간격에 상기 제1 절연층을 형성하는 단계; 및 상기 제1 절연층을 마스크로 하여 상기 초기 제1 유전체층 및 상기 초기 제2 유전체층을 에칭하여, 상기 제1 유전체층 및 제2 유전체층을 형성하는 단계를 포함하고, 인접한 상기 초기 제2 유전체층 사이에는 제1 간격이 구비된다.
일부 실시예에 있어서, 상기 제1 절연층을 형성하기 전, 상기 초기 제2 유전체층을 형성한 후, 상기 초기 제2 유전체층에 의해 노출된 상기 비트 라인의 부분 상단 표면에 대해 금속 규소화 처리를 수행하여, 금속 반도체 화합물 구조를 형성한다.
일부 실시예에 있어서, 상기 제3 유전체층, 상기 제1 게이트층 및 상기 제2 절연층을 형성하는 단계는, 상기 제2 영역 및 상기 제3 영역의 상기 반도체 채널의 측벽에 초기 제3 유전체층을 형성하는 단계; 상기 제2 영역의 부분 상기 제2 간격에 상기 제1 게이트층을 형성하는 단계; 나머지 상기 제2 간격에 상기 제2 절연층을 형성하는 단계; 및 상기 제2 절연층을 마스크로 하여 상기 초기 제3 유전체층을 에칭하여, 상기 제3 유전체층을 형성하는 단계를 포함하고, 상기 초기 제3 유전체층 및 상기 제1 절연층 사이에는 제2 간격이 구비된다.
일부 실시예에 있어서, 상기 제4 유전체층, 상기 제2 게이트층 및 상기 제3 절연층을 형성하는 단계는, 상기 제3 영역의 측벽에 제4 유전체층을 형성하는 단계; 부분 상기 제3 간격에 상기 제2 게이트층을 형성하는 단계; 및 나머지 상기 제3 간격에 상기 제3 절연층을 형성하는 단계를 포함하고, 상기 제4 유전체층 및 상기 제2 절연층 사이에는 제3 간격이 구비된다.
일부 실시예에 있어서, 상기 제2 게이트층을 형성한 후, 상기 제3 절연층을 형성하기 전, 상기 제2 게이트층에 란타넘족 원소 중의 적어도 하나 및 지르코늄 원소, 중 적어도 하나를 도핑하는 단계를 더 포함한다.
일부 실시예에 있어서, 상기 제조 방법은 전기 접촉 구조를 형성하는 단계를 더 포함하고, 상기 전기 접촉 구조를 형성하는 단계는, 상기 제2 게이트층이 노출되도록 하기 위해 상기 절연층을 패터닝하고, 통공을 형성하는 단계; 및 상기 통공에 상기 전기 접촉 구조를 형성하는 단계를 더 포함한다.
본 출원의 실시예에서 제공한 기술방안은 적어도 아래와 같은 장점을 구비한다.
상기 기술방안에 있어서, 기판에 수직된 GAA 트랜지스터를 형성하고, 비트 라인은 기판에 매립되고 반도체 채널의 하단에 위치함으로써, 3D로 적층된 반도체 구조를 구성할 수 있고, 트랜지스터는 4F2의 배열 방식에 도달하여, 반도체 구조의 집적 밀도를 향상시킨다. 또한, 제1 게이트층 및 제2 게이트층이 동일한 반도체 채널을 각각 제어하도록 설계하여, 제1 게이트층 및 제2 게이트층이 반도체 채널에 대한 제어 능력을 상호 보완하도록 하고, 그 중 하나의 게이트층이 반도체 채널에 대한 제어 능력이 비교적 낮음으로 인해 GIDL이 너무 높은 경우를 초래하는 경우, 다른 하나의 게이트층을 통해 반도체 채널에 대한 제어를 통해 상기 부족함을 보완함으로써, 제1 게이트층 및 제2 게이트층 전체가 반도체 채널에 대한 양호한 제어 능력을 보장하는데 유리함으로써, 반도체 구조 중의 GIDL을 저하시키는데 유리하여, 반도체 구조 전체의 전기학적 성능을 향상시킨다.
하나 또는 복수 개의 실시예는 대응되는 도면에서의 이미지를 통해 예시적으로 설명되며, 이러한 예시적 설명은 실시예에 대한 한정을 구성하지 않으며, 특별히 명시되지 않는 한 첨부된 도면은 축척 제한을 구성하지 않는다.
도 1 내지 도 4는 본 출원의 실시예에서 제공한 반도체 구조에 대응되는 구조 예시도이다.
도 5 내지 도 18은 본 출원의 실시예에서 제공한 반도체 구조의 제조 방법에서 각 단계에 대응되는 단면 구조 예시도이다.
배경기술로부터 알 수 있다시피, 반도체 구조의 전기학적 성능은 향상시킬 필요가 있다.
관련 기술의 GAA 트랜지스터 구조에 있어서, 하나의 반도체 채널은 하나의 게이트층에 대응되고, 게이트층에 전압을 가하는 것을 통해 반도체 채널의 도통 또는 오프를 제어한다. 그러나, 더 높은 집적 밀도를 구현하기 위해, 게이트 전극층과 반도체 층 사이의 간격이 줄어들고, 게이트 전극층 자체의 크기도 줄어드는데, 양자는 게이트 유도 드레인 누설 전류(GIDL, gate-induced drain leakage)를 증가시키고, 반도체 채널의 도통/오프 비율을 감소시켜, 게이트 전극층으로 하여금 반도체 채널의 오프를 제어하기 어렵도록 함으로써, 반도체 구조의 전기학적 성능을 저하시킨다.
아래에 첨부 도면을 결합하여 본 출원의 각 실시예에 대해 상세히 설명한다. 그러나, 본 분야의 통상의 기술자가 이해할 수 있는 것은, 본 출원의 실시예에서, 독자로 하여금 본 출원을 더욱 잘 이해하도록 하기 위해, 많은 기술적 세부 사항을 제안한다. 그러나, 이러한 기술적 세부 사항 및 아래의 각 실시예에 기반한 다양한 변경 및 수정이 없이도, 본 출원에서 보호 청구된 기술 방안을 구현할 수 있다.
본 출원의 실시예는 반도체 구조를 제공하고, 아래는 도면과 결합하여 본 출원의 실시예에서 제공한 반도체 구조에 대해 상세히 설명한다. 도 1 내지 도 4는 본 출원의 실시예에서 제공한 반도체 구조에 대응되는 구조 예시도이다. 여기서, 도 1은 본 출원의 실시예에서 제공한 반도체 구조의 부감 예시도이고, 도 2는 도 1에 도시된 반도체 구조의 제1 절단면 방향(AA1)에 따른 단면 예시도이며, 도 3은 도 1에 도시된 반도체 구조의 제2 절단면 방향(BB1)에 따른 단면 예시도이고, 도 4는 반도체 구조에서 제1 게이트층이 반도체 채널을 둘러싸고 제2 게이트층이 반도체 채널을 둘러싸는 단면 예시도이다.
도 1 내지 도 4를 참조하면, 반도체 구조는, 기판(100); 유전체층(103); 제1 게이트층(104); 제2 게이트층(105); 및 절연층(106)을 포함하고, 기판(100)은 이격 배포된 비트 라인(101) 및 반도체 채널(102)을 포함하고, 비트 라인(101)은 제1 방향(X)을 따라 연장되고, 반도체 채널(102)은 비트 라인(101)의 부분 상단 표면에 위치하고, 비트 라인(101)의 상단 표면에 수직되는 방향(Z)에서, 반도체 채널(102)은 순차적으로 배열된 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함하고; 상기 유전체층(103)은 인접한 비트 라인(101) 사이에 위치하고 반도체 채널(102)의 표면에 위치하며; 상기 제1 게이트층(104)은 제2 영역(II)의 유전체층(103)을 둘러싸고 제2 방향(Y)을 따라 연장되며, 제1 방향(X)과 제2 방향(Y)은 상이하고; 상기 제2 게이트층(105)은 제3 영역(III)의 유전체층(103)을 둘러싸고, 비트 라인(101)의 상단 표면에 수직되는 방향에서, 제2 게이트층(105)과 제1 게이트층(104)은 이격 설치되며; 상기 절연층(106)은 동일한 비트 라인(101) 위에서의 인접한 반도체 채널(102) 사이에 위치하고 인접한 유전체층(103) 위에 위치하는 제1 게이트층(104) 및 제2 게이트층(105)을 이격시킨다.
여기서, 반도체 채널(102), 반도체 채널(102) 측벽을 둘러싸는 유전체층(103), 제1 게이트층(104) 및 제2 게이트층(105)은 수직된 GAA 트랜지스터를 포함하고, 기판(100)은 베이스(110)를 포함하고, 비트 라인(101)은 베이스(110)와 GAA 트랜지스터 사이에 위치함으로써, 3D로 적층된 반도체 구조를 구성할수 있어, 반도체 구조의 집적 밀도를 향상시키는데 유리하다.
설명해야 할 것은, 제1 영역(I) 및 제3 영역(III)은 모두 GAA 트랜지스터의 소스 또는 드레인으로 사용될 수 있고, 제1 게이트층(104) 및 제2 게이트층(105)은 모두 GAA 트랜지스터의 도통 또는 오프를 제어하는데 사용된다.
일부 실시예에 있어서, 계속하여 도 1을 참조하면, 제1 방향(X)은 제2 방향(Y)에 수직되어, 반도체 채널(102)로 하여금 4F2(F는 주어진 공정 조건 하에서 획득할 수 있는 최소 패턴 크기임)의 배포 방식을 나타내도록 함으로써, 반도체 구조의 집적 밀도를 향상시키는데 유리하다. 다른 실시예에 있어서, 제1 방향과 제2 방향은 서로 교차되고, 양자 사이의 협각은 90°가 아닐 수 있다.
설명해야 할 것은, 기판(100)에는 복수 개의 이격 배포되는 비트 라인(101)이 구비되고, 각 비트 라인(101)은 적어도 하나의 제1 영역(I)과 접촉될 수 있으며, 도 2에서는 4 개의 서로 이격되는 비트 라인(101), 및 각 비트 라인(101)이 4 개의 제1 영역(I)과 접촉되는 것을 예로 들고, 실제 응용에서, 전기학적 수요에 따라, 비트 라인(101)의 개수 및 각 비트 라인(101)에 접촉되는 제1 영역(I)의 개수를 합리적으로 설정할 수 있다.
아래는 도 1 내지 도 4를 결합하여 반도체 구조에 대해 상세히 설명한다.
일부 실시예에 있어서, 기판(100)의 재료 타입은 원소 반도체 재료 또는 결정성 무기 화합물 반도체 재료일 수 있다. 원소 반도체 재료는 규소 또는 게르마늄일 수 있고; 결정성 무기 화합물 반도체 재료는 탄화 규소, 규소 게르마늄, 갈륨 비소 또는 인듐 갈륨 등일 수 있다.
일부 실시예에 있어서, 도 2 및 도 3을 참조하면, 기판(100)은 비트 라인(101) 및 반도체 채널(102)을 포함하고, 기판(100), 비트 라인(101) 및 반도체 채널(102)은 동일한 반도체 원소를 구비할 수 있으므로, 반도체 채널(102)과 비트 라인(101)은 동일한 막층 구조를 이용하여 형성될 수 있고, 상기 막층 구조는 반도체 원소에 의해 구성되며, 반도체 채널(102)과 비트 라인(101)으로 하여금 일체형 구조가 되도록 함으로써, 반도체 채널(102)과 비트 라인(101) 사이의 계면 상태 결함을 개선시키고, 반도체 구조의 전기학적 성능을 개선시킨다. 여기서, 반도체 원소는 규소, 탄소, 게르마늄, 비소, 갈륨, 인듐 중의 적어도 하나를 포함할 수 있고, 향후 비트 라인(101)과 반도체 채널(102)이 모두 규소 원소를 포함하는 것으로 예시적으로 설명한다.
일부 실시예에 있어서, 도 2 및 도 3을 참조하면, 반도체 구조는 또한, 금속 반도체 화합물 구조(111)를 포함할 수 있고, 상기 금속 반도체 화합물 구조(111)는 적어도 절연층(106)의 바닥면에 대향되는 비트 라인(101)에 위치한다.
금속 반도체 화합물 구조(111)는 금속화되지 않은 반도체 재료에 비해, 상대적으로 작은 저항률을 구비하므로, 반도체 채널(102)에 비해, 금속 반도체 화합물 구조(111)를 포함하는 비트 라인(101)의 저항률은 더욱 작음으로써, 비트 라인(101) 자체의 저항을 저하시키는데 유리하고, 비트 라인(101)과 제1 영역(I)의 반도체 채널(102) 간의 접촉 저항을 저하시키며, 반도체 구조의 전기학적 성능을 추가로 개선시킨다. 또한, 비트 라인(101)의 저항률은 베이스(110)의 저항률보다 작다.
설명해야 할 것은, 일부 실시예에 있어서, 제1 영역(I)의 바로 아래에 위치하는 비트 라인(101)의 영역의 재료는 반도체 재료일 수 있고, 제1 영역(I)에 의해 커버되지 않은 비트 라인(101)의 부분 영역의 재료는 금속 반도체 화합물이다. 이해할 수 있는 것은, 소자 크기가 부단히 축소되거나 제조 공정 파라미터가 조정됨에 따라, 제1 영역(I)의 바로 아래에 위치하는 비트 라인(101)의 부분 영역의 재료는 반도체 재료이고, 제1 영역(I)의 바로 아래에 위치하는 비트 라인(101)의 나머지 영역의 재료는 금속 반도체 화합물일 수도 있으며, 여기서의 "나머지 영역"의 위치는 "부분 영역"의 외곽에 위치한다.
예를 들어, 도 2를 참조하면, 비트 라인(101) 중의 복수 개의 금속 반도체 화합물 구조(111) 간은 서로 연통되어 비트 라인(101)의 일부분을 형성하고, 금속 반도체 화합물 구조(111)의 일부는 비트 라인(101)에 위치할 수 있고, 일부는 제1 영역(I)의 반도체 채널(102)에 위치할 수 있다. 다른 실시예에 있어서, 동일한 비트 라인 중의 복수 개의 금속 반도체 화합물 구조 간은 서로 이격될 수 있다.
도 2에서 타원형과 유사한 점선 프레임에 의해 한정된 기판(100)의 영역은 금속 반도체 화합물 구조(111)이고, 실제 응용에서, 인접한 금속 반도체 화합물 구조(111) 사이에서 서로 접촉되는 영역의 크기에 대해 한정하지 않는다. 다른 실시예에 있어서, 전체 두께의 비트 라인은 금속 반도체 화합물 구조(111)일 수 있다.
일부 실시예에 있어서, 계속하여 도 2를 참조하면, 단일 금속 반도체 화합물 구조(111)의 경우, 절연층(106)의 양측에 위치하는 반도체 채널(102)이 절연층(106)을 가리키는 방향에서, 즉 C1 및 C2의 방향을 따라, 금속 반도체 화합물 구조(111)의 깊이는 점차 증가된다. 반도체 원소를 규소인 것으로 예로 들면, 금속 반도체 화합물 구조(111)의 재료는 규화 코발트, 규화 니켈, 규화 몰리브덴, 규화 티타늄, 규화 텅스텐, 규화 탄탈럼 또는 규화 백금 중 적어도 하나를 포함한다.
일부 실시예에 있어서, 반도체 채널(102)에는 반도체 채널(102)의 전도성을 향상시키는데 유리한 도핑 원소가 구비될 수 있음으로써, 제1 영역(I) 및 제3 영역(III) 간의 도통 전압을 저하시키는데 유리하고, 즉 GAA 트랜지스터 중 소스와 드레인 간의 도통 전압을 저하시키는데 유리하다. 여기서, 도핑 원소는 P형 도핑 원소 또는 N형 도핑 원소이고, 구체적으로, N형 도핑 원소는 비소 원소, 인 원소 또는 안티몬 원소 중의 적어도 하나일 수 있고; P형 도핑 원소는 붕소 원소, 인듐 원소 또는 갈륨 원소 중 적어도 하나일 수 있다.
일부 실시예에 있어서, GAA 트랜지스터는 무접합 트랜지스터일 수 있고, 즉 제1 영역(I), 제2 영역(II) 및 제3 영역(III)에서의 도핑 원소의 타입은 동일하다. 여기서, "무접합"은 무 PN 접합을 의미하고, 즉 제1 영역(I), 제2 영역(II) 및 제3 영역(III)에서의 도핑 원소의 도핑 농도는 동일하고, 이러한 좋은 점은, 한 측면으로는, 제1 영역(I) 및 제2 영역(III)에 대해 추가적인 도핑이 필요하지 않음으로써, 제1 영역(I) 및 제3 영역(III)의 도핑 공정의 제어가 어려운 문제를 피할 수 있고, 특히 트랜지스터 크기가 추가로 작아짐에 따라, 제1 영역(I) 및 제3 영역(III)에 대한 별도의 도핑을 수행하면, 도핑 농도를 더욱 제어하기 어렵고; 다른 한 측면으로는, 소자는 무접합 트랜지스터이기 때문에, 초경사 소스 드레인 농도 경도 도핑 공정을 사용함으로써, 나노 스케일 범위 내에서 초경사 PN 접합을 만드는 현상을 피하는데 유리하며, 따라서 도핑 돌연 변이로 인한 임계값 전압 드리프트 및 누설 전류 증가 등 문제를 피할 수 있고, 또한 짧은 트렌치 효과를 제어하는데 유리하며, 추가로 반도체 구조의 집적 밀도 및 전기학적 성능을 향상시키는데 유리하다. 여기서의 별도의 도핑은, 제1 영역(I) 및 제3 영역(III)의 도핑 원소 타입을 제2 영역(II)의 도핑 원소 타입과 상이하게 하기 위해 수행되는 도핑을 의미한다.
계속하여 도 2 및 도 3을 참조하면, 반도체 채널(102)의 측벽에 수직되는 평면에서, 제1 게이트층(104)이 둘러싸는 반도체 채널(102)은 제1 절단면을 구비하고, 제2 게이트층(105)이 둘러싸는 반도체 채널(102)은 제2 절단면을 구비하며, 제1 절단면의 면적은 제2 절단면의 면적보다 크다. 이로써, 제2 게이트층(105)이 둘러싸는 반도체 채널(102)의 절단면 면적이 더욱 작음으로써, 제2 게이트층(105)이 반도체 채널(102)에 대한 제어 능력을 향상시키는데 유리하고, 즉 필요한 임계값 전압이 낮음으로써, GAA 트랜지스터의 도통 또는 오프를 제어하기 더욱 쉽고, 제2 게이트층(105)이 반도체 채널(102)에 대한 제어 능력을 조절하는 것을 통해, 제1 게이트층(104)이 반도체 채널(102)에 대한 제어 능력의 불안정성을 보완함으로써, 전반적으로 반도체 채널(102)에 대한 양호한 제어 능력을 보장하여, 반도체 구조의 전반적인 전기학적 성능을 향상시킨다.
또한, 제1 게이트층(104) 및 제2 게이트층(105)이 반도체 채널(102)에 대한 제어 능력은 서로 보완되고, 그 중 하나의 게이트층이 반도체 채널(102)에 대한 오프 능력이 부족하면 비교적 큰 GIDL을 초래하며, 예를 들어 GIDL인 경우, 다른 하나의 게이트층을 향상시켜 반도체 채널(102)에 대한 오프를 구현함으로써, 제1 게이트층(104) 및 제2 게이트층(105)이 전반적으로 반도체 채널(102)에 대한 양호한 제어 능력을 보장함으로써, 반도체 구조 중의 GIDL을 저하시키는데 유리하여, 반도체 구조의 전반적인 전기학적 성능을 향상시킨다.
여기서, 제1 절단면의 면적과 제2 절단면의 면적의 비율값은 1.5 내지 2.5이다.
일부 실시예에 있어서, 도 2 및 도 3을 참조하면, 반도체 채널(102)의 측벽에 수직되는 평면에서, 제1 영역(I)의 반도체 채널(102)의 절단면 면적, 제2 영역(II)의 반도체 채널(102)의 절단면 면적 및 제3 영역(III)의 반도체 채널(102)의 절단면 면적은 순차적으로 감소될 수 있다.
계속하여 도 2 및 도 3을 참조하면, 유전체층(103)은, 인접한 비트 라인(101) 사이에 위치하고, 인접한 비트 라인(101) 위에서의 제1 영역(I)의 반도체 채널(102) 사이에 위치하는 제1 유전체층(113); 제1 영역(I)의 반도체 채널(102)의 측벽 및 제1 영역(I)의 제1 유전체층(113)의 측벽에 위치하는 제2 유전체층(123); 제2 영역(II)의 반도체 채널(102)의 측벽을 둘러싸는 제3 유전체층(133); 및 제3 영역(III)의 반도체 채널(102)의 측벽을 둘러싸고 반도체 채널(102)의 상단 표면에 위치하는 제4 유전체층(143)을 포함할 수 있다.
여기서, 인접한 비트 라인(101) 사이에 위치하는 제1 유전체층(113)은 인접한 비트 라인(101) 사이의 전기 절연을 구현하기 위한 것이고; 인접한 비트 라인(101) 위에서의 제1 영역(I)의 반도체 채널(102) 사이의 제1 유전체층(113), 제2 유전체층(123) 및 절연층(106)은 공동으로 작용하여, 제1 방향(X) 간격 및 제2 방향(Y) 간격 중 적어도 하나에 따른 제1 영역(I)의 반도체 채널(102) 간의 전기 절연을 구현하기 위한 것이며; 제2 영역(II)의 반도체 채널(102)의 측벽을 둘러싸는 제3 유전체층(133)은 제1 게이트층(104)과 제2 영역(II)의 반도체 채널(102)을 이격시키기 위한 것일 수 있고; 제3 영역(III)의 반도체 채널(102)의 표면을 둘러싸는 제4 유전체층(143) 및 절연층(106)은 공동으로 작용하여, 제1 방향(X) 간격 및 제2 방향(Y) 간격 중 적어도 하나에 따른 제3 영역(III)의 반도체 채널(102) 간의 전기 절연을 구현하기 위한 것이다.
일부 실시예에 있어서, 도 2에 도시된 제3 유전체층(133)은 또한 제2 유전체층(123)의 부분 측벽에 위치할 수 있고, 제1 게이트층(104)과 반도체 채널(112) 간의 절연을 추가로 보장하는데 유리하며; 제4 유전체층(143)은 또한 제3 유전체층(133)의 부분 측벽에 위치할 수 있으며, 제2 게이트층(105)과 반도체 채널(112) 간의 절연을 추가로 보장하는데 유리하다.
일부 실시예에 있어서, 도 2 및 도 3에 도시된 제1 유전체층(113)의 재료, 제2 유전체층(123)의 재료, 제3 유전체층(133)의 재료 및 제4 유전체층(143)의 재료는 동일할 수 있고, 예를 들어, 모두 산화 규소일 수 있고; 다른 실시예에 있어서, 제1 유전체층의 재료, 제2 유전체층의 재료, 제3 유전체층의 재료 및 제4 유전체층의 재료는 상이할 수 있으며, 네가지 모두가 절연 효과가 양호한 재료인 것을 만족하면 된다.
일부 실시예에 있어서, 도 2 및 도 3을 참조하면, 제1 영역(I), 제2 영역(II) 및 제3 영역(III)의 반도체 채널(102)의 절단면 면적은 순차적으로 감소되어, 제4 유전체층(143)이 베이스(110) 위에서의 정투영 외곽으로 하여금 제3 유전체층(133)이 베이스(110) 위에서의 정투영 외곽에 위치하도록 하고, 제3 유전체층(133)이 베이스(110) 위에서의 정투영 외곽으로 하여금 제2 유전체층(123) 및 제1 유전체층(113)이 베이스(110) 위에서의 조합 정투영 외곽에 위치하도록 한다. 여기서, 제1 게이트층(104)은 적어도 제1 유전체층(113)의 부분 상단 표면 및 제2 유전체층(123)의 부분 상단 표면에 위치하고, 제2 게이트층(105)은 적어도 제3 유전체층(133)의 부분 상단 표면에 위치한다. 이로써, 제1 게이트층(104)과 제2 게이트층(105)이 방향(Z)에서 대향되는 것을 방지하는데 유리하고, 즉 제1 게이트층(104)이 베이스(110) 위에서의 정투영이 제2 게이트층(105)이 베이스(110) 위에서의 정투영에 위치하는 것을 방지하는데 유리하며, 제1 게이트층(104)과 제2 게이트층(105) 간의 상호 간섭을 줄이는데 유리하다.
일부 실시예에 있어서, 도 2, 도 3 및 도 4를 참조하면, 단일 제1 게이트층(104)은 제2 방향(Y)에 따라 연장되고, 인접한 비트 라인(101) 위에서의 인접한 반도체 채널(102)을 둘러싸며, 단일 제2 게이트층(105)은 단일 반도체 채널(102)만을 둘러싸고, 여기서, 제3 유전체층(133)이 베이스(110) 위에서의 정투영 외곽은 제2 게이트층(105)이 베이스(110) 위에서의 정투영 외곽과 중합되며, 인접한 제2 게이트층(105) 사이는 절연층(106)에 의해 이격된다. 여기서, 제1 게이트층(104)의 재료 및 제2 게이트층(105)의 재료는 모두 다결정 규소, 질화 티타늄, 질화 탄탈, 동 또는 텅스텐에서의 적어도 하나를 포함할 수 있다.
일부 실시예에 있어서, 도 2 및 도 3을 참조하면, 비트 라인(101)으로부터 멀리 떨어진 제1 게이트층(104)의 상단 표면과 비트 라인(101)에 가까운 제2 게이트층(105)의 바닥면 사이의 수직 거리는 20nm 내지 60nm일 수 있다. 이로써, 제1 게이트층(104)과 제2 게이트층(105) 사이에 비교적 큰 기생 커패시터가 생성되는 것을 방지하는데 유리하고, 제1 게이트층(104)과 제2 게이트층(105) 간의 상호 간섭을 저하시킴으로써, 제1 게이트층(104)과 제2 게이트층(105)이 반도체 채널(102)에 대한 양호한 제어 능력을 보장하는데 유리하다.
일부 실시예에 있어서, 도 2, 도 3 및 도 4를 참조하면, 비트 라인(101)이 반도체 채널(102)을 가리키는 방향에서, 제1 게이트층(104)의 길이는 제2 게이트층(105)의 길이보다 크다. 이로써, 제1 게이트층(104)이 반도체 채널(102)에 대한 비교적 큰 둘러싸는 면적을 보장하는데 유리하고, 제1 게이트층(104)이 반도체 채널(102)에 대한 제어 능력을 향상시키는데 유리하다. 여기서, 제1 게이트층(104)의 길이와 제2 게이트층(105)의 길이의 비율값은 1.5 내지 4이다.
일부 실시예에 있어서, 도 4를 참조하면, 반도체 채널(102)의 측벽에 수직되는 방향에서, 제1 게이트층(104)의 두께는 제2 게이트층(105)의 두께보다 크다. 이로써, 제1 게이트층(104) 자체의 체적을 증가시키는데 유리하다. 이로써 제1 게이트층(104) 자체의 비교적 작은 저항을 보장하는데 유리하여, 제1 게이트층(104)이 반도체 채널(102)에 대한 제어 능력을 향상시킨다. 여기서, 제1 게이트층(104)의 두께와 제2 게이트층(105)의 두께의 비율값은 1.2 내지 2이다.
일부 실시예에 있어서, 도 2, 도 3 및 도 4에 도시된 제2 게이트층(105)에는 란타넘족 원소 중의 적어도 하나 및 지르코늄 원소, 중 적어도 하나가 포함된다. 이로써, 제2 게이트층(105) 자체의 전기학적 성능을 향상시키는데 유리함으로써, 제2 게이트층(105)이 반도체 채널(102)에 대한 제어 능력을 향상시킨다. 또한, 제2 게이트층(105)의 크기가 제1 게이트층(104)의 크기보다 작은 경우, 제2 게이트층(105)에 란타넘족 원소 중의 적어도 하나 및 지르코늄 원소, 중 적어도 하나를 도핑하는 것을 통해 제2 게이트층(105)의 전도성을 향상시킴으로써, 크기 차이로 인해 초래된 제1 게이트층(104)과 제2 게이트층(105) 간의 전도성 차이를 보완하여, 제1 게이트층(104) 및 제2 게이트층(105)이 반도체 채널(102)에 대한 제어 능력의 차이를 저하시킴으로써, 반도체 구조의 전반적인 안정성을 향상시킨다.
일부 실시예에 있어서, 도 2를 참조하면, 절연층(106)은, 제1 절연층(116); 제2 절연층(126); 및 제3 절연층(136)을 포함하고, 상기 제1 절연층(116)은 인접한 반도체 채널(102)의 유전체층(103) 사이 및 제1 게이트층(104) 사이에 위치하고, 제2 방향(Y)을 따라 연장되며, 제1 절연층(116)의 상단 표면은 제3 영역(III)의 상단 표면보다 낮지 않고; 상기 제2 절연층(126)은, 제1 게이트층(104)의 상단 표면에 위치하고, 제1 절연층(116) 및 제2 게이트층(105) 사이에 위치하며; 상기 제3 절연층은 제2 게이트층(105)의 상단 표면에 위치하고, 제2 절연층(126) 및 유전체층(103) 사이에 위치한다.
여기서, 제1 절연층(116), 제2 절연층(126) 및 제3 절연층(136)은 공동으로 작용하여, 인접한 반도체 채널(102) 사이의 전기 절연, 인접한 제1 게이트층(104) 사이의 전기 절연 및 인접한 제2 게이트층(105) 사이의 전기 절연을 구현하기 위한 것이다. 또한, 제1 게이트층(104)의 상단 표면에 위치하는 제2 절연층(126)은 제1 게이트층(104)과 다른 도전성 구조 간의 전기 절연을 구현할 수 있고, 제2 게이트층(105)의 상단 표면에 위치하는 제3 절연층(136)은 제2 게이트층(105)과 다른 도전성 구조 간의 전기 절연을 구현할 수 있다.
일부 실시예에 있어서, 도 2에 도시된 제1 절연층(116)의 재료, 제2 절연층(126)의 재료 및 제3 절연층(136)의 재료는 동일할 수 있고, 예를 들어, 모두 질화 규소일 수 있고; 다른 실시예에 있어서, 제1 절연층의 재료, 제2 절연층의 재료 및 제4 절연층의 재료는 상이할 수 있으며, 세가지 모두가 절연 효과가 양호한 재료인 것만을 만족하면 되고, 동일한 에칭 공정의 경우, 절연층의 재료와 유전체층의 재료 사이에 높은 에칭 선택비를 구비한다.
일부 실시예에 있어서, 도 1 및 도 2를 참조하면, 반도체 구조는 또한, 비트 라인(101)으로부터 멀리 떨어진 제2 게이트층(105)의 부분 표면 및 부분 제3 영역(III)의 유전체층(103)의 표면에 위치하는 전기 접촉 구조(107)를 포함할 수 있다. 예를 들어, 전기 접촉 구조(107)는 제2 게이트층(105)의 부분 상단 표면 및 상기 부분 상단 표면을 따라 하향되는 제2 게이트층(105)의 부분 측벽에 위치할 수 있고, 또한 제4 유전체층(143)의 부분 상단 표면 및 상기 부분 상단 표면을 따라 하향되는 제4 유전체층(143)의 부분 측벽에 위치한다.
여기서, 전기 접촉 구조(107)는 제2 게이트층(105)의 전위를 제어하기 위한 것이고, 일부 실시예에 있어서, 직접 전기 접촉 구조(107)를 통해 제2 게이트층(105)에 전압을 가할 수 있으므로, 각 제2 게이트층(105)은 모두 독립적으로 제어된다. 다른 실시예에 있어서, 패터닝된 도전층(도면에는 도시되지 않음)을 형성하는 것을 통해, 도전층으로 상이한 전기 접촉 구조를 연결하여, 동일한 전압으로 상이한 제2 게이트층을 제어할 수도 있으며, 실제 적용에서, 전기적 요구를 향상시켜, 동일한 도전층에 연결된 전기 연결 구조의 개수를 제어할 수 있다.
일부 실시예에 있어서, 도 1 및 도 2를 참조하면, 반도체 구조는 또한, 전기 접촉 구조(107)의 측벽을 둘러싸는 저항층(108); 및 인접한 저항층(108) 사이에 위치하고, 노출된 유전체층(103)의 상단 표면 및 절연층(106)의 상단 표면을 커버하는 마스크층(118)을 포함할 수 있다. 여기서, 저항층(108)의 재료는 산화 규소일 수 있고, 마스크층(118)의 재료는 포토레지스트일 수 있다.
요약하면, 동일한 반도체 채널(102)의 측벽에는 제1 게이트층(104) 및 제2 게이트층(105)이 둘러싸여 있고, 제1 게이트층(104) 및 제2 게이트층(105)은 동일한 반도체 채널(102)에 대응되며, 상기 반도체 채널(102)을 각각 제어함으로써, 제1 게이트층(104) 및 제2 게이트층(105)이 반도체 채널(102)에 대한 제어 능력이 상호 보완되고, 예를 들어, 제1 게이트층(104)이 반도체 채널(102)에 대한 제어 능력이 비교적 낮은 것으로 인해 GIDL이 과도하게 큰 경우, 제2 게이트층(105)이 반도체 채널(102)에 대한 제어를 통해 상기 부족함을 보완함으로써, 제1 게이트층(104) 및 제2 게이트층(105)이 전반적으로 반도체 채널(102)에 대한 양호한 제어 능력을 보장함으로써, 반도체 구조 중의 GIDL을 저하시키는데 유리하고, 제1 게이트층(104) 및 제2 게이트층(105)에 가한 전압을 조절하는 것을 통해, 반도체 채널(102)의 도통/오프 비율을 향상시켜, 전반적으로 반도체 채널(102)의 도통/오프를 제어하는 감도를 향상시킴으로써, 반도체 구조의 전반적인 전기학적 성능을 향상시키는데 유리하다.
본 출원의 실시예는 상기 반도체 구조를 형성하기 위한 반도체 구조의 제조 방법을 더 제공한다.
도 5 내지 도 18은 본 출원의 실시예에서 제공한 반도체 구조의 제조 방법에서 각 단계에 대응되는 구조 예시도이고, 아래는 첨부 도면과 결합하여 본 출원의 실시예에서 제공한 반도체 구조의 제조 방법에 대해 상세히 설명하고, 상기 실시예와 동일하거나 상응한 부분은, 아래에서 상세히 설명하지 않는다.
설명해야 할 것은, 설명을 용이하게 하고, 반도체 구조의 제조 방법의 단계를 명확하게 도시하기 위해, 도 5내지 도 18은 반도체 구조의 국부 구조 예시도이다. 여기서, 도 6은 도 5에 도시된 구조가 제1 절단면 방향(AA1)에 따른 단면 예시도이고, 도 7은 도 5에 도시된 구조가 제2 절단면 방향(BB1)에 따른 단면 예시도이며, 설명해야 할 것은, 향후 표현의 필요에 따라 제1 절단면 방향(AA1)에 따른 단면 예시도, 제2 절단면 방향(BB1)에 따른 단면 예시도 중의 하나 또는 양자를 설정한다.
도 5 내지 도 7을 참조하면, 반도체 구조의 제조 방법은, 기판(100)을 제공하는 단계; 및 유전체층(103)을 형성하는 단계를 포함하고, 기판(100)은 이격 배포된 비트 라인(101) 및 반도체 채널(102)을 포함하고, 비트 라인(101)은 제1 방향(X)으로 연장되고, 반도체 채널(102)은 비트 라인(101)의 부분 상단 표면에 위치하고, 비트 라인(101)의 상단 표면에 수직되는 방향(Z)에서, 반도체 채널(102)은 순차적으로 배열된 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함하고, 유전체층(103)은 인접한 비트 라인(101) 사이에 위치하고 반도체 채널(102)의 표면에 위치한다.
설명해야 할 것은, 제1 영역(I) 및 제3 영역(III)은 모두 향후 형성된 반도체 채널(102)을 구비하는 GAA 트랜지스터의 소스 또는 드레인으로 사용될 수 있고, 부분 제2 영역(II)은 향후 형성된 GAA 트랜지스터의 제1 게이트층(104)에 대응되고, 부분 제3 영역(III)은 향후 형성된 GAA 트랜지스터의 제2 게이트층(105)에 대응된다.
일부 실시예에 있어서, 기판(100)을 제공하는 단계는 아래와 같은 단계를 포함할 수 있다.
초기 기판을 제공하고(도면에는 도시되지 않음), 초기 기판 내에는 제1 방향(X)으로 연장된 초기 제1 유전체층(도면에는 도시되지 않음)이 구비되며; 도 5 내지 도 7을 참조하면, 초기 기판 및 초기 제1 유전체층을 패터닝하여, 이격 배포된 비트 라인(101)과 반도체 채널(102), 및 인접한 비트 라인(101) 사이에 위치하는 초기 제1 유전체층을 형성하고, 초기 제1 유전체층의 상단 표면은 반도체 채널(102)의 상단 표면보다 낮지 않으며, 반도체 채널(102)의 측벽, 초기 제1 유전체층의 측벽 및 비트 라인(101)의 부분 상단 표면은 그루브홈(109)을 둘러싸고, 그루브홈(109)은 제2 방향(Y)으로 연장된다.
여기서, 초기 기판의 재료 타입은 원소 반도체 재료 또는 결정성 무기 화합물 반도체 재료일 수 있다. 원소 반도체 재료는 규소 또는 게르마늄일 수 있고; 결정성 무기 화합물 반도체 재료는 탄화 규소, 규소 게르마늄, 갈륨 비소 또는 인듐 갈륨 등일 수 있다. 초기 기판은 비트 라인(101) 및 반도체 채널(102)을 형성하는 기초이고, 초기 기판 및 초기 제1 유전체층을 패터닝하여 비트 라인(101) 및 반도체 채널(102)을 형성하는 동시에, 베이스(110)를 더 형성한다.
여기서, 초기 기판 및 초기 제1 유전체층을 패터닝하는 방법은 자기 정렬 다중 노광 기술(SAQP, Self-Aligned Quadruple Patterning) 또는 자기 정렬 다중 이미징 기술(SADP, Self-aligned Double Patterning)을 포함한다.
일부 실시예에 있어서, 또한 초기 기판에 대해 도핑 처리 및 어닐링 처리를 수행할 수 있고, 초기 기판 내에 N형 도핑 원소 또는 P형 도핑 원소가 도핑되도록 하여, 초기 기판을 기초로 하여 형성된 반도체 채널(102)의 전도성을 향상시키는데 유리함으로써, 제1 영역(I) 및 제3 영역(III) 간의 도통 전압을 저하시키는데 유리하고, 즉 향후 형성된 GAA 트랜지스터에서 소스와 드레인 간의 도통 전압을 저하시키는데 유리하다. 또한, 초기 기판 내에 N형 도핑 원소 또는 P형 도핑 원소가 도핑되도록 하여, 초기 기판을 기초로 하여 형성된 비트 라인(101)의 전도성을 향상시키는데 유리함으로써, 제1 영역(I)과 비트 라인(101) 간의 접촉 저항을 저하시킴으로써, 반도체 구조의 전기학적 성능을 향상시킨다.
여기서, 도핑 원소는 P형 도핑 원소 또는 N형 도핑 원소이고, 구체적으로, N형 도핑 원소는 비소 원소, 인 원소 또는 안티몬 원소 중의 적어도 하나일 수 있고; P형 도핑 원소는 붕소 원소, 인듐 원소 또는 갈륨 원소 중 적어도 하나일 수 있다.
도 8 내지 도 18을 참조하면, 반도체 구조의 제조 방법은, 제1 게이트층(104)을 형성하는 단계; 제2 게이트층(105)을 형성하는 단계; 및 절연층(106)을 형성하는 단계를 더 포함하고, 제1 게이트층(104)은 제2 영역(II)의 유전체층(103)을 둘러싸고, 제2 게이트층(105)은 제3 영역(III)의 유전체층(103)을 둘러싸며, 비트 라인(101)의 상단 표면에 수직되는 방향(Z)에서, 제2 게이트층(105)과 제1 게이트층(104)은 이격 설치되고; 절연층(106)은 동일한 비트 라인(101) 위에서의 인접한 반도체 채널(102) 사이에 위치한다.
일부 실시예에 있어서, 도 5를 참조하면, 반도체 채널(102)의 측벽, 초기 제1 유전체층의 측벽 및 비트 라인(101)의 부분 상단 표면이 둘러싸여 그루브홈(109)을 형성하는 경우, 유전체층, 제1 게이트층, 제2 게이트층 및 절연층을 형성하는 단계는 아래와 같은 단계를 포함할 수 있다.
도 8 내지 도 10을 참조하면, 인접한 비트 라인(101) 사이 및 인접한 비트 라인(101) 위에서의 제1 영역(I)의 반도체 채널(102) 사이에 도 3에 도시된 제1 유전체층(113)을 형성하고; 제1 영역(I)의 그루브홈(109)의 측벽에 도 2에 도시된 제2 유전체층(123)을 형성하며; 제1 절연층을 형성하고, 제1 절연층(116)은 그루브홈(109) 내에 위치하고 인접한 제2 유전체층(123)을 이격시키며, 제1 절연층(116)의 상단 표면은 반도체 채널(102)의 상단 표면보다 낮지 않다.
여기서, 제1 절연층(116)의 상단 표면은 반도체 채널(102)의 상단 표면보다 낮지 않으므로, 향후 제1 절연층(116) 및 제2 영역(II) 및 제3 영역(III)의 반도체 채널(102) 사이에 제2 간격을 형성하는데 유리하고, 이로써 향후 자기 정렬의 방식을 통해 제2 간격에 크기가 정밀한 제1 게이트층 및 제2 게이트층을 형성할 수 있고, 에칭 공정이 없이도 높은 크기의 정밀도를 구비한 제1 게이트층 및 제2 게이트층을 형성할 수 있음으로써, 제1 게이트층 및 제2 게이트층의 형성하는 단계를 단순화하는데 유리하고, 제2 간격의 크기를 제어 조절하는 것을 통해, 작은 크기의 제1 게이트층 및 제2 게이트층을 획득할 수 있다.
일부 실시예에 있어서, 도 2 및 도 3에 도시된 제1 유전체층(113), 제2 유전체층(123) 및 제1 절연층(116)을 형성하는 단계는 아래와 같은 단계를 포함할 수 있다.
도 8을 참조하면, 도 5에 도시된 그루브홈(109)의 측벽에 초기 제2 유전체층(163)을 형성하고, 인접한 초기 제2 유전체층(163) 사이에는 제1 간격이 구비된다. 일부 실시예에 있어서, 아래와 같은 공정 단계를 사용하여 초기 제2 유전체층(163)을 형성할 수 있다. 증착 공정을 수행하여, 반도체 채널(102)의 상단 표면 및 노출된 모든 측벽을 커버하는 표면을 형성하고,, 또한 초기 제1 유전체층의 노출된 상단 표면 및 측벽에 형성할 수 있다. 여기서, 초기 제2 유전체층(163)의 재료는 산화 규소를 포함한다.
계속하여 도 8을 참조하면, 제1 간격에 제1 절연층(116)을 형성한다. 일부 실시예에 있어서, 초기 제2 유전체층(163)의 상단 표면을 커버하고 제1 간격을 충만하는 제1 절연막을 형성하는 단계; 및 제1 절연막에 대해 초기 제2 유전체층(163)이 노출될 때까지 화학적 기계적 평탄화 처리를 수행하고, 나머지 제1 절연막을 제1 절연층(116)으로 사용하는 공정 단계를 사용하여 제1 절연층(116)을 형성할 수 있다. 여기서, 제1 절연층(116)의 재료는 질화 규소를 포함한다. 여기서, 초기 제1 유전체층의 재료 및 초기 제2 유전체층(163)의 재료는 동일함으로써, 향후 동일한 제거 단계를 통해 부분 초기 제1 유전체층 및 부분 초기 제2 유전체층(163)을 제거하여, 제2 간격을 형성하는데 유리하다.
일부 실시예에 있어서, 계속하여 도 8을 참조하면, 제1 절연층(116)을 형성하기 전, 초기 제2 유전체층(163)을 형성한 후, 초기 제2 유전체층(163)에 의해 노출된 비트 라인(101)의 부분 상단 표면에 대해 금속 규소화 처리를 수행하여, 금속 반도체 화합물 구조(111)를 형성한다. 여기서, 금속 반도체 화합물 구조(111)는 금속화되지 않은 반도체 재료에 비해, 상대적으로 작은 저항률을 구비하므로, 반도체 채널(102)에 비해, 금속 반도체 화합물 구조(111)를 포함하는 비트 라인(101)의 저항률은 더욱 작음으로써, 비트 라인(101) 자체의 저항을 저하시키는데 유리하고, 비트 라인(101)과 제1 영역(I)의 반도체 채널(102) 간의 접촉 저항을 저하시키며, 반도체 구조의 전기학적 성능을 추가로 개선시킨다.
일부 실시예에 있어서, 도 8을 참조하면, 초기 제2 유전체층(163)에 의해 노출된 비트 라인(101)의 부분 상단 표면에 대해 금속 규소화 처리를 수행하는 단계는, 비트 라인(101)이 노출한 상단 표면에 금속층(도면에는 도시되지 않음)을 형성하는 단계를 포함할 수 있고, 금속층은 금속 반도체 화합물 구조(111)에 금속 원소를 제공한다. 여기서, 금속층의 재료는 코발트, 니켈, 몰리브덴, 티타늄, 텅스텐, 탄탈 또는 백금 중 적어도 하나를 포함한다. 다른 실시예에 있어서, 비트 라인이 노출한 상단 표면에 대해 금속 규소화 처리를 수행하지 않고, 직접 비트 라인이 노출한 상단 표면에 제1 절연층을 형성할 수도 있다.
도 8 및 도 9 내지 도 10을 결합하여 참조하면, 반도체 구조의 제조 방법은, 제1 절연층(116)을 마스크로 하여 초기 제1 유전체층 및 초기 제2 유전체층(163)을 에칭하여, 제1 유전체층(113) 및 제2 유전체층(123)을 형성하는 단계를 더 포함한다.
도 11 내지 도 18을 참조하면, 반도체 구조의 제조 방법은, 제2 영역(II)의 도 5에 도시된 그루브홈(109)의 측벽에 제3 유전체층(133) 및 제1 게이트층(104)을 형성하는 단계; 제2 절연층(126)을 형성하는 단계; 제3 영역(III)의 그루브홈(109)의 측벽에 제4 유전체층(143) 및 제2 게이트층(105)을 형성하는 단계; 및 제3 절연층(136)을 형성하는 단계를 더 포함하고, 제3 유전체층(133)의 상단 표면은 제1 게이트층(104)의 상단 표면보다 높고; 제2 절연층(126)은 제1 절연층(116) 및 제3 유전체층(133) 사이에 위치하고; 제4 유전체층(143)의 상단 표면은 제2 게이트층(105)의 상단 표면보다 높으며; 제3 절연층(136)은 제2 절연층(126) 및 제4 유전체층(143) 사이에 위치하고, 제1 유전체층(113), 제2 유전체층(123), 제3 유전체층(133) 및 제4 유전체층(143)은 공동으로 유전체층(103)을 구성하고; 제1 절연층(116), 제2 절연층(126) 및 제3 절연층(136)은 공동으로 절연층(106)을 구성한다.
일부 실시예에 있어서, 도 2 및 도 3에 도시된 제3 유전체층(133), 제1 게이트층(104) 및 제2 절연층(126)을 형성하는 단계는 아래와 같은 단계를 포함할 수 있다.
도 11 내지 도 13을 참조하면, 제2 영역(II) 및 제3 영역(III)의 반도체 채널(102)의 측벽에 초기 제3 유전체층(173)을 형성하고, 초기 제3 유전체층(173) 및 제1 절연층(116) 사이에는 제2 간격(129)이 구비된다. 일부 실시예에 있어서, 노출된 제2 영역(II) 및 제3 영역(III)의 반도체 채널(102)의 표면에 대해 열산화 처리를 수행하는 공정 단계를 사용하여, 초기 제3 유전체층(173)을 형성할 수 있다. 여기서, 초기 제3 유전체층(173)의 재료는 산화 규소이다. 다른 실시예에 있어서, 증착 공정을 통해 제2 영역 및 제3 영역의 반도체 채널의 표면을 커버하는 초기 제3 유전체층을 형성할 수도 있다.
도 12 및 도 13을 참조하면, 제2 영역(II)의 제2 간격(129)에 제1 게이트층(104)을 형성한다. 여기서, 제1 게이트층(104)을 형성하는 단계는, 도 11 및 도 12를 참조하면, 초기 제1 게이트층(114)을 형성하는 단계; 및 제3 영역(III)의 반도체 채널(102)의 측벽을 둘러싸고, 제2 영역(II)의 반도체 채널(102)의 측벽을 부분적으로 둘러싸며 초기 제3 유전체층(173)의 상단 표면에 위치하는 초기 제1 게이트층(114)을 에칭 제거하고, 나머지 초기 제1 게이트층(114)을 제1 게이트층(104)으로 사용하는 단계를 포함할 수 있고, 초기 제1 게이트층(114)은 제2 간격(129)을 충만하고 초기 제3 유전체층(173)의 상단 표면에 위치하며, 제1 게이트층(104)은 부분 제2 영역(II)의 반도체 채널(102)의 측벽만을 둘러싼다.
도 12 및 도 14를 참조하면, 나머지 제2 간격(129)에 제2 절연층(126)을 형성한다. 일부 실시예에 있어서, 증착 공정을 수행하여, 나머지 제2 간격(129, 도 12를 참조)을 충만하고 초기 제3 유전체층(173)의 상단 표면을 커버하는 제2 절연막을 형성하는 단계; 및 제2 절연막 및 제1 절연층(116)에 대해, 초기 제3 유전체층(173)이 노출될 때까지 화학적 기계적 평탄화를 수행하고, 나머지 제2 절연막을 제2 절연층(126)으로 사용하는 공정 단계를 사용하여 제2 절연층(126)을 형성할 수 있다. 여기서, 제2 절연막의 재료는 질화 규소를 포함한다.
도 14 및 도 15를 결합하여 참조하면, 제2 절연층(126)을 마스크로 하여 초기 제3 유전체층(173)을 에칭하여, 제3 유전체층(133)을 형성한다. 여기서, 제3 유전체층(133)을 형성하는 단계에서, 반도체 채널(102)의 상단 표면이 노출될 뿐만 아니라, 제3 영역(III)의 반도체 채널(102)의 측벽 또한 노출되어, 제4 유전체층 및 제2 게이트층의 향후 형성을 위해 토대를 마련한다. 일부 실시예에 있어서, 방향(Z)에서, 초기 제3 유전체층(173)을 에칭하는 깊이는 10nm 내지 30nm일 수 있다.
일부 실시예에 있어서, 도 2 및 도 3에 도시된 제4 유전체층(143), 제2 게이트층(105) 및 제3 절연층(136)을 형성하는 단계는 아래와 같은 단계를 포함할 수 있다.
계속하여 도 15를 참조하면, 제3 영역(III)의 측벽에 제4 유전체층(143)을 형성하고, 제4 유전체층(143) 및 제2 절연층(126) 사이에는 제3 간격(139)이 구비되며; 부분 제3 간격(139)에 제2 게이트층(105)을 형성한다. 일부 예에 있어서, 제4 유전체층(143)은 또한 제3 영역(III)의 상단 표면에 형성되며, 제3 영역(III)의 반도체 채널(102) 표면에 대해 열산화 처리를 수행하는 공정 단계를 사용하여, 제4 유전체층(143)을 형성할 수 있다. 여기서, 제4 유전체층(143)의 재료는 산화 규소이다. 다른 실시예에 있어서, 증착 공정을 통해 제3 영역의 반도체 채널의 표면을 커버하는 제4 유전체층을 형성할 수도 있다.
여기서, 제2 게이트층(105)을 형성하는 단계는, 초기 제2 게이트층(도면에는 도시되지 않음)을 형성하는 단계; 및 제3 영역(III)의 반도체 채널(102)의 측벽을 부분적으로 둘러싸고 제4 유전체층(143)의 상단 표면에 위치하는 초기 제2 게이트층을 에칭하고, 나머지 초기 제2 게이트층을 제2 게이트층(105)으로 형성하는 단계를 포함할 수 있고, 초기 제2 게이트층은 제3 간격(139)을 충진하고 제4 유전체층(143)의 상단 표면에 위치하며; 제2 게이트층(105)은 부분 제3 영역(III)의 반도체 채널(102)의 측벽만을 둘러싼다.
도 17을 참조하면, 나머지 제3 간격(139, 도 15를 참조)에 제3 절연층(136)을 형성한다. 일부 실시예에 있어서, 증착 공정을 수행하여, 나머지 제3 간격을 충만하고 제4 유전체층(143)의 상단 표면을 커버하는 제3 절연막을 형성하는 단계; 및 제3 절연막 및 제1 절연층(116)에 대해, 제4 유전체층(143)이 노출될 때까지 화학적 기계적 평탄화를 수행하고, 나머지 제3 절연막을 제3 절연층(136)으로 사용하는 공정 단계를 사용하여 제3 절연층(136)을 형성할 수 있다. 여기서, 제3 절연층(136)의 재료는 질화 규소일 수 있다.
일부 실시예에 있어서, 도 2 및 도 3을 참조하면, 제2 게이트층(105)을 형성한 후, 제3 절연층(136)을 형성하기 전, 제조 방법은 또한, 제2 게이트층(105)에 란타넘족 원소 중의 적어도 하나 및 지르코늄 원소, 중 적어도 하나를 도핑하는 단계를 포함할 수 있다. 이로써, 제2 게이트층(105) 자체의 전기학적 성능을 향상시키는데 유리함으로써, 제2 게이트층(105)이 반도체 채널(102)에 대한 제어 능력을 향상시킨다. 또한, 제2 게이트층(105)의 크기가 제1 게이트층(104)의 크기보다 작은 경우, 제2 게이트층(105)에 란타넘족 원소 및 지르코늄 원소 중 적어도 하나를 도핑하는 것을 통해 제2 게이트층(105)의 전도성을 향상시킴으로써, 크기 차이로 인해 조성된 제1 게이트층(104)과 제2 게이트층(105) 간의 전도성 차이를 보완하여, 제1 게이트층(104) 및 제2 게이트층(105)이 반도체 채널(102)에 대한 제어 능력의 차이를 저하시킴으로써, 반도체 구조의 전반적인 안정성을 향상시킨다.
여기서, 도 16을 참조하면, 나머지 제3 간격(139, 도 15를 참조)에 확산층(149)을 형성한 다음, 알려진 반도체 구조가 위치한 환경의 온도를 향상시키며, 확산층(149) 중의 금속 원소의 열확산 작용을 이용하여 금속 원소를 제2 게이트층(105)에 도핑하는 공정 단계를 사용하여 제2 게이트층(105)에 란타넘족 원소 중의 적어도 하나 및 지르코늄 원소, 중 적어도 하나를 도핑할 수 있으며, 설명해야 할 것은, 금속 원소가 제2 게이트층(105)에서의 도핑 깊이는 반도체 구조가 위치한 환경의 온도가 높아짐에 따라 커진다. 여기서, 확산층(149)의 재료는 산화 란탄, 산화 스칸듐 또는 산화 세륨과 같은 란탄계 산화물 또는 산화 지르코늄 중의 적어도 하나일 수 있다.
제2 게이트층(105)에 란타넘족 원소 중의 적어도 하나 및 지르코늄 원소, 중 적어도 하나를 도핑하는 공정이 종료된 후, 나머지 확산층(149)을 제거하여, 제2 게이트층(105)을 노출시켜, 향후 제2 게이트층(105)의 상단 표면에 제3 절연층(136)을 형성하는 것을 위해 토대를 마련한다.
일부 실시예에 있어서, 도 18 및 도 1 내지 도 4를 참조하면, 제3 절연층(136)을 형성한 후, 제조 방법은 또한, 절연층(106)을 패터닝하여 제2 게이트층(105)을 노출시키고, 통공(159)을 형성하는 단계; 및 통공(159)에 전기 접촉 구조(108)를 형성하는 단계를 포함할 수 있다.
일부 실시예에 있어서, 전기 접촉 구조(108)를 형성하는 단계는 아래와 같은 단계를 포함할 수 있다. 도 2, 도 3 및 도 18을 참조하면, 절연층(106) 및 제4 유전체층(143)으로 공동 구성된 상단 표면에 개구를 구비하는 마스크층(118)을 형성하고, 방향(Z)에서, 부분 개구와 부분 제2 게이트층(105)은 대향되므로, 마스크층(118)을 마스크로 하여 절연층(106)을 에칭하는 경우, 부분 제2 게이트층(105)이 노출되어, 통공(159)을 형성한다.. 설명해야 할 것은, 도 2를 참조하면, 통공(159)을 형성한 후, 전기 접촉 구조(108)를 형성하기 전, 또한 통공(159)의 측벽에 저항층(108)을 형성할 수 있다. 여기서, 저항층(108)의 재료는 산화 규소일 수 있고, 마스크층(118)의 재료는 포토레지스트일 수 있다.
요약하면 , 제1 절연층(116) 및 제2 영역(II) 및 제3 영역(III)의 반도체 채널(102) 사이에 제2 간격(129)을 형성함으로써, 자기 정렬의 방식을 통해 제2 간격(129)에 크기가 정말한 제1 게이트층(104) 및 제2 게이트층(105)을 형성할 수 있고, 에칭 공정이 없이도 높은 크기의 정밀도를 구비한 제1 게이트층(104) 및 제2 게이트층(105)을 형성할 수 있고, 제2 간격(129)의 크기를 제어 조절하는 것을 통해, 작은 크기의 제1 게이트층(104) 및 제2 게이트층(105)을 획득할 수 있다. 또한, 동일한 반도체 채널(102)의 측벽의 상이한 영역에 제1 게이트층(104) 및 제2 게이트층(105)을 각각 형성하여, 제1 게이트층(104) 및 제2 게이트층(105)이 반도체 채널(102)에 대한 제어 능력이 상호 보완되도록 함으로써, 제1 게이트층(104) 및 제2 게이트층(105)이 전반적으로 반도체 채널(102)에 대한 양호한 제어 능력을 보장함으로써, 반도체 구조 중의 GIDL을 저하시키는데 유리하여, 반도체 구조의 전반적인 전기학적 성능을 향상시킨다.
본 분야의 통상의 기술자가 이해할 수 있는 것은, 상기 실시형태는 본 출원의 구체적인 실시예를 구현하기 위한 것이고, 실제 응용에서, 본 출원의 사상 및 범위를 이탈하지 않는 한, 형태 및 세부 사항의 다양한 변화가 가능하다., 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 출원의 사상 및 범위를 이탈하지 않는 범위 내에서 각각의 변경 및 수정이 가능하므로, 본 출원의 보호 범위는 특허청구범위에 의해 정의되는 범위에 따라야 한다.
본 출원의 실시예는 반도체 구조 및 제조 방법을 제공하고, 반도체 구조는, 기판; 유전체층; 제1 게이트층; 제2 게이트층; 및 절연층을 포함하고, 기판은 이격 배포된 비트 라인 및 반도체 채널을 포함하고, 비트 라인은 제1 방향을 따라 연장되고, 반도체 채널은 비트 라인의 부분 상단 표면에 위치하고, 비트 라인의 상단 표면에 수직되는 방향에서, 반도체 채널은 순차적으로 배열된 제1 영역, 제2 영역 및 제3 영역을 포함하고; 유전체층은 인접한 비트 라인 사이에 위치하고 반도체 채널 표면에 위치하며; 제1 게이트층은 제2 영역의 유전체층을 둘러싸고 제2 방향을 따라 연장되며, 제1 방향과 제2 방향은 상이하고; 제 2게이트층은 제3 영역의 유전체층을 둘러싸고, 비트 라인의 상단 표면에 수직되는 방향에서, 제2 게이트층과 제1 게이트층은 이격 설치되며; 절연층은 동일한 비트 라인 위에서의 인접한 반도체 채널 사이에 위치하고 인접한 유전체층 위에 위치하는 제1 게이트층 및 제2 게이트층을 이격시킨다.
상기 기술방안에 있어서, 기판에 수직된 GAA 트랜지스터를 형성하고, 비트 라인은 기판에 매립되고 반도체 채널의 하단에 위치함으로써, 3D로 적층된 반도체 구조를 구성할 수 있고, 트랜지스터는 4F2의 배열 방식에 도달하여, 반도체 구조의 집적 밀도를 향상시킨다. 또한, 제1 게이트층 및 제2 게이트층이 동일한 반도체 채널을 각각 제어하도록 설계하여, 제1 게이트층 및 제2 게이트층이 반도체 채널에 대한 제어 능력을 보완하도록 하고, 그 중 하나의 게이트층이 반도체 채널에 대한 제어 능력이 비교적 낮은 것으로 인해 GIDL이 과도하게 높은 것을 초래하는 경우, 다른 하나의 게이트층을 통해 반도체 채널을 제어하여 상기 부족함을 보완함으로써, 제1 게이트층 및 제2 게이트층 전체가 반도체 채널에 대한 양호한 제어 능력을 보장하는데 유리함으로써, 반도체 구조 중의 GIDL을 저하시키는데 유리하여, 반도체 구조 전체의 전기학적 성능을 향상시킨다.

Claims (22)

  1. 반도체 구조는,
    기판; 유전체층; 제1 게이트층; 제2 게이트층; 및 절연층을 포함하고, 상기 기판은 이격 배포된 비트 라인 및 반도체 채널을 포함하고, 상기 비트 라인은 제1 방향을 따라 연장되고, 상기 반도체 채널은 상기 비트 라인의 부분 상단 표면에 위치하고, 상기 비트 라인의 상단 표면에 수직되는 방향에서, 상기 반도체 채널은 순차적으로 배열된 제1 영역, 제2 영역 및 제3 영역을 포함하고;
    상기 유전체층은 인접한 상기 비트 라인 사이에 위치하고 상기 반도체 채널 표면에 위치하며;
    상기 제1 게이트층은 상기 제2 영역의 상기 유전체층을 둘러싸고 제2 방향을 따라 연장되며, 상기 제1 방향과 상기 제2 방향은 상이하고;
    상기 제2 게이트층은 상기 제3 영역의 상기 유전체층을 둘러싸고, 상기 비트 라인의 상단 표면에 수직되는 방향에서, 상기 제2 게이트층과 상기 제1 게이트층은 이격 설치되며;
    상기 절연층은 동일한 상기 비트 라인 위에서의 인접한 상기 반도체 채널 사이에 위치하고 인접한 상기 유전체층 위에 위치하는 상기 제1 게이트층 및 상기 제2 게이트층을 이격시키는 것을 특징으로 하는 반도체 구조.
  2. 제1항에 있어서,
    상기 반도체 채널 측벽에 수직되는 평면에서, 상기 제1 게이트층이 둘러싸는 상기 반도체 채널은 제1 절단면을 구비하고, 상기 제2 게이트층이 둘러싸는 상기 반도체 채널은 제2 절단면을 구비하며, 상기 제1 절단면의 면적은 상기 제2 절단면의 면적보다 큰 것을 특징으로 하는 반도체 구조.
  3. 제1항에 있어서,
    상기 비트 라인이 상기 반도체 채널을 가리키는 방향에서, 상기 제1 게이트층의 길이는 상기 제2 게이트층의 길이보다 큰 것을 특징으로 하는 반도체 구조.
  4. 제1항에 있어서,
    상기 반도체 채널의 측벽에 수직되는 방향에서, 상기 제1 게이트층의 두께는 상기 제2 게이트층의 두께보다 큰 것을 특징으로 하는 반도체 구조.
  5. 제1항에 있어서,
    단일 상기 제1 게이트층은 상기 제2 방향을 따라 연장되고, 인접한 상기 비트 라인 위에서의 인접한 상기 반도체 채널을 둘러싸며, 단일 상기 제2 게이트층은 단일 상기 반도체 채널만을 둘러싸는 것을 특징으로 하는 반도체 구조.
  6. 제1항에 있어서,
    상기 제2 게이트층은 란타넘족 원소 중의 적어도 하나 및 지르코늄 원소, 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 구조.
  7. 제1항에 있어서,
    상기 반도체 구조는, 전기 접촉 구조를 더 포함하고, 상기 전기 접촉 구조는 상기 비트 라인으로부터 멀리 떨어진 상기 제2 게이트층의 표면에 위치하고, 및 부분 상기 제3 영역의 상기 유전체층 표면에 위치하는 것을 특징으로 하는 반도체 구조.
  8. 제1항에 있어서,
    상기 반도체 구조는, 적어도 상기 절연층 바닥면에 대향되는 상기 비트 라인에 위치하는 금속 반도체 화합물 구조를 더 포함하는 것을 특징으로 하는 반도체 구조.
  9. 제8항에 있어서,
    상기 절연층의 양측에 위치하는 상기 반도체 채널이 상기 절연층을 가리키는 방향을 따라, 상기 금속 반도체 화합물 구조의 깊이는 점차 증가되는 것을 특징으로 하는 반도체 구조.
  10. 제1항에 있어서,
    상기 반도체 채널 측벽에 수직되는 평면에서, 상기 제1 영역의 상기 반도체 채널의 절단면 면적, 상기 제2 영역의 상기 반도체 채널의 절단면 면적 및 상기 제3 영역의 상기 반도체 채널의 절단면 면적은 순차적으로 감소되는 것을 특징으로 하는 반도체 구조.
  11. 제10항에 있어서,
    상기 유전체층은,
    인접한 상기 비트 라인 사이에 위치하고, 인접한 상기 비트 라인 위에서의 상기 제1 영역의 상기 반도체 채널 사이에 위치하는 제1 유전체층;
    상기 제1 영역의 상기 반도체 채널의 측벽 및 상기 제1 영역의 상기 제1 유전체층 측벽에 위치하는 제2 유전체층;
    상기 제2 영역의 상기 반도체 채널의 측벽을 둘러싸는 제3 유전체층; 및
    상기 제3 영역의 상기 반도체 채널의 측벽을 둘러싸고 상기 반도체 채널 상단 표면에 위치하는 제4 유전체층을 포함하는 것을 특징으로 하는 반도체 구조.
  12. 제11항에 있어서,
    상기 제1 게이트층은 적어도 상기 제1 유전체층의 부분 상단 표면 및 상기 제2 유전체층의 부분 상단 표면에 위치하고, 상기 제2 게이트층은 적어도 상기 제3 유전체층의 부분 상단 표면에 위치하는 것을 특징으로 하는 반도체 구조.
  13. 제1항에 있어서,
    상기 절연층은,
    인접한 상기 반도체 채널의 상기 유전체층 사이 및 상기 제1 게이트층 사이에 위치하고, 상기 제2 방향을 따라 연장되는 제1 절연층;
    상기 제1 게이트층의 상단 표면에 위치하고, 상기 제1 절연층 및 상기 제2 게이트층 사이에 위치하는 제2 절연층; 및
    상기 제2 게이트층의 상단 표면에 위치하고, 상기 제2 절연층 및 상기 유전체층 사이에 위치하는 제3 절연층을 포함하고,
    상기 제1 절연층의 상단 표면은 상기 제3 영역 상단 표면보다 낮지 않은 것을 특징으로 하는 반도체 구조.
  14. 반도체 구조의 제조 방법으로서,
    기판을 제공하는 단계;
    유전체층을 형성하는 단계;
    제1 게이트층을 형성하는 단계;
    제2 게이트층을 형성하는 단계; 및
    절연층을 형성하는 단계를 포함하고;
    상기 기판은 이격 배포된 비트 라인 및 반도체 채널을 포함하고, 상기 비트 라인은 제1 방향을 따라 연장되고, 상기 반도체 채널은 상기 비트 라인의 부분 상단 표면에 위치하고, 상기 비트 라인의 상단 표면에 수직되는 방향에서, 상기 반도체 채널은 순차적으로 배열된 제1 영역, 제2 영역 및 제3 영역을 포함하고;
    상기 유전체층은 인접한 상기 비트 라인 사이에 위치하고 상기 반도체 채널 표면에 위치하며;
    상기 제1 게이트층은 상기 제2 영역의 상기 유전체층을 둘러싸고;
    상기 제2 게이트층은 상기 제3 영역의 상기 유전체층을 둘러싸고, 상기 비트 라인의 상단 표면에 수직되는 방향에서, 상기 제2 게이트층과 상기 제1 게이트층은 이격 설치되며;
    상기 절연층은 동일한 상기 비트 라인 위에서의 인접한 상기 반도체 채널 사이에 위치하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  15. 제14항에 있어서,
    기판을 제공하는 단계는,
    초기 기판을 제공하는 단계; 및
    상기 초기 기판 및 상기 초기 제1 유전체층을 패터닝하여, 이격 배포된 상기 비트 라인과 상기 반도체 채널 및 인접한 비트 라인 사이에 위치하는 상기 초기 제1 유전체층을 형성하는 단계를 포함하고,
    상기 초기 기판 내에는 상기 제1 방향을 따라 연장된 초기 제1 유전체층이 구비되고,
    상기 초기 제1 유전체층의 상단 표면은 상기 반도체 채널의 상단 표면보다 낮지 않고, 상기 반도체 채널의 측벽, 상기 초기 제1 유전체층의 측벽 및 상기 비트 라인의 부분 상단 표면은 그루브홈을 둘러싸고, 상기 그루브홈은 제2 방향을 따라 연장되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  16. 제15항에 있어서,
    상기 유전체층, 상기 제1 게이트층, 상기 제2 게이트층 및 상기 절연층을 형성하는 단계는,
    인접한 상기 비트 라인 사이 및 인접한 상기 비트 라인 위에서의 상기 제1 영역의 상기 반도체 채널 사이에 제1 유전체층을 형성하는 단계;
    상기 제1 영역의 상기 그루브홈의 측벽에 제2 유전체층을 형성하는 단계;
    제1 절연층을 형성하는 단계;
    상기 제2 영역의 상기 그루브홈의 측벽에 제3 유전체층 및 상기 제1 게이트층을 형성하는 단계;
    제2 절연층을 형성하는 단계;
    상기 제3 영역의 상기 그루브홈의 측벽에 제4 유전체층 및 상기 제2 게이트층을 형성하는 단계; 및
    제3 절연층을 형성하는 단계를 포함하고,
    상기 제1 절연층은 상기 그루브홈 내에 위치하고 인접한 상기 제2 유전체층을 이격하며, 상기 제1 절연층의 상단 표면은 상기 반도체 채널의 상단 표면보다 낮지 않고;
    상기 제3 유전체층의 상단 표면은 상기 제1 게이트층의 상단 표면보다 높고;
    상기 제2 절연층은 상기 제1 절연층 및 상기 제3 유전체층 사이에 위치하고;
    상기 제4 유전체층의 상단 표면은 상기 제2 게이트층의 상단 표면보다 높으며;
    상기 제3 절연층은 상기 제2 절연층 및 상기 제4 유전체층 사이에 위치하고, 상기 제1 유전체층, 상기 제2 유전체층, 상기 제3 유전체층 및 상기 제4 유전체층은 공동으로 상기 유전체층을 구성하고; 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층은 공동으로 상기 절연층을 구성하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 유전체층, 상기 제2 유전체층 및 상기 제1 절연층을 형성하는 단계는,
    상기 그루브홈의 측벽에 초기 제2 유전체층을 형성하는 단계;
    상기 제1 간격에 상기 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층을 마스크로 하여 상기 초기 제1 유전체층 및 상기 초기 제2 유전체층을 에칭하여, 상기 제1 유전체층 및 제2 유전체층을 형성하는 단계를 포함하고,
    인접한 상기 초기 제2 유전체층 사이에는 제1 간격이 구비되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 절연층을 형성하기 전, 상기 초기 제2 유전체층을 형성한 후, 상기 초기 제2 유전체층에 의해 노출된 상기 비트 라인의 부분 상단 표면에 대해 금속 규소화 처리를 수행하여, 금속 반도체 화합물 구조를 형성하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  19. 제16항에 있어서,
    상기 제3 유전체층, 상기 제1 게이트층 및 상기 제2 절연층을 형성하는 단계는,
    상기 제2 영역 및 상기 제3 영역의 상기 반도체 채널의 측벽에 초기 제3 유전체층을 형성하는 단계;
    상기 제2 영역의 부분 상기 제2 간격에 상기 제1 게이트층을 형성하는 단계;
    나머지 상기 제2 간격에 상기 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층을 마스크로 하여 상기 초기 제3 유전체층을 에칭하여, 상기 제3 유전체층을 형성하는 단계를 포함하고,
    상기 초기 제3 유전체층 및 상기 제1 절연층 사이에는 제2 간격이 구비되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  20. 제16항에 있어서,
    상기 제4 유전체층, 상기 제2 게이트층 및 상기 제3 절연층을 형성하는 단계는,
    상기 제3 영역의 측벽에 제4 유전체층을 형성하는 단계;
    부분 상기 제3 간격에 상기 제2 게이트층을 형성하는 단계; 및
    나머지 상기 제3 간격에 상기 제3 절연층을 형성하는 단계를 포함하고,
    상기 제4 유전체층 및 상기 제2 절연층 사이에는 제3 간격이 구비되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  21. 제20항에 있어서,
    상기 제2 게이트층을 형성한 후, 상기 제3 절연층을 형성하기 전, 상기 반도체 구조의 제조 방법은, 상기 제2 게이트층에 란타넘족 원소 중의 적어도 하나 및 지르코늄 원소, 중 적어도 하나를 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  22. 제15항에 있어서,
    상기 반도체 구조의 제조 방법은, 전기 접촉 구조를 형성하는 단계를 더 포함하고, 상기 전기 접촉 구조를 형성하는 단계는,
    상기 제2 게이트층이 노출되도록 하기 위해 상기 절연층을 패터닝하고, 통공을 형성하는 단계; 및
    상기 통공에 상기 전기 접촉 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
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