TW201911538A - 在記憶體單元之垂直場效應電晶體下具有埋藏位元線之記憶體陣列及形成記憶體陣列之方法 - Google Patents

在記憶體單元之垂直場效應電晶體下具有埋藏位元線之記憶體陣列及形成記憶體陣列之方法 Download PDF

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Abstract

本發明涉及具有埋藏位元線的記憶體陣列及形成記憶體陣列的方法，其揭露一種結構，其中，記憶體陣列中的記憶體單元的垂直場效應電晶體(VFET)的下方源極/漏極區在埋藏位元線上方對齊並與其電性連接。各單元包括具有下方源極/漏極區、上方源極/漏極區以及垂直延伸於該些源極/漏極區之間的至少一個溝道區的VFET。該下方源極/漏極區在埋藏位元線上方並與其緊鄰，該位元線具有與該下方源極/漏極區相同或與其相比較窄的寬度，且該位元線包括一對位元線段以及橫向位於該些段之間的半導體區。該半導體區由與該下方源極/漏極區不同的半導體材料製成。本發明還揭露一種方法，以確保可獲得具有所需關鍵尺寸的位元線並允許在最小位元線耦合下的該記憶體陣列的尺寸微縮。

Description

在記憶體單元之垂直場效應電晶體下具有埋藏位元線之記憶體陣列及形成記憶體陣列之方法
本發明涉及記憶體陣列(memory array)。尤其，本發明涉及具有與記憶體單元(cell)的垂直場效應電晶體(vertical field effect transistor；VFET)的下方源極/漏極區連接的埋藏位元線的記憶體陣列以及形成該記憶體陣列的方法，以允許在相鄰埋藏位元線(bitline；BL)之間具有最小耦合下的尺寸微縮。
積體電路(integrated circuit；IC)設計決定常常由裝置微縮能力、裝置密度、製造效率及成本驅動。例如，平面場效應電晶體(field effect transistor；FET)的尺寸微縮導致開發具有較短溝道長度的平面FET，不幸的是，較小的溝道長度導致短溝道效應的相應增加。作為回應，開發了非平面FET技術(例如，鰭式FET(FINFET)技術)。FINFET是非平面FET，其包含半導體鰭片(也就是， 較高且薄的、長條形的、矩形形狀的半導體本體)，以及在該半導體鰭片內的橫向位於源極/漏極區之間的溝道區。柵極結構鄰近該溝道區處的該半導體鰭片的頂部表面及相對側壁。與平面FET所呈現的單維場效應相比，這樣的FINFET呈現二維場效應，因此在溝道上方呈現改進的柵極控制。應當注意的是，由於半導體鰭片很薄，因此呈現於頂部表面的任意場效應是微不足道的(也就是，可忽略不計)。
近來，已開發垂直場效應電晶體(VFET)，例如垂直鰭式場效應電晶體(VFINFET)以及垂直奈米線型場效應電晶體(VNWFET)，其中，裝置元件垂直堆疊於襯底上，而不是在襯底上並排(side by side)設置，從而允許增加裝置密度(也就是，在給定區域內具有更多裝置)。具體地說，VFET通常包括位於襯底中的下方源極/漏極區，自該下方源極/漏極區向上延伸的半導體鰭片或一條或多條奈米線(nanowire)，以及外延生長於該半導體鰭片或該奈米線的頂部表面上的上方源極/漏極區。柵極結構(例如，替代金屬柵極(replacement metal gate；RMG))橫向圍繞該半導體鰭片或奈米線，並分別通過上下間隔件(spacer)層電性隔離該下方源極/漏極區及該上方源極/漏極區。
記憶體單元(例如，嵌入式動態隨機存取記憶體(embedded dynamic random access memory；eDRAM)單元、SRAM單元等)可包含此類垂直VFET，以最大限度地降低各單元占晶面積(footprint)，從而最大限度地降低包 含該記憶體單元的整個記憶體陣列所需的晶片面積。不過，與將具有VFET的記憶體單元包含於記憶體陣列中相關的，尤其是與將記憶體陣列位元線與該記憶體單元中的VFET的下方源極/漏極區連接相關的實際問題包括：與光刻圖案化該位元線並獲得所需關鍵尺寸關聯的限制，以及在尺寸微縮與相鄰位元線之間的耦合之間的折衷。
鑒於上述，本文中揭露一種記憶體陣列的實施例，其中，該陣列中的記憶體單元的垂直場效應電晶體(VFET)的下方源極/漏極區在埋藏位元線上方對齊並與其電性連接。具體地說，各記憶體單元可包括具有下方源極/漏極(S/D)區、上方S/D區以及垂直延伸於該下方與上方S/D區之間的至少一個溝道區的VFET。該下方S/D區可位於埋藏位元線(BL)上方並與其緊鄰。此埋藏BL可具有與該下方S/D區相同的寬度或與其相比較窄的寬度。此外，此埋藏BL可包括延伸該BL的長度的一對基本平行的長條形的BL段以及橫向位於該些BL段之間的半導體區。該半導體區可由與該下方S/D區不同的半導體材料製成。本文中還揭露一種形成此類記憶體陣列的方法的實施例。在此方法中，由於該埋藏BL未被光刻圖案化，因此可獲得該BL的所需關鍵尺寸。此外，由於該埋藏BL位於該下方S/D區下方，而不是在該下方S/D區旁邊，因此該記憶體陣列的尺寸微縮可在最小BL耦合下發生。
尤其，本文中揭露一種記憶體陣列的實施 例。此記憶體陣列可包括：除其它元件以外，襯底、位於該襯底上方的埋藏位元線(BL)，以及位於該埋藏BL上方的記憶體單元。該埋藏BL可具有與該襯底相鄰的第一表面以及與該第一表面相對的第二表面。該埋藏BL可包括延伸該BL的長度的一對基本平行的長條形的BL段以及橫向位於該些BL段之間的半導體區。該記憶體單元可包括：除其它元件以外，垂直場效應電晶體(VFET)。此VFET可包括第一源極/漏極(S/D)區、第二S/D區，以及位於該第一S/D區與該第二S/D區之間的溝道區。該第一S/D區可緊鄰相對該襯底的該埋藏BL的該第二表面(也就是，該埋藏BL可堆疊於該襯底與該第一S/D區之間)。該第一S/D區可具有第一寬度，且下方的該埋藏BL可具有等於或小於該第一寬度的第二寬度。此外，該第一S/D區可由第一半導體材料(例如，矽)製成，且該埋藏BL的該半導體區可由不同於該第一半導體材料的第二半導體材料(例如，矽鍺)製成。應當注意的是，層間介電(interlayer dielectric；ILD)材料可橫向鄰近該埋藏BL的相對側以及該第一S/D區的相對側。可選地，氣隙可位於鄰近該埋藏BL的該ILD材料內或該埋藏BL的側壁與該ILD材料之間。該溝道區可位於該第一S/D區上方且可為半導體鰭片或半導體奈米線的形式。該第二S/D區可位於該溝道區上方。因此，在上述記憶體陣列中，該埋藏BL以及該記憶體單元的第一S/D區、該溝道區及該第二S/D區垂直堆疊於該襯底上方。
本文中還揭露一種形成上述記憶體陣列的 方法的實施例。
一般來說，在該方法實施例中，可形成記憶體陣列的記憶體單元的垂直場效應電晶體(VFET)的第一源極/漏極(S/D)區，以使其位於半導體區上方並與其緊鄰，該半導體區位於襯底的頂部表面上。該第一S/D區與該半導體區可具有基本相等的寬度(例如，以使該半導體區的側壁與該第一源極/漏極區基本垂直對齊)。此外，該第一S/D區可由第一半導體材料(例如，矽)製成，且該半導體區可由不同於該第一半導體材料的第二半導體材料(例如，矽鍺)製成。隨後，可選擇性回蝕刻該半導體區的側壁，以窄化該半導體區(也就是，使該半導體區窄於該第一S/D區)，從而在該第一S/D區下方並橫向鄰近該半導體區形成空腔。可沉積導體以填充該空腔。接著，可執行蝕刻製程(process)，以移除該導體橫向延伸超出該空腔的任意部分，從而在該第一S/D區下方形成埋藏位元線(BL)。此埋藏BL將包括第一BL段、第二BL段以及橫向位於該第一BL段與該第二BL段之間的該半導體區。在所得結構中，該第一S/D區可具有第一寬度，且該埋藏BL可具有第二寬度。該第二寬度可基本等於該第一寬度。或者，可回蝕刻該埋藏BL的側壁，以使該第一S/D區的該第一寬度大於該埋藏BL的該第二寬度。隨後，可沉積層間介電(ILD)材料的覆被層，以使其橫向鄰近該埋藏BL及該第一S/D區的相對側。可選地，可沉積此ILD材料的覆被層，以使氣隙形成於鄰近該埋藏BL的該ILD材料內或該埋藏BL 的側壁與該ILD材料之間。接著，可執行額外製程以完成該VFET、該記憶體單元的其它元件、該記憶體陣列的其它元件等。
形成上述記憶體陣列的該方法的一個特定實施例可包括形成位於襯底上的半導體層以及位於該半導體層上的額外半導體層。該額外半導體層可為第一半導體材料(例如，矽)，且該半導體層可為不同於該第一半導體材料的第二半導體材料(例如，矽鍺)。在位於該額外半導體層的下部上方的該額外半導體層的上部中可圖案化半導體本體(例如，半導體鰭片或半導體奈米線(nanowire；NW))。接著，可摻雜該額外半導體層的剩餘下部以用於記憶體陣列的記憶體單元的垂直場效應電晶體(VFET)的第一源極/漏極(S/D)區。
可在該部分完成結構上沉積犧牲層，並可在該犧牲層上形成掩膜部分，以使其在該半導體本體上方對齊並寬於該半導體本體。在形成該掩膜部分以後，可執行非等向性(anisotropic)蝕刻製程以形成溝槽，該溝槽基本垂直延伸穿過該犧牲層、穿過該額外半導體層的該下部、穿過該半導體層並進入該襯底中。此非等向性蝕刻製程將成形(也就是，定義形狀、形成、圖案化等)該額外半導體層的該下部中的該第一S/D區並且還將成形下方該半導體層中的半導體區，以使該第一S/D區與該半導體區具有基本相等的寬度。
隨後，可執行等向性(isotropic)蝕刻製程以 選擇性回蝕刻該半導體區的側壁，從而窄化該半導體區(也就是，使該半導體區窄於該第一S/D區)，由此在該第一S/D區下方並橫向鄰近該半導體區形成空腔。接著，可移除該掩膜部分，並可沉積導體以填充該空腔。在沉積該導體之後，可執行額外非等向性蝕刻製程以形成垂直延伸穿過該導體的額外溝槽。此額外非等向蝕刻製程可移除橫向延伸超出該空腔的該導體的任意部分，從而可成形(也就是，定義形狀、形成、圖案化等)該第一S/D區下方的該記憶體陣列的埋藏位元線(BL)。此埋藏位元線將包括第一BL段、第二BL段以及橫向位於該第一位元線段與該第二位元線段之間的該半導體區。在所得結構中，該第一S/D區可具有第一寬度，且該埋藏BL可具有第二寬度。該埋藏BL的該第二寬度可基本等於該第一S/D區的該第一寬度。或者，還可回蝕刻該埋藏BL的側壁，以使該第一S/D區的該第一寬度大於該埋藏BL的該第二寬度。
隨後，可沉積層間介電(ILD)材料的覆被層，以使其填充該額外溝槽，從而使其橫向鄰近該埋藏BL的相對側及該第一S/D區的相對側。可選地，可沉積此ILD材料的覆被層，以使氣隙形成於鄰近該埋藏BL的該ILD材料內或該埋藏BL的側壁與該ILD材料之間。接著，可執行額外製程以完成該VFET、該記憶體單元的其它元件、該記憶體陣列的其它元件等。
10A、10B、10C‧‧‧DRAM單元
20‧‧‧垂直場效應電晶體
30‧‧‧電容器
40‧‧‧埋藏BL
50‧‧‧字元線
101‧‧‧襯底
102‧‧‧半導體襯底
103‧‧‧絕緣體層
104‧‧‧單晶半導體層
105‧‧‧ILD材料
106‧‧‧第一間隔件層
107‧‧‧柵極
107a‧‧‧共形柵極介電層
107b‧‧‧柵極導體層
108‧‧‧第二間隔件層
109‧‧‧額外ILD材料
110‧‧‧S/D開口
111‧‧‧半導體層
112‧‧‧額外半導體層
113‧‧‧掩膜部分
114‧‧‧半導體本體
115‧‧‧覆被犧牲層
116‧‧‧掩膜部分
117‧‧‧導體
121‧‧‧溝道區
122‧‧‧第一S/D區
123‧‧‧第二S/D區
130‧‧‧S/D接觸
141a、141b‧‧‧BL段
142‧‧‧半導體區
145‧‧‧氣隙
161‧‧‧第一寬度
162‧‧‧第二寬度
165‧‧‧溝槽
166‧‧‧空腔
167‧‧‧額外溝槽
168‧‧‧共用柵極開口
602、604、606、608、610、612、614、616、618、620、622、624、626、628、630、632、634、636、638、640‧‧‧製程
1121‧‧‧下部1121
BL‧‧‧位元線
M1至Mx‧‧‧BEOL金屬層級
通過參照附圖自下面的詳細說明將更好地 理解本發明，該些附圖並一定按比例繪製，且其中：第1圖顯示示例動態隨機存取記憶體(DRAM)陣列的高階示意圖；第2A圖及第2B圖顯示所揭露的記憶體陣列的一個實施例100A的部分的不同剖視圖；第3圖至第5圖分別顯示所揭露的記憶體陣列的不同實施例100B至100D的部分的剖視圖；第6圖顯示形成所揭露的記憶體陣列的方法的流程圖；第7圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第8圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第9圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第10圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第11A圖至第11C圖分別顯示在第6圖的流程圖的製程608之後具有不同形狀的半導體本體的替代部分完成結構的部分的不同頂視圖；第12圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第13A圖及第13B圖分別顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖及頂視 圖；第14A圖及第14B圖分別顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖及頂視圖；第15圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第16圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第17圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第18圖顯示依據第6圖的流程圖中的可選製程624所形成的部分完成結構的部分的剖視圖；第19A圖至第19C圖分別顯示在第6圖的流程圖的製程626之後的替代部分完成結構的部分的不同剖視圖；第20A圖及第20B圖分別顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖及頂視圖；第21圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第22圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第23圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖； 第24A圖至第24C圖分別顯示在第6圖的流程圖的製程630之後具有不同形狀的半導體本體的替代部分完成結構的不同立體圖；第25圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第26圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；第27圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖；以及第28圖顯示依據第6圖的流程圖所形成的部分完成結構的部分的剖視圖。
如上所述，記憶體單元(例如，嵌入式動態隨機存取記憶體(eDRAM)單元、SRAM單元等)可包含此類垂直VFET，以最大限度地降低各單元占晶面積，從而最大限度地降低包含該記憶體單元的整個記憶體陣列所需的晶片面積。不過，與將具有VFET的記憶體單元包含於記憶體陣列中相關的，尤其是與將記憶體陣列位元線與該記憶體單元中的VFET的下方源極/漏極區連接相關的實際問題包括：與光刻圖案化該位元線並獲得所需關鍵尺寸關聯的限制，以及在尺寸微縮與相鄰位元線之間的耦合之間的折衷。
例如，可光刻圖案化及蝕刻用於位元線的溝槽，以使記憶體單元的VFET的下方源極/漏極區橫向位 於一對位元線之間並與其緊鄰。不過，挑戰是通過使用光刻圖案化製程是否可獲得該位元線的所需關鍵尺寸。此外，相鄰VFET之間的間距必須足夠大，以避免相鄰位元線之間的耦合。一個解決方案是光刻圖案化及蝕刻用於位元線的該溝槽，以使記憶體單元的VFET的下方源極/漏極區橫向緊鄰單條位元線，並使所有位元線都在所有VFET的同一側上。儘管此解決方案降低位元線耦合，但通過使用光刻圖案化獲得所需關鍵尺寸仍是一個問題。
鑒於上述，本文中揭露一種記憶體陣列的實施例，其中，該陣列中的記憶體單元的垂直場效應電晶體(VFET)的下方源極/漏極區在埋藏位元線上方對齊並與其電性連接。具體地說，各記憶體單元可包括具有下方源極/漏極(S/D)區、上方S/D區以及垂直延伸於該下方與上方S/D區之間的至少一個溝道區的VFET。該下方S/D區可緊鄰埋藏位元線(BL)並在其上方中心對齊。此埋藏BL可具有與該下方S/D區相同的寬度或與其相比較窄的寬度。此外，此埋藏BL可包括延伸該BL的長度的一對基本平行的長條形的BL段以及橫向位於該平行的BL段之間的半導體區。該半導體區可由與該下方S/D區不同的半導體材料製成。本文中還揭露一種形成此類記憶體陣列的方法的實施例。在此方法中，由於該埋藏BL未被光刻圖案化，因此可獲得該BL的所需關鍵尺寸。此外，由於該埋藏BL位於該下方S/D區下方，而不是在該下方S/D區旁邊，因此該記憶體陣列的尺寸微縮可在最小BL耦合下發生。
尤其，本文中揭露記憶體陣列以及形成該記憶體陣列的方法的實施例。該記憶體陣列包括以數行(row)及數列(column)佈置的多個記憶體單元，且各記憶體單元包括與埋藏位元線電性連接的至少一個垂直場效應電晶體(VFET)。出於示例目的，將所揭露的記憶體陣列在下面說明並在附圖中顯示為動態隨機存取記憶體(DRAM)陣列。不過，應當理解，作為替代，可將該新穎特徵包含於任意記憶體陣列中，其中，以數行及數列佈置記憶體單元，且各記憶體單元包括與埋藏位元線電性連接的至少一個垂直場效應電晶體。
第1圖顯示示例DRAM陣列的高階示意圖。此DRAM陣列包括以數行及數列佈置的多個DRAM單元(例如，10A、10B、10C等)，不同列中的該DRAM單元分別與不同的字元線(wordline；WL)50連接，不同行中的該記憶體單元分別與不同的位元線(BL)連接。具體地說，各DRAM單元(例如，10A、10B、10C等)包括垂直場效應電晶體(VFET)20及電容器30。各DRAM單元中的各VFET 20具有與埋藏BL 40連接的第一源極/漏極(S/D)區、與WL 50連接的柵極、以及與電容器30連接的第二S/D區。將各DRAM單元中的各電容器30電性連接於VFET 20的第二S/D區與地(ground)之間。如圖所示，給定列中的所有DRAM單元的VFET的柵極都與同一WL 50電性連接。而且，給定行中的所有DRAM單元的VFET的第一S/D區都與同一BL 40連接(也就是，該給定行中的該記憶體單 元將具有共用BL)。該DRAM陣列的額外元件包括但不限於與各WL連接的列位址選擇(row address select；RAS)邏輯以及與各BL連接的行位址選擇(column address select；CAS)邏輯。此類DRAM陣列的讀及寫操作是本領域公知的，因此，自本說明書略去此類操作的細節，以使讀者關注所揭露實施例的顯著態樣。
第2A圖及第2B圖詳細顯示所揭露記憶體陣列的一個實施例100A的部分的不同剖視圖。具體地說，第2A圖顯示一對相鄰DRAM單元(例如，第1圖的DRAM單元10A及10B)的剖視圖，該些DRAM單元處於該記憶體陣列內的一列DRAM單元中且在不同埋藏BL 40上方對齊並與其連接。第2B圖顯示另一對相鄰DRAM單元(例如，第1圖的DRAM單元10A及10C)的剖視圖，該些DRAM單元處於該DRAM陣列內的一行DRAM單元中且在同一埋藏BL上方對齊並與其連接。第3圖至第5圖分別顯示所揭露記憶體陣列的不同實施例100B至100D的部分的剖視圖，尤其顯示具有可包含於其中的各種可選特徵的同一對相鄰DRAM單元(例如，DRAM單元10A及10B)，如下面詳細所述。
請參照第2A圖至第5圖，該記憶體陣列的各實施例100A至100D可包括具有單晶半導體表面的襯底101。襯底101可為例如絕緣體上半導體襯底，如圖所示。也就是說，襯底101可包括半導體襯底102、位於半導體襯底102上的絕緣體層103、以及位於絕緣體層103上的 單晶半導體層104。半導體襯底102可由第一半導體材料(例如，矽)或任意其它合適的半導體材料製成。絕緣體層103可由二氧化矽或任意其它合適的絕緣體材料製成。半導體層104可由該第一半導體材料(例如，矽)或任意其它合適的半導體材料製成。或者，襯底101可為由該第一半導體材料(例如，矽)或任意其它合適的半導體材料製成的塊體半導體襯底。
該記憶體陣列的各實施例100A至100D還可包括位於襯底101上並沿第一方向取向的多個基本平行的埋藏BL 40。各埋藏BL 40可具有緊鄰襯底101(例如，在半導體層104的部分上方對齊)的第一表面(也就是，底部表面)、以及與該第一表面相對的第二表面(也就是，頂部表面)。各埋藏BL 40可包括延伸埋藏BL 40的長度的一對基本平行的、長條形的BL段141a及141b以及橫向位於BL段141a與141b之間的半導體區142。BL段141a及141b可由包括一個或多個金屬及/或金屬合金材料層的導體製成(例如，鎢、鈦、氮化鈦、鉭、氮化鉭、鈷、鎳，或任意其它合適的導體材料)。半導體區142可由第二半導體材料(例如，矽鍺)製成，該第二半導體材料不同於該第一半導體材料(例如，矽)。
該記憶體陣列的各實施例100A至100D還可包括以行(沿該第一方向取向(也就是，與BL 40相同的方向))及列(沿垂直於該第一方向的第二方向取向)佈置的多個記憶體單元(例如，第1圖中所示的DRAM單元)。各 記憶體陣列將包括在埋藏BL 40上方對齊並與其連接的VFET 20。在任意給定列的該記憶體單元內，在該列中的該記憶體單元的VFET 20將分別在不同的埋藏BL 40上方對齊。例如，參見第2A圖及第3圖至第5圖，該些圖顯示相鄰DRAM單元10A及10B(處於該記憶體陣列內的一列DRAM單元中)的VFET 20在不同的埋藏BL 40上方對齊並與其連接。而且，在任意給定行的該記憶體單元內，在該行中的該記憶體單元的VFET 20將在同一埋藏BL 40上方對齊並與其連接(也就是，在該給定行中的該記憶體單元將具有共用BL)。例如，參見第2A圖，其顯示相鄰DRAM單元10A及10C(處於該記憶體陣列內的一行DRAM單元中)的VFET 20在同一埋藏BL 40上方對齊並與其連接。
在該記憶體陣列的各記憶體單元內的各VFET 20可包括第一源極/漏極(S/D)區122(也就是，下方S/D區)，其在埋藏BL 40上方基本中心對齊並緊鄰埋藏BL 40的第二表面(也就是，頂部表面)，以使埋藏BL 40堆疊於該襯底與第一S/D區122之間。在該記憶體陣列中的任意給定列的該記憶體單元內，該記憶體單元的VFET 20的第一S/D區122將為分立的S/D區，分別在分立的埋藏BL 40上方對齊並與其緊鄰(例如，參見第2A圖及第3圖至第5圖以及同一列內的相鄰DRAM單元10A及10B的VFET 20的分立第一S/D區122)。不過，在該記憶體陣列中的任意給定行的該記憶體單元內，單個第一S/D區122可在該行中的該記憶體單元的VFET 20之間共用 (shared)，且該共用的單個第一S/D區122可在同一BL 40上方對齊並與其緊鄰(例如，參見第2B圖及在同一行內的相鄰DRAM單元10A及10C的VFET 20的共用第一S/D區122)。也就是說，在該給定行中的該記憶體單元將具有共用BL。在任何情況下，各第一S/D區122可由該第一半導體材料(例如，矽)製成，且可經摻雜以具有處於較高導電水準的第一類型導電性(例如，對於P型VFET的P+導電性或對於N型VFET的N+導電性)。應當注意的是，各第一S/D區122可具有第一寬度161，且下方的埋藏BL 40可具有第二寬度162。如第2A圖的實施例100A中所示，第一S/D區122的第一寬度161可大致等於埋藏BL 40的第二寬度162。或者，如第3圖至第5圖的實施例100B至100D中所示，第二寬度162可小於第一寬度161。
層間介電(ILD)材料105可橫向鄰近各BL 40的相對側並且還鄰近上方各第一S/D區122的相對側。ILD材料105可為二氧化矽。或者，ILD材料105可為矽烷氧化物或任意其它合適的ILD材料，例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、四乙氧基矽烷(tetraethyl orthosilicate；TEOS)、氟化四乙氧基矽烷(fluorinated tetraethyl orthosilicate；FTEOS)等。可選地，氣隙145(也被稱為空隙或氣穴)可位於ILD材料105內，以橫向位於相鄰BL 40之間(參見第4圖的實施例100C)。應當理解，無論第一S/D區122的第一寬度161是否大於下方埋藏BL 40的第二寬度162，此類氣隙都可存在於ILD 材料105內。或者，當第一S/D區122的第一寬度161大於下方埋藏BL 40的第二寬度162時，氣隙145可位於BL 40的側壁與ILD材料105之間(參見第5圖的實施例100D)。
各記憶體單元內的各VFET 20也可包括與埋藏BL 40相對、位於第一S/D區122上的至少一個溝道區121(也就是，第一S/D區122可堆疊於埋藏BL 40與溝道區121之間)。出於示例目的，在第2A圖至第5圖中顯示各VFET 20僅具有單個溝道區121。不過，本領域的技術人員將意識到，在VFET 20中可包含額外溝道區，以提供更多的驅動電流。各溝道區121可由該第一半導體材料(例如，矽)製成。各溝道區121可經摻雜以具有處於較低導電水準的第二類型導電性(例如，對於P型VFET的N-導電性或對於N型VFET的P-導電性)。或者，各溝道區121可為未摻雜。
各溝道區121可為垂直延伸於第一S/D區122上方的長條形的半導體本體的形式。該長條形的半導體本體可為例如半導體鰭片。半導體鰭片是指較高、長且窄的基本為矩形形狀的半導體本體。例如，半導體鰭片可具有大於100奈米(nm)的高度尺寸，也大於100奈米的長度尺寸以及限於幾十奈米或更小的寬度尺寸(也就是，限於100奈米或更小)。該半導體鰭片可沿該第一方向取向(也就是，與該BL相同的方向)，以使該半導體鰭片的長度基本平行於下方的BL延伸，如第2A圖及第2B圖中所示。或 者，該半導體鰭片可沿該第二方向取向，以使該半導體鰭片的長度基本垂直於下方該BL延伸(未顯示)。或者，該長條形的半導體本體可為例如半導體奈米線(NW)。半導體NW是指較高、短且窄的半導體本體。例如，該半導體NW可具有大於100奈米的高度尺寸，限於幾十奈米或更小的長度尺寸(也就是，限於100奈米或更小)，以及也限於幾十奈米或更小的寬度尺寸(也就是，限於100奈米或更小)。在半導體NW中，長度尺寸與寬度尺寸之比可例如為約1比1，且該NW可具有方形或圓形的水準剖面。
各記憶體單元內的各VFET 20還可包括：位於溝道區121上方的第二S/D區123(也就是，上方S/D區)；位於第一S/D區122與第二S/D區123之間並橫向圍繞溝道區121的柵極107(例如，環繞柵極結構)；以及將柵極107分別與第一S/D區122及第二S/D區123電性隔離的第一間隔件層106(也就是，下方間隔件層)以及第二間隔件層108(也就是，上方間隔件層)。
具體地說，第一間隔件層106可位於第一S/D區122上方並與其緊鄰，可橫向圍繞該半導體本體的下端並且還可延伸於ILD材料105上。第一間隔件層106可由介電間隔件材料製成。該介電間隔件材料可為例如低K介電材料。本領域的技術人員將意識到，低K介電材料是具有低於二氧化矽的介電常數(尤其低於3.9)的介電常數的介電材料。可用於第一間隔件層106的一種示例低K介電材料為氫化碳氧化矽(SiOCH)。或者，可使用任意其 它合適的介電間隔件材料。
環繞柵極結構107可包括位於第一間隔件層106的頂部表面上並且還與溝道區121處的該半導體本體的垂直表面緊鄰的共形柵極介電層107a。柵極介電層107a可由例如二氧化矽或高K柵極介電材料製成。本領域的技術人員將意識到，高K柵極介電材料是具有大於二氧化矽的介電常數(也就是，大於3.9)的介電常數的介電材料。示例高K介電材料包括但不限於鉿(Hf)基介電質(例如，氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鋁鉿等)或其它合適的高k介電質(例如，氧化鋁、氧化鉭、氧化鋯等)。環繞柵極結構107還可包括位於柵極介電層107a上的至少一個柵極導體層107b。柵極導體層107b可例如由摻雜多晶矽製成。或者，柵極導體層107b可由功函數金屬以及可選地位於該功函數金屬上的填充金屬製成。應當注意的是，此類功函數金屬的金屬或金屬合金材料可經預先選擇以在考慮該VFET的導電類型的情況下獲得最優柵極導體功函數。例如，N型VFET的最優柵極導體功函數將例如在3.9eV與約4.2eV之間。具有在此範圍內的功函數的示例金屬(及金屬合金)包括但不限於鉿、鋯、鈦、鉭、鋁，及其合金，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、以及碳化鋁。P型VFET的最優柵極導體功函數將例如在約4.9eV與約5.2eV之間。具有在此範圍內的功函數的示例金屬(及金屬合金)包括但不限於釕、鈀、鉑、鈷、及鎳，以及金屬氧化物(鋁碳氧化物、鋁鈦碳氧化物等)及金屬氮 化物(例如，氮化鈦、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭等)。示例填充金屬包括但不限於鎢、鋁及鈷。
第二間隔件層108可位於柵極導體層107b的頂部表面上方並與其緊鄰且可橫向圍繞該半導體本體的上端。第二間隔件層108可由與第一間隔件層106相同的介電間隔件材料製成。或者，第二間隔件層108可由不同的介電間隔件材料製成。
額外ILD材料109的覆被層可位於第二間隔件層108上。額外ILD材料109可為與ILD材料109相同的ILD材料。或者，額外ILD材料109可為不同的ILD材料。在任何情況下，額外ILD材料109應當是與用於第二間隔件層108的材料不同的材料。
S/D開口可基本垂直延伸穿過額外ILD材料109的覆被層且可在半導體本體上方對齊，以在該S/D開口的底部暴露該半導體本體及相鄰第二間隔件層108的頂部表面。第二S/D區123(也就是，上方S/D區)可填充該S/D開口的下部，且S/D接觸130可填充該S/D開口的上部。第二S/D區123可由外延半導體材料製成。該外延半導體材料可為與該第一半導體材料(例如，矽)相同的半導體材料，或者，可為不同的半導體材料。在任何情況下，各第二S/D區123可經原位摻雜以具有處於較高導電水準的第一類型導電性(例如，對於P型VFET的P+導電性或對於N型VFET的N+導電性)。S/D接觸130可位於第二S/D區123上方並與其緊鄰。S/D接觸130可包括可選的 金屬矽化物、黏結劑及/或阻擋層，以及導電填充材料，尤其，金屬或金屬合金填充材料(例如，鎢、鈷、鋁，或任意其它合適的金屬或金屬合金填充材料)。
如上所述，在該記憶體陣列中的任意給定列的該記憶體單元中，該記憶體單元的VFET 20的第一S/D區122將是分別在不同的埋藏BL 40上方對齊並與其緊鄰的分立S/D區，然而，在該記憶體陣列中的任意給定行的該記憶體單元中，單個第一S/D區122可在該行中的該記憶體單元的VFET 20之間共用，且此共用的單個第一S/D區122可在同一BL 40上方對齊並與其緊鄰(也就是，在該給定行中的該記憶體單元將具有共用BL)。不過，應當注意，該記憶體陣列內(無論位於行或列內)的各記憶體單元中的各VFET 20將具有分立的第二S/D區123。
此外，該記憶體陣列中的各記憶體單元中的各VFET 20可具有與其溝道區121相鄰的分立環繞柵極結構(未顯示)。在此情況下，在該記憶體陣列中的任意給定列的記憶體單元內，在該列中的各記憶體單元中的各VFET 20的各環繞柵極結構可(例如，通過相應接觸)與同一WL 50電性連接。而且，在該記憶體陣列中的任意給定行的記憶體單元中，在該行中的各記憶體單元中的各VFET 20的各環繞柵極結構可(例如，通過相應接觸)與不同的WL 50電性連接。
或者，在該記憶體陣列中的任意給定列的記憶體單元內，單個環繞柵極結構107可在該列中的該記 憶體單元的VFET 20之間共用，更具體地說，此單個共用的環繞柵極結構107可鄰近該列內的所有記憶體單元的所有VFET 20的溝道區121(例如，參見第2A圖及第3圖至第5圖以及相鄰DRAM單元10A及10B的VFET 20的單個、共用的環繞柵極結構107，該些DRAM單元處於該記憶體陣列內的一列DRAM單元中)。此單個、共用的環繞柵極結構107可通過單個接觸與WL 50電性連接。不過，將逐列使用分立的環繞柵極結構，從而在該記憶體陣列中的任意給定行的記憶體單元內，該行中的各記憶體單元的各VFET 20將具有通過不同的接觸與不同的WL電性連接的不同柵極。
如上所述，所揭露的記憶體陣列可例如為DRAM記憶體陣列。在此情況下，各記憶體單元，尤其各DRAM單元可分別包括通過S/D接觸130與該DRAM單元的VFET 20的第二S/D區123電性連接的電容器30。DRAM陣列中的DRAM單元的電容器30可例如為後端工藝(back of the line；BEOL)電容器。也就是說，電容器30可位於VFET 20上方的BEOL金屬層級(M1至Mx)的其中一個或多個內。例如，各電容器30可為金屬-絕緣體-金屬(metal-insulator-metal；MIM)，其中，該絕緣體橫向位於同一金屬層級內的金屬之間，或者其中，該絕緣體堆疊於不同金屬層級中的金屬之間。此類BEOL電容器是本領域公知的，因此，自本說明書略去該電容器的細節，以使讀者關注所揭露實施例的顯著態樣。或者，所揭露的記憶體 陣列可為任意類型的記憶體陣列，其中，各記憶體單元包括如上所述與埋藏BL 40連接的VFET 20，以及任意其它元件。
在任何情況下，在所揭露記憶體陣列的各上述實施例100A至100D中，由於BL 40位於該記憶體單元的VFET 20的第一S/D區122下方而不是位於第一S/D區122的旁邊，因此降低相鄰埋藏BL 40之間(例如，在該陣列內的一列的記憶體單元中的相鄰記憶體單元10A與10B的VFET 20下方對齊的相鄰埋藏BL 40之間，如第2A圖及第3圖至第5圖中所示)的電容耦合。在實施例100B至100D中更進一步降低相鄰埋藏BL 40之間的電容耦合，其中，BL 40的寬度窄於第一S/D區122，以及/或者其中，在該相鄰埋藏BL之間存在氣隙145。
參照第6圖的流程圖，本文中還揭露一種形成所揭露記憶體陣列的上述實施例100A至100D的方法的實施例。
該方法包括設置襯底101(見製程602及第7圖)。襯底101可為絕緣體上半導體襯底，如圖所示。也就是說，襯底101可包括半導體襯底102、位於半導體襯底102上的絕緣體層103、以及位於絕緣體層103上的單晶半導體層104。半導體襯底102可由第一半導體材料(例如，矽)或任意其它合適的半導體材料製成。絕緣體層103可由二氧化矽或任意其它合適的絕緣體材料製成。半導體層104也可由該第一半導體材料(例如，矽)或任意其它合適的 半導體材料製成。或者，襯底101可為由該第一半導體材料(例如，矽)或任意其它合適的半導體材料製成的塊體半導體襯底。
接著，在襯底101的頂部表面上可形成半導體層的堆疊(見製程604至606以及第8圖)。具體地說，在襯底101的頂部表面上可形成半導體層111。此半導體層111可例如通過外延沉積不同於該第一半導體材料的第二半導體材料(例如，矽鍺)形成。接著，在半導體層111的頂部表面上可形成額外半導體層112。此額外半導體層112可例如通過外延沉積該第一半導體材料(例如，矽)形成。應當注意的是，半導體層111的高度(自襯底101的頂部表面測量)可小於額外半導體層112的高度(自半導體層111的頂部表面測量)。
出於示例目的，就形成如第1圖中所示的記憶體陣列內的一列的記憶體單元中的相鄰記憶體單元10A及10B在下面說明並在附圖中顯示其餘製程步驟。
接著，可在額外半導體層112的上部中圖案化半導體本體114(見製程608及第9圖至第10圖)。具體地說，在額外半導體層112的上部中可圖案化針對記憶體陣列(例如，DRAM陣列)的記憶體單元(例如，動態隨機存取記憶體(DRAM)單元)中將分別包含的多個垂直場效應電晶體(VFET)的其中每一個的一個或多個半導體本體114。額外半導體層112的該上部的圖案化可通過使用例如傳統光刻圖案化及蝕刻技術(如下面詳細所述)、或者通過使用 任意其它合適的圖案化及蝕刻技術(例如，側壁圖像轉移(sidewall image transfer；SIT)技術)執行。
例如，在製程608，在額外半導體層112的頂部表面上可沉積硬掩膜層(例如，氮化矽硬掩膜層)。接著，可光刻圖案化及蝕刻該硬掩膜層，以形成與半導體本體的所需形狀對應的掩膜部分113(見第9圖)。接著，可執行非等向性蝕刻製程，停止於半導體層111的頂部表面的水準上方一定距離，從而在額外半導體層112的剩餘下方部分1121上方形成半導體本體114(見第10圖)。
應當注意的是，在製程608圖案化於額外半導體層112的上部中的半導體本體114可為半導體鰭片。該半導體鰭片可沿第一方向取向(也就是，將沿與記憶體單元的行相同的方向取向)，分別如第10及11A圖的剖視圖及頂視圖中所示。或者，該半導體鰭片可沿垂直於該第一方向的第二方向取向(例如，將沿與記憶體單元的列相同的方向取向)，如第11B圖中所示。或者，在製程608圖案化於額外半導體層112的上部中的半導體本體114可為半導體奈米線(NW)，如第11C圖中所示，且其具有與第10圖中所示的剖面基本相同的剖面。在上面關於結構實施例100A至100D的討論中闡述了半導體鰭片及半導體奈米線的示例尺寸。
出於示例目的，就第10圖及第11A圖中所示的部分完成結構在下面說明並在附圖中顯示其餘製程，其中，半導體本體114是沿該第一方向取向的半導體鰭片。
隨後，可執行摻雜物注入製程，以摻雜該額外半導體層的下部1121，隨後將會將該下部圖案化成第一S/D區122(見製程610及第12圖)。具體地說，該額外半導體層的下部1121可經第一摻雜物摻雜以具有處於較高導電水準的第一類型導電性(例如，對於P型VFET的P+導電性以及對於N型VFET的N+導電性)。
可沉積覆被犧牲層115，以覆蓋半導體本體114並經拋光(例如，通過使用化學機械拋光(chemical mechanical polishing；CMP)製程)以在該半導體本體的頂部表面上暴露掩膜部分113(見製程612)。覆被犧牲層115可為例如犧牲介電層(例如，犧牲二氧化矽層)。接著，在覆被犧牲層115上可沉積額外硬掩膜層(例如，額外氮化矽硬掩膜層)。該額外硬掩膜層可經光刻圖案化及蝕刻以形成掩膜部分116(見製程614及第13A圖至第13B圖)。如圖所示，各掩膜部分116可在該記憶體陣列內的給定行的記憶體單元中的所有記憶體單元的VFET 20區域上方對齊。因此，例如，如第13B圖中所示，一個掩膜部分116可在包括相鄰記憶體單元10A及10C以及上方或下方的任意額外記憶體的一行中的所有記憶體單元中的VFET 20區域上方對齊，另一個掩膜部分116可在包括記憶體單元10B以及上方或下方的任意額外記憶體單元的另一行中的VFET 20區域上方對齊，諸如此類。應當注意，各掩膜部分116可覆蓋並寬於VFET 20區域內的半導體本體114，尤其可具有與隨後將被圖案化於下方該額外半導體層的下部1121 中並被相應行的記憶體單元內的所有記憶體單元的VFET 20共用的第一S/D區122的所需寬度基本相等的寬度。
在形成掩膜部分116以後，可執行另一個非等向性蝕刻製程以形成溝槽165，該溝槽基本垂直延伸穿過犧牲層115、穿過該額外半導體層的下部1121、穿過半導體層111並進入襯底101中(例如，就SOI襯底而言，穿過半導體層104至絕緣體層103)(見製程616以及第14A至14B圖)。此非等向性蝕刻製程將在各掩膜部分116下方的該額外半導體層的下部1121內成形該記憶體陣列的各行的記憶體單元中的VFET 20的共用第一S/D區122，尤其將成形該記憶體陣列的各行的記憶體單元中的VFET 20的共用第一S/D區122。因此，該非等向性蝕刻製程將定義共用第一S/D區122的寬度161。此非等向性蝕刻製程還將成形(也就是，定義形狀、形成、圖案化等)位於各掩膜部分116下方從而在各共用第一S/D區122下方的半導體層111內的半導體區142。因此，在製程616以後，各共用第一S/D區122與下方半導體區142將基本中心對齊並具有基本相等的寬度(也就是，共用第一S/D區的寬度161與下方半導體區142的寬度163將基本相等)。應當理解，在非等向性蝕刻製程616期間，將調整蝕刻化學以選擇性及非等向性蝕刻各該層(也就是，犧牲層115、該額外半導體層的下部1121、半導體層111，以及就SOI襯底而言，半導體層104)。用於選擇性非等向性蝕刻材料例如二氧化矽、矽以及矽鍺的技術是本領域公知的，因此，自本 說明書略去這些技術的細節，以使讀者關注所揭露實施例的顯著態樣。
隨後，可執行等向性蝕刻製程，以選擇性回蝕刻各半導體區142的暴露垂直表面(也就是，側壁)，從而相對上方的共用第一S/D區122窄化半導體區142並在各共用第一S/D區122下方形成空腔166(見製程618及第15圖)。也就是說，在製程618以後，各半導體區142的寬度163將小於共用第一S/D區122的寬度161，且各半導體區142將橫向位於兩個空腔166之間。在示例實施例中，若半導體層111的材料為矽鍺，該額外半導體層的下部1121及襯底101的材料為矽，犧牲層115的材料為二氧化矽，且掩膜部分116的材料為氮化矽，則通過使用任意下行示例製程可在製程618選擇性且等向性蝕刻矽鍺半導體層111：熱蝕刻製程(例如，使用氣態鹽酸(HCl))、乾式等離子體蝕刻製程、或濕式蝕刻製程，製程規格經設計以確保相對矽、二氧化矽及氮化矽選擇性蝕刻矽鍺。應當注意的是，應當控制製程618的定時(timing)以避免完全移除半導體層111並保持穩健的結構。接著，可選擇性移除掩膜部分116。
可沉積導體117以填充空腔166(見製程620及第16圖)。具體地說，在製程620，可沉積一個或多個金屬及/或金屬合金材料層(例如，鎢、鈦、氮化鈦、鉭、氮化鉭、鈷、鎳，或任意其它合適的導體材料)，以完全填充空腔166。接著，可執行拋光製程(例如，CMP製程)， 以自犧牲層115的頂部表面上方移除任意該導體材料。
在沉積導體117之後，可執行額外的非等向性蝕刻製程，以形成額外溝槽167，該溝槽基本垂直延伸穿過導體117至襯底101(例如，就SOI襯底而言，至絕緣體層103)(見製程622及第17圖)。尤其，此額外非等向性蝕刻製程可相對犧牲層115、該額外半導體層的下部1121以及襯底101的材料對導體117的材料具有選擇性。在示例實施例中，若導體117為鎢，可通過使用氟化氣體等離子體(例如，六氟化硫(SF6)、四氟甲烷(CF4)、溴三氟甲烷(CBrF3)或三氟甲烷(CF3))執行反應離子蝕刻(reactive ion etch；RIE)以選擇性且非等向性蝕刻鎢，蝕刻條件(例如，功率、壓力等)經優化以相對矽、二氧化矽及氮化矽獲得所需的蝕刻選擇性。本領域的技術人員將意識到，為獲得所需蝕刻選擇性，在製程622所使用的蝕刻化學及/或蝕刻條件將依據導體的材料以及犧牲層115、該額外半導體層的下部1121以及襯底101的材料(例如，就SOI襯底而言，半導體層104及絕緣體層103的材料)而變化。在任何情況下，應當執行製程622以移除橫向延伸超出空腔166(也就是，在其外部)的導體117的任意部分，從而在各共用第一S/D區122下方成形(也就是，定義形狀、形成、圖案化等)該記憶體陣列的埋藏位元線(BL)40。各埋藏BL 40將包括延伸該位元線的長度的一對基本平行的長條形的位元線段，尤其，第一BL段141a及第二BL段141b。各埋藏BL 40還將包括半導體區142，其橫向設於第一BL段141a 與第二BL段141b之間(也就是，其基本平行於並填充該些BL段之間的空間)。應當注意的是，在製程622之後，各共用第一S/D區122的寬度161(在上面有關結構實施例的討論中稱為第一寬度)與下方埋藏BL 40的寬度162(在上面有關結構實施例的討論中稱為第二寬度)將基本相等。
可選地，可執行額外等向性蝕刻製程，以選擇性回蝕刻BL 40(尤其BL段141a至141b)的暴露垂直表面(也就是，外側壁)，以使各BL 40的寬度162小於上方共用第一S/D區122的寬度161(見製程624及第18圖)。例如，在製程624，可執行濕式蝕刻製程，其經調整以相對犧牲層115、該額外半導體層的下部1121以及襯底101的材料選擇性且等向性蝕刻導體117的材料。
出於示例目的，除非另外指出，否則，就第17圖中所示的部分完成結構(其中，埋藏BL 40與上方共用第一S/D區122的寬度基本相等)在下面說明並在附圖中顯示其餘製程步驟。不過，應當理解，作為替代，可就第18圖中所示的部分完成結構(其中，埋藏BL 40的寬度162小於上方共用第一S/D區122的寬度161)執行這些相同的製程步驟。
接著，可沉積層間介電(ILD)材料105的覆被層，以使其填充額外溝槽167(見製程626及第19A圖至第19C圖)。因此，ILD材料105將橫向鄰近各埋藏BL 40的相對側、各埋藏BL 40上方的各共用第一S/D區122，以及位於各共用第一S/D區122上方並橫向圍繞各半導體 本體114的犧牲層115的部分。ILD材料105可為二氧化矽。或者，IDL材料105可為矽烷氧化物或任意其它適合的ILD材料，例如硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、氟化四乙氧基矽烷(FTEOS)等。
應當注意的是，無論埋藏BL 40與上方共用第一S/D區122是否具有相等的寬度，都可在製程626沉積ILD材料105以完全填充額外溝槽167，如第19A圖中所示。或者，可在製程626沉積ILD材料105以形成氣隙145(也被稱為空隙或氣穴)。在一個示例實施例中，無論埋藏BL 40與上方共用第一S/D區122是否具有相等的寬度，都可共形沉積較厚的ILD材料層105以使其在填滿額外溝槽167之前夾止，從而形成位於ILD材料105內並橫向位於相鄰BL 40之間的氣隙145，如第19B圖中所示。在另一個示例實施例中，當各埋藏BL 40的寬度162小於各共用第一S/D區122的寬度161時，可沉積ILD材料105的非共形層，以在BL 40的側壁與ILD材料105之間的共用第一S/D區122下方形成氣隙145(見第19C圖)。
出於示例目的，除非另外指出，否則就第19A圖中所示的部分完成結構(其中埋藏BL 40與上方共用第一S/D區122的寬度基本相等，且其中不存在氣隙145)在下面說明並在附圖中顯示其餘製程步驟。不過，應當理解，作為替代，可就第19A圖或第19B圖中所示的部分完成結構或上面說明但在附圖中未具體顯示的任意替代結構執行這些相同的製程步驟。
隨後，在ILD材料105的覆被層及犧牲層115中可形成該記憶體陣列的記憶體單元的VFET 20的柵極開口168(見製程628)。
例如，可在ILD材料105的覆被層及犧牲層115的剩餘部分中形成(例如，光刻圖案化及蝕刻)共用柵極開口168，其中，各共用柵極開口168將用以形成在該記憶體陣列內的給定列的記憶體單元中的所有記憶體單元中的所有VFET 20的共用柵極結構。在此情況下，應當圖案化並蝕刻該共用柵極開口，以暴露所有半導體本體114的垂直表面(也就是，側壁)以及該記憶體陣列內的給定列的所有記憶體單元中的所有VFET 20的第一S/D區122的頂部表面。第20A圖是剖視圖，其顯示暴露半導體本體114以及相鄰記憶體單元10A及10B的VFET 20的第一S/D區122的頂部表面的柵極開口168的部分。應當理解，此同一共用柵極開口168也將暴露額外半導體本體以及同一列中的任意額外記憶體單元的任意額外VFET的第一S/D區的頂部表面。第20B圖是頂部視圖，其顯示如第20A圖中所示的同一共用柵極開口168以及另一共用柵極開口，該另一共用柵極開口暴露半導體本體114、以及該記憶體陣列內的相鄰一列的記憶體單元(尤其包括記憶體單元10C的一列的記憶體單元(如第1圖中所示並如上所述，記憶體單元10C與記憶體單元10A在同一行中並共用第一S/D區))的記憶體單元中的其它VFET 20的其它第一S/D區122的頂部表面。
或者，在ILD材料105的覆被層及該記憶體陣列中的各記憶體單元的各VFET 20的犧牲層115的剩餘部分中可形成(例如，光刻圖案化及蝕刻)分立柵極開口。在此情況下，將使用各分立柵極開口以在各記憶體單元中形成各VFET 20的分立柵極。
在形成柵極開口168之後，在柵極開口168內可形成環繞柵極結構107，以在各半導體本體114中形成溝道區121(見製程630)。出於示例目的，就在共用柵極開口168中形成共用環繞柵極結構107在下面說明並在附圖中顯示該柵極形成製程，其中，各共用環繞柵極結構107被該記憶體陣列中的給定列的記憶體單元中的所有記憶體單元的所有VFET 20共用。不過，應當理解，基本上可使用同一製程來形成該記憶體陣列的各記憶體單元的各VFET 20的分立環繞柵極結構。
具體地說，在製程630，可沉積、可選地拋光並接著回蝕刻第一間隔件層106(也就是，下方間隔件層)，從而在各共用柵極開口168內，第一間隔件層106覆蓋該列中的記憶體單元的各VFET 20的第一S/D區122的暴露頂部表面，且第一間隔件106橫向緊鄰、並且尤其橫向圍繞該列中的記憶體單元的各VFET 20的各半導體本體114的下端(在本文中也被稱為第一端)(見第21圖)。第一間隔件層106可由介電間隔件材料製成。該介電間隔件材料可為例如低K介電材料。本領域的技術人員將意識到，低K介電材料是具有低於二氧化矽的介電常數(尤其低於 3.9)的介電常數的介電材料。可用於第一間隔件層106的一種示例低K介電材料為氫化碳氧化矽(SiOCH)。或者，可使用任意其它合適的介電間隔件材料。
接著，在各共用柵極開口內的第一間隔件層106上可形成柵極介電層及柵極導體層107a至107b(見第22圖)。
具體地說，在各共用柵極開口168中可形成(例如，共形沉積)柵極介電層107a，以使柵極介電層107a覆蓋第一間隔件層106的頂部表面及半導體本體114的暴露表面。柵極介電層107a可由例如二氧化矽或高K柵極介電材料製成。本領域的技術人員將意識到，高K柵極介電材料是具有大於二氧化矽的介電常數(也就是，大於3.9)的介電常數的介電材料。示例高K介電材料包括但不限於鉿(Hf)基介電質(例如，氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鋁鉿等)或其它合適的高k介電質(例如，氧化鋁、氧化鉭、氧化鋯等)。用於共形沉積柵極介電材料的技術是本領域公知的，因此，自本說明書略去細節，以使讀者關注所揭露實施例的顯著態樣。
在柵極介電層107a上可形成至少一個柵極導體層107b。例如，為形成柵極導體層107b，多晶矽層可沉積於柵極介電層107a上並經原位摻雜或後續注入以具有合適的功函數。或者，為形成柵極導體層107b，功函數金屬層可共形沉積於柵極介電層107a上，且可選地，填充金屬可沉積於該功函數金屬上。應當注意的是，此類功函 數金屬的金屬或金屬合金材料可經預先選擇以在考慮該VFET的導電類型的情況下獲得最優柵極導體功函數。例如，N型VFET的最優柵極導體功函數將例如在3.9eV與約4.2eV之間。具有在此範圍內的功函數的示例金屬(及金屬合金)包括但不限於鉿、鋯、鈦、鉭、鋁，及其合金，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、以及碳化鋁。P型VFET的最優柵極導體功函數將例如在約4.9eV與約5.2eV之間。具有在此範圍內的功函數的示例金屬(及金屬合金)包括但不限於釕、鈀、鉑、鈷、及鎳，以及金屬氧化物(鋁碳氧化物、鋁鈦碳氧化物等)及金屬氮化物(例如，氮化鈦、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭等)。示例填充金屬包括但不限於鎢、鋁及鈷。
接著，可凹入柵極介電層及柵極導體層107a至107b，以完成共用環繞柵極結構107，由此形成VFET 20的溝道區121。應當執行柵極介電層及柵極導體層107a至107b的凹入，以暴露半導體本體114的上端的側壁(在本文中也被稱為第二端)。
接著，第二間隔件層108(也就是，上方間隔件層)可沉積於柵極導體層107b上，可選地拋光並接著回蝕刻，以在各共用柵極開口168內暴露各半導體本體114的頂部表面，各半導體本體114的上端與第二間隔件層108緊鄰並被其橫向圍繞，且柵極導體層107b的頂部表面被第二間隔件層108覆蓋(見第23圖)。第二間隔件層108可由與第一間隔件層106相同的介電間隔件材料製成。或者， 第二間隔件層108可由不同的介電間隔件材料製成。應當注意的是，在回蝕刻第二間隔件層108期間或之後，可選擇性移除半導體本體114的頂部上的掩膜部分113。
第24A圖至第24C圖顯示在製程630的柵極結構形成之後依據所揭露的方法所形成的部分完成結構的不同實施例的立體圖。為能夠更好地理解該記憶體陣列內的埋藏BL 40、共用第一S/D區122及共用環繞柵極結構107的相對位置，附圖中未顯示這些部分完成結構的數個特徵，包括但不限於間隔件層、環繞柵極結構的各種不同層、以及ILD材料。該些圖不同之處僅在於所使用的半導體本體114的形狀及/或取向。也就是說，第24A圖顯示被圖案化為半導體鰭片並沿第一方向取向的半導體本體114(也就是，沿與埋藏BL 40相同的方向)。第24B圖顯示被圖案化為半導體鰭片並沿垂直於該第一方向的第二方向取向的半導體本體114(也就是，垂直於埋藏BL 40)。第24C圖顯示被圖案化為半導體奈米線(NW)的半導體本體114。
接著，在該部分完成結構上方可沉積額外ILD材料109的覆被層(見製程632及第25圖)。額外ILD材料109的覆被層將填充共用柵極開口168內的任意剩餘空間(也就是，將覆蓋第二間隔件層108、半導體本體114的頂部表面以及延伸於第二間隔件層108上方的半導體本體114的任意垂直表面)。額外ILD材料109可為與ILD材料105相同的ILD材料。或者，額外ILD材料109可為不同的ILD材料。在任何情況下，額外ILD材料109應當 是與用於第二間隔件層108的材料不同的材料。
接著，在額外ILD材料109中可形成S/D開口110(見製程634及第26圖)。具體地說，S/D開口110可經形成(例如，光刻圖案化及蝕刻)以使各S/D開口110在下方相應VFET 20的半導體本體114上方對齊，且使各S/D開口110基本垂直延伸穿過額外ILD材料109至第二間隔件層108的頂部表面，從而至少暴露相應VFET 20的半導體本體114的頂部表面以及延伸於第二間隔件層108上方的半導體本體114的任意垂直表面。
第二S/D區123(也就是，上方S/D區)可形成於S/D開口110的下部(見製程636及第27圖)。具體地說，外延半導體材料可生長於各S/D開口110內的半導體本體的暴露半導體表面上，以形成第二S/D區123。該外延半導體材料可為與該第一半導體材料(例如，矽)相同的半導體材料，或者可為不同的半導體材料。在任何情況下，該外延半導體材料可經原位摻雜以具有處於較高導電水準的第一類型導電性(例如，對於P型VFET的P+導電性或對於N型VFET的N+導電性)。
在第二S/D區123上方並與其緊鄰的S/D開口110的上部中可形成S/D接觸130(見製程638及第28圖)。S/D接觸形成製程可包括例如通過使用傳統金屬自對準矽化物製程在各第二S/D區的頂部表面上形成金屬矽化物。S/D接觸形成製程還可包括但不限於形成黏結劑及/或阻擋層以及沉積導電填充材料，尤其金屬或金屬合金填充 材料(例如，鎢、鈷、鋁，或任意其它合適的金屬或金屬合金填充材料)。接著，可執行拋光製程(例如，CMP製程)，以自額外ILD材料109的頂部表面上方移除任意該接觸材料。
在形成S/D接觸130之後，可執行中間工藝(middle of the line；MOL)及後端工藝(back end of the line；BEOL)製程，以完成該記憶體單元及該記憶體陣列(見製程640及第1圖至第5圖)。MOL製程可包括但不限於：(例如，在各行的端部)分別形成至埋藏BL 40的BL接觸；形成至共用環繞柵極結構107的柵極接觸；以及形成該記憶體單元及/或該記憶體陣列的任意其它MOL元件。BEOL製程可包括但不限於：形成將該BL接觸從而將該埋藏BL與行位址選擇(CAS)邏輯連接的導線及過孔；形成將該柵極接觸從而將共用環繞柵極結構107與列位址選擇(RAS)邏輯連接的WL 50的額外導線及過孔；以及形成該記憶體單元及/或該記憶體陣列的任意其它BEOL元件。
例如，如上所述，依據所揭露的方法所形成的該記憶體陣列可為DRAM陣列。在此情況下，各記憶體單元為DRAM單元，尤其，各DRAM單元需要通過S/D接觸130而與該DRAM單元的VFET 20的第二S/D區123電性連接的電容器30。可將這些電容器30形成為後端工藝(BEOL)電容器。也就是說，電容器30可形成於VFET 20上方的一個或多個BEOL金屬層級(M1至Mx)內，且可為金屬-絕緣體-金屬(MIM)，其中，該絕緣體橫向位於同一金 屬層級內的金屬之間，或其中，該絕緣體堆疊於不同金屬層級中的金屬之間。用以形成此類BEOL電容器的技術是本領域公知的，因此，自本說明書略去技術的細節，以使讀者關注所揭露實施例的顯著態樣。
上述方法通過提供技術降低相鄰埋藏BL 40之間的電容耦合，在該技術中，埋藏BL 40形成於記憶體單元的VFET 20的第一S/D區122下方，而不是該些第一S/D區122的側邊。上述方法還提供可選製程步驟，包括窄化BL 40以及/或者鄰近埋藏BL 40形成氣隙145，從而可進一步降低相鄰埋藏BL 40之間的電容耦合。
在上述結構及方法實施例中，VFET 20可為N型VFET或P型VFET。如所述的那樣，對於N型VFET，該溝道區可具有P型導電性(或者可為未摻雜)，且該S/D區可具有N型導電性；而對於P型VFET，該溝道區可具有N型導電性(或者可為未摻雜)，且該S/D區可具有P型導電性。本領域的技術人員將意識到，可使用不同的摻雜物獲得不同的導電類型，且該摻雜物可依據所使用的不同半導體材料而變化。例如，通常用N型摻雜物(例如，第V族摻雜物，如砷(As)、磷(P)或銻(Sb))摻雜具有N型導電性的矽基半導體材料，而通常用P型摻雜物(例如，第III族摻雜物，如硼(B)或銦(In))摻雜具有P型導電性的矽基半導體材料。或者，通常用鎂(Mg)摻雜具有P型導電性的氮化鎵(GaN)基半導體材料，而通常用矽(Si)摻雜具有N型導電性的氮化鎵(GaN)基半導體材料。本領域的技術人員也將 意識到，不同的導電水準將依賴於摻雜物的相對濃度水準。
應當理解，本文中所使用的術語是出於說明所揭露的結構及方法的目的，並非意圖限制。例如，除非上下文中另外明確指出，否則這裡所使用的單數形式“一”、“一個”以及“該”也意圖包括複數形式。另外，本文中所使用的術語“包括”、“包含”和/或“含有”表明所述特徵、整體、步驟、操作、元件和/或元件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、元件、和/或其群組。另外，本文中所使用的術語例如“右”、“左”、“垂直”、“水準”、“頂部”、“底部”、“上方”、“下方”、“上”、“下”、“平行”、“垂直”等，乃意圖說明當它們以附圖中取向並顯示時的相對位置(除非另外指出)，且術語如“接觸”、“直接接觸”、“毗鄰”、“直接相鄰”、“緊鄰”等意圖表示至少一個元件物理接觸另一個元件(沒有其它元件隔開所述元件)。本文中所使用的術語“橫向”說明當元件以附圖中取向並顯示時該些元件的相對位置，尤其表示一個元件位於另一個元件的側邊而不是另一個元件的上方或下方。例如，一個元件橫向鄰近另一個元件將在該另一個元件旁邊，一個元件橫向緊鄰另一個元件將直接在該另一個元件旁邊，以及一個元件橫向圍繞另一個元件將鄰近並環繞該另一個元件的外側壁。隨附的申請專利範圍中的所有方式或步驟加功能元素的相應結構、材料、動作及等同意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元素。
對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭露的實施例。許多修改及變更將對於本領域的普通技術人員顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋所述實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭露的實施例。
因此，上面揭露一種記憶體陣列的實施例，其中，該陣列中的記憶體單元的垂直場效應電晶體(VFET)的下方源極/漏極區在埋藏位元線上方對齊並與其電性連接。具體地說，各記憶體單元可包括具有下方源極/漏極(S/D)區、上方S/D區、以及垂直延伸於該下方與上方S/D區之間的至少一個溝道區的VFET。該下方S/D區可位於埋藏位元線(BL)上方並與其緊鄰。此埋藏BL可具有與該下方S/D區相同的寬度或與其相比較窄的寬度。此外，此埋藏BL可包括延伸該埋藏BL的長度的一對基本平行的長條形的BL段以及橫向位於該些BL段之間的半導體區。該半導體區可由與該下方S/D區不同的半導體材料製成。上面還揭露一種形成此類記憶體陣列的方法的實施例。在此方法中，由於該埋藏BL未被光刻圖案化，因此可獲得該BL的所需關鍵尺寸。此外，由於該埋藏BL位於該下方S/D區下方，而不是在該下方S/D區旁邊，因此該記憶體陣列的尺寸微縮可在最小BL耦合下發生。

Claims (20)

  1. 一種記憶體陣列，包括：襯底；位元線，具有與該襯底相鄰的第一表面以及與該第一表面相對的第二表面；以及記憶體單元，包括垂直場效應電晶體，該垂直場效應電晶體包括第一源極/漏極區，該第一源極/漏極區緊鄰該第二表面，以使該位元線堆疊於該襯底與該第一源極/漏極區之間，該第一源極/漏極區具有第一寬度，以及該位元線具有等於或小於該第一寬度的第二寬度。
  2. 如申請專利範圍第1項所述的記憶體陣列，該第一源極/漏極區包括第一半導體材料，該位元線具有長度且包括：一對基本平行的長條形的位元線段，該位元線段延伸該位元線的長度並包括第一位元線段及第二位元線段；以及半導體區，橫向位於該第一位元線段與該第二位元線段之間，以及該半導體區包括不同於該第一半導體材料的第二半導體材料。
  3. 如申請專利範圍第2項所述的記憶體陣列，該第一半導體材料包括矽，且該第二半導體材料包括矽鍺。
  4. 如申請專利範圍第1項所述的記憶體陣列，該垂直場效應電晶體還包括：溝道區，位於該第一源極/漏極區上，以使該第一源極/漏極區堆疊於該位元線與該溝道區之間，該溝道區包括半導體鰭片與半導體奈米線的其中任一者；第二源極/漏極區，位於該溝道區上，以使該溝道區基本垂直延伸於該第一源極/漏極區與該第二源極/漏極區之間；柵極，橫向圍繞該第一源極/漏極區與該第二源極/漏極區之間的該溝道區；以及間隔件層，將該柵極電性隔離該第一源極/漏極區及該第二源極/漏極區。
  5. 如申請專利範圍第4項所述的記憶體陣列，還包括數列及數行的記憶體單元，該等記憶體單元分別包括垂直場效應電晶體，其中，該等記憶體單元在給定列中的所有該垂直場效應電晶體針對字元線具有共用柵極，以及其中，該等記憶體單元在給定行中的所有該垂直場效應電晶體具有共用位元線。
  6. 如申請專利範圍第1項所述的記憶體陣列，還包括層間介電材料，橫向鄰近該位元線及該第一源極/漏極區，其中，氣隙位於該層間介電材料內或該位元線與該層間介電材料之間。
  7. 一種方法，包括：形成記憶體陣列的記憶體單元的垂直場效應電晶 體的第一源極/漏極區，該第一源極/漏極區包括第一半導體材料並位於半導體區上方且與其緊鄰，該半導體區包括不同於該第一半導體材料的第二半導體材料並位於襯底的頂部表面上方，以及該第一源極/漏極區與該半導體區具有基本相等的寬度；回蝕刻該半導體區的側壁，以使該半導體區窄於該第一源極/漏極區，且使空腔形成於該第一源極/漏極區下方並橫向鄰近該半導體區；沉積導體以填充該空腔；以及執行蝕刻製程，以移除該導體橫向延伸超出該空腔的任意部分，從而形成該記憶體陣列的位元線，該位元線包括：一對基本平行的長條形的位元線段，該位元線段延伸該位元線的長度並包括第一位元線段及第二位元線段；以及該半導體區橫向位於該第一位元線段與該第二位元線段之間。
  8. 如申請專利範圍第7項所述的方法，其中，以數行及數列佈置的多個記憶體單元的多個垂直場效應電晶體同時形成，從而在給定行的該等記憶體單元中的所有垂直場效應電晶體具有共用位元線，且在給定列的該等記憶 體單元中的所有垂直場效應電晶體具有共用柵極。
  9. 如申請專利範圍第7項所述的方法，其中，所述形成該第一源極/漏極區包括：於襯底上形成包括該第二半導體材料的半導體層以及於該半導體層上形成包括該第一半導體材料的額外半導體層；在該額外半導體層的上部中圖案化半導體本體；摻雜該額外半導體層的下部以用於該第一源極/漏極區；沉積犧牲層；在該半導體本體上方對齊在該犧牲層上形成掩膜部分，該掩膜部分寬於該半導體本體；以及執行非等向性蝕刻製程以形成溝槽，該溝槽延伸穿過該犧牲層、穿過該額外半導體層的該下部、穿過該半導體層並進入該襯底中，該非等向性蝕刻製程成形該額外半導體層的該下部中的該第一源極/漏極區，其中，所述執行該非等向性蝕刻製程還包括成形該第一源極/漏極區下方的該半導體層中的該半導體區，其中，在所述執行該非等向性蝕刻製程之後，執行等向性蝕刻製程，以回蝕刻該半導體區，以及 其中，在執行該等向性蝕刻製程以後，移除該掩膜部分，沉積該導體，並執行額外非等向性蝕刻製程以形成該位元線。
  10. 如申請專利範圍第9項所述的方法，該半導體本體包括下行任一者：半導體鰭片；以及半導體奈米線。
  11. 如申請專利範圍第9項所述的方法，還包括：沉積層間介電材料的覆被層；在該層間介電材料的覆被層及該犧牲層中形成柵極開口；在該柵極開口中並橫向鄰近該半導體本體的第一端形成第一間隔件層；橫向鄰近該半導體本體在該第一間隔件層上形成柵極；在該柵極上形成第二間隔件層；以及鄰近該半導體本體與該第一端相對的第二端形成該垂直場效應電晶體的第二源極/漏極區。
  12. 如申請專利範圍第11項所述的方法，還包括，在所述沉積該層間介電材料的覆被層之前，執行額外等向性蝕刻製程，以回蝕刻該位元線在該第一源極/漏極區下方的暴露垂直表面，從而使該位元線窄於該第一源極/漏極區。
  13. 如申請專利範圍第7項所述的方法，該第一半導體材料 包括矽，且該第二半導體材料包括矽鍺。
  14. 一種方法，包括：形成位於襯底上的半導體層以及位於該半導體層上的額外半導體層，該額外半導體層包括第一半導體材料，且該半導體層包括不同於該第一半導體材料的第二半導體材料；在該額外半導體層的上部中圖案化半導體本體；摻雜該額外半導體層的下部以用於記憶體陣列的記憶體單元的垂直場效應電晶體的第一源極/漏極區；沉積犧牲層；在該半導體本體上方對齊在該犧牲層上形成掩膜部分，該掩膜部分寬於該半導體本體；執行非等向性蝕刻製程以形成溝槽，該溝槽延伸穿過該犧牲層、穿過該額外半導體層的該下部、穿過該半導體層並進入該襯底中，該非等向性蝕刻製程成形該額外半導體層的該下部中的該第一源極/漏極區以及該半導體層中的半導體區，以使該第一源極/漏極區與該半導體區具有基本相等的寬度；執行等向性蝕刻製程以回蝕刻該半導體區的側壁，從而使該半導體區窄於該第一源極/漏極區，且使空腔形成於該第一源極/漏極區下方並橫向鄰近該半導體區；移除該掩膜部分；沉積導體以填充該空腔； 執行額外非等向性蝕刻製程以形成垂直延伸穿過該導體的額外溝槽，該額外非等向蝕刻製程成形該第一源極/漏極區下方的該記憶體陣列的位元線，該位元線包括：一對基本平行的長條形的位元線段，該位元線段延伸該位元線的長度並包括第一位元線段及第二位元線段；以及該半導體區橫向位於該第一位元線段與該第二位元線段之間；以及在該額外溝槽中沉積層間介電材料的覆被層，其中，沉積該覆被層以形成氣隙。
  15. 如申請專利範圍第14項所述的方法，其中，該記憶體陣列的以數行及數列佈置的多個記憶體單元的多個垂直場效應電晶體同時形成，從而在給定行中的該等記憶體單元的所有垂直場效應電晶體具有共用位元線，且在給定列中的該等記憶體單元的所有垂直場效應電晶體具有共用柵極。
  16. 如申請專利範圍第14項所述的方法，所述圖案化該半導體本體包括圖案化下行任一者：半導體鰭片；以及半導體奈米線。
  17. 如申請專利範圍第14項所述的方法，其中，該氣隙形成於該層間介電材料與該位元線之間或該層間介電材料內。
  18. 如申請專利範圍第14項所述的方法，還包括：在該層間介電材料的覆被層及該犧牲層中形成柵極開口；在該柵極開口中並橫向鄰近該半導體本體的第一端形成第一間隔件層；橫向鄰近該半導體本體在該第一間隔件層上形成柵極；在該柵極上形成第二間隔件層；以及鄰近該半導體本體與該第一端相對的第二端形成該垂直場效應電晶體的第二源極/漏極區。
  19. 如申請專利範圍第14項所述的方法，還包括，在所述沉積該層間介電材料的覆被層之前，執行額外等向性蝕刻製程，以回蝕刻該位元線在該第一源極/漏極區下方的暴露垂直表面，從而使該位元線窄於該第一源極/漏極區。
  20. 如申請專利範圍第14項所述的方法，該第一半導體材料包括矽，且該第二半導體材料包括矽鍺。
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