CN115274561A - 半导体结构的制备方法、半导体结构和半导体存储器 - Google Patents

半导体结构的制备方法、半导体结构和半导体存储器 Download PDF

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CN115274561A CN202210656682.6A CN202210656682A CN115274561A CN 115274561 A CN115274561 A CN 115274561A CN 202210656682 A CN202210656682 A CN 202210656682A CN 115274561 A CN115274561 A CN 115274561A
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Abstract

本公开实施例提供了一种半导体结构的制备方法、半导体结构和半导体存储器，该方法包括：提供衬底，衬底中形成有多个硅柱，且多个硅柱均沿第一方向延伸；在第一方向上，硅柱包括第一部分和第二部分；于硅柱的第二部分形成绝缘层；于硅柱的第一部分形成导电层；于硅柱的绝缘层和导电层的表面形成电容层。这样，在电容结构中，由于将硅柱的第二部分处理形成绝缘层，只在第一部分形成导电层，减少了电容层和硅柱之间的导电面积，使得电流仅能通过导电层部分流经硅柱，从而能够减少电容的漏电，提升半导体结构的性能。

Description

半导体结构的制备方法、半导体结构和半导体存储器
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法、半导 体结构和半导体存储器。
背景技术
随着半导体技术的发展，环绕栅(Gate All Around，GAA)作为鳍式场效 应晶体管(Fin Field-Effect Transistor，FinFet)的下一代技术，可以进一步节省 空间。在此基础上，使用三维(Three Dimensional，3D)结构又再次将半导体 存储器的结构向上进行了空间拓展，对动态随机存取存储器(Dynamic Random Access Memory，DRAM)等存储器的发展有极大的帮助。其中，电容器是半导 体存储器中用来储存数据的部分，存储单元的数据值是由其电容器所带的电荷 来判读，而电容漏电会影响半导体存储器的性能。
发明内容
本公开提供一种半导体结构的制备方法、半导体结构和半导体存储器：
第一方面，本公开实施例提供了一种半导体结构的制备方法，包括：
提供衬底，所述衬底中形成有多个硅柱，且所述多个硅柱均沿第一方向延 伸；其中，在所述第一方向上，所述硅柱包括第一部分和第二部分；
于所述硅柱的第二部分形成绝缘层；
于所述硅柱的第一部分形成导电层；
于所述硅柱的所述绝缘层和所述导电层的表面形成电容层。
在一些实施例中，所述提供衬底，包括：
提供一初始衬底；
于所述初始衬底上方形成堆叠结构；
于所述堆叠结构中形成所述多个硅柱；其中，在所述多个硅柱的所述第一 部分之间，形成有间隔结构。
在一些实施例中，所述初始衬底包括位线区、晶体管区、电容区和字线区；
所述于所述堆叠结构中形成所述多个硅柱，包括：
于位于所述电容区上方的所述堆叠结构中形成所述多个硅柱；
在所述于所述堆叠结构中形成所述多个硅柱时，所述方法还包括：
于位于所述晶体管区上方的所述堆叠结构中形成多个晶体管；
于位于所述字线区上方的所述堆叠结构中形成多个字线结构；
于位于所述位线区上方的所述堆叠结构中形成多个位线结构；
其中，在所述第一方向，所述多个位线、所述多个晶体管和所述多个硅柱 依次排列，在第二方向，所述多个晶体管和所述多个字线依次排列。
在一些实施例中，所述硅柱的第一部分位于所述硅柱与对应相邻的所述晶 体管的连接处。
在一些实施例中，所述堆叠结构包括至少一层堆叠层，所述堆叠层包括牺 牲层和硅层；
所述于所述初始衬底上方形成堆叠结构，包括：
于所述初始衬底上方形成所述牺牲层，并于所述牺牲层上方形成所述硅层；
重复形成所述牺牲层和所述硅层的步骤，直至形成所述堆叠结构。
在一些实施例中，所述于位于所述电容区上方的所述堆叠结构中形成所述 多个硅柱，包括：
对所述堆叠结构进行第一图案化处理，于所述堆叠结构中形成多个第一沟 槽；以及，
在位于所述电容区上方的所述堆叠结构中，保留所述第一沟槽之间的硅层 以形成所述多个硅柱；
其中，所述第一沟槽沿所述第一方向延伸。
在一些实施例中，所述方法还包括：
于所述多个第一沟槽中和所述堆叠结构的上方形成氧化结构；
对所述氧化结构进行第二图案化处理，于位于所述电容区上方的所述氧化 结构中形成多个第二沟槽；以及，
去除位于所述第二沟槽下方的所述牺牲层，以在位于所述电容区上方的堆 叠结构中形成至少一个支撑间隙；其中，所述至少一个支撑间隙在所述第一方 向间隔排列，所述第二沟槽沿第二方向延伸；
于所述至少一个支撑间隙中对应形成至少一个电容支撑结构；其中，所述 硅柱贯穿所述至少一个电容支撑结构。
在一些实施例中，所述于所述硅柱的第二部分形成绝缘层，包括：
于所述氧化结构的顶面所在平面上方形成隔离氧化层；
去除位于所述电容区上方、且不位于所述电容支撑结构上方的所述隔离氧 化层，以暴露对应位置的所述氧化结构；
将被暴露位置下方的所述氧化结构去除，并去除位于所述电容区上方的所 述牺牲层，以暴露所述硅柱的第二部分；
对所述硅柱的第二部分的表面进行氧化处理，形成所述绝缘层。
在一些实施例中，所述于所述硅柱的第一部分的表面形成导电层，包括：
去除位于所述硅柱表面的所述间隔结构，以暴露所述硅柱的第一部分；
利用金属材料对所述硅柱的第一部分进行金属硅化处理，形成所述导电层。
在一些实施例中，所述金属材料包括下述至少之一：钛、钴或者镍。
在一些实施例中，在所述于位于所述电容区上方的所述氧化结构中形成多 个第二沟槽时，所述方法还包括：
于位于所述晶体管区上方的所述氧化结构中形成至少一对第三沟槽；
在位于所述晶体管区上方的所述堆叠结构中，保留所述第一沟槽之间的硅 层以形成多个有源柱；其中，所述第三沟槽沿所述第二方向延伸；
所述于位于所述晶体管区上方的所述堆叠结构中形成多个晶体管，包括：
去除位于所述至少一对第三沟槽下方的所述牺牲层，以在位于所述晶体管 区上方的堆叠结构中形成至少一对晶体管间隙；
于所述晶体管间隙的两侧分别形成一对间隔结构；
对所述一对间隔结构之间的有源柱进行掺杂处理，形成所述晶体管的源极 和漏极；
于所述一对间隔结构之间形成晶体管支撑结构；
去除位于所述晶体管支撑结构之间的间隔结构、牺牲层和氧化结构，以暴 露位于所述晶体管区上方的所述堆叠结构中的所述有源柱，暴露出的所述有源 柱形成所述晶体管的沟道；
于所述晶体管的沟道的表面形成所述晶体管的栅极。
在一些实施例中，所述于所述硅柱的所述绝缘层和所述导电层的表面形成 电容层，包括：
于所述绝缘层和所述导电层的表面形成下电极层；
于所述下电极层的表面形成介质层；
于所述介质层的表面形成上电极层。
在一些实施例中，在所述于所述硅柱的所述绝缘层和所述导电层的表面形 成电容层之后，所述方法还包括：
于所述上电极层的间隙中形成电极填充结构，且所述电极填充结构完全填 充所述上电极层的间隙。
第二方面，本公开实施例提供了一种半导体结构，包括：
衬底；所述衬底中形成有多个硅柱，且所述多个硅柱均沿第一方向延伸； 其中，在所述第一方向上，所述硅柱包括第一部分和第二部分；
形成在所述硅柱的第二部分的绝缘层；
形成在所述硅柱的第一部分的导电层；
形成在所述硅柱的所述绝缘层和所述导电层的表面的电容层。
在一些实施例中，所述衬底包括初始衬底和形成在所述初始衬底上方的堆 叠结构；其中，所述多个硅柱形成在所述堆叠结构中。
在一些实施例中，所述初始衬底包括位线区、晶体管区、电容区和字线区； 其中，
所述多个硅柱形成在位于所述电容区上方的所述堆叠结构中；
多个晶体管形成在位于所述晶体管区上方的所述堆叠结构中；
多个字线形成在位于所述字线区上方的所述堆叠结构中；
多个位线形成在位于所述位线区上方的所述堆叠结构中；
其中，在所述第一方向，所述多个位线、所述多个晶体管和所述多个硅柱 依次排列，在第二方向，所述多个晶体管和所述多个字线依次排列。
在一些实施例中，所述硅柱的第一部分位于所述硅柱与对应相邻的所述晶 体管的连接处。
在一些实施例中，位于所述电容区上方的所述堆叠结构中还形成有至少一 个电容支撑结构，且所述硅柱贯穿所述至少一个电容支撑结构。
在一些实施例中，位于所述晶体管区上方的所述堆叠结构中还形成有至少 一对晶体管支撑结构，所述至少一对晶体管支撑结构包裹所述晶体管的源极和 漏极，所述晶体管支撑结构之间形成有所述晶体管的沟道，所述沟道的表面形 成有所述晶体管的栅极。
在一些实施例中，所述电容层包括下电极层、介质层和上电极层；其中，
所述下电极层形成在所述绝缘层和所述导电层的表面；
所述介质层形成在所述下电极层的表面；
所述上电极层形成在所述介质层的表面。
在一些实施例中，所述半导体结构还包括电极填充结构；其中，所述电极 填充结构完全填充所述上电极层的间隙。
在一些实施例中，所述导电层是利用金属材料对所述硅柱的第一部分进行 金属硅化处理得到的；其中，所述金属材料包括下述至少之一：钛、钴或者镍。
第三方面，本公开实施例提供了一种半导体存储器，包括如第二方面任一 项所述的半导体结构。
本公开实施例提供了一种半导体结构的制备方法、半导体结构和半导体存 储器，提供衬底，衬底中形成有多个硅柱，且多个硅柱均沿第一方向延伸；在 第一方向上，硅柱包括第一部分和第二部分；于硅柱的第二部分形成绝缘层； 于硅柱的第一部分形成导电层；于硅柱的绝缘层和导电层的表面形成电容层。 这样，在电容结构中，由于将硅柱的第二部分进行氧化处理形成绝缘层，只保 留硅柱的第一部分形成导电层，减少了电容层和硅柱之间的导电面积，使得电 流仅能通过导电层部分流经硅柱，从而能够减少电容的漏电，提升半导体结构 的性能。
附图说明
图1为一种半导体结构的组成结构示意图；
图2为本公开实施例提供的一种半导体结构的制备方法的流程示意图；
图3为本公开实施例提供的一种硅柱的组成结构示意图；
图4至图29为本公开实施例提供的半导体结构的制备方法的过程中所得的 结构示意图；
图30为本公开实施例提供的一种半导体结构的组成结构示意图；
图31为本公开实施例提供的一种半导体结构的制备过程示意图；
图32为本公开实施例提供的两种不同类型的电容结构示意图；
图33为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清 楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公 开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示 出了与有关公开相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术 领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公 开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集， 但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集， 并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似 的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许 的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够 以除了在这里图示或描述的以外的顺序实施。
半导体技术发展史的本质就是晶体管尺寸的缩小史。从上世纪七十年代的 10微米节点开始，遵循着摩尔定律一步一步走到了今天的5纳米。在这一过程 中，每当摩尔定律遭遇困境，总会有新的技术及时出现并引领着摩尔定律继续 前行。具体而言，GAA作为FinFet的下一代技术可进一步节省空间，于此同时， 使用3D结构模式在此基础上又再次向上进行了空间拓展，对DRAM的发展有 极大的帮助。但是3D DRAM的结构设计目前基本都尚未定型，如何更巧妙的 设计3D DRAM显得非常重要。
参见图1，其示出了一种半导体结构的组成结构示意图。如图1所示，该 半导体结构包括位线01、字线02、电容03和晶体管(图中未标识)，晶体管的 栅极与字线01连接，晶体管的源极和漏极分别与电容03和位线02连接。在电 容中03，包括硅柱031，还包括由下电极板032、介质层033和上电极板034 组成的电容层。其中，下电极板032形成在硅柱031的表面，硅柱031与下电 极板032直接连接，下电极板032的表面形成有介质层033，介质层033的表 面形成有上电极板034。在这种情况下，即使字线02上没有加电压，电容03 也是不断漏电的。如图1所示，下电极板032不断通过硅柱031漏电(如硅柱 中的箭头所示)，产生漏电流，影响半导体结构的性能。
基于此，本公开实施例提供了一种半导体结构的制备方法，该方法的基本 思想是：提供衬底，衬底中形成有多个硅柱，且多个硅柱均沿第一方向延伸； 在第一方向上，硅柱包括第一部分和第二部分；于硅柱的第二部分形成绝缘层； 于硅柱的第一部分形成导电层；于硅柱的绝缘层和导电层的表面形成电容层。 这样，在电容结构中，由于将硅柱的第二部分进行氧化处理形成绝缘层，只保 留硅柱的第一部分形成导电层，减少了电容层和硅柱之间的导电面积，使得电 流仅能通过导电层部分流经硅柱，从而能够减少电容的漏电，提升半导体结构 的性能。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种半导 体结构的制备方法的流程示意图。如图2所示，该方法可以包括：
S101、提供衬底，衬底中形成有多个硅柱，且多个硅柱均沿第一方向延伸； 其中，在第一方向上，硅柱包括第一部分和第二部分。
需要说明的是，本公开实施例提供的制备方法应用于制备半导体结构，具 体可以是一种3D DRAM横向电容减少漏电的制备方法。也就是说，该半导体 结构可以为3D半导体结构，主要应用于DRAM等半导体存储器中。在制备该 半导体结构时，首先提供一衬底，该衬底中已经形成有多个硅柱。
参见图3，其示出了本公开实施例提供的一种硅柱的组成结构示意图。其 中，(a)示出了一个硅柱，如(a)所示，硅柱沿第一方向延伸，且沿第一方 向，硅柱被分为第一部分和第二部分。其中，第一方向可以表示水平方向，也 就是说，多个硅柱均为横向硅柱，用于形成多个横向电容。在衬底中，多个硅 柱可以呈空间阵列排布，具体可以如图3中的(b)所示。这样，基于这种空间 阵列排布的多个硅柱，可以提高半导体结构集成度，提升存储性能。
对于该衬底的形成，在一些实施例中，提供衬底，可以包括：
提供一初始衬底；
于初始衬底上方形成堆叠结构；
于堆叠结构中形成多个硅柱，其中，在多个硅柱的第一部分之间，形成有 间隔结构。
需要说明的是，在形成衬底时，首先提供一初始衬底，然后在初始衬底上 方形成堆叠结构，进一步在堆叠结构中形成多个硅柱，多个硅柱的第一部分之 间形成有间隔结构。也就是说，在形成多个硅柱的同时或者形成多个硅柱之后， 还形成有间隔结构将多个硅柱的第一部分包裹起来。
进一步地，在该半导体结构中，除了在硅柱部分形成电容之外，还形成有 晶体管、字线和位线等结构。因此，在一些实施例中，初始衬底可以包括位线 区、晶体管区、电容区和字线区；
于堆叠结构中形成多个硅柱，可以包括：
于位于电容区上方的堆叠结构中形成多个硅柱；
在于堆叠结构中形成多个硅柱时，该方法还可以包括：
于位于晶体管区上方的堆叠结构中形成多个晶体管；
于位于字线区上方的堆叠结构中形成多个字线结构；
于位于位线区上方的堆叠结构中形成多个位线结构；
其中，在第一方向，多个位线、多个晶体管和多个硅柱依次排列，在第二 方向，多个晶体管和多个字线依次排列。
需要说明的是，图4为形成堆叠结构后所得的结构示意图，其中，(f)为 初始衬底10的俯视示意图，(a)为在AA’方向的截面示意图，(b)为在FF’ 方向的截面示意图，(c)为在CC’方向的截面示意图，(d)为在DD’方向的 截面示意图，(e)为在EE’方向的截面示意图。另外，在图5至图30中，(a)、 (b)、(c)、(d)和(e)所表示的截面均与图4相同，后续不再赘述。
在图4中，如(f)所示，初始衬底10可以被划分为位线区101、晶体管区 102、电容区103和字线区104，沿第一方向，位线区101、晶体管区102和电 容区103依次顺序排列，沿第二方向，晶体管区102和字线区104依次排列。 其中，位线区101的上方用于在后续步骤中形成多个位线，晶体管区102的上 方用于在后续步骤中形成多个晶体管，电容区103的上方用于在后续步骤中形 成多个电容，字线区104的上方用于在后续步骤中形成多个字线。那么相应地， 在最终得到的半导体结构中，在第一方向，多个位线、多个晶体管和多个硅柱 依次排列，在第二方向，多个晶体管和多个字线依次排列。
还需要说明的是，初始衬底10可以为硅衬底或者硅、锗、硅锗化合物等其 它合适的衬底材料，例如掺杂或者非掺杂的单晶硅衬底、多晶硅衬底等，本公 开实施例对此不作具体限定。
如图4所示，在提供初始衬底10之后，首先可以对初始衬底10进行预清 洁，然后在初始衬底10上方形成堆叠结构11。
对于堆叠结构，在一些实施例中，堆叠结构11可以包括至少一层堆叠层， 堆叠层可以包括牺牲层111和硅层112；
于初始衬底10上方形成堆叠结构11，可以包括：
于初始衬底10上方形成牺牲层111，并于牺牲层111上方形成硅层112；
重复形成牺牲层111和硅层112的步骤，直至形成堆叠结构11。
需要说明的是，如图4所示，堆叠结构11可以由牺牲层111和硅层112 交替排列组成，将相邻的一组牺牲层111和硅层112称作堆叠层，在堆叠层中， 硅层112形成在牺牲层111的上方。在初始衬底10的上方重复形成一层牺牲层 111和一层硅层112的步骤，直至得到所需层数的堆叠层。示例性地，在图4 中，堆叠层的层数为四层，在实际应用中，堆叠层的层数可以为任意所需的数 量，本公开实施例对此不作具体限定。
还需要说明的是，牺牲层111的材料可以为锗化硅(SiGe)，形成牺牲层 111的方式可以为外延；硅层112的材料可以为硅(Si)，形成硅层112的方式 也可以为外延；其中，在形成硅层112时，还可以对硅层112进行掺杂处理， 掺杂方式可以为N掺杂或者N+掺杂。
在形成堆叠结构11之后，对堆叠结构11进行图案化处理等工艺，在堆叠 结构11中形成多个硅柱，多个晶体管，多个字线和多个位线。其中，多个硅柱 形成在位于电容区103上方的堆叠结构11中，多个晶体管形成在位于晶体管区 102上方的堆叠结构11中，多个字线形成在位于字线区104上方的堆叠结构11 中，多个位线形成在位于位线区101上方的堆叠结构11中。
对于多个硅柱的形成，在一些实施例中，于位于电容区上方的堆叠结构中 形成多个硅柱，可以包括：
对堆叠结构进行第一图案化处理，于堆叠结构中形成多个第一沟槽；以及，
在位于电容区上方的堆叠结构中，保留第一沟槽之间的硅层以形成多个硅 柱；
其中，第一沟槽沿第一方向延伸。
需要说明的是，图5为形成多个硅柱13后所得的结构示意图。其中，对堆 叠结构11进行第一图案化处理的方式可以为：首先在堆叠结构11的上方形成 第一掩模层，然后在第一掩模层的上方形成第一光刻胶层，第一光刻胶层具有 形成第一沟槽12所需的第一图案，第一图案沿第一方向延伸，将第一图案转移 至第一掩膜层，并去除第一光刻胶层，然后以第一掩膜层为掩模继续将第一图 案转移至堆叠结构11中，并去除第一掩膜层，形成多个第一沟槽12。另外， 如图5所示，第一沟槽12还可以部分形成在衬底10中。其中，第一掩膜层可以为单层掩模层或者复合掩模层，例如，第一掩膜层可以为一层氧化硅和一层 氮化硅组成的复合掩膜层。其中，形成第一掩膜层的方式可以为沉积形成，第 一图案化处理的方式可以为自对准双重成像技术(Self-aligned Double Patterning， SADP)，从而在第一掩膜层中形成沿第一方向延伸的第一图案。去除第一光刻 胶层和第一掩膜层的方式可以为刻蚀。
将图案转移至堆叠结构11方式可以为刻蚀，在图5中，堆叠结构11中位 于第一图案正下方的部分被全部刻蚀，初始衬底10中位于第一图案正下方的部 分被部分刻蚀，形成具有高纵深比(High Aspect Ratio，HAR)的多个第一沟槽 12，且第一沟槽12沿第一方向延伸。
如图5所示，在进行第一图案化处理之后，在堆叠结构11中形成多个第一 沟槽12。其中，在位线区101、晶体管区102和电容区103的上方均形成多个 第一沟槽12，而在字线区104上方，只在部分区域中形成第一沟槽12，用于后 续形成阶梯状字线。
这样，第一沟槽12将堆叠结构11中的牺牲层111和硅层112沿第二方向 分割开。在本公开实施例中，第一方向、第二方向和第三方向可以为相互垂直 的方向，三个方向组成空间直角坐标系，在该空间直角坐标系中，第一方向为 水平的x方向，第二方向为水平的y方向，第三方向为垂直的z方向。
其中，在位于电容区103上方的堆叠结构11中，被第一沟槽12分割开的 硅层112形成多个硅柱13。即在位于电容区103上方的堆叠结构11中，保留 在第一沟槽12之间的硅层112形成多个硅柱13。
还需要说明的是，在形成多个硅柱13的同时，在位于晶体管区102上方的 堆叠结构11中，被第一沟槽12分割开的硅层112形成多个有源柱14。即在位 于晶体管区102上方的堆叠结构11中，保留在第一沟槽12之间的硅层112形 成多个有源柱14，用于后续形成多个晶体管。图4中的(b)包含了晶体管区 102所在区域对应的截面和电容区103所在区域对应的部分截面。如图4中的 (b)所示，在被第一沟槽12分割开的硅层112中，硅层112的中部形成有源 柱14，左侧为将有源柱14与位线进行连接的部分，右侧示出了硅柱13的部分。
进一步地，本公开实施例中的多个硅柱13可以为横向硅柱，用于形成横向 电容结构。为了使得电容结构更加稳固，还可以在堆叠结构11中形成电容支撑 结构。因此，在一些实施例中，该方法还可以包括：
于多个第一沟槽中和堆叠结构的上方形成氧化结构；
对氧化结构进行第二图案化处理，于位于电容区上方的氧化结构中形成多 个第二沟槽；以及，
去除位于第二沟槽下方的牺牲层，以在位于电容区上方的堆叠结构中形成 至少一个支撑间隙；其中，至少一个支撑间隙在第一方向间隔排列，第二沟槽 沿第二方向延伸；
于至少一个支撑间隙中对应形成至少一个电容支撑结构；其中，硅柱贯穿 至少一个电容支撑结构。
需要说明的是，在形成电容支撑结构的同时，还同时形成多个晶体管支撑 结构，因此，在一些实施例中，在于位于电容区上方的氧化结构中形成多个第 二沟槽时，该方法还可以包括：
于位于晶体管区上方的氧化结构中形成至少一对第三沟槽；在位于晶体管 区上方的堆叠结构中，保留第一沟槽之间的硅层以形成多个有源柱；其中，第 三沟槽沿第二方向延伸；
于位于晶体管区上方的堆叠结构中形成多个晶体管，可以包括：
去除位于至少一对第三沟槽下方的牺牲层，以在位于晶体管区上方的堆叠 结构中形成至少一对晶体管间隙；
于晶体管间隙的两侧分别形成一对间隔结构；
对一对间隔结构之间的有源柱进行掺杂处理，形成晶体管的源极和漏极；
于一对间隔结构之间形成晶体管支撑结构；
去除位于晶体管支撑结构之间的间隔结构、牺牲层和氧化结构，以暴露位 于晶体管区上方的堆叠结构中的有源柱，暴露出的有源柱形成晶体管的沟道；
于晶体管的沟道的表面形成晶体管的栅极。
需要说明的是，图6为形成氧化结构15后所得的结构示意图。如图6所示， 氧化结构15形成在第一沟槽中，并且高度高于第一沟槽，即氧化结构15还形 成在堆叠结构11的上方。其中，氧化结构15的材料可以为氧化硅，形成氧化 结构15的方式可以为沉积或者氧化生长，在沉积氧化硅之后，还可以进行化学 机械研磨(Chemical Mechanical Polish，CMP)处理，使得氧化结构15的顶面 平整。
在形成氧化结构15之后，对氧化结构15进行第二图案化处理，以在氧化 结构15中形成多个第二沟槽，在形成多个第二沟槽的同时，还在氧化结构15 中形成至少一对第三沟槽。也就是说，对氧化结构15进行第二图案化处理可以 同时在氧化结构15中形成多个第二沟槽和至少一对第三沟槽。
其中，多个第二沟槽形成在位于电容区103上方的氧化结构15中，至少一 对第三沟槽形成在位于晶体管区102上方的氧化结构15中，而且第二沟槽和第 三沟槽均沿第二方向延伸。
形成多个第二沟槽的方式可以为：首先在氧化结构15的上方形成第二光刻 胶层16，图7为形成第二光刻胶层16后所得的结构示意图。如图7所示，第 二光刻胶层16具有第二图案，在电容区103的上方，第二图案包括形成第二沟 槽所需的图案，对应需要形成支撑间隙的区域，在晶体管区102的上方，第二 图案包括形成第三沟槽所需的图案，对应需要形成晶体管间隙的区域。第二图 案沿第二方向延伸。
将第二图案转移至氧化结构15，并去除第二光刻胶层16，在氧化结构15 中形成多个第二沟槽和至少一对第三沟槽。其中，第二沟槽的数量与需要形成 的电容支撑结构的数量相同，第三沟槽的数量与需要形成的晶体管支撑结构的 数量相关，本公开实施例以1晶体管1电容(1Transistor 1Capacitor，1T1C) 存储单元为例，晶体管的数量与电容的数量相同，电容的数量即硅柱13的数量， 每个电容都与一个晶体管连接。晶体管支撑结构对应位置的有源柱14用于形成 晶体管的源极和漏极，因此，可以形成一对晶体管支撑结构，分别包裹晶体管 的源极和漏极对应位置的有源柱。
如图7所示，以形成两个电容支撑结构、形成一对晶体管支撑结构为例， 在电容区103的上方，电容支撑结构对应的位置如P所示，晶体管支撑结构对 应的位置如Q所示。
图8为形成第二沟槽17和第三沟槽18并去除第二光刻胶层16后所得的结 构示意图。在氧化结构15中形成第二沟槽17和第三沟槽18。其中，形成第二 沟槽17和第三沟槽18的方式可以是刻蚀去除部分氧化结构15得到。
还需要说明的是，在形成第二沟槽17和第三沟槽18时，还可以进一步将 位于第二沟槽17和第三沟槽18下方的氧化结构15均去除，从而暴露出位于第 二沟槽17和第三沟槽18下方的牺牲层111、硅柱13和有源柱14。接着，将位 于第二沟槽17和第三沟槽18下方的牺牲层111也去除，从而在电容区103上 方的堆叠结构11中形成至少一个支撑间隙19，同时在晶体管区102上方的堆 叠结构11中形成一对晶体管间隙20。
图9为形成支撑间隙19和晶体管间隙20后所得的结构示意图。如图9所 示，在第二沟槽17的下方，硅柱13完全暴露，这部分被暴露的硅柱13周围的 空隙即为支撑间隙19；在第三沟槽18的下方，有源柱14完全暴露，这部分被 暴露的有源柱14周围的空隙即为晶体管间隙20。
在支撑间隙19中形成电容支撑结构，同时在晶体管间隙20中形成晶体管 支撑结构，将一对晶体管支撑结构中的两个分别称作第一晶体管支撑结构和第 二晶体管支撑结构。其中，电容支撑结构和晶体管支撑结构的材料可以均为氮 化硅(SiN)，形成方式可以为沉积形成。
在形成晶体管支撑结构后，对晶体管区102上方的结构进一步处理以得到 多个晶体管。形成多个晶体管的方式可以为：首先在晶体管支撑结构的两侧形 成一对间隔结构。具体地，首先在隔离结构15的上方形成第三光刻胶层23， 第三光刻胶层23具有第三图案，第三图案沿第二方向延伸，暴露出需要形成间 隔结构的区域，同时，还可以暴露电容支撑结构和晶体管支撑结构。
图10为形成第三光刻胶层23之后所得的结构示意图。需要说明的是，这 一步骤是形成晶体管的步骤之一，因此，如图10所示，第三光刻胶层23的第 三图案主要形成在晶体管区102的上方。另外，在通过刻蚀的方式进行图案转 移时，可以选择合适的刻蚀选择比，只将被暴露位置下方的氧化结构15刻蚀去 除，电容支撑结构21和晶体管支撑结构(第一晶体管支撑结构221和第二晶体 管支撑结构222)不会被刻蚀去除。因此，第三光刻胶层23可以无需覆盖电容 支撑结构21和晶体管支撑结构。
将被第三图案暴露的氧化结构15去除，并进一步去除下方的牺牲层111， 形成两对间隔间隙24。图11为形成间隔间隙24后所得的结构示意图。如图11 所示，在第一晶体管支撑结构221和第二晶体管支撑结构222的两侧均形成有 一对间隔间隙24。
形成间隔间隙24之后，在两对间隔间隙24中形成两对间隔结构25，间隔 结构25的材料可以为旋涂硬掩模(Spin On Hardmask，SOH)，形成间隔结构 25的方式可以为沉积。图12为形成间隔结构25后所得的结构示意图，如图12 所示，间隔间隙24完全被间隔结构25填充。
接下来，将晶体管支撑结构去除，再次得到晶体管间隙20。图13为去除 晶体管支撑结构后所得的结构示意图。如图13所示，被晶体管间隙20所暴露 出的有源柱14即为需要进行掺杂以形成晶体管的源极和漏极的部分。
如图13中的箭头所指，对被晶体管间隙20所暴露的有源柱14进行掺杂， 形成晶体管的源极和漏极，源极和漏极之间的部分形成晶体管的沟道，其中， 与硅柱13连接的部分可以为晶体管的漏极，也可以为晶体管的源极。由前述步 骤可知，沟道已经进行了N掺杂，这时候源极和漏极可以为P掺杂，从而形成 的晶体管类型为PMOS管；另外，沟道也可以为P掺杂，源极和漏极为N掺杂， 从而晶体管的类型为NMOS管，晶体管的具体类型结合实际进行设定，本公开 实施例对此不作具体限定。
形成源极和漏极之后，再次在晶体管间隙20中形成晶体管支撑结构，形成 方式可以为沉积氮化硅。图14为再次形成晶体管支撑结构后所得的结构示意图。 可以看出，图14与图12基本一致，不同之处在于图14中已经形成了晶体管的 源极和漏极。
还需要说明的是，在形成晶体管时，还可以是在图9形成晶体管间隙20 之后，先对被晶体管间隙20暴露的有源柱14进行掺杂形成源极和漏极，然后 在晶体管间隙20中形成晶体管支撑结构，接着按照前述方式形成间隔结构。这 时候，无需先形成晶体管支撑结构，再去除晶体管支撑结构，最后又生成晶体 管支撑结构，简化了工艺过程。
接下来形成晶体管的栅极，在本公开实施例中，栅极可以为环绕栅。形成 栅极的方式可以为：首先形成第四光刻胶层。图15为形成第四光刻胶层26后 所得的结构示意图，如图15所示。第四光刻胶层26具有第四图案，第四图案 暴露位于第一晶体管支撑结构221与第二晶体管支撑结构222之间的间隔结构 25和氧化结构15。将被第四图案暴露的间隔结构25去除，并去除第四光刻胶 层26，所得结构如图16所示。其中，去除间隔结构25的方式可以为选择性刻 蚀，即只去除间隔结构25，而不会去除氧化结构15。
接着，将晶体管区102和字线区104上方的牺牲层111均去除，去除牺牲 层111的方式可以为选择性刻蚀。进一步地，将位于晶体管区102上方的氧化 结构15去除，并去除位于字线区104上方的硅层112之间的氧化结构，以及去 除字线区104上方的氧化结构15，从而将字线区104上方的硅层112均暴露出 来，所得的结构如图17所示，这时候，晶体管的沟道被暴露。
在被暴露的有源柱14(即沟道)的表面形成第一氧化层27，同时还在字线 区104上方保留的硅层112和氧化结构15之间也形成第一氧化层27，所得结 构如图18所示。其中，第一氧化层27的材料可以为氧化硅，形成第一氧化层 27的方式可以为氧化生成，第一氧化层27可以作为晶体管的栅介质层。另外， 第一氧化层27和氧化结构15可以为相同材料，因此在附图中将其以相同的填 充示出，但是为了便于分，在两者的连接处增加了线条进行区分，在本公开实 施例中，将材料相同且相邻的结构均在连接处增加线条进行区分。
接着在第一氧化层27的表面形成第一金属层28，形成第一金属28后所得 结构如图19所示。其中，形成在晶体管区102上方的第一金属层28(也就是 形成在晶体管的沟道表面的第一金属层28)形成晶体管的栅极，用于形成栅极 的第一金属层28包裹有源柱14中的沟道部分，形成环绕栅；形成在字线区104 上方的第一金属层28形成字线。另外，如图19所示，在最上方的金属层上方， 还形成有第二氧化层29。
形成第一金属层的具体方式可以是：先对如图16所示的结构进行金属沉积， 并且沉积的材料选择性地只沉积在氧化结构15和第一氧化层27的表面，也就 是说，金属层只沉积在氧化硅的表面，从而在该结构中形成初始第一金属层。 其中，沉积的材料可以为氮化钛等导电材料。接着在初始第一金属层的间隙和 表面以及整个结构的上表面都形成初始第二氧化层，这时候，整个结构的上表 面都形成有初始第二氧化层，而且初始第一金属层的间隔之间也全部填充有第 二氧化层。接着，将位于电容支撑结构21的顶面所在平面上方的初始第一金属 层和初始第二氧化层均去除，例如通过刻蚀或者CMP等方式去除，就得到了 如图19所示的结构。
接下来，在位线区101的上方形成位线。形成位线的方式可以为：首先将 位线区101上方的氧化结构15均去除，然后将位线区101上方的牺牲层111 均去除。可以理解，在前述形成硅柱13时，位线区101上方的硅层112实际也 被分割为多个硅柱形状，但是为了和形成电容的硅柱进行区分，将位于位线区 10上方的硅柱仍称作硅层。氧化结构15和牺牲层111均被去除后，位线区10 上方的硅层全部暴露，在被暴露的这些硅层的间隙中形成第三氧化层30。所得 结构如图20所示。其中，第三氧化层30只形成在位线区101的上方，在图20所示的结构中，除了位于位线区101上方的部分，其余均与图19一致。
在图20所示的结构上方形成第五光刻胶层31，图21为形成第五光刻胶层 31后所得的结构示意图，如图21所示，在位线区101上方，第五光刻胶层31 具有沿第二方向延伸的第五图案。
需要说明的是，这里只对位线区101上方进行图案化处理，其余部分均维 持原有的状态不变，因此第五图案主要形成在第三氧化层30上方，具体地，第 五图案的正下方即为位线区101上方的被分割开的硅层112。另外，基于与前 述相同的理由，在进行图案转移时，可以基于不同材料的刻蚀选择比，只去除 某种固定成分的材料，因此电容支撑结构21上方可以不形成第五光刻胶层31。 在位线区101的上方，将第五图案进行转移，并去除第五光刻胶层31，从而第 五图案正下方的第三氧化层30和被第三氧化层30包裹的硅层112都被去除， 形成多个位线沟槽，在多个位线沟槽中形成第二金属层32，该第二金属层32 形成多个位线。形成位线后所得的结构如图22所示。其中，形成第二金属层 32的方式可以为沉积，第二金属层32的材料可以为钨(W)或者氮化钛等导 电材料。
需要说明的是，至此就得到了包括多个位线、多个晶体管、多个硅柱和多 个字线的衬底。另外，在本公开实施例中，对于多个位线、多个晶体管、多个 硅柱和多个字线的形成方式，也可以使用本领域任何可行的方式实施，对此不 作具体限定。
在本公开实施例中，在晶体管区的上方，一个掺杂过的有源柱(包括沟道 部分、源极部分和漏极部分)、形成在有源柱的沟道部分的栅介质层以及形成 在栅介质层的表面的环绕栅组成一个晶体管。硅柱的第一部分位于硅柱与对应 相邻的晶体管的连接处。这样，硅柱的用于导电的部分是与对应的晶体管连接 的，从而保证了电容和晶体管的正常电连接和正常工作。
S102、于硅柱的第二部分形成绝缘层。
S103、于硅柱的第一部分形成导电层。
需要说明的是，在本公开实施例中，对于每一个硅柱，第一部分可以表示 位于该硅柱与相邻的晶体管的连接处的部分，第一部分为硅柱中需要导电的部 分，第二部分表示硅柱中需要绝缘的部分。
如图22所示，在该结构中，硅柱的第一部分被第二晶体管支撑结构222 一侧的间隔结构25覆盖，硅柱的第二部分被牺牲层111和氧化结构15覆盖(不 包括硅柱的位于电容支撑结构21内的部分)，这时候，需要将硅柱的第二部分 暴露出来以对其进行处理形成绝缘层。
对于绝缘层的形成方式，在一些实施例中，于硅柱的第二部分形成绝缘层， 可以包括：
于氧化结构的顶面所在平面上方形成隔离氧化层；
去除位于电容区上方、且不位于支撑结构上方的隔离氧化层，以暴露对应 位置的氧化结构；
将被暴露位置下方的氧化结构去除，并去除位于电容区上方的牺牲层，以 暴露硅柱的第二部分；
对硅柱的第二部分的表面进行氧化处理，形成绝缘层。
需要说明的是，在将硅柱的第二部分进行暴露时，首先在图22所示结构的 上方形成隔离氧化层33，接着在隔离氧化层33上方形成第六光刻胶层34。图 23为形成第六光刻胶层34后所得的结构示意图，如图23所示，第六光刻胶层 34具有第六图案，第六图案暴露位于电容区103上方的隔离氧化层33(不包括 位于电容支撑结构21上方的隔离氧化层33)，具体的，第六图案位于多个硅 柱13的第二部分上方的区域。其中，氧化结构15和电容支撑结构21的顶面为 同一平面，隔离氧化层33形成在氧化结构15的顶面所在平面的上方。另外，隔离氧化层33的材料可以与前述氧化结构、氧化层等相同，均为氧化硅或者二 氧化硅等，形成方式可以为沉积形成。
将第六图案转移至隔离氧化层33，并去除第六光刻胶层34。将第六图案转 移至隔离氧化层33之后，第六图案下方的隔离氧化层33被去除，暴露出对应 位置的氧化结构15，将位于第六图案下方的氧化结构15全部去除，同时将牺 牲层111全部去除，从而硅柱的第二部分被暴露出来，得到如图24所示的结构。
如图24所示，在硅柱13和晶体管连接的地方(如图24中的虚线框131 所示)，硅柱13被间隔结构25覆盖，被覆盖的这部分即为硅柱13的第一部分。 未被间隔结构25覆盖的部分即为硅柱13的第二部分，对第二部分进行氧化处 理，形成绝缘层35，所得结构如图25所示。
还需要说明的是，在本公开实施例中，形成绝缘层的方式可以为将硅柱的 第二部分表面进行氧化，从而在硅柱的第二部分表面形成氧化硅作为绝缘层， 或者是将硅柱的第二部分整体进行氧化，从而硅柱的第二部分全部被氧化成绝 缘的氧化硅，也可以采用沉积的方式在第二部分的表面形成氧化硅作为绝缘层。 另外，在本公开实施例中，所涉及的氧化结构或者氧化层等结构，其可以为氧 化硅，也可以为二氧化硅，具体可以结合实际需求与工艺确定。
形成绝缘层后，在硅柱的第一部分形成导电层。在一些实施例中，于硅柱 的第二部分的表面形成导电层，可以包括：
去除间隔结构，以暴露硅柱的第一部分；
利用金属材料对硅柱的第一部分进行金属硅化处理，形成导电层。
需要说明的是，在形成导电层之前，首先将包裹硅柱的第一部分的间隔结 构去除，从而将硅柱的第一部分暴露出来，去除间隔结构后所得结构如图26 所示，其中，虚线框示出的为硅柱13的第一部分131。
硅柱的第一部分暴露出来之后，对第一部分进行处理，从而在硅柱的第一 部分形成导电层。图27为形成导电层36后所得的结构示意图，形成导电层的 方式可以是利用金属材料材料与硅柱发生反应，进行金属硅化处理，所得的导 电层的材料为金属硅化物。
其中，金属材料包括下述至少之一：钛、钴或者镍。
需要说明的是，在利用金属材料处理硅柱的第一部分以得到导电层时，可 以选择钛(Ti)、钴(Co)或者镍(Ni)等电阻小、导电性好的金属材料。这样， 采用这些导电性好的金属材料与硅柱发生反应，将硅柱的第一部分处理为金属 硅化物，从而在导电面积减少的情况下，不会影响半导体结构的正常性能。
S104、于硅柱的绝缘层和导电物的表面形成电容层。
需要说明的是，在本公开实施例中，电容层是指电容的电极层和介质层。 具体地，于硅柱的绝缘层和导电层的表面形成电容层，可以包括：
于绝缘层和导电层的表面形成下电极层；
于下电极层的表面形成介质层；
于介质层的表面形成上电极层。
需要说明的是，在本公开实施例中，电容由硅柱、形成在硅柱表面的绝缘 层和导电层、以及电容层组成，其中，电容层作为存储数据的电容器部分。其 中，制备于第一部分的与晶体管连接的导电层用于实现电容和晶体管的电连接， 由于金属硅化物的导电性好，不会影响电容的正常导电功能。制备于第二部分 的绝缘层是不导电的，从而能够减少电容漏电。
电容层包括下电极层、介质层和上电极层，图28为形成电容层的过程示意 图，其示出的是DD’方向的一个硅柱。
如图28所示，(1)示出的是在图27中已经形成的硅柱13和绝缘层35(如 果截面为第一部分，则硅柱13外边环绕的就是导电层36，(2)所示的是形成 下电极层37之后的硅柱截面，下电极层37形成在绝缘层35和导电层36的表 面。在下电极层37的表面形成介质层38，得到(3)所示的截面，继续在介质 层38的表面形成上电极层39，得到(4)所示的截面。其中，形成下电极层37、 介质层38和上电极层39的方式可以均为沉积形成，上电极层39和下电极层37的材料可以均为氮化钛等导电材料，介质层的材料可以高介电常数(High k) 材料，例如氧化铪、氧化锆、氧化镧、氧化铝、铪硅氧化物、铪氮氧化物等。 在硅柱中，第二部分的长度可以大于第一部分的长度，使得硅柱与电容下电极 层接触的导电部分较小，减少漏电。
图29为形成电容层之后所得的结构示意图，可以看出，这时候每个硅柱 13的第一部分都形成有导电层36，每个硅柱13的第二部分都形成有绝缘层35， 在硅柱13的导电层36和绝缘层35的表面形成有下电极层37，下电极层表面 形成有介质层38，介质层的表面形成有上电极层39。一个硅柱13以及形成在 该硅柱13的第一部分的导电层36、以及形成在硅柱13的第二部分的绝缘层35、 以及顺序形成在绝缘层35和导电层36表面的下电极层37(也称作下电极板)、 介质层38、上电极层39(也称作上电极板)组成一个电容(也称作电容结构)。
这样，在电容结构中，在硅柱和下电极层之间，只会通过导电层所在的第 一部分所处的小范围区域漏电，其余部分都是绝缘的，有效减少了电容的漏电。
进一步地，在于硅柱的绝缘层和导电层的表面形成电容层之后，该方法还 可以包括：
于上电极层的间隙中形成电极填充结构，且电极填充结构完全填充上电极 层的间隙。
需要说明的是，最后，还在上电极层39的间隙中形成电极填充结构40， 图30为形成电极填充结构40后所得的结构。如图30所示，电极填充结构40 完全填充上电极层39之间的间隙。其中，电极填充结构40的材料可以为多晶 硅，形成电极填充结构40的方式可以为沉积形成。
本公开实施例提供了一种半导体结构的制备方法，该方法包括：提供衬底， 衬底中形成有多个硅柱，且多个硅柱均沿第一方向延伸；在第一方向上，硅柱 包括第一部分和第二部分；于硅柱的第二部分形成绝缘层；于硅柱的第一部分 形成导电层；于硅柱的绝缘层和导电层的表面形成电容层。这样，在电容结构 中，由于将硅柱的第二部分处理形成绝缘层，只在第一部分形成导电层，减少 了电容层和硅柱之间的导电面积，使得电流仅能通过导电层部分流经硅柱，从 而能够减少电容的漏电，提升半导体结构的性能；另外，处理硅柱形成导电层 的材料为钛、钴或者镍等电阻小导电性好的材料，从而在硅柱和下电极层导电 接触面积减少的情况下，保持良好的导电性能。
本公开的另一实施例中，还提供另一种半导体结构的制备方法。以1T1C 结构为例，本公开实施例制备半导体结构的方法的过程可以简化如下：
参见图31，其示出了本公开实施例提供的一种半导体结构的制备过程示意 图。如图31所示：
在步骤1中，在制作完硅柱13之后，这时候硅柱13和晶体管41连接在一 起，其中，晶体管41与硅柱13的连接部位可以为晶体管41的漏极(Drain端)。
在步骤2中，利用包裹结构42将硅柱13的靠近晶体管41的一端部分覆盖， 被覆盖的部分就是硅柱13的第一部分131。这里，包裹结构42可以全部为氧 化硅(或者二氧化硅)，在前述实施例中，硅柱13的第一部分被间隔结构所覆 盖。对于覆盖硅柱13的第一部分131的方式，具体可以结合实际工艺进行选择， 不限于本公开实施例所提供的覆盖方式，只要能够将硅柱13的第一部分131 包裹即可。
在步骤3中，将硅柱13被暴露的第二部分122进行氧化处理，形成绝缘层 35。
在步骤4中，将包裹硅柱13的第一部分131的包裹结构42去除，暴露出 硅柱13的第一部分131，在前述实施例中，则是将包裹硅柱13的第一部分131 的间隔结构去除。
在步骤5中，利用金属对硅柱13的第一部分121进行金属硅化处理，形成 导电层36。
在步骤6中，在绝缘层和导电层的表面形成电容层43，电容层43包括前 述的下电极层、介质层和上电极层，得到电容结构。
另外，在本公开实施例中，在形成电容层时，电容层可以完全包裹电容头 部，也可以不包裹电容头部。图32示出了两种不同类型的电容结构示意图，如 图32所示，在形成上电极层39时，上电极层39可以如图32中的(1)所示， 包裹电容头部，也可以如图32中的(2)所示，不包裹电容头部。本公开实施 例对此不作具体限定。
本公开实施例提供了一种半导体结构的制备方法，通过上述实施例对前述 实施例的具体实现进行了详细阐述，从中可以看出，在横向电容中，通过对部 分硅柱进行氧化处理，并且对硅柱底部接近晶体管漏极的部分进行金属硅化处 理，增加导电率，降低电阻。这样电容下电极层(也称作电容下电极板)只能 通过金属硅化处理后的导电层部分流经并存储电荷，减少了下电极板与硅柱的 导电接触面积，减少漏电。
本公开的又一实施例中，提供了一种半导体结构。该半导体结构可以是根 据前述半导体结构的制备方法制备得到的，该半导体结构可以参照图30。如图 30所示，该半导体结构可以包括：
衬底；衬底中形成有多个硅柱13，且多个硅柱13均沿第一方向延伸；其 中，在第一方向上，硅柱13包括第一部分和第二部分；
形成在硅柱13的第二部分的绝缘层35；
形成在硅柱13的第一部分的导电层36；
形成在硅柱13的绝缘层35和导电层36的表面的电容层。
需要说明的是，该半导体结构可以按照前述实施所述的制备方法制备得到， 对于图30中未明确标识的序号和结构，还可以参照前述图3至图29及相关描 述进行理解。
在一些实施例中，如图30所示，衬底包括初始衬底10和形成在初始衬底 10上方的堆叠结构11；其中，多个硅柱13形成在堆叠结构11中。
在一些实施例中，如图30所示，并请结合参考图4，初始衬底10可以包 括位线区101、晶体管区102、电容区103和字线区104；其中，
多个硅柱13形成在位于电容区103上方的堆叠结构11中；
多个晶体管形成在位于所述晶体管区102上方的堆叠结构11中；
多个字线形成在位于字线区104上方的堆叠结构11中；
多个位线形成在位于位线区101上方的堆叠结构11中；
其中，在第一方向，多个位线、多个晶体管和多个硅柱13依次排列，在第 二方向，多个晶体管和多个字线依次排列。
在一些实施例中，硅柱的第一部分位于硅柱与对应相邻的晶体管的连接处。
在一些实施例中，如图30所示，位于所述电容区103上方的堆叠结构中还 形成有至少一个电容支撑结构21，且硅柱13贯穿至少一个电容支撑结构21。
在一些实施例中，位于所述晶体管区上方的所述堆叠结构中还形成有至少 一对晶体管支撑结构，至少一对晶体管支撑结构包裹的晶体管的源极和漏极， 晶体管支撑结构之间形成有晶体管的沟道，沟道的表面形成晶体管的栅极。
如图30所示，以形成有一对晶体管支撑结构为例，晶体管支撑结构包括第 一晶体管支撑结构221和第二晶体管支撑结构222，晶体管支撑结构在第二方 向的截面可以参照(d)所示的电容支撑结构21。
在一些实施例中，电容层可以包括下电极层、介质层和上电极层；其中，
下电极层形成在绝缘层和导电层的表面；
介质层形成在下电极层的表面；
上电极层形成在介质层的表面。
需要明的是，对于电容层的具体结构，可以参照图28中的(4)。
在一些实施例中，如图30所示，半导体结构还可以包括电极填充结构40； 其中，电极填充结构40完全填充上电极层的间隙。
在一些实施例中，导电层是利用金属材料对硅柱的第一部分进行金属硅化 处理得到的；其中，金属材料可以包括下述至少之一：钛、钴或者镍。
对于本实施例中未披露的细节，可以参照前述实施例的描述而理解，这里 不再赘述。
本公开实施例提供了一种半导体结构，该半导体结构包括衬底；衬底中形 成有多个硅柱，且多个硅柱均沿第一方向延伸；在第一方向上，所述硅柱包括 第一部分和第二部分；形成在硅柱的第二部分的绝缘层；形成在硅柱的第一部 分的导电层；形成在硅柱的绝缘层和导电层的表面的电容层。这样，将用于形 成电容的硅柱分为第一部分和第二部分，由于将硅柱的第二部分处理形成绝缘 层，只在第一部分形成导电层，减少了电容层和硅柱之间的导电面积，使得电 流只能通过导电层部分流经硅柱，其余部分均是绝缘的，从而能够减少电容的 漏电，使得半导体结构具有更好的存储性能。
本公开的再一实施例中，参见图33，其示出了本公开实施例提供的一种半 导体存储器200的组成结构示意图。如图33所示，该半导体存储器200包括前 述实施例任一项所述的半导体结构100。
在一些实施例中，该半导体存储器200可以为3D DRAM。
对于该半导体存储器200而言，由于其包括前述实施例所述的半导体结构， 从而能够减少电容漏电，提升半导体存储器200的性能。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范 围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意 在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装 置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为 这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由 语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品 或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可 以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可 以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情 况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限 于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易 想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护 范围应以所述权利要求的保护范围为准。

Claims (23)

1.一种半导体结构的制备方法，其特征在于，所述方法包括：
提供衬底，所述衬底中形成有多个硅柱，且所述多个硅柱均沿第一方向延伸；其中，在所述第一方向上，所述硅柱包括第一部分和第二部分；
于所述硅柱的第二部分形成绝缘层；
于所述硅柱的第一部分形成导电层；
于所述硅柱的所述绝缘层和所述导电层的表面形成电容层。
2.根据权利要求1所述的方法，其特征在于，所述提供衬底，包括：
提供一初始衬底；
于所述初始衬底上方形成堆叠结构；
于所述堆叠结构中形成所述多个硅柱；其中，在所述多个硅柱的所述第一部分之间，形成有间隔结构。
3.根据权利要求2所述的方法，其特征在于，所述初始衬底包括位线区、晶体管区、电容区和字线区；
所述于所述堆叠结构中形成所述多个硅柱，包括：
于位于所述电容区上方的所述堆叠结构中形成所述多个硅柱；
在所述于所述堆叠结构中形成所述多个硅柱时，所述方法还包括：
于位于所述晶体管区上方的所述堆叠结构中形成多个晶体管；
于位于所述字线区上方的所述堆叠结构中形成多个字线结构；
于位于所述位线区上方的所述堆叠结构中形成多个位线结构；
其中，在所述第一方向，所述多个位线、所述多个晶体管和所述多个硅柱依次排列，在第二方向，所述多个晶体管和所述多个字线依次排列。
4.根据权利要求3所述的方法，其特征在于，所述硅柱的第一部分位于所述硅柱与对应相邻的所述晶体管的连接处。
5.根据权利要求3所述的方法，其特征在于，所述堆叠结构包括至少一层堆叠层，所述堆叠层包括牺牲层和硅层；
所述于所述初始衬底上方形成堆叠结构，包括：
于所述初始衬底上方形成所述牺牲层，并于所述牺牲层上方形成所述硅层；
重复形成所述牺牲层和所述硅层的步骤，直至形成所述堆叠结构。
6.根据权利要求5所述的方法，其特征在于，所述于位于所述电容区上方的所述堆叠结构中形成所述多个硅柱，包括：
对所述堆叠结构进行第一图案化处理，于所述堆叠结构中形成多个第一沟槽；以及，
在位于所述电容区上方的所述堆叠结构中，保留所述第一沟槽之间的硅层以形成所述多个硅柱；
其中，所述第一沟槽沿所述第一方向延伸。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
于所述多个第一沟槽中和所述堆叠结构的上方形成氧化结构；
对所述氧化结构进行第二图案化处理，于位于所述电容区上方的所述氧化结构中形成多个第二沟槽；以及，
去除位于所述第二沟槽下方的所述牺牲层，以在位于所述电容区上方的堆叠结构中形成至少一个支撑间隙；其中，所述至少一个支撑间隙在所述第一方向间隔排列，所述第二沟槽沿第二方向延伸；
于所述至少一个支撑间隙中对应形成至少一个电容支撑结构；其中，所述硅柱贯穿所述至少一个电容支撑结构。
8.根据权利要求7所述的方法，其特征在于，所述于所述硅柱的第二部分形成绝缘层，包括：
于所述氧化结构的顶面所在平面上方形成隔离氧化层；
去除位于所述电容区上方、且不位于所述电容支撑结构上方的所述隔离氧化层，以暴露对应位置的所述氧化结构；
将被暴露位置下方的所述氧化结构去除，并去除位于所述电容区上方的所述牺牲层，以暴露所述硅柱的第二部分；
对所述硅柱的第二部分的表面进行氧化处理，形成所述绝缘层。
9.根据权利要求2至8任一项所述的方法，其特征在于，所述于所述硅柱的第一部分的表面形成导电层，包括：
去除位于所述硅柱表面的所述间隔结构，以暴露所述硅柱的第一部分；
利用金属材料对所述硅柱的第一部分进行金属硅化处理，形成所述导电层。
10.根据权利要求9所述的方法，其特征在于，所述金属材料包括下述至少之一：钛、钴或者镍。
11.根据权利要求7所述的方法，其特征在于，在所述于位于所述电容区上方的所述氧化结构中形成多个第二沟槽时，所述方法还包括：
于位于所述晶体管区上方的所述氧化结构中形成至少一对第三沟槽；
在位于所述晶体管区上方的所述堆叠结构中，保留所述第一沟槽之间的硅层以形成多个有源柱；其中，所述第三沟槽沿所述第二方向延伸；
所述于位于所述晶体管区上方的所述堆叠结构中形成多个晶体管，包括：
去除位于所述至少一对第三沟槽下方的所述牺牲层，以在位于所述晶体管区上方的堆叠结构中形成至少一对晶体管间隙；
于所述晶体管间隙的两侧分别形成一对间隔结构；
对所述一对间隔结构之间的有源柱进行掺杂处理，形成所述晶体管的源极和漏极；
于所述一对间隔结构之间形成晶体管支撑结构；
去除位于所述晶体管支撑结构之间的间隔结构、牺牲层和氧化结构，以暴露位于所述晶体管区上方的所述堆叠结构中的所述有源柱，暴露出的所述有源柱形成所述晶体管的沟道；
于所述晶体管的沟道的表面形成所述晶体管的栅极。
12.根据权利要求1所述的方法，其特征在于，所述于所述硅柱的所述绝缘层和所述导电层的表面形成电容层，包括：
于所述绝缘层和所述导电层的表面形成下电极层；
于所述下电极层的表面形成介质层；
于所述介质层的表面形成上电极层。
13.根据权利要求12所述的方法，其特征在于，在所述于所述硅柱的所述绝缘层和所述导电层的表面形成电容层之后，所述方法还包括：
于所述上电极层的间隙中形成电极填充结构，且所述电极填充结构完全填充所述上电极层的间隙。
14.一种半导体结构，其特征在于，所述半导体结构包括：
衬底；所述衬底中形成有多个硅柱，且所述多个硅柱均沿第一方向延伸；其中，在所述第一方向上，所述硅柱包括第一部分和第二部分；
形成在所述硅柱的第二部分的绝缘层；
形成在所述硅柱的第一部分的导电层；
形成在所述硅柱的所述绝缘层和所述导电层的表面的电容层。
15.根据权利要求14所述的半导体结构，其特征在于，所述衬底包括初始衬底和形成在所述初始衬底上方的堆叠结构；其中，所述多个硅柱形成在所述堆叠结构中。
16.根据权利要求15所述的半导体结构，其特征在于，所述初始衬底包括位线区、晶体管区、电容区和字线区；其中，
所述多个硅柱形成在位于所述电容区上方的所述堆叠结构中；
多个晶体管形成在位于所述晶体管区上方的所述堆叠结构中；
多个字线形成在位于所述字线区上方的所述堆叠结构中；
多个位线形成在位于所述位线区上方的所述堆叠结构中；
其中，在所述第一方向，所述多个位线、所述多个晶体管和所述多个硅柱依次排列，在第二方向，所述多个晶体管和所述多个字线依次排列。
17.根据权利要求16所述的半导体结构，其特征在于，所述硅柱的第一部分位于所述硅柱与对应相邻的所述晶体管的连接处。
18.根据权利要求16所述的半导体结构，其特征在于，位于所述电容区上方的所述堆叠结构中还形成有至少一个电容支撑结构，且所述硅柱贯穿所述至少一个电容支撑结构。
19.根据权利要求16所述的半导体结构，其特征在于，位于所述晶体管区上方的所述堆叠结构中还形成有至少一对晶体管支撑结构，所述至少一对晶体管支撑结构包裹所述晶体管的源极和漏极，所述晶体管支撑结构之间形成有所述晶体管的沟道，所述沟道的表面形成有所述晶体管的栅极。
20.根据权利要求14所述的半导体结构，其特征在于，所述电容层包括下电极层、介质层和上电极层；其中，
所述下电极层形成在所述绝缘层和所述导电层的表面；
所述介质层形成在所述下电极层的表面；
所述上电极层形成在所述介质层的表面。
21.根据权利要求20所述的半导体结构，其特征在于，所述半导体结构还包括电极填充结构；其中，所述电极填充结构完全填充所述上电极层的间隙。
22.根据权利要求14至21任一项所述的半导体结构，其特征在于，所述导电层是利用金属材料对所述硅柱的第一部分进行金属硅化处理得到的；其中，所述金属材料包括下述至少之一：钛、钴或者镍。
23.一种半导体存储器，其特征在于，包括如权利要求14至22任一项所述的半导体结构。
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