CN115915757A - 半导体器件及其制备方法、存储器及电子设备 - Google Patents

Abstract

本公开涉及一种半导体器件及其制备方法、存储器及电子设备，其中方法包括：提供目标衬底，目标衬底内形成有沿第一方向由初始第一隔离结构间隔排布的多个有源柱，有源柱沿第二方向的相对两侧形成有初始第二隔离结构；初始第二隔离结构包括绝缘柱及包覆绝缘柱的外侧面及底面的初始衬垫层；于有源柱的裸露侧壁形成保护层；去除初始衬垫层及初始第一隔离结构的顶部，以得到暴露出绝缘柱的顶部的目标间隙；于目标间隙内形成栅极结构，以至少有效避免VGAA晶体管的栅极结构与源极结构之间漏电的问题。

Description

半导体器件及其制备方法、存储器及电子设备

技术领域

本公开涉及集成电路设计及制造技术领域，特别是涉及一种半导体器件及其制备方法、存储器及电子设备。

背景技术

随着存储器的集成度和性能不断提高，晶体管采用垂直型环绕式栅极晶体管(Vertical Gate All Around transistor，简称VGAA transistor)可以有效缩减存储单元的尺寸，为进一步在确保存储器的性能不降低的情况下缩减存储器的尺寸提供了可能性。

然而，传统的垂直型环绕式栅极晶体管在工作过程中容易产生栅极结构到源极结构的漏电现象，严重影响垂直型环绕式栅极晶体管的性能及可靠性。

发明内容

基于此，有必要针对上述背景技术中的问题，提供一种半导体器件及其制备方法、存储器及电子设备，至少能够有效避免垂直型环绕式栅极晶体管的栅极结构与源极结构之间漏电的问题，提高垂直型环绕式栅极晶体管的性能及可靠性。

根据本公开各种实施例，本公开第一方面提供了一种半导体器件的制备方法，包括：提供目标衬底，目标衬底内形成有沿第一方向由初始第一隔离结构间隔排布的多个有源柱，有源柱沿第二方向的相对两侧形成有初始第二隔离结构；初始第二隔离结构包括绝缘柱及包覆绝缘柱的外侧面及底面的初始衬垫层；第一方向与第二方向相交；于有源柱的裸露侧壁形成保护层；去除初始衬垫层及初始第一隔离结构的顶部，以得到暴露出绝缘柱的顶部的目标间隙；于目标间隙内形成栅极结构。

上述实施例中的半导体器件的制备方法，由于目标衬底内形成有沿第一方向由初始第一隔离结构间隔排布的多个有源柱，便于后续经由有源柱制备沿第一方向延伸的字线结构；有源柱沿第二方向的相对两侧形成有初始第二隔离结构，便于后续利用初始第二隔离结构使得沿第二方向相邻的字线结构相互绝缘；由于在制备栅极结构的栅介质层之前，于有源柱的裸露侧壁形成保护层，致密的保护层内不存在空气间隙，避免后续在目标间隙内裸露的有源柱表面上形成栅介质层的过程中，损伤被保护层覆盖的有源柱的表面；并且避免在形成栅导电层的过程中，在空气间隙内形成导电材料，从而避免VGAA晶体管在工作的过程中空气间隙内的导电材料诱发栅极结构与源极结构之间栅极结构与源极结构之间漏电流，能够有效避免VGAA晶体管的栅极结构与源极结构之间漏电的问题，提高制备半导体器件的性能及可靠性。

根据一些实施例，提供目标衬底包括：提供初始衬底，初始衬底内形成有沿第一方向由第一沟槽隔离结构间隔排布的多个有源墙，有源墙沿第二方向延伸；于初始衬底内形成沿第一方向延伸且沿第二方向间隔排布的多个第二沟槽，第二沟槽的底面高于第一沟槽隔离结构的底面；于第二沟槽的底面及沿第二方向相对的侧壁形成衬垫材料层；于第二沟槽内形成顶面与有源柱的顶面齐平的绝缘材料层，衬垫材料层及绝缘材料层构成第二沟槽隔离结构；回刻第一沟槽隔离结构及第二沟槽隔离结构，得到顶面均低于有源柱的顶面的初始第一隔离结构及初始第二隔离结构，以提供目标衬底。由于初始第二隔离结构的底面低于初始第一隔离结构的底面，以利用第一隔离结构使得后续制备的在第一方向上相邻的VGAA晶体管相互绝缘；由于初始第一隔离结构的顶面与初始第二隔离结构的顶面均低于有源柱的顶面，便于后续在初始第二隔离结构的顶部与临近的有源柱之间制备栅极结构。

根据一些实施例，回刻第一沟槽隔离结构及第二沟槽隔离结构，包括：通过控制刻蚀第一沟槽隔离结构及第二沟槽隔离结构的速率及时间，得到初始第一沟槽隔离结构及初始第二沟槽隔离结构。

根据一些实施例，于有源柱的裸露侧壁形成保护层，包括：采用原子层沉积工艺于有源柱的裸露表面、初始第一隔离结构的顶面及初始第二隔离结构的顶面形成保护材料层；去除位于有源柱的顶面、初始第一隔离结构的顶面及初始第二隔离结构的顶面的保护材料层，保留于有源柱的裸露侧壁的保护材料层构成保护层。

根据一些实施例，去除初始衬垫层及初始第一隔离结构的顶部，包括：采用湿法刻蚀工艺去除初始衬垫层及初始第一隔离结构的顶部，剩余的初始衬垫层构成目标衬垫层，剩余的初始第一隔离结构构成目标第一隔离结构，目标衬垫层及绝缘柱构成目标第二隔离结构。

根据一些实施例，于目标间隙内形成栅极结构，包括：于目标间隙内有源柱的裸露侧壁形成栅介质层，栅介质层的厚度小于目标衬垫层的厚度；形成功函数材料层，功函数材料层填充满目标第二隔离结构与临近的有源柱之间的间隙，覆盖保护层的裸露表面、栅介质层的裸露表面及绝缘柱的裸露表面、目标第一隔离结构的顶面及目标第二隔离结构的顶面；形成导电材料层，导电材料层位于目标第二隔离结构沿第三方向正上方部分的顶面高于有源柱的顶面；第三方向为目标衬底的厚度/高度方向；回刻功函数材料层及导电材料层，剩余的顶面与栅介质层的顶面齐平的功函数材料层构成功函数层，剩余的顶面与栅介质层的顶面齐平的导电材料层构成栅导电层，栅介质层、功函数层及栅导电层构成栅极结构。

根据一些实施例，在回刻功函数材料层及导电材料层的过程中去除保护层，或在得到栅极结构之后去除保护层。

根据一些实施例，在得到栅极结构及去除保护层之后，还包括：形成顶面与有源柱的顶面齐平的盖层；盖层填充满沿第一方向及第二方向相邻的有源柱之间的间隙。

根据一些实施例，形成顶面与有源柱的顶面齐平的盖层，包括：形成顶面高于有源柱的顶面的间隔材料层；间隔材料层填充满沿第一方向及第二方向相邻的有源柱之间的间隙；平坦化处理间隔材料层，得到盖层。

根据一些实施例，平坦化处理间隔材料层，包括：采用化学机械研磨工艺、干法刻蚀工艺及平推工艺中至少一种处理间隔材料层。

根据一些实施例，于第二沟槽的底面及沿第二方向相对的侧壁形成衬垫材料层之后，及形成绝缘材料层之前，还包括：经由第二沟槽的底部向其沿第三方向的下方的初始衬底内注入离子，并执行退火工艺，使得沿第二方向相邻的第二沟槽沿第三方向正下方的初始衬底内形成的导电区域电连接，并形成沿第二方向延伸的位线结构；初始第一隔离结构的底面低于任一导电区域的底面。

根据一些实施例，本公开的第二方面提供了一种半导体器件，包括目标衬底及栅极结构，目标衬底内形成有沿第一方向由目标第一隔离结构间隔排布的多个有源柱，有源柱沿第二方向的相对两侧形成有目标第二隔离结构，目标第二隔离结构的底面高于目标第一隔离结构的底面；目标第二隔离结构包括绝缘柱及包覆绝缘柱的外侧面及底面的目标衬垫层；目标衬垫层的顶面与目标第一隔离结构的顶面均低于绝缘柱的顶面，绝缘柱的顶面低于有源柱的顶面；第一方向与第二方向相交；栅极结构环绕有源柱的裸露侧壁，且顶面不高于绝缘柱的顶面；其中，沿第一方向相邻的有源柱上的栅极结构接触连接，沿第二方向相邻的有源柱上的栅极结构被绝缘柱隔离。

上述实施例中的半导体器件，有源柱构成的器件可以为无结晶体管，有源柱上可以形成依序布置的源极、垂直沟道及漏极，可以保证晶体管栅极的控制能力，提高半导体器件的集成密度和电学性能；由于可以借助于沿第二方向相邻的目标第二隔离结构的沿第三方向的正下方的目标衬底内，形成底面不低于目标第一隔离结构底面且沿第二方向延伸的位线结构，使得沿第一方向相邻的位线结构相互绝缘，并且避免因位线结构生长对VGAA晶体管产生不良影响，确保半导体器件的性能及可靠性。

根据一些实施例，栅极结构包括：栅介质层、功函数层以及栅导电层，栅介质层覆盖有源柱的裸露侧壁，栅介质层的厚度小于目标衬垫层的厚度；栅介质层的顶面不高于绝缘柱的顶面；功函数层环绕栅介质层，填充满栅介质层与临近的绝缘柱之间的间隙，功函数层的顶面不高于栅介质层的顶面；栅导电层填充满沿第一方向相邻的功函数层之间的间隙及沿第二方向相邻的功函数层之间的间隙，栅导电层的顶面不高于栅介质层的顶面。

根据一些实施例，半导体器件还包括位线结构，位线结构沿第二方向延伸，位于沿第二方向相邻的目标第二隔离结构沿第三方向的正下方的目标衬底内，目标第一隔离结构的底面低于位线结构的底面，第三方向为目标衬底的厚度/高度方向。

根据一些实施例，半导体器件还包括如下特征中至少一种：有源柱的材料选自单晶硅、多晶硅、掺杂多晶硅、锗硅及其组合；保护层的材料选自氮化硅、氮氧化硅、氮碳化硅、氧化铝及其组合；目标衬垫层的材料包括氧化硅；绝缘柱的材料选自氮化硅、氮氧化硅、氮碳化硅、氧化铝及其组合。

根据一些实施例，本公开的第三方面提供了一种存储器，包括上述的半导体器件。有源柱构成的器件可以为无结晶体管，有源柱上可以形成依序布置的源极、垂直沟道及漏极，可以保证晶体管栅极的控制能力，提高存储器的集成密度和电学性能；由于可以借助于沿第二方向相邻的初始第二隔离结构在沿第二方向相邻的有源柱沿第三方向的正下方的目标衬底内，形成底面不低于目标第一隔离结构底面且沿第二方向延伸的位线结构，使得沿第一方向相邻的位线结构相互绝缘，并且避免因位线结构生长对VGAA晶体管产生不良影响，确保存储器的性能及可靠性。

根据一些实施例，本公开的第四方面提供了一种电子设备，包括上述的存储器。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1显示为本公开一实施例中提供的一种存储结构的俯视图示意图；

图2-图3显示为本公开一实施例中不同步骤所得沿图1所示aa’方向的截面结构示意图；

图4显示为本公开另一实施例中提供的一种半导体器件的制备方法的流程示意图；

图5a、图6a、图7a为本公开再一实施例中提供目标衬底包括的不同步骤中所得立体结构示意图；

图5b为图5a沿图1所示aa’方向、bb’方向、cc’方向及dd’方向所得截面结构示意图；

图6b为图6a沿图1所示aa’方向、bb’方向、cc’方向及dd’方向所得截面结构示意图；

图7b为图7a沿图1所示aa’方向、bb’方向、cc’方向及dd’方向所得截面结构示意图；

图8-图16为本公开又一实施例中半导体器件的制备方法的不同步骤中沿图1所示aa’方向、bb’方向、cc’方向及dd’方向所得截面结构示意图。

附图标记说明：

100、初始衬底；100’、目标衬底；10’、初始第一隔离结构；10、目标第一隔离结构；20、有源柱；30’、初始第二隔离结构；30、目标第二隔离结构；31、初始衬垫层；32、绝缘柱；31’、目标衬垫层；40、保护层；41、保护材料层；50、栅极结构；11、第一沟槽隔离结构；111、第一沟槽；21、有源墙；12、第二沟槽；13、第二沟槽隔离结构；311、衬垫材料层；321、绝缘材料层；51、栅介质层；5211、功函数材料层；521、功函数层；5221、导电材料层；522、栅导电层；53、绝缘结构；54、缝隙；60、盖层；61、间隔材料层；200、字线结构；300、位线结构；70、栅极源极漏电通路；400、阵列区；500、外围区。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。

请参阅图1-图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请注意，本公开实施例中所述的两者之间相互绝缘包括但不仅限于两者之间存在绝缘材料、绝缘气息或间隙等中至少一种。

请参阅图1-图3，动态随机存储器(Dynamic Random Access Memory，DRAM)包括由多个存储单元组成的阵列区400和位于阵列区400外围的外围区500，外围区500的晶体管通过刻蚀通孔并形成金属硅化物层与阵列区400进行集成。具体地，每个存储单元包括电容和晶体管，晶体管的栅极与字线结构200连接，晶体管的漏极与位线结构300连接，晶体管的源极与电容结构(未图示)连接。通过字线结构200上的电压信号控制晶体管的开闭，进而通过位线结构300读取存储在电容结构中的数据信息，或者通过位线结构300将数据信息写入到电容结构中进行存储。

集成电路的持续小型化已经驱动世界范围的半导体行业持续发展，并实现了诸如存储芯片和微处理器之类的高密度集成电路，但是，随着半导体器件结构尺寸的微缩，图案间距的不断缩小和密度的增加，有源区的尺寸已经缩小到40nm以下，晶体管采用VGAA晶体管可以进一步有效缩减存储单元的尺寸，然而，申请人发现VGAA晶体管在工作过程中容易产生栅极结构到源极结构的漏电现象，严重影响垂直型环绕式栅极晶体管的性能及可靠性。

请继续参考图2-图3，申请人发现VGAA晶体管若在做字线结构的栅介质层51之前，将字线结构之间的绝缘结构53设置成与有源柱20的顶面齐平，然后在缝隙54的侧壁及底部同时生长绝缘材料，利用绝缘材料来保护源极结构(未图示)，避免源极结构在后续制备栅介质层51的过程中被损伤。然而，在缝隙54内部生长的绝缘材料层内部很容易产生细缝或者空洞缺陷，导致后续制备栅导电层52的过程中会在该细缝或者空洞内生长导电材料，形成栅极源极漏电通路70，建立了栅极结构50到源极结构之间的电流通道，导致漏电。

基于以上原因，本公开旨在提供一种半导体器件及其制备方法、存储器及电子设备，至少能够有效避免VGAA晶体管的栅极结构与源极结构之间漏电的问题，提高VGAA晶体管的性能及可靠性。

请参阅图4，在本公开的一个实施例中，提供了一种半导体器件的制备方法，包括如下步骤：

步骤S20：提供目标衬底，目标衬底内形成有沿第一方向由初始第一隔离结构间隔排布的多个有源柱，有源柱沿第二方向的相对两侧形成有初始第二隔离结构；初始第二隔离结构包括绝缘柱及包覆绝缘柱的外侧面及底面的初始衬垫层；第一方向与第二方向相交；

步骤S40：于有源柱的裸露侧壁形成保护层；

步骤S60：去除初始衬垫层及初始第一隔离结构的顶部，以得到暴露出绝缘柱的顶部的目标间隙；

步骤S80：于目标间隙内形成栅极结构。

作为示例，请继续参阅图4，由于目标衬底内形成有沿第一方向由初始第一隔离结构间隔排布的多个有源柱，便于后续经由有源柱制备沿第一方向延伸的字线结构；有源柱沿第二方向的相对两侧形成有初始第二隔离结构，便于后续利用初始第二隔离结构使得沿第二方向相邻的字线结构相互绝缘；由于在制备栅极结构的栅介质层之前，于有源柱的裸露侧壁形成保护层，致密的保护层内不存在空气间隙，避免后续在目标间隙内裸露的有源柱表面上形成栅介质层的过程中，损伤被保护层覆盖的有源柱的表面；并且避免在形成栅导电层的过程中，在空气间隙内形成导电材料，从而避免VGAA晶体管在工作的过程中空气间隙内的导电材料诱发栅极结构与源极结构之间栅极结构与源极结构之间漏电流，能够有效避免VGAA晶体管的栅极结构与源极结构之间漏电的问题，提高制备半导体器件的性能及可靠性。

作为示例，请参考图4中步骤S20及图5a-图9，步骤S20中提供目标衬底可以包括如下步骤：

步骤S20：提供初始衬底100，初始衬底100内形成有沿第一方向(例如ox方向)由第一沟槽隔离结构11间隔排布的多个有源墙21，有源墙21沿第二方向(例如oy方向)延伸；

步骤S22：于初始衬底100内形成沿第一方向(例如ox方向)延伸且沿第二方向(例如oy方向)间隔排布的多个第二沟槽12，第二沟槽12的底面低于第一沟槽隔离结构11的底面；

步骤S24：于第二沟槽12的底面及沿第二方向(例如oy方向)相对的侧壁形成衬垫材料层311；

步骤S26：于第二沟槽12内形成顶面与有源柱20的顶面齐平的绝缘材料层321，衬垫材料层311及绝缘材料层321构成第二沟槽隔离结构13；

步骤S28：回刻第一沟槽隔离结构11及第二沟槽隔离结构13，得到顶面均低于有源柱20的顶面的初始第一隔离结构10’及初始第二隔离结构30’，以提供目标衬底100’。

作为示例，请继续参考图5a-图5b，步骤S20中提供的初始衬底100可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。初始衬底100可以为单层结构，也可以为多层结构。例如，初始衬底100可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，初始衬底100可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底等。可以采用离子注入工艺向初始衬底100内注入P型离子，以形成第一类型掺杂阱区(未图示)，P型离子可以包括但不限于硼(B)离子、镓(Ga)离子、氟化硼离子及铟(In)离子等中至少一种。

作为示例，请继续参考图5a-图5b，步骤S20中在初始衬底100包括P型衬底的实施例中，可以通过注入N型离子以形成有源墙21；与之对应的，在硅衬底包括N型衬底的实施例中，可以通过注入P型离子以形成有源墙21。相应地，有源墙21可以为P型有源墙21，也可以为N型有源墙21。P型有源墙21可以形成N型金属氧化物半导体(Negative channel MetalOxide Semiconductor，简称NMOS)器件，N型有源墙21可以形成P型金属氧化物半导体(Positive channel Metal Oxide Semiconductor，简称PMOS)器件。N型杂质离子可以包括但不限于磷(P)离子、砷(As)离子及锑(Sb)离子等中至少一种。n型或p型杂质浓度可小于或等于10¹⁸cm^-3，诸如在约10¹⁷cm^-3与约10¹⁸cm^-3之间的范围内。

作为示例，请继续参考图5a-图5b，步骤S20中可以采用刻蚀工艺在初始衬底100内形成沿第一方向(例如ox方向)间隔排布且沿第二方向(例如oy方向)延伸的第一沟槽111，得到沿第一方向(例如ox方向)由第一沟槽111间隔排布的多个有源墙21，有源墙21沿第二方向(例如oy方向)延伸。第一沟槽111的深度与宽度均根据技术指标需求进行调整，本实施例不做具体限定。刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺，干法刻蚀工艺可以包括但不限于反应离子刻蚀工艺(RIE)、感应耦合等离子体刻蚀工艺(ICP)或高浓度等离子体刻蚀工艺(HDP)中的任意一种。有源墙21的材料选自单晶硅、多晶硅、掺杂多晶硅、锗硅等及其组合。

作为示例，请参考图6a-图6b，步骤S20中得到第一沟槽111之后，可以采用沉积工艺于第一沟槽111内填充隔离材料，以于初始衬底100内形成沿第一方向(例如ox方向)由第一沟槽隔离结构11间隔排布的多个有源墙21，有源墙21沿第二方向(例如oy方向)延伸。可以在沉积隔离材料并使得隔离材料填满第一沟槽111之后，采用平坦化工艺去除有源墙21顶面的隔离材料，以得到顶面与有源墙21的顶面齐平的第一沟槽隔离结构11。沉积工艺可以包括但不限于化学气相沉积工艺(Chemical Vapor Deposition，CVD)、物理气相沉积工艺(Physical Vapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层(Spin-on Dielectric，SOD)等工艺中至少一种。平坦化工艺可以包括但不限于化学机械研磨工艺、干法刻蚀工艺及平推工艺等中至少一种。

作为示例，请参考图7a-图7b，步骤S22中可以采用干法刻蚀工艺于初始衬底100上形成沿第一方向(例如ox方向)延伸且沿第二方向(例如oy方向)间隔排布的多个第二沟槽12，第二沟槽12的底面高于第一沟槽隔离结构11的底面，得到沿ox方向、oy方向间隔阵列排布的多个有源柱20。由于后续需要在沿第二方向(例如oy方向)相邻的第二沟槽12沿第三方向(例如oz方向)的正下方的初始衬底100内制备沿oy方向延伸的位线结构(图7a-图7b中未示出)，使得沿ox方向相邻的位线结构之间经由第一沟槽隔离结构11相互绝缘，并使得后续制备的沿oy方向相邻的字线结构(图7a-图7b中未示出)经由第二沟槽12内的隔离材料相互绝缘。第三方向为目标衬底100’的厚度/高度方向，可以设置第一方向、第二方向及第三方向相互垂直。第二沟槽12的深度小于第一沟槽111的深度，若第二沟槽12过深，会导致后续制备位线结构的空间不足；若第二沟槽12过浅，会相对降低有源柱20的高度，导致后续制备的字线结构和VGAA晶体管的空间不足。有源柱20的材料选自单晶硅、多晶硅、掺杂多晶硅、锗硅及其组合。干法刻蚀工艺可以包括但不限于反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)及高浓度等离子体刻蚀(HDP)等中一种或多种。

作为示例，请参考图8，步骤S24中可以采用原位水气生成工艺(In-Situ SteamGeneration，ISSG)、原子层沉积工艺、等离子蒸汽沉积工艺及快速热氧化工艺(RapidThermal Oxidation，RTO)等中的至少一种，于第二沟槽12的底面及沿第二方向(例如oy方向)相对的侧壁形成衬垫材料层311。步骤S26中可以采用沉积工艺于第二沟槽12内形成顶面与有源柱20的顶面齐平的绝缘材料层321，衬垫材料层311及绝缘材料层321构成第二沟槽隔离结构13。衬垫材料层311的材料可以包括氧化硅。绝缘材料层321的材料可以选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。沉积工艺可以包括但不限于CVD、PVD、ALD、HDP及SOD等中至少一种。

作为示例，请继续参考图8，于第二沟槽12的底面及沿第二方向(例如oy方向)相对的侧壁形成衬垫材料层311之后，及形成绝缘材料层321之前，还包括如下步骤：

步骤S25：经由第二沟槽12的底部向其沿第三方向(例如oz方向)的下方的初始衬底100内注入离子，并执行退火工艺，使得沿第二方向相邻的第二沟槽12沿第三方向(例如oz方向)的下方的初始衬底100内形成的导电区域电连接，并形成沿第二方向延伸的位线结构300；初始第一隔离结构10’的底面低于任一导电区域的底面。

作为示例，请继续参考图8，步骤S24中于第二沟槽12的底面及沿第二方向(例如oy方向)相对的侧壁形成衬垫材料层311可以保护有源墙21，避免有源墙21在后面的工艺中被损坏或被掺杂离子污染。步骤S25中通过离子注入工艺向第二沟槽12沿第三方向(例如oz方向)的下方的初始衬底100内注入介于约10¹⁸cm^-3和10¹⁹cm^-3之间的高掺杂剂浓度的掺杂离子；掺杂离子可以使用P型离子，例如使用B离子通过离子注入工艺进行，当然在另一些实施例中，例如使用N型离子，N型离子具有更高的电流，具体而言，例如可以使用As、P离子进行。在进行至少一次，例如一次低能量高剂量的离子注入之后，可以执行退火工艺，使得掺杂离子在初始衬底100中扩散，形成沿第二方向延伸的位线结构300。由于退火过程中杂质因为离析(segregation)的作用累积在硅化物与硅界面处从而降低肖特基接触电阻，提高半导体器件的性能。通过在衬底内形成连续的金属硅化物作为埋入式位线结构，降低半导体器件的电阻，提高半导体器件性能，形成VGAA晶体管，从而有效缩减存储器的尺寸，提高存储器的集成度和性能。

作为示例，请继续参考图8，在掺杂过程中，衬垫材料层311能够有效保护有源柱20的侧壁不被掺杂离子混入；在退火处理过程中，衬垫材料层311能够有效保护有源柱20并避免其产生形变，提高有源柱20的结构稳定性。退火工艺可以为湿法退火工艺或干法退火工艺，退火工艺的温度可以为800℃-1500℃，例如退火温度可以为800℃、900℃、1000℃、1100℃、1200℃、1300℃、1400℃或1500℃等；退火气体可以包括H₂、O₂、N₂、Ar和He等中至少一种，退火时间可以为1.5小时至2.5小时，例如退火时间可以为1.5小时、2.0小时或2.5小时等。其中，当退火气体包括H₂和O₂时，退火工艺为湿法退火工艺。退火工艺可以去除离子注入导致的部分缺陷及活化掺杂剂。位线结构300的材料可以包括钛、钨、钴、镍、钽、钛化钽、硅化钨、氮化钨等或其组合，以满足多种不同应用场景的实际需求，降低制备的成本及复杂度。

作为示例，请参考图9，步骤S28中可以采用干法刻蚀工艺及/或湿法刻蚀工艺回刻第一沟槽隔离结构11及第二沟槽隔离结构13，得到顶面均低于有源柱20的顶面的初始第一隔离结构10’及初始第二隔离结构30’，以得到目标衬底100’，可以设置初始第一隔离结构10’及初始第二隔离结构30’的顶面齐平。步骤S28中可以通过控制干法刻蚀第一沟槽隔离结构11及第二沟槽隔离结构13的速率及时间，得到顶面均低于有源柱20的顶面的初始第一隔离结构10’及初始第二隔离结构30’；其中，初始第二隔离结构30’的底面低于初始第一隔离结构10’的底面。干法刻蚀工艺可以包括但不限于RIE、ICP及HDP等中至少一种。

作为示例，请参考图4中步骤S40及图10，步骤S40中于有源柱20的裸露侧壁形成保护层40可以包括如下步骤：

步骤S42，采用原子层沉积工艺于有源柱20的裸露表面、初始第一隔离结构10’的顶面及初始第二隔离结构30’的顶面形成保护材料层41；

步骤S44，去除位于有源柱20的顶面、初始第一隔离结构10’的顶面及初始第二隔离结构30’的顶面的保护材料层41，保留于有源柱20的裸露侧壁的保护材料层41构成保护层40。

作为示例，请继续参考图10，步骤S42中采用原子层沉积工艺于有源柱20的裸露表面、初始第一隔离结构10’的顶面及初始第二隔离结构30’的顶面形成保护材料层41。原子层沉积工艺是通过将气相前驱体脉冲交替地通入反应器并在沉积基体上化学吸附并反应而形成沉积膜的一种技术，当前驱体达到沉积基体表面时，会在其表面化学吸附并发生表面反应，原子层沉积的表面反应具有自限制性(self-limiting)，通过在原子层沉积中不断重复自限制反应形成所需要的结构，前驱体材料可以包括非金属前驱体材料及/或金属前驱体材料。原子层沉积技术基于表面自限制性、自饱和吸附反应，从而具有表面控制性，所制备的结构具有优异的三维共形性及大面积的均匀性，对于复杂高深宽比的表面沉积制程的适应性更强，同时原子层沉积工艺可以制造出光滑的表面形貌，紧密地贴合填充层，从而减小沉积制程产生的应力。步骤S42中根据原子层沉积工艺自身的特性，采用原子层沉积工艺形成保护材料层41，使得保护材料层41均匀覆盖于有源柱20的裸露侧壁，并避免在保护材料层41的内部形成细缝及空洞等缺陷。

作为示例，请参考图11，步骤S44中可以采用干法刻蚀工艺去除位于有源柱20的顶面、初始第一隔离结构10’的顶面及初始第二隔离结构30’的顶面的保护材料层41，保留于有源柱20的裸露侧壁的保护材料层41构成保护层40。保护层40的材料可以选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。

作为示例，请参考图4中步骤S60及图12，步骤S60中去除初始衬垫层31及初始第一隔离结构10’的顶部可以包括如下步骤：

步骤S61，采用湿法刻蚀工艺去除初始衬垫层31及初始第一隔离结构10’的顶部，剩余的初始衬垫层31构成目标衬垫层31’，剩余的初始第一隔离结构10’构成目标第一隔离结构10，目标衬垫层31’及绝缘柱32构成目标第二隔离结构30。

作为示例，湿法蚀刻化学品可包括包含氨(NH₃)、过氧化氢(H₂O₂)和水的化学溶液。

作为示例，请参考图4中步骤S80及图13-图15，步骤S80中于目标间隙内形成栅极结构50可以包括如下步骤：

步骤S82，于目标间隙内有源柱20的裸露侧壁形成栅介质层51，栅介质层51的厚度小于目标衬垫层31’的厚度；

步骤S84，形成功函数材料层5211，功函数材料层5211填充满目标第二隔离结构30与临近有源柱20之间的间隙，覆盖保护层40的裸露表面、栅介质层51的裸露表面及绝缘柱32的裸露表面、目标第一隔离结构10的顶面及目标第二隔离结构30的顶面；

步骤S86，形成导电材料层5221，导电材料层5221位于目标第二隔离结构30沿第三方向(例如oz方向)的正上方部分的顶面高于有源柱20的顶面；

步骤S88，回刻功函数材料层5211及导电材料层5221，剩余的顶面与栅介质层51的顶面齐平的功函数材料层5211构成功函数层521，剩余的顶面与栅介质层51的顶面齐平的导电材料层5221构成栅导电层522，栅介质层51、功函数层521及栅导电层522构成栅极结构50。

作为示例，请继续参考图13-图14，步骤S82中可以采用原位水气生成工艺(In-Situ Steam Generation，ISSG)、原子层沉积工艺、等离子蒸汽沉积工艺及快速热氧化工艺(Rapid Thermal Oxidation，RTO)等中至少一种，于目标间隙内有源柱20的裸露侧壁形成栅介质层51，栅介质层51的厚度小于目标衬垫层31’的厚度。栅介质层51的材料可以包括氧化硅。步骤S84中可以采用沉积工艺形成功函数材料层5211，功函数材料层5211填充满目标第二隔离结构30与临近的有源柱20之间的间隙。功函数材料层5211的材料可以选自氮化钛(TiN)、氮化铊(TaN)、氮铝化钛(TiAlN)、氮碳化钨(WCN)、氮碳化钼(MOCN)、氮碳铝钛(TiAlCN)等及其组合。步骤S86中可以采用沉积工艺形成导电材料层5221，导电材料层5221位于目标第一隔离结构10沿第三方向(例如oz方向)的正上方部分的顶面高于绝缘柱32的顶面，导电材料层5221位于目标第二隔离结构30沿第三方向(例如oz方向)的正上方部分的顶面高于有源柱20的顶面；导电材料层5221的材料选自钛、钨、镍、金、银、硅化钨、铝、钯、铜等及其组合。步骤S88中可以采用干法刻蚀工艺回刻功函数材料层5211及导电材料层5221，剩余的顶面与栅介质层51的顶面齐平的功函数材料层5211构成功函数层521，剩余的顶面与栅介质层51的顶面齐平的导电材料层5221构成栅导电层522，栅介质层51、功函数层521及栅导电层522构成栅极结构50；栅极结构50环绕有源柱20的裸露侧壁，且顶面不高于绝缘柱32的顶面，例如栅极结构50的顶面与绝缘柱32的顶面齐平；其中，沿第一方向(例如ox方向)相邻的有源柱20上的栅极结构50接触连接，可以形成沿ox方向延伸的字线结构；沿第二方向(例如oy方向)相邻的有源柱20上的栅极结构50被绝缘柱32隔离，使得后续制备的沿oy方向相邻的字线结构之间相互绝缘。

作为示例，请继续参考图14-图15，可以在回刻功函数材料层5211及导电材料层5221的过程中去除保护层40，以相对减少制程步骤。在其他实施例中，也可以在得到栅极结构50之后去除保护层40，以满足多种不同应用场景的实际需求。有源柱20上形成的器件可以为无结晶体管，有源柱20上可以包括依序布置的源极结构、垂直沟道、栅极结构50及漏极结构，可以形成无结晶体管。源极结构、垂直沟道、栅极结构50及漏极结构中掺杂离子的类型可以相同，一方面可以保证晶体管栅极的控制能力，提高半导体器件的集成密度和电学性能，还可以有效地避免因位线结构生长带来的不良影响，进而确保制程VGAA晶体管的性能及可靠性。

作为示例，请参考图16，在得到栅极结构50及去除保护层40之后，还可以包括如下步骤：

步骤S90，形成顶面与有源柱20的顶面齐平的盖层60；盖层60填充满沿第一方向(例如ox方向)及第二方向(例如oy方向)相邻的有源柱20之间的间隙。

作为示例，请继续参考图16，步骤S90中可以采用沉积工艺形成顶面与有源柱20的顶面齐平的盖层60；盖层60填充满沿第一方向(例如ox方向)及第二方向(例如oy方向)相邻的有源柱20之间的间隙。盖层60的材料选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。

作为示例，请继续参考图16，步骤S90中形成顶面与有源柱20的顶面齐平的盖层60可以包括如下步骤：

步骤S92，形成顶面高于有源柱20的顶面的间隔材料层61；间隔材料层61填充满沿第一方向(例如ox方向)及第二方向(例如oy方向)相邻的有源柱20之间的间隙；

步骤S94，平坦化处理间隔材料层61，得到盖层60。

作为示例，请继续参考图16，步骤S92中可以采用沉积工艺形成顶面高于有源柱20的顶面的间隔材料层61；间隔材料层61填充满沿第一方向(例如ox方向)及第二方向(例如oy方向)相邻的有源柱20之间的间隙；间隔材料层61的材料选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。步骤S92中可以采用化学机械研磨工艺、干法刻蚀工艺及平推工艺等中至少一种处理间隔材料层61，得到顶面齐平的盖层60。

虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的依次限制，这些步骤可以以其它的依次执行。而且，虽然图4中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行依次也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

作为示例，请参考图16，本公开提供了一种半导体器件，包括目标衬底100’及栅极结构50，目标衬底100’内形成有沿第一方向(例如ox方向)由目标第一隔离结构10间隔排布的多个有源柱20，有源柱20沿第二方向(例如oy方向)的相对两侧形成有初始第二隔离结构30’，目标第二隔离结构30的底面高于目标第一隔离结构10的底面；目标第二隔离结构30包括绝缘柱32及包覆绝缘柱32的外侧面及底面的目标衬垫层31’；目标衬垫层31’的顶面与目标第一隔离结构10的顶面均低于绝缘柱32的顶面，例如目标衬垫层31’的顶面与目标第一隔离结构10的顶面齐平且低于绝缘柱32的顶面；绝缘柱32的顶面低于有源柱20的顶面；第一方向(例如ox方向)与第二方向(例如oy方向)相交；栅极结构50环绕有源柱20的裸露侧壁，且顶面不高于绝缘柱32的顶面，例如栅极结构50的顶面与绝缘柱32的顶面齐平；其中，沿第一方向(例如ox方向)相邻的有源柱20上的栅极结构50接触连接，沿第二方向(例如oy方向)相邻的有源柱20上的栅极结构50被绝缘柱32隔离。

上述实施例中的半导体器件，有源柱20构成的器件可以为无结晶体管，有源柱20上可以形成依序布置的源极、垂直沟道及漏极，可以保证晶体管栅极的控制能力，提高半导体器件的集成密度和电学性能；由于可以借助于沿第二方向(例如oy方向)相邻的初始第二隔离结构30’在沿第二方向(例如oy方向)相邻的有源柱20的正下方的目标衬底100’内，形成底面不低于目标第一隔离结构10底面的位线结构300，使得沿第一方向(例如ox方向)相邻的位线结构300相互绝缘，并且避免因位线结构300生长对VGAA晶体管产生不良影响，确保半导体器件的性能及可靠性。

作为示例，请继续参考图16，半导体器件还包括盖层60，盖层60的顶面与有源柱20的顶面齐平，且填充满沿第一方向(例如ox方向)及第二方向(例如oy方向)相邻的有源柱20之间的间隙。盖层60的材料选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。

作为示例，请继续参考图16，栅极结构50包括：栅介质层51、功函数层521以及栅导电层522，栅介质层51覆盖有源柱20的裸露侧壁，栅介质层51的厚度小于目标衬垫层31’的厚度；栅介质层51的顶面不高于绝缘柱32的顶面，例如与绝缘柱32的顶面齐平；功函数层521环绕栅介质层51，填充满栅介质层51与临近的绝缘柱32之间的间隙，功函数层521的顶面不高于栅介质层51的顶面，例如与栅介质层51的顶面齐平；栅导电层522填充满沿第一方向(例如ox方向)相邻的功函数层521之间的间隙及沿第二方向(例如oy方向)相邻的功函数层521之间的间隙，栅导电层522的顶面不高于栅介质层51的顶面，例如，栅导电层522的顶面与栅介质层51的顶面齐平。

作为示例，请继续参考图16，半导体器件还包括位线结构300，位线结构300沿第二方向(例如oy方向)延伸，位于沿第二方向(例如oy方向)相邻的目标第二隔离结构30沿第三方向(例如oz方向)正下方的目标衬底100’内，目标第一隔离结构10的底面低于位线结构300的底面使得沿第一方向(例如ox方向)相邻的位线结构300经由目标第一隔离结构10相互绝缘。第三方向可以为目标衬底100’的高度/厚度方向。可以设置第一方向、第二方向及第三方向两两相互垂直。

作为示例，有源柱的材料可以选自单晶硅、多晶硅、掺杂多晶硅、锗硅等及其组合。保护层的材料可以选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。目标衬垫层的材料可以包括氧化硅。绝缘柱的材料可以选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。盖层的材料选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。

作为示例，请继续参考图16，本公开提供了一种存储器，包括上述的半导体器件。有源柱20构成的器件可以为无结晶体管，有源柱20上可以形成依序布置的源极、垂直沟道及漏极，可以保证晶体管栅极的控制能力，提高存储器的集成密度和电学性能；由于可以借助于沿第二方向(例如oy方向)相邻的初始第二隔离结构30’在沿第二方向(例如oy方向)相邻的有源柱20的正下方的目标衬底100’内，形成底面不低于目标第一隔离结构10底面的位线结构300，使得沿第一方向(例如ox方向)相邻的位线结构300相互绝缘，并且避免因位线结构300生长对VGAA晶体管产生不良影响，确保存储器的性能及可靠性。

作为示例，本公开提供了一种电子设备，包括上述的存储器。

上述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (18)

1.一种半导体器件的制备方法，其特征在于，包括：

提供目标衬底，所述目标衬底内形成有沿第一方向由初始第一隔离结构间隔排布的多个有源柱，所述有源柱沿第二方向的相对两侧形成有初始第二隔离结构；所述初始第二隔离结构包括绝缘柱及包覆所述绝缘柱的外侧面及底面的初始衬垫层；所述第一方向与所述第二方向相交；

于所述有源柱的裸露侧壁形成保护层；

去除所述初始衬垫层及所述初始第一隔离结构的顶部，以得到暴露出所述绝缘柱的顶部的目标间隙；

于所述目标间隙内形成栅极结构。

2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述提供目标衬底包括：

提供初始衬底，所述初始衬底内形成有沿所述第一方向由第一沟槽隔离结构间隔排布的多个有源墙，所述有源墙沿所述第二方向延伸；

于所述初始衬底内形成沿所述第一方向延伸且沿所述第二方向间隔排布的多个第二沟槽，所述第二沟槽的底面高于所述第一沟槽隔离结构的底面；

于所述第二沟槽的底面及沿所述第二方向相对的侧壁形成衬垫材料层；

于所述第二沟槽内形成顶面与所述有源柱的顶面齐平的绝缘材料层，所述衬垫材料层及所述绝缘材料层构成第二沟槽隔离结构；

回刻所述第一沟槽隔离结构及所述第二沟槽隔离结构，得到顶面均低于所述有源柱的顶面的所述初始第一隔离结构及所述初始第二隔离结构，以提供所述目标衬底。

3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述回刻所述第一沟槽隔离结构及所述第二沟槽隔离结构，包括：

通过控制刻蚀所述第一沟槽隔离结构及所述第二沟槽隔离结构的速率及时间，得到顶面均低于所述有源柱的顶面的所述初始第一沟槽隔离结构及所述初始第二沟槽隔离结构。

4.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述于所述有源柱的裸露侧壁形成保护层，包括：

采用原子层沉积工艺于所述有源柱的裸露表面、所述初始第一隔离结构的顶面及所述初始第二隔离结构的顶面形成保护材料层；

去除位于所述有源柱的顶面、所述初始第一隔离结构的顶面及所述初始第二隔离结构的顶面的保护材料层，保留于所述有源柱的裸露侧壁的保护材料层构成所述保护层。

5.根据权利要求1-4任一项所述的半导体器件的制备方法，其特征在于，所述去除所述初始衬垫层及所述初始第一隔离结构的顶部，包括：

采用湿法刻蚀工艺去除所述初始衬垫层及所述初始第一隔离结构的顶部，剩余的初始衬垫层构成目标衬垫层，剩余的初始第一隔离结构构成目标第一隔离结构，所述目标衬垫层及所述绝缘柱构成目标第二隔离结构。

6.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述于所述目标间隙内形成栅极结构，包括：

于所述目标间隙内所述有源柱的裸露侧壁形成栅介质层，所述栅介质层的厚度小于所述目标衬垫层的厚度；

形成功函数材料层，所述功函数材料层填充满所述目标第二隔离结构与临近的有源柱之间的间隙，覆盖所述保护层的裸露表面、所述栅介质层的裸露表面及所述绝缘柱的裸露表面、所述目标第一隔离结构的顶面及所述目标第二隔离结构的顶面；

形成导电材料层，所述导电材料层位于所述目标第二隔离结构沿第三方向正上方部分的顶面高于所述有源柱的顶面；所述第三方向为所述目标衬底的厚度/高度方向；

回刻所述功函数材料层及所述导电材料层，剩余的顶面与所述栅介质层的顶面齐平的功函数材料层构成功函数层，剩余的顶面与所述栅介质层的顶面齐平的导电材料层构成栅导电层，所述栅介质层、所述功函数层及所述栅导电层构成所述栅极结构。

7.根据权利要求6所述的半导体器件的制备方法，其特征在于，在回刻所述功函数材料层及所述导电材料层的过程中去除所述保护层，或

在得到所述栅极结构之后去除所述保护层。

8.根据权利要求7所述的半导体器件的制备方法，其特征在于，在得到所述栅极结构及去除所述保护层之后，还包括：

形成顶面与所述有源柱的顶面齐平的盖层；所述盖层填充满沿所述第一方向及所述第二方向相邻的所述有源柱之间的间隙。

9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述形成顶面与所述有源柱的顶面齐平的盖层，包括：

形成顶面高于所述有源柱的顶面的间隔材料层；所述间隔材料层填充满沿所述第一方向及所述第二方向相邻的所述有源柱之间的间隙；

平坦化处理所述间隔材料层，得到所述盖层。

10.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述平坦化处理所述间隔材料层，包括：

采用化学机械研磨工艺、干法刻蚀工艺及平推工艺中至少一种处理所述间隔材料层。

11.根据权利要求1-4任一项所述的半导体器件的制备方法，其特征在于，所述于所述第二沟槽的底面及沿所述第二方向相对的侧壁形成衬垫材料层之后，及形成所述绝缘材料层之前，还包括：

经由所述第二沟槽的底部向其沿第三方向的下方的初始衬底内注入离子，并执行退火工艺，使得相邻所述第二沟槽沿第三方向正下方的初始衬底内形成的导电区域电连接，并形成沿所述第二方向延伸的位线结构；所述初始第一隔离结构的底面低于任一所述导电区域的底面。

12.一种半导体器件，其特征在于，包括：

目标衬底，所述目标衬底内形成有沿第一方向由目标第一隔离结构间隔排布的多个有源柱，所述有源柱沿第二方向的相对两侧形成有目标第二隔离结构，所述目标第二隔离结构的底面高于所述目标第一隔离结构的底面；所述目标第二隔离结构包括绝缘柱及包覆所述绝缘柱的外侧面及底面的目标衬垫层；所述目标衬垫层的顶面与所述目标第一隔离结构的顶面均低于所述绝缘柱的顶面，所述绝缘柱的顶面低于所述有源柱的顶面；所述第一方向与所述第二方向相交；

栅极结构，环绕所述有源柱的裸露侧壁，且顶面不高于所述绝缘柱的顶面；其中，沿所述第一方向相邻的所述有源柱上的栅极结构接触连接，沿所述第二方向相邻的所述有源柱上的栅极结构被所述绝缘柱隔离。

13.根据权利要求12所述的半导体器件，其特征在于，所述栅极结构包括：

栅介质层，覆盖所述有源柱的裸露侧壁，所述栅介质层的厚度小于所述目标衬垫层的厚度；所述栅介质层的顶面不高于所述绝缘柱的顶面；

功函数层，环绕所述栅介质层，填充满所述栅介质层与临近的所述绝缘柱之间的间隙，所述功函数层的顶面不高于所述栅介质层的顶面；

栅导电层，填充满沿所述第一方向相邻的所述功函数层之间的间隙及沿所述第二方向相邻的所述功函数层之间的间隙，所述栅导电层的顶面不高于所述栅介质层的顶面。

14.根据权利要求13所述的半导体器件，其特征在于，还包括：

位线结构，沿所述第二方向延伸，位于沿所述第二方向相邻的所述目标第二隔离结构沿第三方向的正下方的目标衬底内，所述目标第一隔离结构的底面低于所述位线结构的底面；所述第三方向为所述目标衬底的厚度/高度方向。

15.根据权利要求12-14任一项所述的半导体器件，其特征在于，还包括：

盖层，其顶面与所述有源柱的顶面齐平，且填充满沿所述第一方向及所述第二方向相邻的所述有源柱之间的间隙。

16.根据权利要求12-14任一项所述的半导体器件，其特征在于，还包括如下特征中至少一种：

所述有源柱的材料选自单晶硅、多晶硅、掺杂多晶硅、锗硅及其组合；

所述保护层的材料选自氮化硅、氮氧化硅、氮碳化硅、氧化铝及其组合；

所述目标衬垫层的材料包括氧化硅；

所述绝缘柱的材料选自氮化硅、氮氧化硅、氮碳化硅、氧化铝及其组合。

17.一种存储器，其特征在于，包括：

权利要求12-16任一项所述的半导体器件。

18.一种电子设备，其特征在于，包括：

权利要求17所述的存储器。

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