KR0152896B1 - 고집적 적층형 디램 셀의 제조방법 - Google Patents
고집적 적층형 디램 셀의 제조방법Info
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Abstract
내용 없음.
Description
제1도는 디램 셀의 단면도로서,
(a)는 적층형 디램 셀의 단면도이고,
(b)는 트렌치형 디램 셀의 단면도이다.
제2도는 제1도 디램 셀의 등가회로도.
제3도의 (a) 내지 (e)는 본 발명 적층형 디램 셀의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드산화막
3 : 게이트전극 4,6 : 절연막
5 : 비트라인 7 : 노드콘택영역
8 : 절연막측벽 9,11 : 다결정실리콘층
10 : 커패시터유전체막
본 발명은 디램 셀의 제조방법에 관한 것으로, 특히 저장노드(Storage Node)의 면적을 더욱 확장시킴으로써 디램 셀의 집적도를 높이도록 하는 고집적 적층형 디램 셀의 제조방법에 관한 것이다.
디램 셀이 1M 정도의 집적도를 가질 경우에는 플레이너(Planar)한 구조의 디램 셀을 제작하였으나, 집적도가 높아짐에 따라 디램 셀은 충분한 커패시턴스(Capacitance)를 가져야 하므로 4M 이상의 집적도를 요구하는 메모리 소자에서는 적층형 또는 트렌치형 등의 3차원 구조를 갖는 디램 셀을 제작하였다.
또한 최근에는 트렌치형 및 적층형을 혼합한 구조의 디램 셀이 제조되고 있으며, 그 적층형 및 트렌치형 디램 셀의 구조는 제1도의 (a),(b)에 나타낸 바와 같다.
그리고 디램 셀은 회로적으로 제2도에 나타낸 것과 같이 구성되며, 이를 살펴보면 다결정 실리콘층이 소오스영역과 베리드(Buried) 접촉하여 저장노드를 형성하고, 상기 다결정 실리콘층 위에 적층되는 다결정 실리콘층이 셀커패시터의 일측전극인 플레이트 노드(Plate Node)를 형성하는 것이다.
그러나, 상기와 같은 디램 셀에 있어서, 적층형의 경우 저장노드가 절연막 및 게이트의 일부 공유부분에만 형성되기 때문에 충분한 커패시턴스를 갖는 셀을 만들기 어려우며, 비트라인의 스텝커버리지(Step Coverage)가 매우 나쁘고, 트렌치형의 트렌치-트렌치간의 누설전류, 브레이크다운(Breakdown) 등의 단점이 있으며, 혼합형의 경우 공정이 복잡하다는 단점이 있었다.
본 발명은 이러한 단점을 해결하기 위하여, 상기 적층형의 디램 셀에 있어 비트라인을 형성한 후에 저장노드가 형성될 영역을 식각하고 절연측벽을 만들후 저장노드를 형성함으로써 저장노드(Storage Node)의 커패시턴스(Capacitance)를 더욱 증대시켜 메모리소자를 고집적화시킬 수 있도록 하는 고집적 적층형 디램 셀의 제조방법을 제공하는 것이다.
본 발명은 기판상에 활성영역과 격리영역을 정의한 후 그 활성영역에 게이트전극을 형성하는 공정과, 상기 게이트전극위에 제1절연막을 형성한 다음 비트라인콘택영역을 형성하는 공정과, 상기 비트라인콘택영역에 고농도불순물을 주입한 후 비트라인을 형성하는 공정과, 상기 비트라인 위에 제2절연막을 형성하는 공정과, 상기 제1절연막, 비트라인, 제2절연막을 식각하여 노드콘택영역을 형성하는 공정과, 상기 노드콘택영역에 고농도불순물을 주입한 후 그의 측벽에 절연막 측벽을 형성하는 공정과, 상기 노드콘택영역에 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층 위에 커패시터유전체막과 제2다결정 실리콘층을 순차적으로 형성하는 공정으로 이루어진 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도의 (a) 내지 (e)는 본 발명 고집적 적층형 디램 셀의 제조공정도로서, 제3도의 (a)에 보인 바와 같이 필드산화막(2)이 형성된 기판(1)에 활성영역과 격리영역을 정의한 후 정의된 활성영역에 게이트전극(3)을 형성한다.
그후, 제3도의 (b)에 보인 바와 같이 상기 기판(1)상에 저농도(n-)의 불순물을 이온주입한 다음 제2절연막(4)을 증착한 후 자기 정합법 및 측벽(Side Wall) 공법으로 상기 제1절연막(4)을 식각하여 비트라인콘택영역을 형성하고, 그 비트라인콘택영역에 소오스/드레인용 고농도불순물(n+)을 주입한다.
그 다음 제3도의 (c)에 도시한 바와 같이 상기의 소자 전면에 비트라인(5)과 제2절연막(6)을 차례로 형성한 다음 노드콘택이 형성될 영역의 상기 제2절연막(6), 비트라인(5) 및 제1절연막(4)을 식각하여 노드콘택영역(7)을 형성한다.
다음으로 제3도의 (d)와 같이, 상기의 공정에 의해 노출된 기판(1)에 고농도불순물(n+)을 주입한 다음 상기의 소자전면에 제3절연막을 증착한 후 건식식각하여 상기의 노드콘택영역(7)의 측벽에 절연막 측벽(8)을 형성한다.
그후, 상기의 소자전면에 다결정실리콘층(9)을 증착한 다음 에칭하여 상기 노드콘택영역(7)에 다결정실리콘층(9) 패턴을 형성함으로써 저장노드를 형성한다.
이후, 제3도의 (e)에 도시된 바와 같이 상기 다결정실리콘층(9) 위에 커패시터 유전체막(10)과 플레이트 노드용 다결정실리콘층(11)을 순차로 형성하여 본 발명 고집적 적층형 디램 셀을 제조한다.
상기와 같이 제조되는 본 발명 고집적 적층형 디램 셀은 저장노드가 형성되기 전에 비트라인이 먼저 만들어짐으로써 스텝커버리지가 개선되고, 저장노드간의 거리가 줄어들므로 커패시턴스가 커지며, 또, 자기정합 및 측벽공법에 의해 비트라인 콘택트가 형성되므로 공정이 용이해지고, 집적도가 향상되는 효과가 있다.
Claims (1)
- 기판상에 활성영역과 격리영역을 정의한 후 그 활성영역에 게이트전극을 형성하는 공정과, 상기 게이트전극위에 제1절연막을 형성한 다음 비트라인콘택영역을 형성하는 공정과, 상기 비트라인콘택영역에 고농도불순물을 주입한 후 비트라인을 형성하는 공정과, 상기 비트라인 위에 제2절연막을 형성하는 공정과, 상기 제2절연막, 비트라인 및 제1절연막을 식각하여 노드콘택영역을 형성하는 공정과, 상기 노드콘택영역에 고농도불순물을 주입한 후 그의 측벽에 절연막측벽을 형성하는 공정과, 상기 노드콘택영역에 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층위에 커패시터유전체막과 제2다결정실리콘층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 고집적 적층형 디램 셀의 제조방법.
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| KR1019890005574A KR0152896B1 (ko) | 1989-04-27 | 1989-04-27 | 고집적 적층형 디램 셀의 제조방법 |
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1989
- 1989-04-27 KR KR1019890005574A patent/KR0152896B1/ko not_active IP Right Cessation
Also Published As
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| KR900017149A (ko) | 1990-11-15 |
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