JPS62296465A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明は、シリコンの基板領域の表面上に酸化防止層を
設け、この層上にマスク層を設け、斯る後に酸化防止層
のマスクされてない部分を除去し、基板領域の露出部分
に少くとも一部分が酸化シリコンから成る分離領域を形
成し、この分離領域により半導体素子の少くとも１つの
領域が形成される基板領域の島状領域を囲み、且つこの
半導体素子の電極領域上に多結晶シリコン層から成る電
極を形成する半導体装置の製造方法に関するものである
。

本発明は本発明の方法により製造される半導体装置にも
関するものである。

この種の半導体装置の製造方法は米国の刊行物「εｘｔ
ｅｎｄｅｄ　　八ｂｓｔｒａｃｔｓ　　ｏｆ　　ｔｈｅ
　　１６ｔｈ　　Ｃｏｎｆｅｒｅｎｃｅｏｎ　５ｏｌｉ
ｄ　５ｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒ
ｉａｌｓ」１９８４．ｐｐ２１０−２１１から既知であ
る。この方法では、シリコン基板の表面を酸化防止層で
被覆し、この層をマスキング及びエツチングによりパタ
ーン化してシリコン基板の形成すべき島状領域の部分の
みが酸化防止層で被覆されるようにする。次いでシリコ
ン基板の酸化防止層で被覆されてない部分を熱酸化して
基板の島状部分を取り囲む酸化シリコンの分離領域を得
る。次に、組立体を酸化シリコン層、窒化シリコン層及
び多結晶シリコン層で順次被覆する。次に多結晶シリコ
ン層をマスクを用いて島状領域内に形成すべき能動半導
体領域の部分をエツチングして除去し、次いで酸化する
。次に、これにより露出した下側窒化シリコン層及び酸
化シリコン層の部分をこれら層の多結晶シリコン層で覆
われている部分の環状縁部とともに等方性エツチングし
て除去する。次いでこの゛アンダーエツチングにより形
成された空所を多結晶シリコンで満たして多結晶シリコ
ン層と半導体素子の電極領域との間の接点を得る。次に
、ベース領域及びエミッタ領域を前記の酸化した多結晶
シリコン層をマスクとして用いて慣例の方法でイオン注
入により形成する。

上記の既知の方法では島状領域の形成と、この島状領域
内の能動半導体領域の形成の双方に対しマスクを使用す
る。これらのマスクは極めて臨界的な公差以内で互に極
めて精密に位置合わせする必要がある。これは合わせ余
裕スペースを必要とし、このスペースは極めて小さくて
もＶＬＳ１回路において回路の全表面積のかなりの部分
を占め得る。

本発明の目的は、唯１個のマスクを用いて前記分離領域
と、この分離領域で取り囲まれた島状領域内に形成すべ
き半導体素子の殆んどの領域を形成し、既知の方法にお
いて不可欠のマスク位置合わせを不要にすることにある
。

この目的のために、本発明は頭書に記載した種類の半導
体装置の製造方法において、前記マスク層を形成するた
めに、前に酸化防止層の一部分を第１の材料の層で被覆
し、次いでこの層をパターン化すると共に、このパター
ン化した層の縁に沿って、マスクを用いずに、前記第１
材料及び酸化防止層に対し選択的にエツチングし得る第
２材料から成る縁部を形成し、次に前記酸化防止層の露
出部分を除去し、次に前記分離領域を前記基板領域の露
出部分内に少くとも部分的に形成し、次に前記第２材料
から成る縁部及びその下側の酸化防止層部分を選択的に
エツチング除去して前記電極領域を画成することを特徴
とする。

本発明は、島状領域をマスクを用いて限界した後に電極
領域と半導体素子の領域を順次の選択エツチング工程及
び酸化工程により略々完全に自己整合で実現することが
できる事実を確かめ、この認識に基づいてなしたもので
ある。

本発明の方法によれば、種々のタイプの半導体素子の構
造をその大部分に対し唯１個のマスクを用いるだけで自
己整合により形成することができる。

本発明方法の好適例においては、第１及び第２材料の一
方はシリコン、他方は酸化シリコンとする。この場合、
第２材料から成る縁部を第１材料の層に対し選択的にエ
ツチングすることができる。

本発明方法の特定の例においては第１材料を酸化シリコ
ン、第２材料をシリコンとする。前記縁部を形成するに
は、酸化シリコン層を設けた後に全体をシリコン層で被
覆し、次いでこのシリコン層を前記縁部のみが残るまで
異方性エツチングにより除去するのが好適である。

しかし、第１材料がシリコンで、第２材料が酸化シリコ
ンの場合には前記縁部は第１材料層の熱酸化により形成
し得るので斯るエツチング工程は省略することができる
。

本発明方法の特定の好適実施例においては、前記縁部を
形成し、酸化防止層の露出部分を除去した後に、露出シ
リコン基板領域を前記分離領域の形成前にエツチングす
る。

本発明の他の好適例においては、露出シリコン基板領域
に溝をエツチングし、斯る後にこの溝の底面及び壁面に
酸化シリコン層を設け、斯る後に溝を多結晶シリコンで
満たす。

以下、本発明を図面を参照して多数の実施例につき詳細
に説明する。

各図は略図であり、正しいスケールで示してなく、明瞭
のため特に特定の寸法を大きく拡大しである。対応する
部分は同一の符号で示してあり、また同一導電型の半導
体領域は同一方向の線形を付しである。

出発材料（第１図）はシリコンの基板領域１であり、こ
の基板領域は本例ではｐ型基板ＩＯと、その上に堆積さ
れたｎ型エピタキシャル層９と、高ドープｎ型埋込層１
１とから成る。第１製造工程では、基板領域ｌのエピタ
キシャル層９の表面上に酸化防止層２とマスク層を順に
設ける。本例では酸化防止層は約１００　ｎｍの厚さを
有する窒化シリコン層２ａと、約４Ｑ　ｎｍの厚さを有
する酸化シリコン又はオキシ窒化シリコンの下側層２ｂ
とから成る。

マスク層は本例ではシリコンの縁部を有する酸化シリコ
ン層で構成する。

このマスク層を設けるために、酸化防止層２を先ず最初
約１．４μｍの厚さを有する酸化シリコン層３により被
覆する。この層は例えば通常の如くテトラエチルオルト
ケイ酸塩の分解により気相成長をさせることができる。

マスキングとエツチングによりこの酸化シリコン層３を
パターン化し、後の工程において半導体素子の少くとも
１つの領域を形成する部分に酸化シリコンを残存させる
（第１図）。次いで全体を約０．７μｍの厚さを有する
多結晶シリコンの層で被覆し、次いでこの層を異方性エ
ツチングして酸化シリコン層３の縁に沿う縁部５のみを
残存させる（第２図）。この縁部５は酸化シリコン層３
の縁に沿って完全に自己整合、即ちマスクなしで形成さ
れる。本願明細書において“多結晶シリコン”なる語は
単結晶でない全てのシリコン、例えばアモルファスシリ
コンも含むものと理解されたい。次に、窒化シリコン層
２ａ、　縁部５及び酸化シリコン又はオキシ窒化層２ｂ
の露出部分を順次エツチング除去する。多結晶シリコン
の縁部５は例えばＫＯＨ溶液により酸化シリコン層３及
び窒化シリコン層２ａに対し選択的にエツチング除去し
得る。これがため第３図の状態が得られる。

本例では、次に基板領域１の露出部分を部分的にエツチ
ング除去してメサ構造を得、斯る後に組立体を第２の酸
化防止層７で被覆し、次いでこの層を異方性エツチング
してその垂直部分７八と、酸化防止層２により遮蔽され
る部分７Ｂのみを残存させる（第４図）。第２酸化防止
層７も窒化シリコン層とすることができ、場合により酸
化シリコンの下側層を具えるものとすることができる。

水蒸気の雰囲気中での約１０００℃の温度での熱酸化に
より基板領域の露出部分に、島状領域９Ａを取り囲む埋
設酸化シリコンパターン８の形態の島分離領域を形成し
、斯る後に酸化防止層（２及び７）の全ての露出部分を
エツチング除去して第５図の状態を得る。上述の第２酸
化防止層７を設け、次いでこれをエツチング除去する工
程は分離領域８の平坦構造を得るためにのみ行なうもの
で、本発明に不可欠のものではない点に注意をされたい
。

ここで、半導体素子の電極領域３３（第６図）上に電極
を多結晶シリコン層から形成する。この目的のために、
組立体を約０．５μｍの厚さを有する多結晶シリコン層
１６により被覆し、次いでこの層を酸化シリコン層３の
上部からエツチング除去する。これは例えば平坦化処理
により行なうことができ、多結晶シリコン層１６をフォ
トレジスト層で被覆し、次いでこれをシリコン層１６と
一緒に、酸化シリコン層３が頂度露出する程度までドラ
イエツチングする（第６図）。次いで残存フォトレジス
ト層を除去する。次に、ホウ素イオンの注入を行ない、
多結晶シリコン層１６をｐ導電型にする。

本例ではホウ素ドープシリコン層１６のイオン濃度ヲ約
１０”イオン／ＣＯ（にする。次に、酸化シリコン層３
をエツチング除去し、斯る後にホウ素イオンの注入を行
なってエピタキシャル層９内に約１０１７ホウ素イオン
／ｃＩＩＩの濃度を有するベース領域２０を得る。次い
で熱酸化により多結晶シリコン層の露出部分上に約０．
２　μｍ厚の酸化シリコン層１７を形成する。このとき
高ドープｐ型ベース接点領域２１が多結晶シリコン層１
６からエピタキシャル層９内へのホウ素イオンの拡散に
より形成される。尚、多結晶シリコン層１６を設ける前
にホウ素イオンの注入を行なえばもっと高濃度のベース
接点領域２１を得ることができる。次に絶縁材料（本例
では窒化シリコン）の細条を酸化多結晶シリコン層の縁
に沿って形成する。この目的のために、約０．１〜０．
３　μｍ厚の窒化シリコン層を組立体上に設け、次いで
下側の窒化シリコン層２ａと一緒に異方性エツチングし
て縁に沿う細条１８のみを残存させる（第７図）。

ここでヒ素イオンの注入を行ない、約１０２０ヒ素イオ
ン／ｃＩ１１の濃度を有するエミッタ領域２２を得る。

このとき多結晶シリコン層、酸化物層１７及び窒化物細
条１８が相まってこのイオン注入に対しマスク作用する
。本願明細書においてとくに断らない限り“窒化物”は
窒化シリコン、“酸化物”は酸化シリコンを意味するも
のと理解されたい。マスクなしのエツチング（ディップ
エツチング）によりエミッタ接点窓を形成した後にエミ
ッタ接点金属化層２３を設ける（第８図）。

第６図の状態が得られた後のプロセスは次のようにする
こともできる。

多結晶シリコン層１６にホウ素イオンをドープした後に
酸化ンリコン層３及び下側の酸化防止層２を順次エツチ
ングにより除去する。次に熱酸化により酸化シリコン層
１７を露出シリコン上に形成する（第９図）。この酸化
シリコン層１７は単結晶エピタキシャル層９上よりも高
ドープｐ型多結晶シリコン層１６上の方が、両層間の酸
化速度の差のために厚くなる。この熱酸化中に、高ドー
プｐ型接点領域２１が多結晶シリコン１６からのホウ素
イオンの拡散により形成される。次に約１０１７ホウ素
イオン／　ｃｔｄの濃度を有するベース領域をエピタキ
シャル層９内にイオン注入する。ここで組立体を約０．
３μｍ厚の窒化シリコン層で被覆し、次いでこの層を異
方性エツチングして細条１８のみを残存させる（第９図
）。本発明のこの例においても、前の例においても、窒
化物細条１８により接点領域２１と形成すべきエミッタ
領域２２とが接触しないようにし、エミッターベース接
合の特性の劣化が生じないようにしている。

窒化物細条１８を形成した後に、第８図のエッチング及
びメタライズ工程を行なって第１０図の構成を得る。エ
ミッタ接点窓を酸化シリコン層１７にディップエツチン
グにより形成するとき、この層の多結晶シリコン層１６
上の部分は接点窓をエツチングする部分より著しく厚い
のでその大部分がそのまま残る。これがため、唯１個の
マスク、即ち酸化シリコン層３をパターン化するマスク
を用いるだけでバイポーラトランジスタの全構造が自己
整合で形成される。

本発明の方法はバイポーラトランジスタの製造だけでな
く、他の半導体回路素子、例えばＭＧＳ　　トランジス
タの製造にも重要である（この場合には領域２１をソー
ス及びドレイン領域とすることができる）。

第１１〜１２Ｃ図には、第６図の構成から出発してＭＧ
Ｓ　　）ランジスタを製造する種々の工程を例示しであ
る。第１２Δ図は中間工程の第１１図のＡ−Ａ線上の断
面図、第１２Ｂ図はＢ−８線上の断面図であり、第１２
Ｃ図は最終工程のＢ−８線上の断面図である。

最初に酸化シリコン層３を除去する。次にエツチングマ
スクを組立体上に設け、斯る後に多結晶シリコン層１６
の露出部分をエツチング除去して第１１図の平面図に破
線で示すように２個の接続電極１６人及び１６Ｂを電極
領域３３Ａ及び３３Ｂ上に形成する。このとき窒化シリ
コン層２ａの露出部分もエツチング除去する。次にエピ
タキシャル層９と同一導電型の高ドープチャンネルスト
ッパ領域２８をエピタキシャル層９の露出部分内にイオ
ン注入する（第１２Ａ図）。このときエツチングマスク
がイオン注入マスクとして作用する。エツチングマスク
を咥去した後に、熱酸化により酸化シリコン層１７を接
続電極１６Ａ及び１６Ｂ上に形成すると共に部分埋設酸
化シリコン領域２９をエピタキシャル層９の露出部分内
に形成する（第１２Ａ及び１２Ｂ図）。このとき高ドー
プｐ型ソース領域２５及びドレイン領域２６も接続電極
１６Ａ及び１６Ｂからの不純物拡散によりエピタキシャ
ル層９内に形成される。次に、窒化シリコン層２ａと酸
化シリコン層２ｂの残存部をエツチング除去し、斯る後
にゲート酸化層２４をエピタキシャル層９の露出部分上
に形成する。所定の例ではこのゲート酸化層は酸化防止
層２の酸化シリコン層２ｂで構成することができる。最
后に、金属、金属ケイ化物又はシリコンの層から成る制
御電極２７をゲート酸化物層２４上に設けて第１２Ｃ図
の最終構造を得る。

上述のＭＧＳ　　）ランジスタの製造は追加のマスクを
必要とするが、このマスクの位置合わせは臨界的でなく
、問題にならない。

第１３図は本発明の方法による別の半導体装置の製造の
第１工程を示すものである。酸化防止層２とマスク層を
シリコンの基板領域１上に順次設ける。層２は例えば１
００　ｎｍの厚さを有する窒化シリコン層と、場合によ
り下側の極めて薄い酸化物又はオキシ窒化物層（図示せ
ず）とを具えるものとするのが好ましい。本例及び後続
の実施例ではマスク層を縁に沿って酸化シリコンの縁部
が形成されたパターン化したシリコン層で構成する。本
例では第１シリコン層３を約１２μｍの厚さを有する多
結晶シリコン層とする。層３は半導体技術の分野で公知
の方法により堆積することができ、その説明は省略する
。必ずしも必要ないが、エツチングを助長すると共にフ
ォトレジストマスクを満足に付着する薄い（例えば２０
０　ｎｍ厚）酸化物層４をシリコン層３に設けるのが好
ましい（第１３図）。

次いで既知の写真印刷エツチング法により第１シリコン
層をパターン化し、本例ではこのパターンを１個以上の
矩形ブロックとする。最后に層３を部分的に酸化して少
くともその縁に沿って酸化された縁部分５を形成する（
第１４図）。

次に、酸化防止層２の露出部分をマスクを用いずにエツ
チングにより除去し、シリコン層３と縁部５の下側に位
置する部分は残す。次に、縁部５をマスクを用いずにエ
ツチングにより除去し、基板領域１とシリコン層３の露
出部分を熱酸化し、酸化層６と基板領域１内に部分的に
埋設した酸化パターン７０を得る（第１５図）。

ここで、酸化防止層２の露出部分をマスクを用いずにエ
ツチング除去すると共に溝３０を基板領域１内に異方性
エツチングする。これは例えば塩素含有プラズマ中での
プラズマエツチングにより行なうことができる。これら
溝は例えば０．７μｍの幅を有する。基板領域１は本例
では１．５μｍの厚さと１０１６リン原子／ｃｄのドー
ピング濃度を有するｎ型のエピタキシャル層９と、ｐ型
の下層１０と、この下層とエピタキシャル層９との間に
位置する約２μｍの厚さを有するｎ型の高ドープ埋込層
１１とを具えている。本例では溝８０は矩形状で、埋込
層１１を越えて延在する（第１６図）。

本発明方法のこの変形例では、溝８０を、場合によりこ
の溝の底面にチャンネルストッパＣ８（破線で示しであ
る）を注入した後に、充填材（殆んどの場合及び本例で
も多結晶シリコン）で満たす。

この目的のために、先ず溝８０に熱酸化により酸化物層
１２を設ける（第１６図）。次いで溝８０を満たすと共
に表面を覆う多結晶シリコン１３を堆積し、斯る後にエ
ツチング処理を多結晶シリコンが溝８０の中にのみ残存
するようになるまで行なう（第１７図）。

本例及び後の４つの実施例においては、このようにシリ
コン及び酸化シリコンで満たされた溝をもって島分離領
域を構成する。

次に、フォトレジスト層１４を組立体上に、酸化された
第１シリコン層３．６の上まで設ける。例えばプラズマ
エツチングによりこのレジスト層１４を酸化された第１
シリコン層（３，６）の上面が露出するまでドライエッ
チしく第１７図）、斯る後に露出した酸化シリコン６を
エツチング除去すると共にレジスト１４を完全に除去す
る。露出したシリコン（３及び１３）に軽い熱酸化処理
を施こして酸化シリコン層１５を形成し、第１８図の状
態を得る。

フォトレジスト１４のエツチング処理（平坦化）を満足
に達成するために、第１７図に境界を破線で示すフォト
レジストブロック１４Ａに、シリコン３から数ミクロン
の距離のところに位置合わせが臨界的でないマスクを設
けるのが好適である。

ここで、酸化防止層の露出部分をマスクを用いないでエ
ツチング除去し、斯る後に０．６〜０．７μｍの厚さを
有する第２シリコン層１６を形成しく第１９図）、次い
でこのシリコン層を酸化された第１シリコン層３の上面
から除去する。本例では、これを再び平坦化により行な
い、レジスト層１４０（例えばフォトレジスト層）をシ
リコン層１６上に設け（第１９図）、次いでこの層を層
１６と一緒に第１シリコン層の酸化された上面が露出す
るまでドライエツチングする（第２０図）。この場合に
も第１７図の場合と同様にホトレジストブロック１４０
Ａを設けて平坦化を助長することができる。

次にホウ素イオンの注入を行ない、６・１０１９ホウ素
原子／ｃｆｆ１３以上のドーピング濃度を有するｐ型層
１８０を層１６に得る（第２０図）。このとき酸化層１
５がこのイオン注入をマスクし、これにより層３は層１
８０に対し選択的にエツチングし得るものになる。

次に酸化物１５を層３の上面から異方性エツチングによ
り除去し、酸化物壁１５Ａはそのま５残存させる（第２
１図）。これは、例えば酸素含有プラズマ中でのプラズ
マエツチングにより行なうことができる。

次に、アンドープシリコン層３を例えばＫＯＨ。

インプロパツール及び水の混合１匁で選択的にエツチン
グ除去する。このエツチング液に対してはアンドープシ
リコンのエツチング速度の方が高いドープｐ型層１８０
のエツチング速度より著しく高い。

ここまで、順次の製造工程を行なうのに唯一個のマスク
、即ち層３をパターン化するための１つのマスクが必要
とされるだけである。

次に、半導体回路素子の各領域を溝８０で限界された基
板部分内に形成する。これはシリコン層（１６／１８０
）及び酸化物壁１５Ａによるマスク作用を利用して略々
自己整合法で行なうことができる。極めて小寸法のボイ
ポーラｎｐｎ　　）ランジスタの形成を第２１〜２５図
につき説明する。

初めに、シリコン層１６１層２及び１５Ａを完全に被覆
する窒化シリコンの薄い層１９を堆積する（第２１図）
。

次に、写真印刷エツチングにより窒化シリコン層１９を
所望のパターンにエツチングし、斯る後に窒化物層１９
上に存在するレジストマスクをマスクとして用いて例え
ばドライエツチングにより配線パターンを層１６に形成
し、第２２図の平面図に示す層部分１６Ａ及び１６Ｂを
残存させる。次いでこれらの層部分１６Ａ及び１６Ｂを
窒化物で被覆する。

次に、シリコン層１６の側面を熱酸化する。窒化物層１
９の除去後（層２は厚いためにその大部分が残存する）
、位置合わせが臨界的でないホトレジストマスクを用い
て層１６Ａにヒ素とホウ素を、層１６Ｂにヒ素とリンを
順にイオン注入によりドープする（層１６Ｂは過剰ドー
ピング及びｐ型層１８０の酸化により完全にｎ導電型に
なる）。ヒ素の注入は例えば１０１６イオン／ｃｒｎ”
　のドーズ及び１００　ＫｅＶのエネルギーで行ない、
リンの注入は２・１０１６イオン／ａｍ”のドーズ及び
３０　ＫｅＶののエネルギーで行なうことができる。斯
くして層部分１６Ａ及び１６Ｂは半導体素子の電極領域
３３Ａ及び３３Ｂ上の接続電極を形成するものとなる。

リン注入のために使用したマスクＭ（第２３図）を用い
て窒化物層又は窒化物／オキシ窒化物層２を酸化物壁１
５Ａにより限界された窓内でエツチング除去する。

次に、このマスクＭの除去後に露出シリコンを熱酸化し
、酸化物層２００を得る（第２４図）。次いでドープシ
リコン層１６八からエピタキシャル層９内へヒ素とホウ
素を拡散させ、ヒ素によりｎ型エミッタ領域２１０を形
成すると共に、ヒ素より拡散係数が大きいために一層深
く拡散するホウ素によりｐ型ベース領域２２０を形成す
る。また、層１６Ｂからリンを埋込ｎ型層１１内まで拡
散させてコレクタ接点領域２３０を形成する（第２４図
）。

最近に、層２の残存部分をマスクを用いずにエツチング
除去すると共に、ホウ素注入を行なってベース接点領域
２４０を形成する。次いでこの接点領域２４０を例えば
金属又はシリコンの導電層２５０と接触させてベース接
続を形成することができる（第２５図）。ヒ素濃度がホ
ウ素濃度より高い多結晶シリコン層１６Ａはトランジス
タのｎ型エミッタ接続導体を構成し、ｎ型シリコ７層１
６Ｂはコレクタ接続導体を構成する。エミックーベース
接合は酸化物壁１５Ａの下で終端する。

上述のトランジスタの製造方法においては、第１４図に
示す構造を決定する第１マスク工程が同時に、（ａ）　
　フィールド酸化物領域７０、（ｂ）溝分離領域、（Ｃ
）ベース領域２２０　、（ｄ）ベース接点領域２４０の
少くとも一つの側縁、（ｅ）　エミッタ領域２１０　、
（ｆ）　　コレクタ接点領域２３０の位置及び軸）エミ
ッタ領域２１０からのベース接点領域２４０の距離を決
定する。この結果、多数の臨界的なマスク形成及び位置
合わせ工程が節約され、これらマスク工程のために追加
のスペースを必要としない。

これがためトランジスタの寸法が極めて小さくなる。例
えば第２５図に示すトランジスタの場合、慣例の写真印
刷技術を用いて溝８０のスペースを長さ４μｍ、幅３μ
ｍにすることができる。シリコン層１６Ａ及び１６Ｂの
接続導体の幅すは例えば０．６μｍにすることができ、
実際上０．１〜１０μｍの範囲の値にすることができる
二 第８〜２１図の製造工程は異なる方法で行なうこともで
き、この方法によれば平坦化工程を省略することができ
る。この目的のために、第１シリコン層３に高いｎ型ド
ーピング濃度を与え、この層３の上面に酸化防止層、例
えば窒化シリコン層６０を設け、その結果として層３の
側面のみが酸化されるようにする。この場合、第１８図
の代りに第１８Ａ図の状態が得られる。次に、窒化物層
６０と層２の露出部分をマスクを用いないでエツチング
除去し、次いで第２のｐ導電型層１６を組立体上に設け
る（第１９Ａ図）。次の加熱工程中に層３から層１６内
へドナー不純物を拡散させて破線の間の部分１６ｃをｎ
導電型にすると共に、層１６の残部をｐ導電型のま５に
する。次いで選択エツチング処理により層１６の部分１
６ｃを層３と一緒に除去し、その結果として第２１Ａ図
の状態を得る。この状態は第２１図の状態に対応し、以
後プロセスは既に述べたように行なう。

上述の実施例はドーピング及びマスク工程の順序を変え
ることにより種々の変形が可能である。

例えばシリコン層１６から形成すべき配線を限界するマ
スクを酸化防止層２の一部分をエツチング除去するのに
も用いてシリコン配線（１６Ａ、　１６Ｂ）の酸化時に
この部分に、ベース領域をコレクタ領域から分離する埋
設酸化物パターンを形成することができる。この場合、
ｐ型層１６Ａ（ホウ素がドープされている）がベース接
続導体として、ｎ型層１６Ｂがコレクタ接続導体として
作用し、第２６図に示すような構造になる。

上述の実施例のような縦形バイポーラｎｐｎ　　）ラン
ジスタの代りに、別の半導体回路素子を溝８０により限
界された領域内に形成することもできる。

第２７〜２９図は横方向ｐｎｐ　　）ランジスタの一例
を示す。

第２７図は斯るトランジスタの平面図、第２８及び２９
図は第２７図のそれぞれｘｘｖｍ−ｘｘｖｍ線上及びＸ
ＸＩＸ−ＸＸＩＸ線上の断面図である。エミッタ及びコ
レクタ接続導体１６八及び１６Ｂは前実施例と同様に形
成し、両方ともｐドープ層とする。層２をベース接点領
域３２のイオン注入領域も限界するマスクを用いて局部
的に除去する。エミッタ及びコレクタ領域３０及び３１
をｐ型層１６Ａ及び１６Ｂから拡散させる。窒化物層又
は窒化物／オキシ窒化物層２の残存部は表面状態、例え
ば中間シリコン表面の酸化による効率の低下を阻止する
ためにそのま一維持する必要がある。

ｎチャンネル又はｐチャンネルλ１０Ｓトランジスタを
第２７〜２９図の横方向ｐＯｐトランジスタの製造と類
似の方法で製造することもできる。

ｎチャンネルＭＯ３）ランジスタの構造を第３０図に平
面図で、第３１及び３２図に第３０図＋７）ＸＸＸ　Ｉ
　−ＸＸＸ　Ｉ線及びｘｘｘ　Ｉ［−ＸＸＸ　ＩＩ綿線
上断面図で示しである。

出発材料は例えばｐ型基板４２上に形成されたｎ型エピ
タキシャル層４１である（第３１図）。多結晶シリコン
１３で満たされた溝を上述のようにして設けた後に、こ
の溝の内側にｐ壁領域４３を自己整合で形成し、この際
埋設酸化物７０と溝がこの領域のイオン注入に対しマス
ク作用する。この領域４３のドーピングはイオン注入と
、後の工程におけるシリコン層１６Ａ及び１６Ｂからの
ホウ素の拡散により行なうことができる。

このｐ型頭域４３内にＭＯＳトランジスタを形成する。

前実施例と同様に第１エツチングマスクを用いてシリコ
ン配線（１６Ａ、　１６Ｂ）を形成し、同時にこのマス
クを用いて酸化防止層２の露出部分をエツチング除去す
ると共に、チャンネルストッパ領域をこのマスクを用い
てイオン注入することができる。層１６Ａ及び１６Ｂ上
に存在する窒化シリコンを除去した後に、これらのシリ
コン層に例えばホウ素及びヒ素をドープしてこれら層が
ｎ導電型になるようにする。このドーピングは層１６Ａ
及び１６Ｂのパターニング前に行なうこともできる。

次に熱酸化を行ない、溝の内側に位置するシリコン表面
の露出部分上に厚い酸化物層４４を形成する（第３２図
）。このとき、層１６Ａ及び１６Ｂからドナー及びアク
セプタを拡散させてｎ型ソース及びドレイン領域４７及
び４８とｐ壁領域４３の縁部を形成する。

次に、酸化防止層２の残存部をエツチング除去し、薄い
酸化物層４５を熱酸化により形成する（第３１及び３２
図）。次いでこの薄い酸化物層及び厚い酸化物層４４上
に金属層、ケイ化金属層又はシリコン層から成るゲート
電極を形成する。

同様の方法でｐチャンネルＭＯ３）ランジスタを形成す
ることができ、この場合には第３１及び３２図において
例えばｐ壁領域４３を省略し、シリコン層１６Ａ及び１
６Ｂをｐドープ層とする。

多くの変形が可能である。例えばシリコン接続線１６Ａ
及び１６Ｂ内に多結晶抵抗を適当なドーピングにより精
密に選択した区域に形成することができる。或は又、シ
ョットキーダイオード、ｐｎダイオード、ｐｎ接合電界
効果トランジスタ（ＪＦＢＴ）等を酸化物エツジ１５Ａ
により限界された窓内に設けることができ、これらの場
合には出発材料を本発明方法により得られる第２１図の
構造のものとすることが有利である。

他の変形例が可能であり、この変形例では最初に溝をレ
ジストで満たし、次いでこれを除去し、斯る後にのみ溝
の壁面を酸化し、溝を多結晶シリコンで満たす。第１５
図の工程から出発して、酸化防止層２の露出部分をエツ
チング除去する。次に溝８０をエツチングし、組立体を
（フォト）レジスト層５０で被覆する（第３３図）。

次に、ドライエツチングによりレジスト層５０を部分的
にエツチング除去して酸化物層６を露出させる。次いで
この酸化物層６をエツチング除去する（第３４図）。次
に、レジスト５０を完全に除去し、斯る後に第１シリコ
ン層３と溝壁面を酸化し、溝を多結晶シリコンで（堆積
及び次のエツチングにより）満たし、次いで多結晶シリ
コン１３を酸化する。斯くして第１８図の状態が再び得
られる。

第３５〜４４図には本発明方法の更に他の実施例の順次
の製造工程を断面図で示しである。出発材料（第３５図
）はシリコンの基板領域１であり、本例では基板領域は
ｐ型基板、その上に堆積されたｎ型エピタキシャル層９
及び高ドープｎ型埋込層１１から成る。第１製造工程に
おいて酸化防止層２と約２μｍ厚の第１シリコン層３を
基板領域１のエピタキシャル層９の表面上に順に設ける
。層２は約３ｎｍ厚の窒化シリコンの層から成るものと
することができ、場合により酸化シリコン又はオキシ窒
化シリコンの極めて薄い下側層（図示せず）を具えるも
のとすることができる。層３は窒化物層２上に多結晶シ
リコンの形態に堆積する。

本例では、熱分解生成酸化物層６３で被覆された約１０
００ｍ厚の第２酸化防止層６２をシリコン層３上に設け
る。これらの層は気相から通常の方法で堆積することが
でき、例えば層３はシラン（ＳｉＨ，）のようなシリコ
ン化合物を含む気体混合物から堆積することができると
共に、窒化物層２及び６２はＳｉＨ４とＮＨ３を含む気
体混合物から堆積することができる。これらの技術につ
いては多くの文献があり、その詳細は本発明の要旨では
ない。

次に、マスキング及びエツチングにより第１シリコン層
３をパターン化してシリコンを形成すべき島状領域の部
分に残存させる。次に、シリコン層３を部分的に酸化し
て第１酸化縁部５を形成する（第３６図）。

次に酸化防止層２の露出部分を酸化物層６３及び場合に
より窒化物層の下側に存在し得る酸化物又はオキシ窒化
物とともにエツチング除去する。このとき厚い酸化縁部
５はその大部分が残存する（第３７図）。

次に、本例では基板領域１の露出部分を部分的にエツチ
ング除去してメサ構造を得る（第３８図）。

次いで第１酸化縁部５をエツチング除去し、斯る後に熱
酸化により第１シリコン層３の第２の薄い酸化縁Ｒ６及
び酸化物層６４を形成する。次に別の薄い酸化防止層、
例えば窒化シリコン層６５を組立体上に堆積する。次に
、例えば塩素含有プラズマ中でのプラズマエツチングに
より薄い窒化シリコン層６５のプラズマにさらされる部
分を除去し、厚い窒化物層２及び６２のオーバハング部
の下方に存在する層６５０部分は残存させる。

次に、湿潤酸素中での例えば１０００℃での熱酸化によ
り埋設酸化物パターン８の形態の島分離領域を形成し、
斯る後に酸化防止層の全ての露出部分をエツチング除去
し、第４１図の構造を得る。

本発明では、ここで分離領域８で囲まれた島状領域９Ａ
と接触する第２シリコン層を堆積する（第４２図〉。

次に、第１シリコン層３の上に位置する第２シリコン層
１６の部分をマスクを用いないで除去する。

本例ではこれを次のようにして行なう。

第１シリコン層３として高ドープｎ型層を用いる。第２
シリコン層６を本例では層３より低ドーピング濃度を有
するｐ型層とする。このドーピングは堆積中に行なうこ
とができ、場合により堆積後にイオン注入により行なう
ことができる。層１６の堆積後に、層３から層１６ヘド
ナー不純物を加熱により拡散させて層１６の破線７１の
間の部分をｎ型に再ドープする。次に、例えばＫＯ）Ｉ
含有エツチング液を用いて層１６のｎ型部分及び層３を
選択的にエツチング除去して第４３図の構造、を得る。

前記の加熱中に層１６（予め所望の電極１６Ａ及び１６
Ｂの形にエツチングしである）からアクセプタ不純物が
島状領域９Ａ内に拡散されてｐ型接点領域７２が形成さ
れる（第４２〜４３図）。

次に、電極１６Ａ及び１６Ｂを熱酸化して酸化物層７３
を得る（第４４図）。次に酸化防止層２を選択的に除去
し、能動ｐ型ベース領域７４及びｎ型エミッタ領域７５
をイオン注入及び／又は拡散により形成し、この際酸化
したシリコン層１６Ａ及び１６Ｂ、酸化縁部６及び埋設
酸化物パターンをマスクとして用いるので追加のマスキ
ング及びアライメント工程を必要としない。最近に、エ
ミッタ領域をエミッタ接点金属層７６と接触させる（第
４４図）。コレフタ領域９Ａは（図の外側の区域におい
て）通常の如く表面から埋込層１１まで延在するｎ型接
続領域により接点接続される。

後述の実施例から明らかとなるように、第１シリコン層
３の第２酸化縁部６の形成は必ずしも必要ない。第４５
〜５０図は本発明方法の他の好適実施例の順次の製造工
程を示す断面図である。

前実施例と同様に、出発材料は第１導電型の基板１０と
、第２導電型のエピタキシャル層９と、第２導電型の高
ドープ埋込層１１とから成る基板領域Ｉとする。本実施
例でもｎ型層１１を具えるｐ型基板１０を採用するが、
それらの導電型を反対導電型に替えることもできる。前
実施例と同様に酸化防止層２　（殆んどの場合極めて薄
い酸化物又はオキシ窒化物層上に形成した窒化シリコン
層が好適）をエピタキシャル層９上に設け、その上に第
１ｎ型シリコン層３を堆積し、このシリコン層上に例え
ば窒化シリコンの酸化防止層６２を設け、この層６２上
に酸化層６３を設ける。

シリコン層３をパターン化し、第１酸化縁部を熱酸化に
より形成した後（このプロセスは前実施例と同一の方法
で行なうことができる）、酸化防止層２の露出部分をエ
ツチングにより除去し、これにより露出した基板領域１
の部分をエツチング除去する。前実施例と異なり、本例
では次いで酸化縁部５を除去しないで窒化シリコン層６
６を組立体上に堆積して第４５図の構造を得る。次にプ
ラズマエツチングにより窒化物層６６を異方性エツチン
グし、垂直面上の部分及びオーバハング層部分で保護さ
れる部分を残して除去する。これにより第４６図の構造
を得る。

次に、露出シリコン部分を湿潤酸素中で約１０００℃で
酸化し、島分離領域８１を形成する（第４７図）。

斯る後に、先ず窒化シリコン層６６を、次いで酸化物層
６３をエツチング除去し、ここで第２高ドープｐ型シリ
コン層１６を組立体上に設ける（第４８図）。

次に、平坦化及びプラズマエツチングにより層１６を層
３の上から除去する。この目的のために、先ずレジスト
層（好ましくはフォトレジスト層）を層１６の最高位点
の上まで設け、次いでこの層１６を通常の如くレジスト
層と一緒にプラズマエツチングにより層３の上面に達す
るまでエツチングする。この通常のエツチング法の技術
的な詳細については全ての実施例に対しｒｌＥＤ！Ｊ　
１９８２　Ｊ　１１．６８４〜６８７の中村等の論文を
参照されたい。窒化シリコン６２、酸化縁部５及びレジ
ストを除去した後に、第４９図の状態が得られ、斯る後
にｐ型接点領域８２をエピタキシャル層９内にイオン注
入により形成する。

第２シリコン層１６を所望の電極パターン（１６Ａ。

１６Ｂ）にエツチングし、第１シリコン層の残存部を例
えばにＯＨ含有エツチング液でエツチングして選択的に
除去した後に、電極１６Ａ及び１６Ｂを酸化すると共に
、ｐ型接点領域８２に接合するｐ型頭域８３を層１６Ａ
及び１６Ｂからのアクセプク不純物の拡散により形成す
る（第５０図）。

コレクタ領域９は前例と同様に表面から埋込層１１まで
延在するｎ型接続領域により接点接続することができる
。

これがため、本好適実施例では唯１個の酸化縁部５を用
いるだけである。しかし、接点領域８２及びｐ型頭域８
３を２工程で形成する必要がある。

更に他の実施例を第５１〜５９図につき説明する。

本例でも出発材料はｐ型基板１０とｎ型エピタキシャル
層９と高ドープｎ型埋込層１１とから成る基板領域１で
ある。この基板上に薄い（約３Ｑｎｍ厚）酸化物層（図
示せず）と１２０ｎｍ厚の窒化シリコン層２を順次設け
る。その上に高いｎ型ドーピング濃度を有する多結晶の
第１シリコン層３を設け、この層の上に１１００ｎ厚の
窒化物層６２と熱分解により堆積した酸化物層６３を形
成する。

次に、層６３．６２及び３をマスキング及びエツチング
により形成すべき島の形に対応する所望の形にする。次
いで同じく熱酸化により第１シリコン層３に第１酸化縁
部５を形成する。次に、薄い酸化物層も含めて酸化防止
層の露出部分を除去し、次いで基板領域１を埋込層１１
を越える深さまでエツチング除去して凹部９２を得る。

これがため、第５１図の構造が得られる。

次に、軽い熱酸化処理後に窒化シリコン層９０及び熱分
解酸化シリコン層９１を組立体上に形成する（第５２図
）。次いで同じく異方性プラズマエツチングによりこれ
らの層９０及び９１を垂直面上に位置する部分を除いて
除去する（第５３図）。酸化物層６３は一部が残存する
ような厚さを有している。

ここで、多結晶シリコン９３を組立体上に堆積し、次い
で同じくプラズマエツチングによりシリコン９３が凹部
９２内にのみ残されるまで除去する。次に、ＨＦ含有エ
ツチング液中でのエツチング工程で酸化縁部５、酸化物
層９１の露出部分及び酸化層６３を除去する（第５４図
）。

次に、熱酸化により第１シリコン層３に第２酸化縁部６
を設けると共に、酸化層９４を多結晶シリコン９３上に
形成する（第５５図）。

次に、露出窒化シリコン層６２．９０をエツチング除去
して第５６図の構造を得る。次に強いｐ型ドーピングを
受ける多結晶の第２シリコン層１６を組立体上に堆積す
る（第５７図）。このドーピングはその堆積中にその気
体混合物にアクセプタを付加することにより、又は堆積
後にイオン注入又は拡散により行なうことができる。

次に、加熱によりドナー不純物を層３から層１６内へ拡
散させる。層３と層１６のドーピング濃度はｎ型層１６
がこの拡散により部分的に、即ち破線７１の間でｎ型に
変換させるように選択する（第５７図）。

この拡散中に、第３５〜４４図に示す実施例と同様にｐ
型接点領域がｎ型エピタキシャル層９内へ拡散される。

次に、ｎ型層３とその上に位置する層１６のｎ型部分を
ＫＯＨ含有エツチング液で選択的にエツチング除去して
酸化縁部６内の層２を露出させる（第５８図）。熱酸化
により電極１６Ａ及び１６Ｂ　　（エツチングにより所
望のパターンに予め形成しである）に酸化物層７３を設
ける（第５９図）。

次に、窒化層２の露出部分をエツチング除去し、斯る後
にｐ型ベース領域７４及びｎ型エミック・領域７５をイ
オン注入する。エミッタ領域７５をエミッタ金属層７６
と接触させた後に第５９図のトランジスタ構造が得られ
、コレクタは（図面の外側で）ｎ型接続領域を経て埋込
層１１に接続される。

上述の２つの前実施例では、第２シリコン層１６から電
極をエツチングする工程までに唯１個のエツチングマス
クを用いるだけである。他の全てのエツチング、酸化及
びイオン注入工程は完全に自己整合で行なわれる。この
結果、得られる半導体回路素子の表面積及び特にシリコ
ン接続導体を接触する接点領域７２の表面積を特に小さ
くすることができる。

本発明の方法は特に小寸法のメモリセルの製造に有利に
使用することもできる。第６０〜６９図を参照してＤＲ
ＡＭ　（ダイナミックランダムアクセスメモリ）セルの
製造について説明する。

第６０図はメモリ内にモノリシック集積された数個のＤ
ＲＡＭセルの平面図である。第６１図は第６０図のＢ−
Ｂ線上の斯るメモリセルの断面図、第６１Ａ図は同じセ
ルのＡ−Ａ線上の断面図である。このメモリセルは本例
ではｐ型シリコンの基板領域１０１からなり、メモリセ
ル内においてこの基板領域の一部が溝で横方向に限界さ
れ、この溝の底面及び壁面が絶縁材料で被覆され、この
溝は更に多結晶シリコン１０４で満たされる。メモリセ
ル内にはｎ型接点領域１０７が表面に存在し、この接点
領域には“ビット”ラインとして作用する導体１０８が
接触されると共に、基板領域１０１及び多結晶シリコン
ライン１０８から絶縁され且つゲート酸化物層１１７上
に部分的に位置する多結晶シリコンのｐ＋型“ワードラ
イン１１６が設けられる。メモリセルは更にキャパシタ
を具え、その電極板の一方は基準電位（例えば大地）が
与えられる多結晶シリコン１０４で、他方は溝で囲まれ
た基板領域１０１の部分で構成される。キュパシタの誘
電体は溝の壁面及び底面上の絶縁層と溝に沿って生ずる
空乏領域１１８（破線で示しである）とから成る。

このＤ　ＲへＭセルは本発明の方法を用いてその大部分
を自己整合で製造することができ、１０μｍ２以下の表
面積にすることができる。この製造方法の一例を第６２
〜６９図を参照して以下に説明する。前実施例と同様に
出発材料は基板領域１０１であり、本例ではｐ型シリコ
ンの基板領域で、その上に窒化シリコンの酸化防止層２
を設ける。この層は酸化シリコン又はオキシ窒化シリコ
ンの極めて薄い層（図示せず）上に位置させてもよい。

この酸化防止層上にパターン化したシリコン層から成る
マスク層を設け、その縁に沿って酸化シリコンの縁部を
形成する。この目的のために酸化防止層１０２をアンド
ープシリコンの第１シリコン層１０３で被覆し、次いで
層１０３をマスキング及びエツチングにより、形成すべ
きＤＲＡＭセルの区域において方形又は矩形部分に細分
する。第６２図は第６０図のＢ−Ｂ線に沿うこれら部分
の断面図を示す。本例では、シリコン層部分又はブロッ
ク１０３を用いる。これらブロックは窒化物で被覆され
てないため、熱酸化中に上面及び側面が酸化物で被覆さ
れる（第６３図）。この酸化物の一部が酸化縁部１０５
を形成する。

次に、酸化防止層１０２の露出部分を選択的にエツチン
グ除去し、＠　１０９を異方性プラズマエツチングによ
り基板領域１０１内に形成する（第６４図）。

ホウ素イオンの注入により溝の底面にチャンネルストッ
パ１２０を形成する。

次に、溝１０９の壁面及び底面に熱酸化により約ＩＱ　
ｎｍ厚の酸化シリコン層１１２を設ける。次いで約１０
ｎｍ厚の窒化シリコン層１１３をその上に設ける（第６
５図）。

次に組立体を多結晶シリコンの層で被覆し、次いでこの
層をシリコンが溝内にのみ残されるまでエツチング除去
する（第６６図）。

次に表面に平行に延在する薄い窒化物層１１３の水平部
分を本例ではプラズマエツチングにより除去し、その垂
直部分を残存させる。斯くして第６６図の状態を得る。

次に、例えばリンのイオン又は拡散により溝内の多結晶
シリコン１０４を強いｎ導電型にする。このとき酸化物
層１０５とシリコン層１０３がこのイオン注入又は拡散
に対しマスク作用する。次に、酸化物層１０５を除去し
、新しい酸化物層１０６をシリコン１０３及び１０４上
に熱酸化により形成する（第６７図）。

次に酸化防止層１０２の露出部分と窒化物層１１３を選
択的にエツチング除去し、次いでこれにより露出したシ
リコン表面上に約２０　ｎｍ厚の薄い゛′アゲート酸化
物層１１７を軽い熱酸化により形成し、斯る後に多結晶
シリコンの層１１６を組立体上に堆積する（第６８図）
。次いでこの層１１６をホウ素注入により強くｐ型にド
ープする。このドーピングは層１１６の堆積中に予め与
えてもよい。

次に平坦化及びプラズマエツチングにより層１１６を破
線で示すレベルｐ−ｐまで除去する。次に、シリコン層
１０３上の酸化物層１０６をエツチング除去し、次いで
アンドープシリコン１０３をＫＯ）ｌ含有エツチング液
を用いて選択的に除去し、第６９図の状態を得る。

次に層１１６をマスキング及びエツチングにより所望の
“ワード　ライン”パターンに形成し、次いでホウ素イ
オンの注入により基板１の薄い酸化物層１１７の下側に
のみ位置する部分にチャンネルストッパ領域１２１を形
成する。この領域１２１はワードライン１１６のエツチ
ングマスクの位置合わせが僅かにづれた場合に寄生チャ
ンネルが形成されるのを阻止するもので、第６０図のＡ
−Ａ線に沿う断面図（第６９図の断面図の直角方向の断
面図）を示す第６９Ａ図に示しである。

次に、ワードライン１１６を熱酸化により酸化物１２２
で完全に被覆し、次いで酸化防止層１０２をエツチング
除去し、これにより得られた窓内にヒ素イオンを注入し
、次いで拡散させてｎ型接点領域１０７を形成する。斯
る後にビットライン１０８をアルミニウム層の蒸着及び
パターニングにより形成すると第６１及び６昆図の状態
が得られる。

このメモリセルと同時に他のメモリセル（第６０図の平
面図にその内の６個を示しである）を形成する。このメ
モリセルは電気的には第６１８図に示す回路に相当し、
第６１及び６１Ａ図に対応する符号を付しである。ワー
ドライン１１６の信号によりビットライン１０８がキマ
パシタ　（１０１，１０４）に接続され、このキャパシ
タの誘電体に蓄えられた電荷を読出すことができる。

この方法によれば１．５μｍの写真印刷技術、即ち最小
ディテールが１．５μｍである写真印刷技術を用いて９
μｍ２０表面積の１１１１　ＲＡ　＞Ａセルを製造する
ことができる。１μｍの写真印刷技術を用いると達成し
得る表面積は４μｍ２にさえなる。

本発明においては多くの変形や変更が可能であり、サブ
ミクロン単位の多くの他の半導体構造を製造することが
できる。例えば、一般に、上述の実施例において導電型
を（全て同時に）反対導電型に替えることができる（但
し、エツチング液をこれに応じて適合させる必要がある
）。更に、前記絶縁及び酸化防止層は本発明の範囲から
逸脱することなく他の層と置き換えることができる。一
般に、本発明は高い実装密度を有するサブミクロンモノ
リシック集積回路を慣例の、即ちサブミクロンでない写
真印刷技術により製造するのに極めて重要である。

【図面の簡単な説明】

第１〜８図は本発明半導体装置の製造方法の順次の製造
工程を示す断面図、 第９及び１０図は本発明方法の変形例を示す断面図、 第１１〜１２ｃ図は本発明によるＭＯＳ　　トランジス
タの順次の製造工程を示す断面図、 第１３〜２６図は本発明方法による他の半導体装置の製
造工程を示す断面図、 第２７〜２９図は本発明方法により製造される更に他の
半導体装置の平面図及び断面図、 第３０〜３２図は本発明方法を用いて製造される更に他
の装置の平面図及び断面図、 第１８Ａ〜２１Ａ図、第３３及び３４図は本発明方法の
種々の変形例を示す断面図、 第３５〜４４図は本発明方法による更に他の半導体装置
の順次の製造工程を示す断面図、 第４５〜５０図は本発明方法の変形例の順次の製造工程
を示す図、 第５１〜５９図は本発明方法の他の変形例の順次の製造
工程を示す図、 第６０〜６９図は本発明によるＤＲＡＭセルメモリの製
造方法を示す図である。 （第１〜１０図） １・・・シリコン基板領域（９・・・エピタキシャル層
。 １０・・・基板、１１・・・高ドープ埋込層）２・・・
酸化防止層（２ａ・・・窒化シリコン層、　２ｂ・・・
酸化シリコン又はオキシ窒化シリコン層） ３．５・・・マスク層　　　３・・・酸化シリコン層５
・・・多結晶シリコンの縁部 訃・・埋設酸化シリコンパターン（分離領域）９Ａ・・
・島状領域　　　　　１６・・・多結晶シリコン層２０
・・・ベース領域　　　　２１・・・ベース接点領域２
２・・・エミッタ領域　　　２３・・・エミッタ電極層
３３・・・電極領域 （第１１〜１２Ｃ図） １６Ａ、　　１６Ｂ・・・ソース、　ドレイン接続電極
２４・・・ゲート絶縁層 ２５、　２６・・・ソース、　ドレイン領域２７・・・
ゲート電極 （第１３〜２６図） ３・・・多結晶シリコン層 ５・・・酸化シリコンの縁部 ６・・・第２酸化シリコンの縁部 ７０・・・埋設酸化物パターン ８０・・・溝（分離領域）１２・・・酸化シリコン層１
３・・・多結晶シリコン　　３３Ａ、　３３Ｂ・・・電
極領域２１０・・・エミッタ領域　　２２０・・・ベー
ス領域２３０・・・コレクタ接点領域 ２４０・・・ベース接点領域 （第２７〜２９図） ３０・・・エミッタ領域 ３１・・・ベース領域　　　　３２・・・ベース接点領
域（第３３〜３４図） ５０・・・レジスト層 （第３５〜５９図） １・・１基板領域　　　　　２・・・酸化防止層３・・
・シリコン層　　　　６２・・・第２酸化防止層６３・
・・酸化物層 ５・・・酸化シリコンの縁部 ６・・・第２酸化シリコンの縁部 ８．８１・・・分離領域　　　９Ａ・・・島１６・・・
第２シリコン層（１６Ａ、　Ｂ・・・電極）３３Ａ、　
Ｂ・・・電極領域　　　７２・・・接点領域７４・・・
ベース領域　　　　７５・・・エミッタ領域９０・・・
窒化シリコン層　　９１・・・酸化シリコン層９３・・
・多結晶シリコン （第６０〜６９図） １０１・・・基板領域　　　　１０２・・・酸化防止層
１０３・・・シリコン層 １０５、１０６・・・酸化シリコン層 １０９・・・溝　　　　　　　１０４・・・多結晶シリ
コン１１２・・・酸化シリコン層　１１３・・・窒化シ
リコン層１０８・・・ビットライン　　１１６・・・ワ
ードライン１２０・・・チャンネルストッパ 特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン トｑ ＬＬ　　　　　　　　　　　　ＬＬ ＬＬ　　　　　　　　　　　　　ＬＬ ＦＩＧ、１２Ａ Ｆ１０１２８ ＦＩＧ、２１ Ｎ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　Ｏロー ＬＬ　　　　　　　　　　　　　　ＬＬ０フ ９　♀　　　　　　　　　ご　栄 −。 φ　♀　　　　　　　　　　　　冒 ０発　　明　者　　マテイーウ・ヨセフ・エマニュエル
・ウレナ エルレス オランダ国５６２１　　ベーアー　アインドーフエン　
フルーネバウツウエッハ１ 手　　続　　補　　正　　書（方式） 昭和６２年　７月　９日 特許庁長官　　小　　川　　邦　　夫　　殿１、事件の
表示 昭和６２年特許願第９６３５５号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係　　特許出願人 名称　エヌ・ベー・フィリップス・ フルーイランベンファブリケン ４、代理人

Claims (1)

1. 【特許請求の範囲】 １、シリコンの基板領域の表面上に酸化防止層を設け、
   この層上にマスク層を設け、斯る後に酸化防止層のマス
   クされてない部分を除去し、基板領域の露出部分に少く
   とも一部分が酸化シリコンから成る分離領域を形成し、
   この分離領域により半導体素子の少くとも１つの領域が
   形成される基板領域の島状領域を囲み、且つこの半導体
   素子の電極領域上に多結晶シリコン層から成る電極を形
   成する半導体装置の製造方法において、前記マスク層を
   形成するために、前記酸化防止層の一部分を第１の材料
   の層で被覆し、次いでこの層をパターン化すると共に、
   このパターン化した層の縁に沿って、マスクを用いずに
   、前記第１材料及び酸化防止層に対し選択的にエッチン
   グし得る第２材料から成る縁部を形成し、次に前記酸化
   防止層の露出部分を除去し、次に前記分離領域を前記基
   板領域の露出部分内に少くとも部分的に形成し、次に前
   記第２材料から成る縁部及びその下側の酸化防止層部分
   を選択的にエッチング除去して前記電極領域を画成する
   ことを特徴とする半導体装置の製造方法。 ２、前記第１及び第２材料の一方はシリコン、他方は酸
   化シリコンとすることを特徴とする特許請求の範囲第１
   項記載の半導体装置の製造方法。 ３、電極領域を画成した後に、シリコンの電極層を組立
   体上に設け、斯る後に前記電極層を前記第１材料層の上
   部から選択的に除去し、次いでその下側の第１材料層を
   選択的にエッチング除去することを特徴とする特許請求
   の範囲第２項記載の方法。 ４、前記シリコンの電極層を前記第１材料層の上部から
   平坦化及びエッチングにより除去し、斯る後にこの電極
   層の残部をドーピングすると共に酸化し、少くとも１つ
   の電極領域を前記電極層からの拡散により形成すること
   を特徴とする特許請求の範囲第３項記載の方法。 ５、前記第１材料層を選択的に除去した後に、半導体素
   子の少くとも１つの領域をその下側領域内にイオン注入
   により設け、この際前記酸化した電極層をこのイオン注
   入に対するマスクとすることを特徴とする特許請求の範
   囲第４項記載の方法。 ６、バイポーラトランジスタのベース領域とエミッタ領
   域を順次にイオン注入することを特徴とする特許請求の
   範囲第５項記載の方法。 ７、半導体素子の領域を注入する前に、酸化防止層を除
   去することを特徴とする特許請求の範囲第５項又は第６
   項記載の方法。 ８、前記第１材料は酸化シリコン、第２材料はシリコン
   とすることを特徴とする特許請求の範囲第１項〜第７項
   の何れかに記載の方法。 ９、酸化シリコンの第１材料層を設けた後に組立体をシ
   リコンの第２材料層で被覆し、次いでこの層を前記第２
   材料の縁部のみが残されるまで異方性エッチングにより
   除去することを特徴とする特許請求の範囲第８項記載の
   方法。 １０、前記第１材料はシリコン、前記第２材料は酸化シ
   リコンとし、前記縁部は第１材料層の熱酸化により形成
   することを特徴とする特許請求の範囲第１〜第７項の何
   れかに記載の方法。 １１、前記縁部を形成し、前記酸化防止層の露出部分を
   除去した後に、前記分離領域を形成する前に露出シリコ
   ン部分をエッチング除去することを特徴とする特許請求
   の範囲第１〜第１０項の何れかに記載の方法。 １２、前記シリコン電極層を酸化する前に、この電極層
   から少くとも２個の接続導体を形成することを特徴とす
   る特許請求の範囲第１〜第１１項の何れかに記載の方法
   。 １３、前記露出シリコン部分に溝をエッチングすること
   を特徴とする特許請求の範囲第１１項記載の方法。 １４、前記溝の底面及び壁面に酸化シリコン層を設け、
   次いでこの溝を多結晶シリコンで満たすことを特徴とす
   る特許請求の範囲第１３項記載の方法。 １５、前記第１材料層の上に位置する前記電極層の部分
   を、第１材料層から電極層へ不純物を拡散させ、斯くし
   て得られた電極層のドーピング部分を選択的にエッチン
   グして除去することを特徴とする特許請求の範囲第１０
   項記載の方法。 １６、前記縁部を、前記第１材料層の上に位置する前記
   電極層の部分を除去した後にのみエッチング除去するこ
   とを特徴とする特許請求の範囲第１０項記載の方法。 １７、前記第１材料層をパターン化する前に、この層を
   酸化防止層で被覆することを特徴とする特許請求の範囲
   第１０項記載の方法。 １８、前記エミッタ領域を注入する前に、前記酸化した
   多結晶シリコン層の縁に沿って絶縁材料の細条を設ける
   ことを特徴とする特許請求の範囲第６項記載の方法。 １９、溝の形態の分離領域により横方向に囲まれた基板
   領域の島状部分内に設けられたトランジスタを具え、該
   トランジスタは前記溝に隣接する少くとも２個の表面隣
   接領域を有し、前記溝は１μｍより小さい幅を有し、前
   記表面隣接領域は前記溝で限界された接点領域上でシリ
   コン層と接触され、これら接点領域の一方から他の方向
   に見た寸法は１μｍより小さく、これらシリコン層は接
   点領域の外側において半導体表面から絶縁層により分離
   されていることを特徴とする半導体装置。 ２０、前記島状領域の最大横方向寸法は最大で５μｍで
   あることを特徴とする特許請求の範囲第１９項記載の装
   置。 ２１、前記トランジスタはバイポーラトランジスタであ
   り、且つ前記表面隣接領域がこのトランジスタのエミッ
   タ及びコレクタ領域を構成していることを特徴とする特
   許請求の範囲第１９又は第２０項記載の装置。 ２２、第１導電型の基板領域と、該基板領域の一部分を
   横方向に囲む溝と、この溝で囲まれた基板領域部分内に
   前記溝から離間して位置する第２（反対）導電型の接点
   領域と、前記基板領域部分内における前記接点領域の外
   側に位置する領域を覆うゲート酸化物層と、前記溝の壁
   面と底面を覆う誘電体層と、前記溝を満たすと共に絶縁
   層で被覆され且つ基準電極を構成する良導電性の充填材
   料と、前記接点領域と接触する導電性ビットラインと、
   該ビットライン及び前記基準電極から絶縁層により分離
   され且つ前記ゲート酸化物層上に位置する多結晶シリコ
   ンの良導電性ワードラインとを有する少くとも１個のメ
   モリセルを具えていることを特徴とする半導体装置。 ２３、前記充填材料は多結晶シリコンから成ることを特
   徴とする特許請求の範囲第２２項記載の装置。 ２４、前記誘電体層は酸化シリコン層とその上に堆積し
   た窒化シリコン層とから成ることを特徴とする特許請求
   の範囲第２２項記載の装置。 ２５、前記溝の底面に第１導電型のチャンネルストッパ
   を具えていることを特徴とする特許請求の範囲第２２項
   〜第２４項の何れかに記載の装置。