KR100465637B1 - 박막트랜지스터의제조방법 - Google Patents

박막트랜지스터의제조방법 Download PDF

Info

Publication number
KR100465637B1
KR100465637B1 KR10-1998-0025791A KR19980025791A KR100465637B1 KR 100465637 B1 KR100465637 B1 KR 100465637B1 KR 19980025791 A KR19980025791 A KR 19980025791A KR 100465637 B1 KR100465637 B1 KR 100465637B1
Authority
KR
South Korea
Prior art keywords
film
polysilicon
teos oxide
oxide film
manufacturing
Prior art date
Application number
KR10-1998-0025791A
Other languages
English (en)
Other versions
KR20000004359A (ko
Inventor
김연수
전상호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1998-0025791A priority Critical patent/KR100465637B1/ko
Publication of KR20000004359A publication Critical patent/KR20000004359A/ko
Application granted granted Critical
Publication of KR100465637B1 publication Critical patent/KR100465637B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 폴리실리콘막의 트랩밀도를 효과적으로 낮출 수 있는 박막 트랜지스터의 제조방법을 제공한다.
상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터는 액티브층이 폴리실리콘막으로 이루어진다. 여기서, 폴리실리콘막 상에 층간절연막으로서 PE-TEOS 산화막을 형성하여 PE-TEOS 산화막 내에 함유된 수소이온과 상기 폴리실리콘내의 실리콘 댕글링 본드를 결합시키는 것을 특징으로 한다. 바람직하게, PE-TEOS 산화막은 플라즈마 PECVD 방식을 이용하여 250 내지 400℃의 온도와 5 내지 15Torr의 압력하에서 형성한다.

Description

박막 트랜지스터의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 SRAM 셀에서 사용되는 폴리실리콘-TFT의 제조방법에 관한 것이다.
반도체 메모리 소자는 기억 방식에 따라 DRAM(Dynamic Random Access Memordy)과 SRAM(Static Random Access Memory)으로 분류된다. SRAM은 DRAM과는 달리 저장된 정보를 주기적으로 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다. 또한, SRAM은 동작속도가 빠르고, 저전력 소모 및 단순동작으로 구동된다.
일반적으로, SRAM 셀은 2개의 풀다운(pull-down) 소자와, 2개의 억세스(access) 소자 및 2개의 풀업(pull-up)소자로 구성되며, 풀업소자의 형태에 따라 완전 CMOS형, HLR(High load Resistor)형, 및 TFT형의 3가지 구조로 분류된다. 완전 CMOS형 SRAM 셀은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업소자로 사용되고, HLR형 SRAM 셀은 높은 저항을 갖는 폴리실리콘이 풀업소자로 사용되며, TFT형 SRAM 셀은 P 채널 폴리실리콘 TFT가 풀업소자로 사용된다.
상기한 바와 같은 SRAM셀에서, 완전 CMOS형 SRAM 셀은 소자의 특성이 가장 우수하고 공정이 단순한 반면, 셀 크기가 커서 대용량의 기억소자에 적용하기가 어려운 단점이 있다. 또한, HLR형 SRAM셀과 TFT형 SRAM셀은 셀 크기를 현저히 줄일수 있기 때문에 기억소자 전용으로 사용되는 반도체 장치에 적용하기가 용이한 반면, 소자의 특성이 우수하지 못하다. 특히, TFT형 SRAM 셀은 액티브층으로 사용되는 폴리실리콘막의 높은 트랩밀도(trap density)로 인하여 채널에서의 캐리어 이동도(carrier mobility) 및 온전류가 낮기 때문에 전기적 특성을 확보하기가 어렵다. 이러한 폴리실리콘막의 높은 트랩밀도를 낮추기 위하여, 고상결정 성장법(Solid Phase Growth; SPG), 실리콘 이온주입, 레이저 어닐링, 및 수소첨가(hydrogenation) 등의 방법이 제시되었으나, 이러한 방법은 별도의 장비 및 추가공정이 요구되기 때문에 제조비용이 높고, 공정이 복잡한 단점이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, SRAM 셀에 적용된 폴리실리콘-TFT를 제조함에 있어서, 별도의 추가공정 및 장비를 사용하는 것 없이, 폴리실리콘막의 트랩밀도를 효과적으로 낮출 수 있는 TFT의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 TFT 소자는 액티브층이 폴리실리콘막으로 이루어진다. 여기서, 폴리실리콘막 상에 층간절연막으로서 PE-TEOS 산화막을 형성하여 PE-TEOS 산화막 내에 함유된 수소이온과 폴리실리콘내의 실리콘 댕글링 본드를 결합시키는 것을 특징으로 한다.
바람직하게, PE-TEOS 산화막은 플라즈마 PECVD 방식을 이용하여 250 내지 400℃의 온도와 5 내지 15Torr의 압력하에서 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 TFT형 SRAM 셀에서 풀업소자로서 사용된 TFT 영역을 나타낸다.
도 1을 참조하면, 워드라인 및 비트라인(미도시)이 형성된 반도체 기판(10) 상에 제 1 폴리실리콘막을 증착하고 패터닝하여 TFT의 게이트(11)를 형성한다. 게이트(11)가 형성된 기판 전면에 게이트 절연막(12)을 형성하고, 그 상부에 제 2 폴리실리콘막을 증착한다. 그런 다음, 제 2 폴리실리콘막을 패터닝하여, 액티브층(13)을 형성하고, 도시되지는 않았지만, 액티브층(13) 내에 소오스 및 드레인을 형성하여, TFT를 형성한다. 그리고 나서, 이후 형성되는 상부 도전층과의 절연을 위하여 기판 전면에 제 1 층간절연막으로서 PE-TEOS 산화막(14)을 형성한다.
여기서, PE-TEOS 산화막(14)은 플라즈마 보조 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방식을 이용하여 250 내지 400℃, 바람직하게 390℃의 저온과 5 내지 15 Torr, 바람직하게 9 Torr의 압력하에서 형성한다. 이때, PE-TEOS 산화막(14) 내에 함유된 수소이온이 액티브층(13)의 폴리실리콘내의 실리콘의 그레인 바운더리로 침투하여 실리콘 댕글링 본드와 결합한다. 이에 따라, 액티브층(13)의 트랩 밀도가 낮아진다. 또한, PE-TEOS 산화막(14)의 형성시 RF 파워를 조절하여 수소이온의 침투정도를 조절할 수 있다. 또한, 수소는 450℃ 이상의 온도에서 결합력이 약화되므로, 상기한 바와 같이 450℃ 이하의 온도에서 형성된 PE-TEOS 산화막(14)은 더 많은 수소이온을 함유한다. 이에 따라, 후속 열처리 공정시 실리콘과 수소와의 추가적인 결합에 의해 트랩 밀도는 더욱더 감소한다.
그 후, PE-TEOS 산화막(14) 상에 제 2 층간절연막으로서 BPSG막(15)을 형성하여 기판의 표면을 평탄화하고, 후속 공정을 진행한다.
상기한 본 발명에 의하면, TFT의 액티브층으로서 작용하는 폴리실리콘막 상에 층간절연막으로서 PE-TEOS 산화막을 형성함에 따라, 별도의 추가공정을 진행하는 것 없이, PE-TEOS 산화막의 형성시 액티층으로 침투되는 수소이온에 의해, 액티브층의 트랩밀도가 낮아진다. 이에 따라, 제조공정이 단순해질 뿐만 아니라 제조비용이 절감되는 효과를 얻을 수 있다. 또한, TFT의 캐리어 이동도 및 온전류가 증가될 뿐만 아니라 누설전류가 방지되어, 결국 TFT의 전기적 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
도 1은 본 발명의 실시예에 따른 TFT형 SRAM셀의 TFT 영역을 나타낸 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
10 : 반도체 기판 11 : 게이트
12 : 게이트 절연막 13 : 액티브층
14 : PE-TEOS 산화막 15 : BPSG막

Claims (2)

  1. 액티브층이 폴리실리콘막으로 이루어진 박막 트랜지스터의 제조방법에 있어서,
    상기 폴리실리콘막 상에 층간절연막으로서 PE-TEOS 산화막을 형성하여 상기 PE-TEOS 산화막 내에 함유된 수소이온과 상기 폴리실리콘내의 실리콘 댕글링 본드를 결합시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 PE-TEOS 산화막은 플라즈마 PECVD 방식을 이용하여 250 내지 400℃의 온도와 5 내지 15Torr의 압력하에서 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
KR10-1998-0025791A 1998-06-30 1998-06-30 박막트랜지스터의제조방법 KR100465637B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0025791A KR100465637B1 (ko) 1998-06-30 1998-06-30 박막트랜지스터의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0025791A KR100465637B1 (ko) 1998-06-30 1998-06-30 박막트랜지스터의제조방법

Publications (2)

Publication Number Publication Date
KR20000004359A KR20000004359A (ko) 2000-01-25
KR100465637B1 true KR100465637B1 (ko) 2005-04-06

Family

ID=19542179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0025791A KR100465637B1 (ko) 1998-06-30 1998-06-30 박막트랜지스터의제조방법

Country Status (1)

Country Link
KR (1) KR100465637B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724573B1 (ko) * 2006-01-06 2007-06-04 삼성전자주식회사 수소원 막을 갖는 반도체소자의 제조방법
KR101974538B1 (ko) * 2012-07-17 2019-05-08 에스케이하이닉스 주식회사 반도체 장치 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02234437A (ja) * 1989-03-08 1990-09-17 Seiko Epson Corp 半導体装置の製造方法
KR960015806A (ko) * 1994-10-07 1996-05-22 김주용 반도체 소자의 제조방법
US5620906A (en) * 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
US5686335A (en) * 1996-07-22 1997-11-11 Taiwan Semiconductor Manufacturing Company, Ltd Method of making high-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02234437A (ja) * 1989-03-08 1990-09-17 Seiko Epson Corp 半導体装置の製造方法
US5620906A (en) * 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
KR960015806A (ko) * 1994-10-07 1996-05-22 김주용 반도체 소자의 제조방법
US5686335A (en) * 1996-07-22 1997-11-11 Taiwan Semiconductor Manufacturing Company, Ltd Method of making high-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel

Also Published As

Publication number Publication date
KR20000004359A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
US5886385A (en) Semiconductor device and manufacturing method thereof
US7276421B2 (en) Method of forming single crystal semiconductor thin film on insulator and semiconductor device fabricated thereby
US7417286B2 (en) Semiconductor integrated circuit devices having single crystalline thin film transistors and methods of fabricating the same
US7825414B2 (en) Method of forming a thin film transistor
KR20030061791A (ko) 다마신 이중 게이트형 트랜지스터 및 관련 제조 방법
KR960012560A (ko) 내로우 밴드갭 소오스구조를 갖춘 절연게이트장치(ig장치) 및 그 제조방법
US20070202638A1 (en) Vertical misfet manufacturing method, vertical misfet, semiconductor memory device manufacturing method, and semiconductor memory device
JP2012138604A (ja) Ｓｏｉ型トランジスタ
JPH10189587A (ja) 複合誘電体層及び同形成方法
KR20190067163A (ko) 반도체 기억 소자, 반도체 기억 장치 및 반도체 시스템
US7936026B2 (en) Semiconductor device and method of manufacturing the same
KR20000026967A (ko) 반도체 장치의 커패시터 및 그 형성 방법
KR940011482B1 (ko) Mos형 반도체 장치
KR100465637B1 (ko) 박막트랜지스터의제조방법
JP3916049B2 (ja) 強誘電体メモリトランジスタの製造方法
US5856690A (en) Dielectric for amorphous silicon transistors
US5447879A (en) Method of manufacturing a compactor in a semiconductor memory device having a TFT transistor
KR870008390A (ko) 다이나믹 반도체 메모리용 3차원적 1-트랜지스터 셀 배열과 그 제조공정
US20220238711A1 (en) Semiconductor device having mos transistor for efficient stress transfer
KR100250092B1 (ko) 디램의 캐패시터 제조방법
KR20000048296A (ko) 반도체장치 및 그의 제조방법
JPS63278268A (ja) ダイナミツクランダムアクセスメモリセル
JP2931568B2 (ja) 半導体装置およびその製造方法
KR20220144462A (ko) 리세스 게이트 구조를 갖는 반도체 소자의 제조 방법
KR19990072569A (ko) 반도체장치및그제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee