KR100465637B1 - 박막트랜지스터의제조방법 - Google Patents

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Abstract

본 발명은 폴리실리콘막의 트랩밀도를 효과적으로 낮출 수 있는 박막 트랜지스터의 제조방법을 제공한다.
상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터는 액티브층이 폴리실리콘막으로 이루어진다. 여기서, 폴리실리콘막 상에 층간절연막으로서 PE-TEOS 산화막을 형성하여 PE-TEOS 산화막 내에 함유된 수소이온과 상기 폴리실리콘내의 실리콘 댕글링 본드를 결합시키는 것을 특징으로 한다. 바람직하게, PE-TEOS 산화막은 플라즈마 PECVD 방식을 이용하여 250 내지 400℃의 온도와 5 내지 15Torr의 압력하에서 형성한다.

Description

박막 트랜지스터의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 SRAM 셀에서 사용되는 폴리실리콘-TFT의 제조방법에 관한 것이다.
반도체 메모리 소자는 기억 방식에 따라 DRAM(Dynamic Random Access Memordy)과 SRAM(Static Random Access Memory)으로 분류된다. SRAM은 DRAM과는 달리 저장된 정보를 주기적으로 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다. 또한, SRAM은 동작속도가 빠르고, 저전력 소모 및 단순동작으로 구동된다.
일반적으로, SRAM 셀은 2개의 풀다운(pull-down) 소자와, 2개의 억세스(access) 소자 및 2개의 풀업(pull-up)소자로 구성되며, 풀업소자의 형태에 따라 완전 CMOS형, HLR(High load Resistor)형, 및 TFT형의 3가지 구조로 분류된다. 완전 CMOS형 SRAM 셀은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업소자로 사용되고, HLR형 SRAM 셀은 높은 저항을 갖는 폴리실리콘이 풀업소자로 사용되며, TFT형 SRAM 셀은 P 채널 폴리실리콘 TFT가 풀업소자로 사용된다.
상기한 바와 같은 SRAM셀에서, 완전 CMOS형 SRAM 셀은 소자의 특성이 가장 우수하고 공정이 단순한 반면, 셀 크기가 커서 대용량의 기억소자에 적용하기가 어려운 단점이 있다. 또한, HLR형 SRAM셀과 TFT형 SRAM셀은 셀 크기를 현저히 줄일수 있기 때문에 기억소자 전용으로 사용되는 반도체 장치에 적용하기가 용이한 반면, 소자의 특성이 우수하지 못하다. 특히, TFT형 SRAM 셀은 액티브층으로 사용되는 폴리실리콘막의 높은 트랩밀도(trap density)로 인하여 채널에서의 캐리어 이동도(carrier mobility) 및 온전류가 낮기 때문에 전기적 특성을 확보하기가 어렵다. 이러한 폴리실리콘막의 높은 트랩밀도를 낮추기 위하여, 고상결정 성장법(Solid Phase Growth; SPG), 실리콘 이온주입, 레이저 어닐링, 및 수소첨가(hydrogenation) 등의 방법이 제시되었으나, 이러한 방법은 별도의 장비 및 추가공정이 요구되기 때문에 제조비용이 높고, 공정이 복잡한 단점이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, SRAM 셀에 적용된 폴리실리콘-TFT를 제조함에 있어서, 별도의 추가공정 및 장비를 사용하는 것 없이, 폴리실리콘막의 트랩밀도를 효과적으로 낮출 수 있는 TFT의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 TFT 소자는 액티브층이 폴리실리콘막으로 이루어진다. 여기서, 폴리실리콘막 상에 층간절연막으로서 PE-TEOS 산화막을 형성하여 PE-TEOS 산화막 내에 함유된 수소이온과 폴리실리콘내의 실리콘 댕글링 본드를 결합시키는 것을 특징으로 한다.
바람직하게, PE-TEOS 산화막은 플라즈마 PECVD 방식을 이용하여 250 내지 400℃의 온도와 5 내지 15Torr의 압력하에서 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 TFT형 SRAM 셀에서 풀업소자로서 사용된 TFT 영역을 나타낸다.
도 1을 참조하면, 워드라인 및 비트라인(미도시)이 형성된 반도체 기판(10) 상에 제 1 폴리실리콘막을 증착하고 패터닝하여 TFT의 게이트(11)를 형성한다. 게이트(11)가 형성된 기판 전면에 게이트 절연막(12)을 형성하고, 그 상부에 제 2 폴리실리콘막을 증착한다. 그런 다음, 제 2 폴리실리콘막을 패터닝하여, 액티브층(13)을 형성하고, 도시되지는 않았지만, 액티브층(13) 내에 소오스 및 드레인을 형성하여, TFT를 형성한다. 그리고 나서, 이후 형성되는 상부 도전층과의 절연을 위하여 기판 전면에 제 1 층간절연막으로서 PE-TEOS 산화막(14)을 형성한다.
여기서, PE-TEOS 산화막(14)은 플라즈마 보조 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방식을 이용하여 250 내지 400℃, 바람직하게 390℃의 저온과 5 내지 15 Torr, 바람직하게 9 Torr의 압력하에서 형성한다. 이때, PE-TEOS 산화막(14) 내에 함유된 수소이온이 액티브층(13)의 폴리실리콘내의 실리콘의 그레인 바운더리로 침투하여 실리콘 댕글링 본드와 결합한다. 이에 따라, 액티브층(13)의 트랩 밀도가 낮아진다. 또한, PE-TEOS 산화막(14)의 형성시 RF 파워를 조절하여 수소이온의 침투정도를 조절할 수 있다. 또한, 수소는 450℃ 이상의 온도에서 결합력이 약화되므로, 상기한 바와 같이 450℃ 이하의 온도에서 형성된 PE-TEOS 산화막(14)은 더 많은 수소이온을 함유한다. 이에 따라, 후속 열처리 공정시 실리콘과 수소와의 추가적인 결합에 의해 트랩 밀도는 더욱더 감소한다.
그 후, PE-TEOS 산화막(14) 상에 제 2 층간절연막으로서 BPSG막(15)을 형성하여 기판의 표면을 평탄화하고, 후속 공정을 진행한다.
상기한 본 발명에 의하면, TFT의 액티브층으로서 작용하는 폴리실리콘막 상에 층간절연막으로서 PE-TEOS 산화막을 형성함에 따라, 별도의 추가공정을 진행하는 것 없이, PE-TEOS 산화막의 형성시 액티층으로 침투되는 수소이온에 의해, 액티브층의 트랩밀도가 낮아진다. 이에 따라, 제조공정이 단순해질 뿐만 아니라 제조비용이 절감되는 효과를 얻을 수 있다. 또한, TFT의 캐리어 이동도 및 온전류가 증가될 뿐만 아니라 누설전류가 방지되어, 결국 TFT의 전기적 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
도 1은 본 발명의 실시예에 따른 TFT형 SRAM셀의 TFT 영역을 나타낸 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
10 : 반도체 기판 11 : 게이트
12 : 게이트 절연막 13 : 액티브층
14 : PE-TEOS 산화막 15 : BPSG막

Claims (2)

  1. 액티브층이 폴리실리콘막으로 이루어진 박막 트랜지스터의 제조방법에 있어서,
    상기 폴리실리콘막 상에 층간절연막으로서 PE-TEOS 산화막을 형성하여 상기 PE-TEOS 산화막 내에 함유된 수소이온과 상기 폴리실리콘내의 실리콘 댕글링 본드를 결합시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 PE-TEOS 산화막은 플라즈마 PECVD 방식을 이용하여 250 내지 400℃의 온도와 5 내지 15Torr의 압력하에서 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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