JP3889816B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＴＦＴと呼ばれる薄膜トランジスタは多結晶層又は非晶質半導体層中に形成される。これらの半導体層は例えばポリシリコン、非晶質シリコン、Ｓｉ−Ｃ又はダイヤモンドの析出により、又は必要に応じて引続いての再結晶により形成される。その際半導体層は一つの基板上に施される。
【０００３】
薄膜トランジスタは平坦な形で実現される（例えば米国特許第５０６４７７５号明細書参照）。基板を介してソース領域とドレイン領域との間に生じる短絡を回避するため基板は少なくとも多結晶半導体層との界面で絶縁されていなければならない。薄膜トランジスタにはガラス、酸化物又は窒化物からなる絶縁性基板を使用すると有利である。
【０００４】
薄膜トランジスタが導電性の基台上に形成される場合基台と多結晶半導体層との間に電気絶縁性の中間層を析出しなければならない。多結晶半導体層と絶縁性中間層との界面で又は基台にある導電路において捕らえられた電荷は薄膜トランジスタ内の電荷移動に悪影響を及ぼす電界を生じることになる。
【０００５】
ミトラ（Ｕ．Ｍｉｔｒａ）その他による「Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１３８」第３４２０頁、１９９１年から、障害となる酸化物中の界面の電荷を生成ガス中での熱処理により減少させることが知られている。
【０００６】
イバラキ（Ｎ．Ｉｂａｒａｋｉ）その他による「ＥＤ３６」第２９７１頁、１９８９年には、絶縁性中間層を有利な界面特性を有する他の物質、例えば窒化物から形成することが提案されている。このように中間層の材料を選択することにより障害となる界面の電荷数は減少される。
【０００７】
薄膜トランジスタの下にある導電路により誘起される電界は薄膜トランジスタの機能状態に悪影響を及ぼすが、この電界は補助的遮蔽層の装入により遮断可能である（ナカシマ（Ｎａｋａｓｈｉｍａ）その他による「Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ．１９」第１０９５頁（１９８３年）参照）。
【０００８】
多結晶半導体層は粒界を有する。この粒界は薄膜トランジスタにおいてＭＯＳチャネル内の電荷移動を妨げることになる。欠陥の不活性化により粒界の電荷移動の障害を減少させることは公知である（チャーン（Ｈ．Ｎ．Ｃｈｅｒｎ）その他による「ＥＤＬ１４」第１１５頁（１９９３年）参照）。それには多結晶シリコン層を水素雰囲気中でか又は水素及び／又は酸素を含有するプラズマ中で熱処理する。
【０００９】
粒界でキャリア（電荷担体）が捕獲されかつキャリアが散乱することにより薄膜トランジスタの特性は劣化される。単結晶シリコン内に集積されたＭＯＳトランジスタに比べて従来の薄膜トランジスタは電流ゲインが約２０〜１００倍低下される。薄膜トランジスタの電流ゲインの低下をその形状寸法を大きくすることにより補償しなければならない。このことは所要面積を高めることになる。
【００１０】
アダム（Ａ．Ｏ．Ａｄａｍ）その他による「ＶＬＳＩ Ｓｙｍｐ．」１９９０年、第１９頁には、薄膜トランジスタの電流ゲインを薄膜トランジスタの下側に補助的な制御電極を設けることにより高めることが提案されている。しかしこのことはデバイスをより複雑なものとする。
【００１１】
【発明が解決しようとする課題】
本発明は、所要面積を減少し、任意の基板表面上に設けることのできる薄膜トランジスタを提供することを課題とする。本発明による薄膜トランジスタは特に公知の薄膜トランジスタに比べて電流ゲインを改善するものでなければならない。更に本発明はこの種の薄膜トランジスタの製造方法を提供することを課題とする。
【００１２】
【課題を解決するための手段】
これらの課題は本発明により、基板と、基板の表面に配設された第１の導電形によりドープされているポリシリコン層と、ポリシリコン層の表面に配設され、側壁により限定され、少なくともポリシリコン層との界面に対向しかつ第１の導電形によりドープされかつ少なくとも側壁の一部と接するソース／ドレイン領域を含んでおりかつそれ以外の部分は第１の導電形と反対の第２の導電形によりドープされているポリシリコン構造物と、少なくともポリシリコン構造物の側壁上のソース／ドレイン領域と同じくソース／ドレイン領域として作用するポリシリコン層に対する界面との間に配設されているゲート誘電体と、側壁の範囲のゲート誘電体の表面上に配設されポリシリコン層及びポリシリコン構造物に対して絶縁されているゲート電極とを有する薄膜トランジスタ、及び請求項７に記載のその製造方法により解決される。
【００１３】
本発明による薄膜トランジスタは、ソース／チャネル／ドレインの配列が基板の表面に対して平行に配置されておらず、ポリシリコン構造物の側壁に沿って配置されているため所要面積が削減されている。薄膜トランジスタの一方のソース／ドレイン領域を形成するポリシリコン層だけが基板の表面と接続しているため、基板の表面は導電性であっても絶縁性であってもよい。従って基板は本発明による薄膜トランジスタでは所定の用途の要求に応じて選択可能である。特にこの基板の表面は導電性とすることができる。それにより本発明による薄膜トランジスタは３次元の回路配列に集積するのにも適している。その場合基板の表面はポリシリコン層により形成される薄膜トランジスタのソース／ドレイン領域と接続する必要のあるデバイスの接触部又は端子を含むことができる。
【００１４】
有利にはポリシリコン構造物は基板の表面に対してほぼ垂直に延びる側壁を有する。この場合薄膜トランジスタのチャネル内のキャリアの移動は基板の表面に対してほぼ垂直に行われる。ポリシリコンは有利なことには基板の表面に対して垂直方向に再結晶するため、基板の表面に対してほぼ垂直に延びる細長い結晶子が形成される。従って本発明による薄膜トランジスタではキャリアの移動は晶粒中で十分に行われる。それにより最初からキャリアと粒界の欠陥との相互作用が減少し、そのため電流ゲインは高められる。
【００１５】
ポリシリコン構造物がポリシリコン層に対する界面に第１導電形によりドープされた領域を有している場合、一方のソース／ドレイン領域はポリシリコン層上に達し、ドープ領域はポリシリコン構造物の内部にまで入り込む。この構造の場合ゲート電極が薄膜トランジスタのチャネル領域上にオーバーラップすることが改善され、このことはトランジスタ内の直列抵抗の減少に通じる。
【００１６】
本発明の特に有利な実施態様によれば、ゲート誘電体とゲート電極はポリシリコン構造物を環状に囲んでいる。この薄膜トランジスタではキャリアの移動はポリシリコン構造物の内部で行われ、決して外部の電界に曝されることはない。ゲート電極が薄膜トランジスタを完全に囲むため、ゲート面が最適に利用され、薄膜トランジスタの所要面積は更に削減される。
【００１７】
多くの回路の用途においてソース領域はＭＯＳトランジスタの基板と同じ電位上に置かれる。従ってポリシリコン構造物中に用意されたソース／ドレイン領域を環状に形成し、それによりこの領域が全周にわたりポリシリコン構造物の側壁と接することは本発明の枠内にある。このポリシリコン構造物は、高められたドーパント濃度で第２の導電形によりドープされポリシリコン層とは反対側のポリシリコン構造物の表面に接する端子領域を含んでいる。端子領域とソース／ドレイン領域とを金属接触部を介して互いに電気的に接続し、同じ電位上にあるようにすることは本発明の枠内にある。
【００１８】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【００１９】
基板１上にその場でｎ+ドープされた非晶質シリコン層及び更にその上にその場でｐドープされた非晶質シリコン層を析出する。窒素雰囲気下に例えば６００℃で熱処理することにより非晶質シリコンを再結晶する。その際例えば１・１０20Ｐ／ｃｍ3のドーパント濃度でｎ+ドープされた層厚５０〜１０００ｎｍの第１のポリシリコン層２が形成される。更に例えば５・１０16Ｂ／ｃｍ3のドーパント濃度でｐドープされた層厚５０〜１０００ｎｍの第２のポリシリコン層３が形成される（図１参照）。
【００２０】
フォトレジストマスクの使用下にドライエッチングプロセスで第２ポリシリコン層３及び第１ポリシリコン層２を構造化することによりポリシリコン構造物３１を形成する（図２参照）。エッチングは第１ポリシリコン層２をごく僅かに腐食するようにして行われる。その結果ポリシリコン構造物３１は第１ポリシリコン層２との界面にｎ+ドープされた領域２１を有することになる。第１ポリシリコン層２及びｎ+ドープされた領域２１は薄膜トランジスタ用のドレイン領域を構成する。ポリシリコン構造物３１のｐドープされた部分は従来のプレーナ形薄膜トランジスタではいわゆるポリシリコン本体に相当する。
【００２１】
ドライエッチングプロセスとしては例えばＨＢｒ／Ｃｌ2による化学反応が適している。ポリシリコン層３１は基板１の表面に平行に例えば長方形の断面を有している。この長方形の側面に沿ってポリシリコン構造物３１を環状につながっている側壁４により囲む。側壁４は基板１の表面に対してほぼ垂直に延びている。
【００２２】
引続き全面的にほぼ一様なエッジ被覆を有する誘電体層５を析出する（図３参照）。この誘電体層５は薄膜トランジスタではゲート誘電体の役目をする。誘電体層５を例えばＳｉＯ2又はＳｉ3Ｎ4のＣＶＤ析出又は熱酸化により５〜１００ｎｍの厚さに形成する。
【００２３】
引続きほぼ一様なエッジ被覆を有する例えばその場でｎ+ドープされた非晶質又は多結晶シリコン層を全面的に析出する。異方性ドライエッチングにより析出されたシリコンを、誘電体層５で覆われたポリシリコン層３の側壁に沿ってスペーサ６が形成されるように逆エッチングする。このスペーサ６はポリシリコン構造物３１を環状に囲んでいる。スペーサ６は製造すべき薄膜トランジスタのためのゲート電極となる（図４参照）。ゲート電極はｎ+又はｐ+ドープされたシリコンから形成してもよい。ドーパント濃度は有利には１０20原子／ｃｍ3である。
【００２４】
引続きスペーサ６の表面に薄い不活性化層７を備える。この薄い不活性化層７は例えばスペーサ６の表面の酸化により又はＳｉＯ2又はＳｉ3Ｎ4のＣＶＤ析出により例えば５〜２０ｎｍの厚さに形成される（図５参照）。
【００２５】
引続きこの構造物上に全面的に平坦化された絶縁層８を施す（図６参照）。それには例えば全面的に十分な厚さのＣＶＤプラズマ酸化物を析出し、その後これを例えばレジスト及び逆エッチングにより又は電気化学的研磨法で平坦化する。平坦化の際に基板の表面に平行なポリシリコン構造物３１の表面に配設されている誘電体層５の部分５１は、後の注入時に散布用酸化物としてふさわしいように薄層化される。
【００２６】
引続きフォトレジストマスク９の使用下に矢印１０により示されている砒素又は燐の第１のイオン注入を行う。その際ポリシリコン構造物３１の側壁に沿って配設されている環状のソース領域１１が注入される（図７参照）。
【００２７】
フォトレジストマスク９の除去後もう１つのフォトレジストマスク１２を形成する。このもう１つのフォトレジストマスク１２の使用下に矢印１３により示されているホウ素又はＢＦ2イオンでの第２のイオン注入を実施する（図８参照）。その際ポリシリコン構造物３１の表面の環状のソース領域１１の内側にｐ+ドープされた端子領域１４が形成される。
【００２８】
引続きドーパントの活性化のために熱処理を行う。その際活性化されたソース領域１１１及び活性化された端子領域１４１が形成される（図９参照）。
【００２９】
全面的に不活性化層１５を施す。この不活性化層１５は例えばＳｉＯ2／Ｓｉ3Ｎ4層として又はＳｉＯ2／ホウ燐ケイ酸ガラスとして施される。
【００３０】
不活性化層１５内に端子領域１４１及びソース領域１１１に対する接触孔並びにゲート電極として作動するスペーサ６に対する接触孔をエッチングする。接触孔を金属化物１６で満たす（図１０参照）。その際端子領域１４１及びソース領域１１１は１つの共通した接触部により短絡される。
【００３１】
基板１は例えばガラスのような絶縁物質からなっていても導電性物質又は半導体物質からなっていてもよい。３次元の回路配列にとって基板１の表面に基板１内に形成された薄膜トランジスタのドレイン領域と電気的に接続する必要のある回路素子用の接触部を備えると有利である。第１ポリシリコン層２を施すことによりこの種の接触部は薄膜トランジスタのドレイン領域と自己整合的に接続される。
【００３２】
本発明では例としてｎチャネルトランジスタについて記載した。本発明はｐチャネルトランジスタにも同様に転用可能である。
【図面の簡単な説明】
【図１】第１ポリシリコン層及び第２ポリシリコン層を有する基板の断面図。
【図２】ポリシリコン構造物を形成するためのエッチング工程後の基板の断面図。
【図３】誘電体層を析出後の基板の断面図。
【図４】環状のゲート電極を形成した後の基板の断面図。
【図５】ゲート電極を不活性化後の基板の断面図。
【図６】絶縁層を全面的に施し、平坦化した後の基板の断面図。
【図７】環状のソース／ドレイン領域をポリシリコン構造物の側壁に沿って形成するための注入時の基板の断面図。
【図８】ポリシリコン構造物用の端子領域を形成するための別のマスクによる注入時の基板の断面図。
【図９】不活性化層を全面的に施した後の基板の断面図。
【図１０】接触孔を開け、接触孔内に金属化部を形成した後の基板の断面図。
【符号の説明】
１ 基板
２ 第１ポリシリコン層
２１ ｎ＋ドープされた領域
３ 第２ポリシリコン層
３１ ポリシリコン構造物
４ 側壁
５ 誘電体
６ スペーサ
７、１５ 不活性化層
８ 絶縁層
９ フォトレジストマスク
１０ 第１のイオン注入
１１ ソース領域
１１１ ソース／ドレイン領域
１２ もう１つのフォトレジストマスク
１３ 第２のイオン注入
１４、１４１ 端子領域
１６ 金属化物
【産業上の利用分野】
本発明は薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＴＦＴと呼ばれる薄膜トランジスタは多結晶層又は非晶質半導体層中に形成される。これらの半導体層は例えばポリシリコン、非晶質シリコン、Ｓｉ−Ｃ又はダイヤモンドの析出により、又は必要に応じて引続いての再結晶により形成される。その際半導体層は一つの基板上に施される。
【０００３】
薄膜トランジスタは平坦な形で実現される（例えば米国特許第５０６４７７５号明細書参照）。基板を介してソース領域とドレイン領域との間に生じる短絡を回避するため基板は少なくとも多結晶半導体層との界面で絶縁されていなければならない。薄膜トランジスタにはガラス、酸化物又は窒化物からなる絶縁性基板を使用すると有利である。
【０００４】
薄膜トランジスタが導電性の基台上に形成される場合基台と多結晶半導体層との間に電気絶縁性の中間層を析出しなければならない。多結晶半導体層と絶縁性中間層との界面で又は基台にある導電路において捕らえられた電荷は薄膜トランジスタ内の電荷移動に悪影響を及ぼす電界を生じることになる。
【０００５】
ミトラ（Ｕ．Ｍｉｔｒａ）その他による「Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１３８」第３４２０頁、１９９１年から、障害となる酸化物中の界面の電荷を生成ガス中での熱処理により減少させることが知られている。
【０００６】
イバラキ（Ｎ．Ｉｂａｒａｋｉ）その他による「ＥＤ３６」第２９７１頁、１９８９年には、絶縁性中間層を有利な界面特性を有する他の物質、例えば窒化物から形成することが提案されている。このように中間層の材料を選択することにより障害となる界面の電荷数は減少される。
【０００７】
薄膜トランジスタの下にある導電路により誘起される電界は薄膜トランジスタの機能状態に悪影響を及ぼすが、この電界は補助的遮蔽層の装入により遮断可能である（ナカシマ（Ｎａｋａｓｈｉｍａ）その他による「Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ．１９」第１０９５頁（１９８３年）参照）。
【０００８】
多結晶半導体層は粒界を有する。この粒界は薄膜トランジスタにおいてＭＯＳチャネル内の電荷移動を妨げることになる。欠陥の不活性化により粒界の電荷移動の障害を減少させることは公知である（チャーン（Ｈ．Ｎ．Ｃｈｅｒｎ）その他による「ＥＤＬ１４」第１１５頁（１９９３年）参照）。それには多結晶シリコン層を水素雰囲気中でか又は水素及び／又は酸素を含有するプラズマ中で熱処理する。
【０００９】
粒界でキャリア（電荷担体）が捕獲されかつキャリアが散乱することにより薄膜トランジスタの特性は劣化される。単結晶シリコン内に集積されたＭＯＳトランジスタに比べて従来の薄膜トランジスタは電流ゲインが約２０〜１００倍低下される。薄膜トランジスタの電流ゲインの低下をその形状寸法を大きくすることにより補償しなければならない。このことは所要面積を高めることになる。
【００１０】
アダム（Ａ．Ｏ．Ａｄａｍ）その他による「ＶＬＳＩ Ｓｙｍｐ．」１９９０年、第１９頁には、薄膜トランジスタの電流ゲインを薄膜トランジスタの下側に補助的な制御電極を設けることにより高めることが提案されている。しかしこのことはデバイスをより複雑なものとする。
【００１１】
【発明が解決しようとする課題】
本発明は、所要面積を減少し、任意の基板表面上に設けることのできる薄膜トランジスタを提供することを課題とする。本発明による薄膜トランジスタは特に公知の薄膜トランジスタに比べて電流ゲインを改善するものでなければならない。更に本発明はこの種の薄膜トランジスタの製造方法を提供することを課題とする。
【００１２】
【課題を解決するための手段】
これらの課題は本発明により、基板と、基板の表面に配設された第１の導電形によりドープされているポリシリコン層と、ポリシリコン層の表面に配設され、側壁により限定され、少なくともポリシリコン層との界面に対向しかつ第１の導電形によりドープされかつ少なくとも側壁の一部と接するソース／ドレイン領域を含んでおりかつそれ以外の部分は第１の導電形と反対の第２の導電形によりドープされているポリシリコン構造物と、少なくともポリシリコン構造物の側壁上のソース／ドレイン領域と同じくソース／ドレイン領域として作用するポリシリコン層に対する界面との間に配設されているゲート誘電体と、側壁の範囲のゲート誘電体の表面上に配設されポリシリコン層及びポリシリコン構造物に対して絶縁されているゲート電極とを有する薄膜トランジスタ、及び請求項７に記載のその製造方法により解決される。
【００１３】
本発明による薄膜トランジスタは、ソース／チャネル／ドレインの配列が基板の表面に対して平行に配置されておらず、ポリシリコン構造物の側壁に沿って配置されているため所要面積が削減されている。薄膜トランジスタの一方のソース／ドレイン領域を形成するポリシリコン層だけが基板の表面と接続しているため、基板の表面は導電性であっても絶縁性であってもよい。従って基板は本発明による薄膜トランジスタでは所定の用途の要求に応じて選択可能である。特にこの基板の表面は導電性とすることができる。それにより本発明による薄膜トランジスタは３次元の回路配列に集積するのにも適している。その場合基板の表面はポリシリコン層により形成される薄膜トランジスタのソース／ドレイン領域と接続する必要のあるデバイスの接触部又は端子を含むことができる。
【００１４】
有利にはポリシリコン構造物は基板の表面に対してほぼ垂直に延びる側壁を有する。この場合薄膜トランジスタのチャネル内のキャリアの移動は基板の表面に対してほぼ垂直に行われる。ポリシリコンは有利なことには基板の表面に対して垂直方向に再結晶するため、基板の表面に対してほぼ垂直に延びる細長い結晶子が形成される。従って本発明による薄膜トランジスタではキャリアの移動は晶粒中で十分に行われる。それにより最初からキャリアと粒界の欠陥との相互作用が減少し、そのため電流ゲインは高められる。
【００１５】
ポリシリコン構造物がポリシリコン層に対する界面に第１導電形によりドープされた領域を有している場合、一方のソース／ドレイン領域はポリシリコン層上に達し、ドープ領域はポリシリコン構造物の内部にまで入り込む。この構造の場合ゲート電極が薄膜トランジスタのチャネル領域上にオーバーラップすることが改善され、このことはトランジスタ内の直列抵抗の減少に通じる。
【００１６】
本発明の特に有利な実施態様によれば、ゲート誘電体とゲート電極はポリシリコン構造物を環状に囲んでいる。この薄膜トランジスタではキャリアの移動はポリシリコン構造物の内部で行われ、決して外部の電界に曝されることはない。ゲート電極が薄膜トランジスタを完全に囲むため、ゲート面が最適に利用され、薄膜トランジスタの所要面積は更に削減される。
【００１７】
多くの回路の用途においてソース領域はＭＯＳトランジスタの基板と同じ電位上に置かれる。従ってポリシリコン構造物中に用意されたソース／ドレイン領域を環状に形成し、それによりこの領域が全周にわたりポリシリコン構造物の側壁と接することは本発明の枠内にある。このポリシリコン構造物は、高められたドーパント濃度で第２の導電形によりドープされポリシリコン層とは反対側のポリシリコン構造物の表面に接する端子領域を含んでいる。端子領域とソース／ドレイン領域とを金属接触部を介して互いに電気的に接続し、同じ電位上にあるようにすることは本発明の枠内にある。
【００１８】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【００１９】
基板１上にその場でｎ+ドープされた非晶質シリコン層及び更にその上にその場でｐドープされた非晶質シリコン層を析出する。窒素雰囲気下に例えば６００℃で熱処理することにより非晶質シリコンを再結晶する。その際例えば１・１０20Ｐ／ｃｍ3のドーパント濃度でｎ+ドープされた層厚５０〜１０００ｎｍの第１のポリシリコン層２が形成される。更に例えば５・１０16Ｂ／ｃｍ3のドーパント濃度でｐドープされた層厚５０〜１０００ｎｍの第２のポリシリコン層３が形成される（図１参照）。
【００２０】
フォトレジストマスクの使用下にドライエッチングプロセスで第２ポリシリコン層３及び第１ポリシリコン層２を構造化することによりポリシリコン構造物３１を形成する（図２参照）。エッチングは第１ポリシリコン層２をごく僅かに腐食するようにして行われる。その結果ポリシリコン構造物３１は第１ポリシリコン層２との界面にｎ+ドープされた領域２１を有することになる。第１ポリシリコン層２及びｎ+ドープされた領域２１は薄膜トランジスタ用のドレイン領域を構成する。ポリシリコン構造物３１のｐドープされた部分は従来のプレーナ形薄膜トランジスタではいわゆるポリシリコン本体に相当する。
【００２１】
ドライエッチングプロセスとしては例えばＨＢｒ／Ｃｌ2による化学反応が適している。ポリシリコン層３１は基板１の表面に平行に例えば長方形の断面を有している。この長方形の側面に沿ってポリシリコン構造物３１を環状につながっている側壁４により囲む。側壁４は基板１の表面に対してほぼ垂直に延びている。
【００２２】
引続き全面的にほぼ一様なエッジ被覆を有する誘電体層５を析出する（図３参照）。この誘電体層５は薄膜トランジスタではゲート誘電体の役目をする。誘電体層５を例えばＳｉＯ2又はＳｉ3Ｎ4のＣＶＤ析出又は熱酸化により５〜１００ｎｍの厚さに形成する。
【００２３】
引続きほぼ一様なエッジ被覆を有する例えばその場でｎ+ドープされた非晶質又は多結晶シリコン層を全面的に析出する。異方性ドライエッチングにより析出されたシリコンを、誘電体層５で覆われたポリシリコン層３の側壁に沿ってスペーサ６が形成されるように逆エッチングする。このスペーサ６はポリシリコン構造物３１を環状に囲んでいる。スペーサ６は製造すべき薄膜トランジスタのためのゲート電極となる（図４参照）。ゲート電極はｎ+又はｐ+ドープされたシリコンから形成してもよい。ドーパント濃度は有利には１０20原子／ｃｍ3である。
【００２４】
引続きスペーサ６の表面に薄い不活性化層７を備える。この薄い不活性化層７は例えばスペーサ６の表面の酸化により又はＳｉＯ2又はＳｉ3Ｎ4のＣＶＤ析出により例えば５〜２０ｎｍの厚さに形成される（図５参照）。
【００２５】
引続きこの構造物上に全面的に平坦化された絶縁層８を施す（図６参照）。それには例えば全面的に十分な厚さのＣＶＤプラズマ酸化物を析出し、その後これを例えばレジスト及び逆エッチングにより又は電気化学的研磨法で平坦化する。平坦化の際に基板の表面に平行なポリシリコン構造物３１の表面に配設されている誘電体層５の部分５１は、後の注入時に散布用酸化物としてふさわしいように薄層化される。
【００２６】
引続きフォトレジストマスク９の使用下に矢印１０により示されている砒素又は燐の第１のイオン注入を行う。その際ポリシリコン構造物３１の側壁に沿って配設されている環状のソース領域１１が注入される（図７参照）。
【００２７】
フォトレジストマスク９の除去後もう１つのフォトレジストマスク１２を形成する。このもう１つのフォトレジストマスク１２の使用下に矢印１３により示されているホウ素又はＢＦ2イオンでの第２のイオン注入を実施する（図８参照）。その際ポリシリコン構造物３１の表面の環状のソース領域１１の内側にｐ+ドープされた端子領域１４が形成される。
【００２８】
引続きドーパントの活性化のために熱処理を行う。その際活性化されたソース領域１１１及び活性化された端子領域１４１が形成される（図９参照）。
【００２９】
全面的に不活性化層１５を施す。この不活性化層１５は例えばＳｉＯ2／Ｓｉ3Ｎ4層として又はＳｉＯ2／ホウ燐ケイ酸ガラスとして施される。
【００３０】
不活性化層１５内に端子領域１４１及びソース領域１１１に対する接触孔並びにゲート電極として作動するスペーサ６に対する接触孔をエッチングする。接触孔を金属化物１６で満たす（図１０参照）。その際端子領域１４１及びソース領域１１１は１つの共通した接触部により短絡される。
【００３１】
基板１は例えばガラスのような絶縁物質からなっていても導電性物質又は半導体物質からなっていてもよい。３次元の回路配列にとって基板１の表面に基板１内に形成された薄膜トランジスタのドレイン領域と電気的に接続する必要のある回路素子用の接触部を備えると有利である。第１ポリシリコン層２を施すことによりこの種の接触部は薄膜トランジスタのドレイン領域と自己整合的に接続される。
【００３２】
本発明では例としてｎチャネルトランジスタについて記載した。本発明はｐチャネルトランジスタにも同様に転用可能である。
【図面の簡単な説明】
【図１】第１ポリシリコン層及び第２ポリシリコン層を有する基板の断面図。
【図２】ポリシリコン構造物を形成するためのエッチング工程後の基板の断面図。
【図３】誘電体層を析出後の基板の断面図。
【図４】環状のゲート電極を形成した後の基板の断面図。
【図５】ゲート電極を不活性化後の基板の断面図。
【図６】絶縁層を全面的に施し、平坦化した後の基板の断面図。
【図７】環状のソース／ドレイン領域をポリシリコン構造物の側壁に沿って形成するための注入時の基板の断面図。
【図８】ポリシリコン構造物用の端子領域を形成するための別のマスクによる注入時の基板の断面図。
【図９】不活性化層を全面的に施した後の基板の断面図。
【図１０】接触孔を開け、接触孔内に金属化部を形成した後の基板の断面図。
【符号の説明】
１ 基板
２ 第１ポリシリコン層
２１ ｎ＋ドープされた領域
３ 第２ポリシリコン層
３１ ポリシリコン構造物
４ 側壁
５ 誘電体
６ スペーサ
７、１５ 不活性化層
８ 絶縁層
９ フォトレジストマスク
１０ 第１のイオン注入
１１ ソース領域
１１１ ソース／ドレイン領域
１２ もう１つのフォトレジストマスク
１３ 第２のイオン注入
１４、１４１ 端子領域
１６ 金属化物
Claims (10)
- 基板（１）と、
基板（１）の表面に配設され、第１の導電形にドープされたポリシリコン層（２）と、
ポリシリコン層（２）の表面に配設され、側壁（４）により限定され、かつ第１の導電形と反対の第２の導電形にドープされたポリシリコン構造物（３１）と、
該ポリシリコン構造物（３１）の、前記ポリシリコン層（２）との界面と反対側の表面に前記構造物（３１）の一部として設けられ、少なくとも側壁（４）の一部と接し、かつ第１の導電形にドープされたソース／ドレイン領域（１１１）と、
少なくともポリシリコン構造物（３１）の側壁（４）上のソース／ドレイン領域（１１１）と、同じくソース／ドレイン領域として作用するポリシリコン層（２）に対する界面との間に配設されたゲート誘電体（５）と、
側壁（４）の範囲のゲート誘電体（５）の表面上に配設され、ポリシリコン層（２）及びポリシリコン構造物（３１）に対して絶縁されたゲート電極（６）とを有し、
ゲート誘電体（５）及びゲート電極（６）がポリシリコン構造物（３１）を環状に囲むと共に、
ソース／ドレイン領域（１１１）が環状に形成され、その全周にわたりポリシリコン構造物（３１）の側壁（４）に接しており、ポリシリコン構造物（３１）が、高いドーパント濃度で第２の導電形にドープされている、該構造物（３１）の端子領域（１４１）を含んでおり、この領域（１４１）がポリシリコン層（２）とは反対側のポリシリコン構造物の表面に接していることを特徴とする薄膜トランジスタ。 - ポリシリコン構造物（３１）の側壁（４）が基板（１）の表面に対し垂直に延びていることを特徴とする請求項１記載の薄膜トランジスタ。
- ポリシリコン構造物（３１）と、ポリシリコン層（２）との間に、ポリシリコン層（２）に直接接し、第１導電形にドープされた領域（２１）を含んでいることを特徴とする請求項１又は２記載の薄膜トランジスタ。
- ゲート電極（６）がドープされたポリシリコンを含んでいることを特徴とする請求項１から３の１つに記載の薄膜トランジスタ。
- 基板（１）の表面に第１導電形にドープされた第１のポリシリコン層（２）を形成し、
第１ポリシリコン層（２）の上に第１導電形と反対の第２導電形にドープされた第２ポリシリコン層（３）を形成し、
少なくとも第２ポリシリコン層（３）に対しフォトレジストマスクの使用下にドライエッチングを行うことで、側壁（４）で囲まれたポリシリコン構造物（３１）を形成し、
ポリシリコン構造物（３１）の側壁（４）を少なくとも部分的に覆うゲート誘電体（５）を形成し、
側壁（４）の範囲のゲート誘電体（５）の表面上に配設され、第１ポリシリコン層（２）及びポリシリコン構造物（３１）に対して絶縁されたゲート電極（６）を形成し、
ポリシリコン構造物（３１）内の、第１ポリシリコン層（２）とは反対側の面に、第１導電形にドープされかつその全周にわたりポリシリコン構造物（３１）の側壁（４）と接する環状のソース／ドレイン領域（１１１）を形成し、
ポリシリコン構造物（３１）内に、高いドーパント濃度で第２の導電形にドープされた該構造物（３１）の端子領域（１４１）を、第１のポリシリコン層（２）とは反対側のポリシリコン構造物（３１）の表面に接するように形成することを特徴とする薄膜トランジスタの製造方法。 - 基板（１）の表面に対し垂直に延びる側壁（４）を有するポリシリコン構造物（３１）を形成することを特徴とする請求項５記載の方法。
- 前記ポリシリコン構造物（３１）を、第２ポリシリコン層（３）のドライエッチングプロセスを行うことで形成し、このエッチング期間を、ポリシリコン構造物（３１）が生じ、さらにその下にあり、第１の導電形にドープされた領域（２１）が生じるまで第１ポリシリコン層（２）がエッチングされるように定めることを特徴とする請求項５又は６記載の方法。
- ゲート誘電体を形成すべく、全面的に一様な厚みを有する誘電体（５）を設けることを特徴とする請求項５から７の１つに記載の方法。
- ゲート電極（６）がドープされたポリシリコンからなることを特徴とする請求項８記載の方法。
- ゲート電極（６）を、一様な厚みを有する導電性層の全面的析出と、ポリシリコン構造物（３１）の側壁（４）にスペーサが形成されるように行う導電性層の異方性エッチングとにより形成することを特徴とする請求項８又は９記載の方法。
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