JP2008021803A

JP2008021803A - 薄膜トランジスタ

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Publication number: JP2008021803A
Application number: JP2006192002A
Authority: JP
Inventors: Yuki Matsuura; 由紀松浦; Mikio Murata; 幹夫村田
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2006-07-12
Filing date: 2006-07-12
Publication date: 2008-01-31

Abstract

【課題】閾値電圧の変位が小さな薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタ５のゲート電極21に接する第２ゲート絶縁膜17と、このゲート電極21に接する第１層間絶縁膜22とを窒化シリコン層とする。第２ゲート絶縁膜17とゲート電極21との界面での酸化反応を抑制できる。第２ゲート絶縁膜17中の水素濃度を第１層間絶縁膜22中の水素濃度より低くする。ポリシリコン層11のソース領域14およびドレイン領域15の活性化アニールの際に、第２ゲート絶縁膜17からポリシリコン層11のチャネル領域13へと拡散する水素量を低減できる。
【選択図】図１

Description

本発明は、多結晶シリコン層を有する薄膜トランジスタに関する。

従来、この種の薄膜トランジスタは、ガラス基板上に積層されており、このガラス基板上に積層された多結晶シリコン層を備えている。この多結晶シリコン層は、チャネル領域の両側にソース領域とドレイン領域とが設けられて構成されている。そして、この多結晶シリコン層上に、窒化シリコン(ＳｉＮ)にて構成されたゲート絶縁膜が積層されている。さらに、このゲート絶縁膜上のチャネル領域に対向した位置にゲート電極が積層され、このゲート電極およびゲート絶縁膜上に、窒化シリコンにて構成された層間絶縁膜が積層された構成が知られている(例えば、特許文献１参照。)。
特開平９−２６０６７１号公報

しかしながら、上記薄膜トランジスタでは、ゲート絶縁膜を窒化シリコンにて構成しているに過ぎない。よって、これらゲート絶縁膜およびゲート電極を形成してから、多結晶シリコン層のソース領域およびドレイン領域をアニールして活性化させる際に、この薄膜トランジスタの多結晶シリコン層のチャネル領域中へ層間絶縁膜中の水素が過剰に拡散してしまうおそれがある。このため、この多結晶シリコン層中への過剰な水素拡散によって、薄膜トランジスタの閾値電圧が大きく変位してしまうおそれがあるという問題を有している。

本発明は、このような点に鑑みなされたもので、閾値電圧の変位が小さな薄膜トランジスタを提供することを目的とする。

本発明は、チャネル領域とこのチャネル領域の両側に設けられたソース領域およびドレイン領域とを有する多結晶シリコン層と、この多結晶シリコン層上に設けられた第１窒化シリコン層と、この第１窒化シリコン層上の前記多結晶シリコン層のチャネル領域に対向した位置に設けられた電極層と、この電極層を含み前記第１窒化シリコン層上に設けられこの第１窒化シリコン層の水素濃度より高い水素濃度を有する第２窒化シリコン層とを具備したものである。

本発明によれば、多結晶シリコン層上の第１窒化シリコン層の水素濃度よりも、電極層および第１窒化シリコン層上の第２窒化シリコン層の水素濃度を高くしたことにより、この多結晶シリコン層のソース領域およびドレイン領域に拡散させる水素を第２窒化シリコン層にて確保しつつ、第１窒化シリコン層から多結晶シリコン層のチャネル領域への過剰な水素の拡散を抑制できるから、このチャネル領域への過剰な水素拡散にて生じる閾値電圧の変位を小さくできる。

以下、本発明の薄膜トランジスタの一実施の形態の構成を図１を参照して説明する。

図１において、１は半導体装置としての液晶表示装置１である。この液晶表示装置１は、薄膜トランジスタ方式の平面表示装置であって、略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板３を有している。このガラス基板３の一主面である表面上には、窒化シリコン(ＳｉＮ)や酸化シリコン(ＳｉＯ)などで構成されたアンダーコート層４が接して積層されて成膜されている。

そして、このアンダーコート層４上には、液晶表示用のスイッチング素子である複数の薄膜トランジスタ(ＴＦＴ)５がマトリクス状に複数形成されている。これら薄膜トランジスタ５のそれぞれは、ゲート上置きタイプのコプラナ型であるとともに、Ｎチャンネル(Ｎ−ｃｈ)型またはＰチャンネル(Ｐ−ｃｈ)型であって、アレイ基板２のガラス基板３上にマトリクス状に設けられた複数の図示しない画素内に１画素構成要素として設けられている。これら複数の画素は、アレイ基板２のガラス基板３上に格子状に配線された図示しない走査線および信号線にて仕切られた各領域内に設けられている。

また、薄膜トランジスタ５のそれぞれは、アンダーコート層４上に形成された多結晶半導体層としての多結晶シリコン層であるポリシリコン層11を備えている。これらポリシリコン層11は、アンダーコート層４上に接して積層されており、非晶質半導体としてのアモルファスシリコンのレーザアニールによって形成されたポリシリコン(Ｐｏｌｙ−Ｓｉ)にて構成されている。さらに、このポリシリコン層11は半導体層としての活性部であって、このポリシリコン層11の中央部にチャネル領域13が設けられている。そして、このチャネル領域13の両側には、Ｐ^＋領域またはＮ^＋領域であるソース領域14とドレイン領域15とのそれぞれが対向した状態で一体的に接続されて設けられている。

また、このポリシリコン層11上には、絶縁性を有する第１ゲート絶縁膜16が、これらポリシリコン層11が設けられているアンダーコート層４を覆って接して積層されて成膜されている。この第１ゲート絶縁膜16は、酸化シリコン(ＳｉＯ)としてのシリコン酸化膜にて構成された酸化シリコン層であって、ポリシリコン層11間に位置するアンダーコート層４の表面をも覆って設けられている。

さらに、この第１ゲート絶縁膜16上には、絶縁性を有する第２ゲート絶縁膜17が接して積層されて成膜されている。この第２ゲート絶縁膜17は、ポリシリコン層11のチャネル領域13上を覆う位置のみに設けられており、第１層間絶縁膜22中の水素濃度よりも低い水素濃度を有する窒化シリコン(ＳｉＮ)としての窒化シリコン膜にて構成された第１窒化シリコン層としての低水素窒化シリコン膜である。

すなわち、この第２ゲート絶縁膜17は、ポリシリコン層11のチャネル領域13上の全面と、ソース領域14およびドレイン領域15それぞれ上のチャネル領域13に接続されている側の約６分の１ほどとのそれぞれを覆っている。したがって、これらソース領域14およびドレイン領域15のそれぞれは、第２ゲート絶縁膜17にてほぼ覆われていない。さらに、この第２ゲート絶縁膜17とポリシリコン層11との間に第１ゲート絶縁膜16が積層されている。

ここで、これら第１ゲート絶縁膜16と第２ゲート絶縁膜17とによって、二層構造のゲート絶縁膜18が構成されている。そして、このゲート絶縁膜18は、ポリシリコン層11のチャネル領域13側に第１ゲート絶縁膜16を接しさせて設けられており、ゲート電極21側に第２ゲート絶縁膜17を接しさせて設けられている。

また、ポリシリコン層11のチャネル領域13に対向した第２ゲート絶縁膜17上には、電極層としてのゲート電極21が積層されている。このゲート電極21は、チャネル領域13の幅寸法より若干小さな幅寸法を有しており、例えばモリブデン(Ｍｏ)層、タングステン(Ｗ)層あるいはモリブデン−タングステン(ＭｏＷ)層などで構成されている。さらに、このゲート電極21は、第２ゲート絶縁膜17の幅方向の中央部上に接して積層されており、この第２ゲート絶縁膜17下に位置しているチャネル領域13を覆っている。

したがって、この第２ゲート絶縁膜17は、少なくともゲート電極21直下に積層されており、このゲート電極21とチャネル領域13との間のみに亘って設けられている。さらに、この第２ゲート絶縁膜17は、平面視でゲート電極21より外側に突出してはみ出している部分が、外側に向かうに連れて下方に傾斜してテーパ状に形成されている。

そして、第１ゲート絶縁膜16、第２ゲート絶縁膜17およびゲート電極21上には、これら第１ゲート絶縁膜16間のアンダーコート層４上をも覆うように、絶縁性を有するサイドウォール層としての第１層間絶縁膜22が積層されて設けられている。すなわち、この第１層間絶縁膜22は、第１ゲート絶縁膜16、第２ゲート絶縁膜17およびゲート電極21を含んだアンダーコート層４上の全面に積層されている。さらに、この第１層間絶縁膜22は、第２ゲート絶縁膜17を構成する窒化シリコン中の水素濃度よりも高い水素濃度を有する窒化シリコン(ＳｉＮ)にて構成された第２窒化シリコン層としての高水素窒化シリコン膜である。

また、この第１層間絶縁膜22上の全面には、絶縁性を有する酸化シリコン(ＳｉＯ)にて構成された第２層間絶縁膜23が積層されている。ここで、これら第１層間絶縁膜22と第２層間絶縁膜23とによって、二層構造の層間絶縁膜24が構成されている。そして、この層間絶縁膜24は、ゲート電極21側に第１層間絶縁膜22を接しさせて設けられており、パッシベーション膜33側に第２層間絶縁膜23を接しさせて設けられている。

さらに、これら第２層間絶縁膜23、第１層間絶縁膜22および第１ゲート絶縁膜16には、これら第２層間絶縁膜23、第１層間絶縁膜22および第１ゲート絶縁膜16のそれぞれを貫通した導通部としてのスルーホールである複数のコンタクトホール25,26が開口されて設けられている。ここで、これらコンタクトホール25,26は、ゲート電極21の両側に設けられており、ポリシリコン層11のソース領域14およびドレイン領域15上に設けられている。そして、コンタクトホール25はポリシリコン層11のソース領域14に連通開口され、コンタクトホール26ポリシリコン層11のドレイン領域15に連通開口されている。

そして、ポリシリコン層11のソース領域14に連通したコンタクトホール25上には、導電層としての信号線であるソース電極31が積層されて設けられている。このソース電極31は、コンタクトホール25を介してポリシリコン層11のソース領域14に電気的に接続されて導通している。また、このポリシリコン層11のドレイン領域15に連通したコンタクトホール26には、導電層としての信号線であるドレイン電極32が積層されて設けられている。このドレイン電極32は、コンタクトホール26を介してポリシリコン層11のドレイン領域15に電気的に接続されて導通している。ここで、これらソース電極31およびドレイン電極32は、例えばチタン(Ｔｉ)層、アルミニウム(Ａｌ)層または、それらの合金で構成されている。

さらに、これらソース電極31およびドレイン電極32上には、これらソース電極31およびドレイン電極32の間に位置する第２層間絶縁膜23上をも覆うように、絶縁性を有する保護膜としてのパッシベーション膜33が積層されて成膜されている。このパッシベーション膜33上には、例えばＩＴＯ(Indium Tin Oxide:インジウム錫酸化物)にて構成された透明電極としての画素電極34が積層されている。この画素電極34は、パッシペーション膜33を貫通して設けられたコンタクトホール35を介してドレイン電極32に電気的に接続されて導通されている。すなわち、この画素電極34は、薄膜トランジスタ５にて制御される。さらに、この画素電極34上には、この画素電極34間のパッシベーション膜33上をも覆うように配向膜36が積層されて成膜されている。

一方、アレイ基板２に対向して矩形平板状の対向基板41が配設されている。この対向基板41は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板42を備えている。このガラス基板42のアレイ基板２に対向した側の一主面の略全面には、対向電極43が設けられている。さらに、この対向電極43上の略全面には、配向膜44が積層されて成膜されている。

そして、これらアレイ基板２と対向基板41とは、これらアレイ基板２の配向膜36と対向基板41の配向膜44とを対向させた状態で、所定の間隔を介して重ね合わされて図示しないシール材を介して貼り合わされている。ここで、これらアレイ基板２の配向膜36と対向基板41の配向膜44との間の間隙が液晶封止領域45となり、この液晶封止領域45には、液晶素子46が注入されて封止されて光変調層としての液晶層47が介挿されて設けられて液晶表示装置１が構成されている。

次に、上記一実施の形態の薄膜トランジスタの製造方法を図１ないし図６を参照して説明する。

まず、図２に示すように、ガラス基板３上の全面に、窒化シリコン(ＳｉＮ)あるいは酸化シリコン(ＳｉＯ)を積層してアンダーコート層４を形成する。

そして、例えばＣＶＤ(Chemical Vapor Deposition：化学気相)法などで、非晶質半導体としての非結晶シリコンである図示しないアモルファスシリコン膜をアンダーコート層上４に成膜する。

この後、このアモルファスシリコン膜にエキシマレーザビームを照射してレーザアニールして結晶化させて、このアモルファスシリコン膜をポリシリコン膜にしてからフォトリソグラフィにて島状にしてポリシリコン層11を形成する。

この後、例えばＰＥ(Plasma Enhanced)−ＣＶＤ法などで、ポリシリコン層11上を覆うように酸化シリコン膜を成膜して第１ゲート絶縁膜16を形成する。

次いで、例えばＰＥ−ＣＶＤ法などで、第１ゲート絶縁膜16上の全面に、例えば５ｎｍ以上２０ｎｍ以下の膜厚の窒化シリコン膜を成膜して第２ゲート絶縁膜17を形成する。

さらに、この第２ゲート絶縁膜17上に、例えばモリブデン(Ｍｏ)層、タングステン(Ｗ)層あるいはモリブデンタングステン層を成膜してからエッチングして島状にして、図３に示すように、この第２ゲート絶縁膜17上のポリシリコン層11のチャネル領域13となる部分に対向する位置にゲート電極21を形成する。

このとき、このゲート電極21のエッチングによって、ポリシリコン層11のソース領域14およびドレイン領域15上の第２ゲート絶縁膜17がエッチングされて除去され、このポリシリコン層11のチャネル領域13となる部分上、すなわちゲート電極21直下のみに第２ゲート絶縁膜17が残る。さらに、この第２ゲート絶縁膜17のうち平面視でゲート電極21より外側に突出してはみ出している部分は、外側に向かうに連れて下方に傾斜してテーパ状に除去される。

この後、図４に示すように、このゲート電極21をマスクとして、ポリシリコン層11のソース領域14およびドレイン領域15となる部分に、Ｐ型あるいはＮ型のドーパントであるボロン(Ｂ)またはリン(Ｐ)をイオンドーピングして注入してドーズし、このポリシリコン層11の両側にソース領域14およびドレイン領域15を形成する。

このとき、このポリシリコン層11のソース領域14およびドレイン領域15より内側のドーピングされていない部分がチャネル領域13となる。

さらにこの状態で、このポリシリコン層11を、例えば４５０℃以上５５０℃以下の温度、すなわち５００℃程度の温度でアニールして、このポリシリコン層11のソース領域14およびドレイン領域15に注入されたドーパントを活性化させる。

このとき、第２ゲート絶縁膜17中の水素濃度が低く、この第２ゲート絶縁膜17中の水素量が少ないことから、第１ゲート絶縁膜16を介した第２ゲート絶縁膜17からポリシリコン層11のチャネル領域13への水素の拡散が少ない。

この後、例えばＰＥ−ＣＶＤ法などで、図５に示すように、ゲート電極21、第２ゲート絶縁膜17および第１ゲート絶縁膜16上に、第２ゲート絶縁膜17中の水素濃度より高い水素濃度を有する窒化シリコン膜を、例えば２００ｎｍ以上４００ｎｍ以下の膜厚で積層させて第１層間絶縁膜22を形成する。

次いで、この第１層間絶縁膜22上に、例えばＰＥ−ＣＶＤ法などで、図６に示すように、酸化シリコン膜を積層させて第２層間絶縁膜23を形成する。

この後、図１に示すように、これら第２層間絶縁膜23、第１層間絶縁膜22および第１ゲート絶縁膜16にコンタクトホール25,26を形成してから、これらコンタクトホール25,26にソース電極31およびドレイン電極32を形成する。

さらに、これらソース領域31、ドレイン領域32および第２層間絶縁膜23上の全面にパッシベーション膜33を形成してから、このパッシベーション膜33にドレイン電極32に連通するコンタクトホール35を形成する。

この後、このコンタクトホール35上に画素電極34を形成してから、この画素電極34およびパッシベーション膜33の全面に配向膜36を積層させてアレイ基板２とする。

ここで、ポリシリコンを用いた薄膜トランジスタ５では、この薄膜トランジスタ５のポリシリコン層11中の水素の挙動が、この薄膜トランジスタ５の特性、すなわちＴＦＴ特性に影響を与えてしまう。すなわち、この薄膜トランジスタ５の形成中に、この薄膜トランジスタ５のゲート絶縁膜18や層間絶縁膜24などに含まれる水素が、アニール時にポリシリコン層11中に拡散する。

そして、このポリシリコン層11のチャネル領域13中の水素濃度が過剰となった場合には、このポリシリコン層11を有する薄膜トランジスタ５のＢＴＳ(電圧温度ストレス)試験の際に、閾値電圧(Ｖｔｈ)の変動、すなわちシフトが起きるおそれがあるため、この薄膜トランジスタ５の信頼性に問題が生じてしまう。

さらに、酸化シリコン(ＳｉＯ)にてゲート絶縁膜18を構成し、例えばモリブデン−タングステン(ＭｏＷ)などの酸化しやすい材料にてゲート電極21を構成した場合には、このゲート電極21とゲート絶縁膜18との界面で酸化反応が生じてしまう。そして、ポリシリコン層11の活性化等の、例えば５００℃程度のアニール工程の際に、ゲート電極21の酸化にて発生した水素がゲート電極21直下のチャネル領域13に近い部分から拡散するため、過剰な水素がポリシリコン層11のチャネル領域13中に拡散してしまう。このことから、このポリシリコン層11を有する薄膜トランジスタ５のＢＴＳ試験によって閾値電圧のシフトが生じてしまう。

また、ゲート絶縁膜18に窒化シリコンを用いてゲート電極21の酸化反応を抑制して、このゲート電極21の酸化にて発生した水素のポリシリコン層11のチャネル領域13への拡散を防止することによって、薄膜トランジスタ５の閾値電圧のシフトを小さくできるが、このゲート電極21を形成した後にするアニール条件によって、薄膜トランジスタ５のＢＴＳ試験による閾値電圧のシフトが発生してしまうおそれがある。すなわち、これらアニール時の温度や時間、ポリシリコン層11までの拡散距離に応じて、このポリシリコン層11中に拡散する水素量が決まる。

そこで、上述した一実施の形態のように、薄膜トランジスタ５のゲート電極21に接する第２ゲート絶縁膜17と、このゲート電極21に接する第１層間絶縁膜22とのそれぞれを窒化シリコンにて構成し、この第２ゲート絶縁膜17中の水素濃度を第１層間絶縁膜22中の水素濃度より低くする構成とした。さらに、ゲート電極21を形成した後であって第１層間絶縁膜22を形成する前の段階で、４５０℃以上の温度でアニールして、ポリシリコン層11のソース領域14およびドレイン領域15に注入されたドーパントを活性化させる構成とした。

この結果、ゲート電極21直下の第２ゲート絶縁膜17を窒化シリコンにて構成したことにより、この第２ゲート絶縁膜17とゲート電極21との界面での酸化反応を抑制できる。さらに、この第２ゲート絶縁膜17を構成する窒化シリコン中の水素濃度を低くして、この窒化シリコン中の水素量を少なくしたことにより、５００℃程度の高温が必要なポリシリコン層11のソース領域14およびドレイン領域15の活性化アニールの際に、この第２ゲート絶縁膜17からポリシリコン層11のチャネル領域13へと拡散する水素量を低減できる。

また、このポリシリコン層11のソース領域14およびドレイン領域15へと拡散させる水素濃度の調整は、第１層間絶縁膜22中の水素を、このポリシリコン層11のソース領域14およびドレイン領域15の活性化よりも低い温度で、これらソース領域14およびドレイン領域15中に過剰とならない最適量ほど拡散させる。このとき、この拡散は、ソース領域14およびドレイン領域15中への水素の拡散が目的であるので、拡散温度および拡散時間のそれぞれを制御することによって、第１層間絶縁膜22中の水素を所望量だけソース領域14およびドレイン領域15中へ拡散することが可能となる。

したがって、薄膜トランジスタ５を形成する際に生じる、ポリシリコン層11のチャネル領域13への過剰な水素拡散による薄膜トランジスタ５のＢＴＳ試験時の閾値電圧のシフト量を小さくできる。このことから、ＢＴＳ試験時の閾値電圧の小さな薄膜トランジスタ５を製造できるので、この薄膜トランジスタ５の信頼性を向上できる。

さらに、薄膜トランジスタ５のポリシリコン層11のチャネル領域13とゲート電極21との間であって、このゲート電極21の直下のみに第２ゲート絶縁膜17を積層させる構成とした。この結果、ポリシリコン層11のソース領域14およびドレイン領域15と第１層間絶縁膜22との間に第２ゲート絶縁膜17が積層されていない構成となる。したがって、この第２ゲート絶縁膜17上に積層される第１層間絶縁膜22からの第１ゲート絶縁膜16を介したポリシリコン層11のソース領域14およびドレイン領域15への水素の拡散をより効率良くできる。

なお、上記各実施の形態では、薄膜トランジスタ５のゲート電極21の直下に第２ゲート絶縁膜17を積層させた構成としたが、第１ゲート絶縁膜16上の全面に第２ゲート絶縁膜17を積層させる構成とすることもできる。

また、窒化シリコンにて構成された第１層間絶縁膜22上に、酸化シリコンにて構成された第２層間絶縁膜23を積層させた層間絶縁膜24としたが、この第１層間絶縁膜22を酸化シリコンにて構成し、第２層間絶縁膜23を窒化シリコンにて構成して、酸化シリコン上に窒化シリコンが積層された構成の層間絶縁膜24とすることもできる。

さらに、液晶表示装置１のアレイ基板２あるいは対向基板41に、光の三原色に対応したＲ(Red),Ｇ(Green),Ｂ(Blue)のカラーフィルタ層をアレイ基板２上の各画素に対応させて形成して、カラー表示可能な液晶表示装置１にも対応させて用いることができる。

また、薄膜トランジスタ５をスイッチング素子とした液晶表示装置１について説明したが、これら薄膜トランジスタ５を用いた液晶表示装置１以外の、例えばエレクトロルミネッセンス(ＥＬ)表示装置などの平面表示装置や、その他の種々の半導体装置であっても対応させて用いることができる。

本発明の薄膜トランジスタを備えた液晶表示装置の一実施の形態を示す説明断面図である。同上薄膜トランジスタの第２ゲート絶縁膜を形成した状態を示す説明断面図である。同上薄膜トランジスタのゲート電極を形成した状態を示す説明断面図である。同上薄膜トランジスタのポリシリコン層をドープする状態を示す説明断面図である。同上薄膜トランジスタの第１層間絶縁膜を形成した状態を示す説明断面図である。同上薄膜トランジスタの第２層間絶縁膜を形成した状態を示す説明断面図である。

符号の説明

５薄膜トランジスタ
11 多結晶シリコン層としてのポリシリコン層
13 チャネル領域
14 ソース領域
15 ドレイン領域
16 酸化シリコン層としての第１ゲート絶縁膜
17 第１窒化シリコン層としての第２ゲート絶縁膜
21 電極層としてのゲート電極
22 第２窒化シリコン層としての第１層間絶縁膜

Claims

チャネル領域とこのチャネル領域の両側に設けられたソース領域およびドレイン領域とを有する多結晶シリコン層と、
この多結晶シリコン層上に設けられた第１窒化シリコン層と、
この第１窒化シリコン層上の前記多結晶シリコン層のチャネル領域に対向した位置に設けられた電極層と、
この電極層を含み前記第１窒化シリコン層上に設けられこの第１窒化シリコン層の水素濃度より高い水素濃度を有する第２窒化シリコン層と
を具備したことを特徴とした薄膜トランジスタ。
第１窒化シリコン層は、少なくとも多結晶シリコン層のチャネル領域と電極層との間に設けられている
ことを特徴とした請求項１記載の薄膜トランジスタ。
第１窒化シリコン層は、少なくとも電極層の下に積層されている
ことを特徴とした請求項１または２記載の薄膜トランジスタ。
多結晶シリコン層と第１窒化シリコン層との間に設けられた酸化シリコン層を具備した
ことを特徴とした請求項１ないし３いずれか記載の薄膜トランジスタ。