KR100561991B1 - 박막트랜지스터를형성하기위한방법 - Google Patents

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Abstract

박막 트랜지스터의 생성에서, 게이트 전극은 절연 기판 상에 형성된다. 게이트 질화물막 및 게이트 산화물막은 상기 게이트 전극 상에 형성된다. 반도체 박막은 상기 게이트 산화물막 상에 형성된다. 상기 반도체 박막은 결정화를 위해 레이저광으로 조사된다. 상기 게이트 전극 바로 위에 놓인 상기 반도체 박막의 제1 부분에서의 결정 그레인의 성장은 상기 게이트 전극 바로 위 이외의 위치에 놓인 상기 반도체 박막의 제2 부분에서의 결정 그레인의 성장보다 크다. 불순물은 소스 영역 및 드레인 영역을 형성하기 위해 상기 반도체 박막의 제2 부분으로 선택적으로 도핑되는 한편, 상기 반도체 박막의 제1 부분은 수정없이 채널-형성 영역으로서 남겨진다.

Description

박막 트랜지스터를 형성하기 위한 방법{METHOD FOR MAKING THIN FILM TRANSISTOR}
본 발명은 다결정 실리콘 등으로 구성된 액티브층을 갖는 보텀-게이트형 박막 트랜지스터를 형성하기 위한 방법에 관한 것이다. 특히, 본 발명은 600℃ 이하의 저온 공정에 의해 형성된 보텀-게이트형 박막 트랜지스터를 결정화하기 위한 기술에 관한 것이다.
액티브 매트릭스 액정 디스플레이 내의 소자를 스위칭하는데 적당한 박막 트랜지스터는 집중적으로 개발되고 있다. 다결정 또는 비정질 실리콘은 박막 트랜지스터에서 액티브층으로 사용된다. 특히, 다결정 실리콘 박막 트랜지스터는 소형화, 고정세도, 액티브 매트릭스, 컬러 액정 디스플레이를 실현할 수 있으므로 주목을 받아 왔다. 비정질 실리콘보다 높은 캐리어 이동도를 갖는 다결정 실리콘은 박막 트랜지스터의 전류-구동 특성을 증가시킨다. 그러므로, 고속의 구동을 필요로 하는 주변 회로부는 동일한 기판 상의 픽셀 스위칭용 박막 트랜지스터와 함께 형성될 수 있다.
박막 트랜지스터에 대한 장치 및 공정 기술에서, 1,000℃ 이상의 공정 온도를 갖는 고온의 공정이 실시되어 왔다. 고온의 공정은 고상 증착에 의하여 석영과 같은 내열성이 높은 기판 상에 형성되는 반도체 박막의 수정을 특징으로 한다. 고상 증착시, 반도체 박막은 1,000℃ 이상의 온도에서 어닐링되어 다결정 실리콘에 개별 미정질 그레인을 성장한다. 고상 증착에 의해 형성되는 다결정 실리콘은 약 100㎠/V-s의 높은 캐리어 이동도를 갖는다. 이러한 고온의 공정이 내열성이 높은 기판을 반드시 필요로 하기 때문에, 비싼 석영이 사용되어 왔다. 그러나, 석영은 생산 비용의 증가에 기여하므로 불리하다.
600℃ 이하의 온도인 저온 공정이 고온의 공정에 대한 대용으로서 개발되어 왔다. 레이저광을 이용하는 레이저 어닐링은 박막 트랜지스터를 위한 저온 공정중 하나로 주목을 받아 왔다. 레이저 어닐링시, 유리 등의 내열성이 낮은 절연 기판 상에 증착된 비정질 또는 다결정 실리콘으로 구성된 비-단결정 반도체 박막이 레이저광으로 조사되어 반도체 박막을 국부적으로 용융시킨 다음, 반도체 박막은 냉각 단계에서 결정화된다. 다결정 실리콘 박막 트랜지스터는 액티브층(채널 영역)으로서 결정화된 반도체 박막을 사용하여 일체적으로 형성된다. 결정화된 반도체 박막이 높은 캐리어 이동도를 가지므로, 최종 박막 트랜지스터는 우수한 성능을 갖는다.
레이저 어닐링시, 선형 레이저 빔(이하에 라인 빔이라 함)이 사용되어 왔다. 라인 빔은 반도체 박막 상에서 소정의 방향으로 스캔되는 한편, 미리 조사된 영역을 부분적으로 오버랩한다. 예를 들면, 308㎚의 파장을 갖는 선형 XeCl 엑시머 레이저광의 단기간 펄스가 반복해서 방사된다. 예시적인 라인 빔은 300㎜×0.5㎜의 라인으로 모양을 갖추고, 350mJ/㎠의 조사 에너지 밀도를 갖는다. 일예로서, 라인 빔의 펄스 폭은 약 40㎱이고 반복 주파수는 약 150㎐이다. 라인 빔의 펄스는 90% 내지 99%의 오버랩률로 방사된다.
박막 트랜지스터의 주류는 톱-게이트 구성이다. 톱-게이트 구성에서, 반도체 박막은 절연 기판 상에 증착되고 게이트 전극이 그 반도체 박막 위에 형성되며, 이들 사이에 게이트 절연막이 형성된다. 저온의 공정에서, 저렴하고 큰 유리 기판이 절연 기판으로 사용된다. 유리 기판은 박막 트랜지스터를 구동시키기 위한 전압에 응답하여 국부화되는 소듐과 같은 다량의 불순물을 함유한다. 국부화로 인해 유기된 전계는 박막 트랜지스터의 특성을 변경시켜, 신뢰성을 저하시킨다. 최근에, 저온의 공정에 적당한 보텀-게이트 구성은 상술된 문제에 대한 대책으로서 개발되어 왔다. 보텀-게이트 구성에서, 금속막 등의 게이트 전극은 유리 플레이트와 같은 절연 기판 상에 설치되고, 반도체 박막이 그 위에 형성되며, 이들 사이에 게이트 절연막이 형성된다. 게이트 전극은 유리 플레이트의 전계를 차폐시킨다. 그러므로, 보텀-게이트 구성은 톱-게이트 구성보다 신뢰성이 있다.
그러나, 보텀-게이트 구성은 레이저 어닐링에 의한 결정화시 심각한 문제를 갖는다. 결정화될 반도체 박막에서, 채널 영역으로서 주로 사용되는 부분은 게이트 전극 바로 위에 놓이고, 소스 및 드레인 영역은 유리 플레이트 상에 놓인다. 그 결과, 레이저 조사에 의한 에너지가 인가될 때, 유리 플레이트와 금속 게이트 전극 간의 열 도전 및 열 소모의 차이가 존재한다. 따라서, 채널 영역 및 소스와 드레인 영역은 레이저 조사에 의하여 상이한 최적의 에너지를 갖게 되어, 높은 캐리어 이동도를 달성하기 위한 최적의 에너지 레이저 조사가 불가능하다. 다시 말해서, 레이저 어닐링에 의한 결정화시, 금속 게이트 전극 상의 반도체 박막과 유리 기판 상의 반도체 박막 모두는 동시에 레이저광으로 조사된다. 용융물을 냉각하는 동안에, 열이 게이트 라인을 통해 가로 방향으로 소모되므로 용융물은 비교적 단시간 내에 금속 게이트 전극 상에 응고된다. 따라서, 반도체 박막은 금속 게이트 전극 및 유리 기판 위에 서로 다른 결정 그레인 크기를 갖고, 불균일한 캐리어 이동도를 갖는다. 극단적인 경우에는, 금속 게이트 전극 상의 반도체 박막의 결정 그레인 크기를 증가시키려고 할 때, 유리 플레이트 상의 반도체 박막은 과다한 양의 조사 에너지로 인해 기화될 것이다. 그와는 반대로, 일반적인 상태에서 유리 플레이트 상의 반도체 박막의 결정을 유지시키려고 할 때, 금속 게이트 전극 상의 반도체 박막의 결정 그레인 크기는 과도하게 감소된다. 라인 빔을 이용하는 오버래핑 조사는 과도한 레이저 조사 에너지 때문에 반도체 박막의 배기에 의해 미세한 구멍을 형성할 수 있는 가능성을 증가시킨다. 라인 빔의 조사는 작은 범위의 허용 레이저 에너지를 가져 조사 조건을 결정하는 것은 곤란하다.
본 발명의 목적은 높은 이동도를 갖는 고성능 박막 트랜지스터를 형성하기 위한 방법을 제공하는 것이다.
본 발명의 다른 목적은 600℃ 이하의 저온 공정에 의하여 보텀-게이트형 박막 트랜지스터를 형성하기 위한 방법을 제공하는 것이다.
본 발명에 따른 제1 특징은 게이트 전극을 절연 기판 상에 형성하는 단계; 게이트 절연막을 상기 게이트 전극 상에 형성하는 단계; 반도체 박막을 상기 게이트 절연막 상에 증착하는 단계; 상기 게이트 전극 바로 위 이외의 위치에 놓인 상기 반도체 박막의 제2 부분에서의 결정 그레인의 성장보다 상기 게이트 전극 바로 위에 놓인 상기 반도체 박막의 제1 부분에서의 결정 그레인의 성장이 커지도록, 레이저광 조사에 의하여 상기 반도체 박막을 결정화하는 단계; 및 상기 반도체 박막의 제1 부분을 채널-형성 영역으로 남기면서, 소스 영역과 드레인 영역을 형성하기 위해 상기 반도체 박막의 제2 부분에 불순물을 선택적으로 도핑하는 단계를 구비하는 박막 트랜지스터를 형성하기 위한 방법이다.
바람직하게, 상기 반도체 박막의 제1 부분은 100㎚ 내지 500㎚의 범위인 결정 그레인 크기를 갖는 다결정 상태로 변경되는 한편, 상기 반도체 박막의 제2 부분은 10㎚ 이하의 결정 그레인 크기를 갖는 미정질 또는 비정질 상태로 변경된다.
바람직하게, 상기 결정화시, 상기 반도체 박막은 400㎚ 이하의 파장 또는 100㎱ 이상의 펄스 폭을 갖는 레이저광으로 조사된다.
바람직하게, 상기 결정화시, 상기 반도체 박막은 상기 레이저광 펄스로 조사된 영역을 결정화하기 위해, 한 변이 1㎝ 이상인 사각 조사 영역을 갖는 레이저광 펄스로 조사된다.
바람직하게, 상기 방법은 상기 도핑 이후에, 상기 소스 영역 및 상기 드레인 영역으로 도핑된 상기 불순물을 활성화하기 위한 불순물-활성화 단계를 더 포함한다.
바람직하게, 상기 불순물-활성화 단계는 상기 채널-형성 영역의 결정 상태에 실질적으로 영향을 미치지 않는 조건 하에서, 상기 반도체 박막을 레이저광으로 재조사함으로써 수행된다.
바람직하게, 상기 증착시, 50㎚ 이하의 두께를 갖는 비정질 실리콘으로 구성된 상기 반도체 박막은 화학 기상 증착 공정에 의하여 형성된 다음, 상기 비정질 실리콘의 수소 함량을 5% 이하로 감소시키기 위해 가열된다.
본 발명에 따르면, 디스플레이 디바이스를 형성하기 위한 제2 방법은 픽셀 전극 및 상기 픽셀 전극을 구동시키기 위한 박막 트랜지스터를 절연 기판 상에 형성하며, 대향 전극을 다른 절연 기판 상에 형성하고, 상기 두개의 절연 기판을 소정의 공간을 두고 결합시켜 전기 광학 재료가 상기 소정의 공간에 보유되도록 하는 단계를 포함한다. 상기 각각의 반도체 박막 트랜지스터는 게이트 전극을 절연 기판 상에 형성하는 단계; 게이트 절연막을 상기 게이트 전극 상에 형성하는 단계; 반도체 박막을 상기 게이트 절연막 상에 증착하는 단계에 의해 형성된다. 후속으로, 레이저광 조사에 의한 상기 반도체 박막의 결정화는 상기 게이트 전극 바로 위 이외의 위치에 놓인 상기 반도체 박막의 제2 부분에서의 결정 그레인의 성장보다 상기 게이트 전극 바로 위에 놓인 상기 반도체 박막의 제1 부분에서의 결정 그레인을 크게 성장시킨다. 제2 방법은 또한 상기 반도체 박막의 제1 부분을 채널-형성 영역으로 남기면서 소스 영역과 드레인 영역을 형성하기 위해 상기 반도체 박막의 제2 부분에 불순물을 선택적으로 도핑하는 단계를 포함한다.
바람직하게, 상기 도핑 이후에, 상기 반도체 박막은 레이저광으로 조사되어, 상기 채널-형성 영역의 결정 상태에 실질적으로 영향을 미치지 않는 조건 하에서 상기 소스 영역 및 상기 드레인 영역을 활성화하여 결정화한다.
바람직하게, 상기 증착시, 50㎚ 이하의 두께를 갖는 비정질 실리콘으로 구성된 상기 반도체 박막은 화학 기상 증착 공정에 의하여 형성된 다음, 상기 비정질 실리콘의 수소 함량을 5% 이하로 감소시키기 위해 가열된다.
본 발명에 따른 실시예가 지금부터 도면을 참조하여 상세히 설명될 것이다. 도 1a는 본 발명에 따른 박막 트랜지스터를 형성하기 위한 방법을 도시한다. 먼저, 금속막으로 구성된 게이트 전극(1)은 유리 등으로 구성된 절연 기판(0) 상에 형성된다. 게이트 절연막은 게이트 전극(1) 상에 형성된다. 본 실시예에서, 게이트 질화물막(2) 및 게이트 산화물막(3)으로 구성된 복합 절연막은 게이트 전극(1) 상에 형성된다. 다음에, 반도체 박막(4)은 증착 단계에 의하여 게이트 산화물막(3) 상에 형성된다. 반도체 박막(4)은 레이저광(50)으로 조사되어 결정화 단계가 수행된다. 게이트 전극(1) 바로 위에 놓인 반도체 박막(4)의 제1 부분에서의 결정 그레인은 게이트 전극(1) 바로 위 이외의 위치에 놓인 반도체 박막(4)의 제2 부분에서의 결정 그레인보다 주목할 만하게 성장한다. 마지막으로, 불순물이 선택적으로 반도체 박막(4)의 제2 부분으로 도핑되어 소스 및 드레인 영역을 형성하는 한편, 반도체 박막(4)의 제1 부분은 채널 영역으로 남겨진다.
바람직하게, 결정화 단계에서 레이저광 조사에 의하여, 반도체 박막(4)의 제1 부분은 100㎚에서 500㎚까지의 범위인 결정 그레인 크기를 갖는 다결정 상태로 변경되는 한편, 반도체 박막의 제2 부분은 10㎚ 이하의 결정 그레인 크기를 갖는 미정질 또는 비정질 상태로 변경된다. 바람직하게, 결정화 단계에서, 반도체 박막(4)은 400㎚ 이하의 파장 또는 100㎱ 이상의 펄스 폭을 갖는 레이저광으로 조사된다. 바람직하게, 결정화 단계에서, 반도체 박막(4)은 결정화를 수행하기 위하여 한 변이 1㎝ 이상인 사각 조사 영역의 레이저광 펄스로 조사된다. 바람직하게, 결정화 단계에서, 반도체 박막(4)은 500mJ/㎠에서 700mJ/㎠까지의 범위인 에너지 밀도를 갖는 레이저광으로 조사된다. 바람직하게, 도핑 단계 이후에, 채널 영역의 결정 상태에 실질적으로 영향을 주지 않는 조건 하에서, 반도체 박막(4)은 소스 영역과 드레인 영역에 저항을 부여하기 위해 레이저광으로 조사되어 소스 영역과 드레인 영역을 활성화하여 결정화한다. 바람직하게, 증착 단계에서, 50㎚ 이하의 두께를 갖는 비정질 실리콘으로 구성된 반도체 박막(4)은 화학 기상 증착 공정(CVD)에 의하여 형성된 다음, 비정질 실리콘의 수소 함량을 5% 이하로 감소시키기 위해 가열된다.
도 1b는 레이저 에너지와 결정 그레인 크기간의 관계를 도시한 그래프이다. 심볼 △은 게이트 전극 바로 위에 놓인 반도체 박막의 제1 부분에서의 그레인 크기를 가리키고, 심볼 ▲은 절연 기판 상에 놓인 반도체 박막의 제2 부분에서의 그레인 크기를 가리킨다. 이 그레인 크기는 상대적인 스케일로 표현된다. 도 1b의 그래프에 도시된 바와 같이, 게이트 전극 상의 제1 부분 및 절연 기판 상의 제2 부분은 결정화를 위하여 서로 다른 최적 에너지의 레이저광을 갖는다. 500mJ/㎠ 내지 700mJ/㎠의 에너지 밀도 범위를 갖는 레이저광이 방사될 때, 제1 부분은 큰 그레인 크기를 갖는다. 제1 부분이 채널 영역으로 사용되므로, 제1 부분에서의 증가된 그레인 크기는 박막 트랜지스터의 성능을 직접 개선시킨다. 그레인 크기는 100㎚ 내지 500㎚에 이른다. 다른 한편으로, 500mJ/㎠ 내지 700mJ/㎠의 레이저 에너지 밀도 범위인 경우 절연 기판 상의 반도체 박막의 제2 부분에서의 그레인 크기는 작고, 제2 부분은 미정질 또는 비정질 상태에 있다. 제2 부분이 소스 영역과 드레인 영역으로 사용되므로, 매우 낮은 저항값을 갖는다. 그러나, 그레인 크기를 증가시킬 필요는 없다. 제2 부분은 후속 단계에서 낮은 저항값으로 변경될 수 있다.
도 2는 결정화 단계에서 사용되는 레이저 조사 장치의 개략도이다. 도면에 도시된 바와 같이, 사각 레이저광(50)(이하에 사각 레이저 빔이라 함)이 펄스로 방사되어 비정질 반도체 박막(4)을 다결정 반도체 박막(5)으로 변환시킨다. 레이저광(50)은 400㎚ 이하의 파장을 갖는다. 예를 들면, XeCl 엑시머 레이저가 레이저원으로 사용될 때, 레이저광(50)은 308㎚의 파장을 갖는다. 엑시머 레이저는 펄스 발진형으로 이루어지고 비교적 고출력 전력을 갖는다. 레이저원으로부터 나오는 레이저광(50)은 빔 호모게나이저(51)에 의해 형상화 되어 거울(52)을 포함한 광 시스템을 거쳐 절연 기판 상에 유입된다. 절연 기판은 도면에는 도시되지 않았지만, 레이저광(50)과 관련하여 점차적으로 이동될 수 있다.
도 3은 사각 빔으로의 조사 방법을 도시한 개략도이다. 도면에 도시된 바와 같이, 레이저광(50)은 폭 W 및 길이 L을 갖는 사각 모양으로 이루어진다. 사각 빔은 펄스로 방사된다. 예를 들면, 펄스 기간은 100㎱ 이상(바람직하게, 150 내지 250㎱)으로 설정되며, 에너지 밀도는 500mJ/㎠ 내지 700mJ/㎠로 설정되고, 발진 주파수는 1㎐ 이상으로 설정된다. 다음에, 절연 기판(0)은 사각 빔(50)으로 점차적으로 조사되면서 두개의 수직 방향으로 스캔된다. 사각 빔(50)의 폭 W 및 길이 L은 1㎝ 이상으로 설정된다. 두개의 인접한 사각 빔(50)의 조사 영역은 상호 부분적으로 오버랩된다. 오버랩된 부분의 크기는 심볼 F로 표현된다. 스캐닝 단계에서, 사각 빔의 중앙 부분은 하나의 샷(shot)에 대응하며, 측면 부분은 두개의 샷에 대응하고, 구석 부분은 4개의 샷에 대응한다. 본 실시예에서, 사각 빔(50)의 조사 단계에서, 폭 W은 50㎜로 설정되며, 길이 L은 60㎜로 설정되고, 크기 F는 5㎜로 설정된다. 600㎜×550㎜인 크기를 갖는 전체 절연 기판(0)의 조사는 약 100초를 필요로 한다.
비정질 실리콘의 결정화시, 펄스 폭(펄스 기간)은 결정 그레인 크기에 주목할 만한 영향을 미친다. 도 4는 레이저광의 에너지와 펄스 기간 간의 관계를 도시한 곡선을 도시한다. 여기서, 레이저광 펄스의 1/2 폭이 펄스 폭으로서 정의된다. 작은 1/2 폭을 갖는 라인 빔을 이용하여 결정화가 수행되었다. 라인 빔은 20㎱ 내지 40㎱의 1/2 폭을 갖는다. 그와는 반대로, 본 발명에서의 결정화는 100㎱ 이상의 1/2 폭을 갖는 사각 빔을 이용하여 수행된다. 펄스 기간의 효과를 확인하기 위한 실험이 실행되었다. 반도체 박막에 소정의 열 에너지를 일정하게 유지하기 위하여 레이저광의 피크 전력은 도 4에 도시된 곡선 아래에 축적된 에너지값으로 표현된 총 에너지가 일정해지도록 결정되었다. 이러한 조건 하에서, 비정질 실리콘은 다양한 펄스 기간 동안 결정화되었고, 그 결과로 나타나는 다결정 실리콘의 그레인 크기가 결정되었다. 펄스 기간이 20㎱ 내지 40㎱로 단축되므로, 하나의 샷에서의 그레인 크기는 수십 ㎚로 감소하여, 미정질 형태이다. 짧은 펄스 기간은 레이저 에너지에 의한 비정질 실리콘의 용융에서 다결정 실리콘의 응고까지의 시간을 감소시키므로, 핵형성의 밀도가 증가하여, 그레인 크기가 감소된다. 다른 한편으로, 100㎱보다 긴 펄스 기간은 용융에서 응고까지의 시간 및 결정 성장의 시간을 연장시키므로, 핵형성의 밀도가 감소되어, 그레인 크기가 증가된다.
도 5는 레이저 에너지 밀도와 그레인 크기간의 관계를 도시한다. 직선은 본 발명에 따른 사각 레이저 빔을 이용하는 결정화를 도시하며, 파선은 종래의 라인 빔을 이용하는 관계를 도시한다. 그래프는 종래의 라인 빔의 사용이 큰 그레인 크기(약 300㎚)를 갖는 다결정 실리콘을 실현하기 위한 매우 좁은 에너지 밀도 폭을 발생시킨다는 것을 명확히 도시한다. 그와는 반대로, 본 발명에 따른 사각 빔을 이용하는 결정화는 비교적 광범위한 에너지 밀도를 능가하는 300㎚ 이상의 그레인 크기를 갖는 다결정 실리콘을 형성한다. 비교적 낮은 조사 에너지 밀도에서도, 본 발명에서의 그레인 크기 대 조사 에너지 밀도의 변화는 종래 방법에 비해 적당하므로, 그레인 크기는 빔 에너지의 주기 및 공간의 변화에 상관없이 균일하게 조절될 수 있다. 실험 결과에 따르면, 100㎚ 내지 500㎚의 그레인 크기는 에너지 밀도의 범위를 500mJ/㎠ 내지 700mJ/㎠로 조절하면서 100㎱ 이상의 펄스 폭을 갖는 사각 빔을 이용하는 결정화에 의해 실현된다.
본 발명에 따른 박막 트랜지스터를 형성하기 위한 방법이 지금부터 도 6을 참조하여 상세히 설명될 것이다. 본 실시예가 n채널형 박막 트랜지스터를 형성하기 위한 방법을 도시하지만, p채널형 박막 트랜지스터도 역시 불순물 종류(도펀트 종류)를 변경시킴으로써 마찬가지로 형성될 수 있다. 도 6a에 도시된 바와 같이, Al, Mo, Ta, Ti, Cr, 또는 W의 금속막, 크게 도핑된 다결정 실리콘층과 금속층의 적층막, 및 두개의 금속층의 적층막, 또는 합금막이 유리 등으로 구성된 절연 기판(0) 상에 형성되고, 사전 결정된 모양을 갖는 게이트 전극(1)을 형성하도록 패터닝된다.
다음에, 도 6b에 도시된 바와 같이, 게이트 절연막은 게이트 전극(1) 상에 형성된다. 본 실시예에서, 게이트 절연막은 게이트 질화물막(2)(SiNx) 및 게이트 산화물막(3)(SiO2)을 포함하는 2층 구성을 갖는다. 게이트 질화물막(2)은 SiH4 및 NH3로 구성된 재료 가스 혼합물을 이용하는 플라즈마 CVD(PCVD) 공정에 의하여 증착되었다. 플라즈마 도입시, 고주파(RF), 전력 밀도, 및 기판 온도가 13.56㎑, 0.06W/㎠, 및 300℃ 내지 350℃로 각각 설정되고, 증착된 막은 50㎚ 내지 150㎚의 두께를 가졌다. 게이트 산화물막(3)의 형성시, 유기 실란 가스, 즉 TEOS(Si(C2H5)4O4)가 재료 가스로서 사용되고, 50 내지 100㎚의 두께를 갖는 막이 10 내지 30㎒의 RF, 0.5W/㎠의 전력 밀도, 및 300 내지 450℃의 기판 온도로 증착되었다. 다음에, 30 내지 50㎚의 두께를 갖는 비정질 실리콘으로 구성된 반도체 박막(4)이 게이트 산화물막(3) 상에 형성되었다. 50㎚ 이상의 두께는 레이저 어닐링에 의한 다음의 결정화 단계에서 깊이 방향으로 결정 그레인 크기를 넓게 왜곡시킬 수 있다. 2층 구조의 게이트 절연막 및 비정질 반도체 박막(4)은 증착 챔버의 진공 체제를 파괴하지 않고 계속해서 증착된다.
비정질 반도체 박막(4)에 함유된 수소는 질소 분위기에서 2시간 동안 400℃로 열처리함으로써 방출된다. 이 처리는 탈수 어닐링이라 칭한다. 비정질 반도체 박막(4)의 수소 함량은 이로 인해 5% 이하로 감소된다. 보다 높은 수소 함량은 다음의 레이저-어닐링 단계에서 수소의 거품을 일으킬 수 있다. 비정질 반도체 박막(4)은 레이저광(50)으로 조사되어 결정화에 의하여 다결정 반도체 박막(5)으로 변환된다. 이른바 레이저 어닐링은 600℃ 이하의 공정 온도에서 다결정 반도체 박막(5)을 형성하기 위한 방법에 유용하다. 상술된 바와 같은 본 발명에서, 게이트 전극 바로 위에 놓인 비정질 반도체 박막(4)의 부분은 레이저광(50)의 조사에 의하여 100㎚ 내지 500㎚의 결정 그레인 크기를 갖는 다결정 상태로 변경되는 한편, 절연 기판(0) 바로 위에 놓인 반도체 박막(4)의 부분은 10㎚ 이하의 결정 그레인 크기를 갖는 미정질 또는 비정질 상태로 변경된다. 레이저 어닐링시, 비정질 반도체 박막(4)은 400㎚ 이하의 파장 및 100㎱ 이상의 펄스 폭의 레이저광(50)으로 조사된다. 펄스 폭은 레이저광의 용량에 비추어 300㎱ 이하인 것이 바람직하다. 비정질 반도체 박막(4)은 한 변이 1㎝ 이상인 레이저광(50)의 사각 펄스로 조사되고 조사된 영역이 결정화된다. 비정질 반도체 박막(4)이 500mJ/㎠에서 700mJ/㎠까지의 범위인 에너지 밀도를 갖는 레이저광(50)으로 조사될 때, 100㎚ 내지 500㎚의 그레인 크기를 갖는 다결정 반도체 박막(5)으로 변경된다.
도 6c에 도시된 바와 같이, 약 200㎚의 SiO2는 TEOS를 이용하는 플라즈마 CVD 공정에 의하여 다결정 반도체 박막(5) 상에 증착된다. SiO2는 소정의 모양을 갖는 에칭 스토퍼막(6)으로 패터닝된다. 패터닝된 에칭 스토퍼막(6)은 백 노출 공정(back exposure process)에 의하여 게이트 전극(1)에 정렬된다. 에칭 스토퍼막(6)은 다결정 반도체 박막(5)의 다음 에칭 단계에서 그 바로 아래에 놓인 채널 영역을 보호한다.
도 6d에 도시된 바와 같이, 인과 같은 불순물이 마스크로서 에칭 스토퍼막(6)을 이용하는 이온 도핑에 의하여 반도체 박막(5)으로 주입되어 LDD 영역을 형성한다. 마스크로서의 포토레지스트층은 스토퍼막(6) 및 그 양측에 LDD 영역을 도포하도록 패터닝에 의해 형성되고, 인과 같은 고농도의 불순물이 주입된다. 주입은 이온 주입 또는 이온 도핑에 의하여 수행될 수 있다. 전자의 공정에서, 질량에 의해 분리되고 전계로 가속되는 불순물 이온이 반도체 박막(5)으로 주입된다. 후자의 공정에서, 전계로 가속되는 불순물 이온은 질량의 분리없이 반도체 박막(5)으로 주입된다. 소스 영역 S 및 드레인 영역 D는 불순물 주입 공정에 의해 형성되는 한편, 채널 영역 Ch는 에칭 스토퍼막(6)의 마스크 바로 아래에 남겨진다. 채널 영역 Ch에서의 그레인 크기는 상술된 바와 같이 레이저 어닐링에 의해 증가된다. 반도체 박막(5)으로 주입된 불순물은 추가 레이저 어닐링에 의하여 활성화된다. 반도체 박막(5)은 채널 영역 Ch의 결정 상태에 실질적으로 영향을 미치지 않는 조건 하에서 레이저광으로 재조사된다. 소스 영역 S 및 드레인 영역 D는 동시에 활성화되고 결정화되어, 낮은 저항값을 갖는다. 예를 들면, 500mJ/㎠ 이하의 에너지 밀도를 갖는 레이저광의 조사는 약 100㎚의 범위 내인 소스 영역 S 및 드레인 영역 D에서의 그레인 크기의 거침(coarsening), 및 약 2 내지 10㏀으로의 전기 저항의 감소를 일으킨다. 레이저 조사에 의한 소스 영역 S 및 드레인 영역 D로 도핑된 불순물의 이러한 활성화는 미정질 상태의 반도체 박막(5)에서의 결정 성장을 다소 촉진한다. 소스 전극 및 드레인 전극은 이로 인해 유효한 판 저항을 갖는다. 이 단계에서, 에칭 스토퍼막(6)은 레이저광용 반사막으로서 기능하므로, 채널 영역 Ch에서의 결정 상태는 영향을 받지 않게 된다. 따라서, 결정화 단계에서 결정된 그레인 크기는 유지된다. 불순물-활성화 단계는 또한 상술된 레이저 조사 대신에 램프 어닐링과 같은 급속 열적 어닐링(RTA)에 의해 실현될 수 있다.
이 단계에서, 반도체 박막(5)은 에칭에 의해서만 사전 결정된 모양으로 패터닝된다. 약 200 내지 600㎚의 두께를 갖는 SiO2 절연 층간(7)이 증착된다. 절연 층간(7)은 플라즈마 CVD, 상압 CVD, 감압 CVD 및 스퍼터링 공정중 어느 한 공정에 의하여 형성된다. 절연 층간(7)이 형성된 후, 약 100 내지 400㎚의 두께를 갖는 SiNx 패시베이팅막(캡막)(8)은 플라즈마 CVD 공정에 의하여 증착된다. 이 단계에서, 질소 분위기, 포밍-가스 분위기 또는 진공 분위기에서 1 내지 2 시간 동안 300 내지 400℃로 가열되어 절연 층간(7)에 함유된 수소 원자를 반도체 박막(5)으로 확산시킨다. 패시베이팅막(캡막)(8)은 항상 필요하지 않고, 패시베이팅막없이 절연 층간(7)은 어닐링될 수 있다. 접촉 구멍이 형성된 후, 몰리브덴, 알루미늄 등이 소정의 패턴을 갖는 배선 전극(9)으로 스퍼터링되고 패터닝된다. 아크릴 수지로 구성된 평탄화층(10)이 형성되고 접촉 구멍이 형성된다. ITO 등으로 구성된 트랜스패런트 도전막은 스퍼터링에 의하여 평탄화층(10) 상에 형성되고, 소정의 패턴을 갖는 픽셀 전극(11)으로 패터닝된다.
본 발명에 따른 방법에 의하여 형성되는 박막 트랜지스터를 사용하는 액티브 매트릭스 디스플레이 디바이스의 실시예가 지금부터 도 7를 참조하여 설명될 것이다. 도면에 도시된 바와 같이, 디스플레이 디바이스는 한 쌍의 절연 기판(101 및 102) 및 그 사이에 보유된 전기 광학 재료(103)를 포함하는 패널 구성을 갖는다. 액정 재료는 전기 광학 재료(103)로서 널리 사용되어 왔다. 픽셀 어레이부(104) 및 드라이버 회로부는 보톰 절연 기판(101) 상에 일체적으로 형성된다. 드라이버 회로부는 수직 드라이버 회로(105) 및 수평 드라이버 회로(106)를 포함한다. 외부 연결용 단자부(107)는 절연 기판(101)의 상부단에 형성된다. 단자부(107)는 리드(108)를 통하여 수직 드라이버 회로(105) 및 수평 드라이버 회로(106)에 연결된다. 라인 방향으로의 게이트 라인(109) 및 행 방향으로의 신호 리드(110)는 픽셀 어레이부(104)에 형성된다. 픽셀 전극(111) 및 박막 트랜지스터(112)는 두 리드의 교차점 부근에 형성된다. 박막 트랜지스터(112)의 게이트 전극은 대응하는 게이트 라인(109)에 연결되며, 드레인 전극은 대응하는 픽셀 전극(111)에 연결되고, 소스 영역은 대응하는 신호 리드(110)에 연결된다. 게이트 라인(109)은 수직 드라이버 회로(105)에 연결되고, 신호 리드(110)는 수평 드라이버 회로(106)에 연결된다. 픽셀 전극(111)을 스위칭하기 위한 박막 트랜지스터(112) 및 수직 드라이버 회로(105)와 수평 드라이버 회로(106)에 포함된 박막 트랜지스터는 본 발명에 따른 방법에 의하여 형성된 보텀-게이트형으로 이루어진다.
상술된 바와 같이, 본 발명에 따른 레이저 조사에 의한 반도체 박막의 결정화시, 게이트 전극 바로 위에 놓인 반도체 박막 부분에서의 결정 그레인의 성장은 게이트 전극 바로 위 이외에 놓인 반도체 박막 부분에서의 결정 그레인의 성장보다 크다. 결정화를 위한 레이저 어닐링의 조건은 레이저광의 에너지에 대한 큰 허용치를 갖는 게이트 전극 상의 부분만을 고려하여 결정된다. 반도체 박막의 채널 영역에서의 결정이 큰 그레인 크기를 가지므로, 높은 이동도를 갖는 고성능의 박막 트랜지스터가 실현될 수 있다. 특히, 액티브 매트릭스 디스플레이 디바이스에서의 스위칭 소자로서 박막 트랜지스터를 사용하는 것은 화상 품질의 균일성을 크게 개선한다.
도 1a는 본 발명에 따른 박막 트랜지스터를 형성하기 위한 방법을 도시한 개략도.
도 1b는 레이저 에너지 밀도와 그레인 크기간의 관계를 도시한 그래프.
도 2는 본 발명에 따른 방법에서 사용되는 레이저 조사 장치를 개략도.
도 3은 레이저 조사를 위한 방법을 도시한 개략도.
도 4는 레이저광의 레이저 전력 대 조사 시간을 도시한 곡선을 갖는 그래프
도 5는 레이저 에너지와 그레인 크기간의 관계를 도시한 그래프.
도 6은 본 발명에 따른 박막 트랜지스터를 형성하기 위한 방법을 도시하기 위한 단계를 도시한 도면.
도 7은 본 발명에 따라 형성된 스위칭 소자로서 박막 트랜지스터를 사용하는 액티브 매트릭스 디스플레이 디바이스의 실시예의 등각도.
<도면의 주요 부분에 대한 부호의 설명>
0: 반도체 기판
1: 게이트 전극
2: 게이트 질화물막
3: 게이트 산화물막
4: 반도체 박막
50: 레이저광

Claims (13)

  1. 박막 트랜지스터를 형성하기 위한 방법에 있어서,
    게이트 전극을 절연 기판 상에 형성하는 단계;
    게이트 절연막을 상기 게이트 전극 상에 형성하는 단계;
    반도체 박막을 상기 게이트 절연막 상에 증착하는 단계;
    상기 게이트 전극 바로 위 이외의 위치에 놓인 상기 반도체 박막의 제2 부분에서의 결정 그레인의 성장보다 상기 게이트 전극 바로 위에 놓인 상기 반도체 박막의 제1 부분에서의 결정 그레인의 성장이 커지도록, 레이저 광 조사에 의하여 상기 반도체 박막을 결정화하는 단계;
    상기 반도체 박막의 상기 제1 부분을 채널-형성 영역으로 남기면서, 소스 영역과 드레인 영역을 형성하기 위해 상기 반도체 박막의 상기 제2 부분에 불순물을 선택적으로 도핑하는 단계; 및
    상기 도핑 단계 후, 채널 영역의 결정 상태에 영향을 미치지 않은 조건으로 상기 반도체 박막에 재차 상기 레이저 광을 조사하여, 상기 소스 영역 및 드레인 영역의 활성화와 결정화를 행함으로써 상기 소스 영역 및 드레인 영역을 저저항화하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 결정화시의 레이저광 조사에 의하여, 상기 반도체 박막의 상기 제1 부분은 100㎚ 내지 500㎚의 범위인 결정 그레인 크기를 갖는 다결정 상태로 변경되는 한편, 상기 반도체 박막의 상기 제2 부분은 10㎚ 이하의 결정 그레인 크기를 갖는 미정질 또는 비정질 상태로 변경되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 결정화시, 상기 반도체 박막은 400㎚ 이하의 파장 또는 100㎱ 이상의 펄스 폭을 갖는 레이저광으로 조사되는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    상기 결정화시, 상기 반도체 박막은 레이저광 펄스로 조사된 영역을 결정화하기 위해, 한 변이 1㎝ 이상인 사각 조사 영역을 갖는 레이저광 펄스로 조사되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 결정화시, 상기 반도체 박막은 500mJ/㎠에서 700mJ/㎠까지의 범위인 에너지 밀도를 갖는 레이저광으로 조사되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 불순물-활성화 단계는 급속 열적 어닐링(rapid thermal annealing)에 의하여 수행되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 증착시, 50㎚ 이하의 두께를 갖는 비정질 실리콘으로 구성된 상기 반도체 박막은 화학 기상 증착 공정에 의하여 형성된 다음, 상기 비정질 실리콘의 수소 함량을 5% 이하로 감소시키기 위해 가열되는 것을 특징으로 하는 방법.
  8. 픽셀 전극 및 상기 픽셀 전극을 구동시키기 위한 박막 트랜지스터를 절연 기판 상에 일체로 형성하며, 대향 전극을 다른 절연 기판 상에 형성하고, 상기 두개의 절연 기판을 소정의 공간을 두고 결합시켜 전기 광학 재료가 상기 소정의 공간에 보유되도록 하는 단계를 포함하는 디스플레이 다바이스를 제조하기 위한 방법으로서,
    상기 각각의 반도체 박막 트랜지스터는
    게이트 전극을 절연 기판 상에 형성하는 단계;
    게이트 절연막을 상기 게이트 전극 상에 형성하는 단계;
    반도체 박막을 상기 게이트 절연막 상에 증착하는 단계;
    상기 게이트 전극 바로 위 이외의 위치에 놓인 상기 반도체 박막의 제2 부분에서의 결정 그레인의 성장보다 상기 게이트 전극 바로 위에 놓인 상기 반도체 박막의 제1 부분에서의 결정 그레인의 성장이 커지도록, 레이저광 조사에 의하여 상기 반도체 박막을 결정화하는 단계;
    상기 반도체 박막의 상기 제1 부분을 채널-형성 영역으로 남기면서, 소스 영역과 드레인 영역을 형성하기 위해 상기 반도체 박막의 상기 제2 부분에 불순물을 선택적으로 도핑하는 단계; 및
    상기 도핑 단계 후, 채널 영역의 결정 상태에 영향을 미치지 않은 조건으로 상기 반도체 박막에 재차 상기 레이저 광을 조사하여, 상기 소스 영역 및 드레인 영역의 활성화와 결정화를 행함으로써 상기 소스 영역 및 드레인 영역을 저저항화하는 단계
    에 의해 형성되는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 결정화시의 레이저광 조사에 의하여, 상기 반도체 박막의 상기 제1 부분은 100㎚에서 500㎚까지의 범위인 결정 그레인 크기를 갖는 다결정 상태로 변경되는 한편, 상기 반도체 박막의 상기 제2 부분은 10㎚ 이하의 결정 그레인 크기를 갖는 미정질 또는 비정질 상태로 변경되는 것을 특징으로 하는 방법.
  10. 제8항에 있어서,
    상기 결정화시, 상기 반도체 박막은 400㎚ 이하의 파장 및 100㎱ 이상의 펄스 폭을 갖는 레이저광으로 조사되는 것을 특징으로 하는 방법.
  11. 제8항에 있어서,
    상기 결정화시, 상기 반도체 박막은 레이저광 펄스로 조사된 영역을 결정화하기 위해, 한 변이 1㎝ 이상인 사각 조사 영역을 갖는 레이저광 펄스로 조사되는 것을 특징으로 하는 방법.
  12. 제8항에 있어서,
    상기 결정화시, 상기 반도체 박막은 500mJ/㎠에서 700mJ/㎠까지의 범위인 에너지 밀도를 갖는 레이저광으로 조사되는 것을 특징으로 하는 방법.
  13. 제8항에 있어서,
    상기 증착시, 50㎚ 이하의 두께를 갖는 비정질 실리콘으로 구성된 상기 반도체 박막은 화학 기상 증착 공정에 의하여 형성된 다음, 상기 비정질 실리콘의 수소 함량을 5% 이하로 감소시키기 위해 가열되는 것을 특징으로 하는 방법.
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