JP2001305578A - 液晶表示装置 - Google Patents
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- JP2001305578A JP2001305578A JP2000119954A JP2000119954A JP2001305578A JP 2001305578 A JP2001305578 A JP 2001305578A JP 2000119954 A JP2000119954 A JP 2000119954A JP 2000119954 A JP2000119954 A JP 2000119954A JP 2001305578 A JP2001305578 A JP 2001305578A
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Abstract
(57)【要約】
【課題】 走査線またはゲート電極の断線で表示上の線
欠点となりにくい液晶表示装置を提供する。 【解決手段】 アレイ基板21の絶縁基板22上に互いに絶
縁して交差して走査線27および信号線42を配設する。絶
縁基板22上に設けたチャネル領域の両側域にソース領域
およびドレイン領域を設けシリコン半導体層を形成す
る。シリコン半導体層と絶縁基板22とをゲート絶縁膜で
被覆する。チャネル領域に対応したゲート絶縁膜上に走
査線27と接続したゲート電極を形成して薄膜トランジス
タ35を設ける。ゲート電極26の少なくとも１つ以上を挟
んで走査線27をバイパスし走査線27の少なくとも２ヵ所
以上に冗長線30aを接続して冗長回路31aを形成する。走
査線27またはゲート電極のいずれかの断線で表示上の線
欠点となりにくい。歩留まり良く製造できる。
欠点となりにくい液晶表示装置を提供する。 【解決手段】 アレイ基板21の絶縁基板22上に互いに絶
縁して交差して走査線27および信号線42を配設する。絶
縁基板22上に設けたチャネル領域の両側域にソース領域
およびドレイン領域を設けシリコン半導体層を形成す
る。シリコン半導体層と絶縁基板22とをゲート絶縁膜で
被覆する。チャネル領域に対応したゲート絶縁膜上に走
査線27と接続したゲート電極を形成して薄膜トランジス
タ35を設ける。ゲート電極26の少なくとも１つ以上を挟
んで走査線27をバイパスし走査線27の少なくとも２ヵ所
以上に冗長線30aを接続して冗長回路31aを形成する。走
査線27またはゲート電極のいずれかの断線で表示上の線
欠点となりにくい。歩留まり良く製造できる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
をスイッチング素子とする液晶表示装置に関する。
をスイッチング素子とする液晶表示装置に関する。
【０００２】
【従来の技術】近年、この種の液晶表示装置のうち、特
に、薄膜トランジスタ(Thin Film Transistor)を表示画
素のスイッチング素子に用いるアクティブマトリクス型
ＴＦＴ液晶表示装置(ＡＭＬＣＤ)は、大画面化が容易で
あり、製造に従来の半導体製造技術が応用できる。
に、薄膜トランジスタ(Thin Film Transistor)を表示画
素のスイッチング素子に用いるアクティブマトリクス型
ＴＦＴ液晶表示装置(ＡＭＬＣＤ)は、大画面化が容易で
あり、製造に従来の半導体製造技術が応用できる。
【０００３】また、最近では、従来の非晶質シリコンの
薄膜トランジスタより移動度が高く、駆動回路として使
用できる多結晶シリコンの薄膜トランジスタを半導体層
に用いた構成が開発されている。
薄膜トランジスタより移動度が高く、駆動回路として使
用できる多結晶シリコンの薄膜トランジスタを半導体層
に用いた構成が開発されている。
【０００４】そして、この多結晶シリコンの薄膜トラン
ジスタは、特性を十分に活用するために、非晶質シリコ
ンを多結晶化する技術として、ソース、ドレイン形成時
にゲート電極をマスクとしてイオンドーピングするセル
フアライン技術などが用いられるため、トップゲート構
造が採用される場合が多い。
ジスタは、特性を十分に活用するために、非晶質シリコ
ンを多結晶化する技術として、ソース、ドレイン形成時
にゲート電極をマスクとしてイオンドーピングするセル
フアライン技術などが用いられるため、トップゲート構
造が採用される場合が多い。
【０００５】また、多結晶シリコンの薄膜トランジス
タ、特にアレイ構造の多結晶シリコンの薄膜トランジス
タでは、ボトムゲート構造の場合に比べ、トップゲート
構造のほうが特性上有効である。このため、走査線また
はゲート電極線が、多結晶シリコン層を乗り越える構造
となる。
タ、特にアレイ構造の多結晶シリコンの薄膜トランジス
タでは、ボトムゲート構造の場合に比べ、トップゲート
構造のほうが特性上有効である。このため、走査線また
はゲート電極線が、多結晶シリコン層を乗り越える構造
となる。
【０００６】
【発明が解決しようとする課題】しかしながら、アレイ
構造の多結晶シリコンの薄膜トランジスタの多結晶シリ
コン層は、粒径が大きいため、テーパ形状が得られにく
く、また、この多結晶シリコンには性質上突起が多いた
め、走査線またはゲート電極線と多結晶シリコン層との
交点において走査線またはゲート電極線の断線が発生し
やすい。
構造の多結晶シリコンの薄膜トランジスタの多結晶シリ
コン層は、粒径が大きいため、テーパ形状が得られにく
く、また、この多結晶シリコンには性質上突起が多いた
め、走査線またはゲート電極線と多結晶シリコン層との
交点において走査線またはゲート電極線の断線が発生し
やすい。
【０００７】さらに、多結晶シリコンの薄膜トランジス
タは、性能上、リーク電流を抑制するために、ダブルゲ
ート構造を採用することが多く、交点も増え、断線の可
能性が高い。また、多結晶シリコンの薄膜トランジスタ
は、トップゲート構造であるために、下地膜の剥がれや
異物などの欠陥の影響も大きく受けるため、走査線また
はゲート電極線の断線が発生しやすい。そして、これら
の断線は、表示上、線欠点となるおそれがある問題を有
している。
タは、性能上、リーク電流を抑制するために、ダブルゲ
ート構造を採用することが多く、交点も増え、断線の可
能性が高い。また、多結晶シリコンの薄膜トランジスタ
は、トップゲート構造であるために、下地膜の剥がれや
異物などの欠陥の影響も大きく受けるため、走査線また
はゲート電極線の断線が発生しやすい。そして、これら
の断線は、表示上、線欠点となるおそれがある問題を有
している。
【０００８】本発明は、このような点に鑑みなされたも
ので、走査線またはゲート電極の断線で表示上の線欠点
となりにくい液晶表示装置を提供することを目的として
いる。
ので、走査線またはゲート電極の断線で表示上の線欠点
となりにくい液晶表示装置を提供することを目的として
いる。
【０００９】
【課題を解決するための手段】本発明は、アレイ基板
と、このアレイ基板に対向した対向基板と、この対向基
板と前記アレイ基板との間に配設される液晶とを具備
し、前記アレイ基板は、透光性を有する絶縁基板と、こ
の絶縁基板の一主面上に互いに絶縁して交差して形成さ
れ走査信号を供給する複数の走査線および画像信号を供
給する複数の信号線と、前記絶縁基板上に設けられたチ
ャネル領域とこのチャネル領域の両側域に設けられたソ
ース領域およびドレイン領域とを有するシリコン半導体
層、前記走査線に接続されたゲート電極、およびこのゲ
ート電極および前記シリコン半導体層間に位置するゲー
ト絶縁膜を有し、前記走査線と信号線との交点に対応し
て配設された薄膜トランジスタと、この薄膜トランジス
タのゲート電極の少なくとも１つ以上を挟んで前記走査
線をバイパスしこの走査線の少なくとも２ヵ所以上に接
続される冗長線を有する冗長回路とを備えているもので
ある。
と、このアレイ基板に対向した対向基板と、この対向基
板と前記アレイ基板との間に配設される液晶とを具備
し、前記アレイ基板は、透光性を有する絶縁基板と、こ
の絶縁基板の一主面上に互いに絶縁して交差して形成さ
れ走査信号を供給する複数の走査線および画像信号を供
給する複数の信号線と、前記絶縁基板上に設けられたチ
ャネル領域とこのチャネル領域の両側域に設けられたソ
ース領域およびドレイン領域とを有するシリコン半導体
層、前記走査線に接続されたゲート電極、およびこのゲ
ート電極および前記シリコン半導体層間に位置するゲー
ト絶縁膜を有し、前記走査線と信号線との交点に対応し
て配設された薄膜トランジスタと、この薄膜トランジス
タのゲート電極の少なくとも１つ以上を挟んで前記走査
線をバイパスしこの走査線の少なくとも２ヵ所以上に接
続される冗長線を有する冗長回路とを備えているもので
ある。
【００１０】そして、この構成では、アレイ基板の薄膜
トランジスタのゲート電極の少なくとも１つ以上を挟ん
で、このゲート電極に接続されアレイ基板の絶縁基板の
一主面上に配設された走査線をバイパスし、この走査線
の少なくとも２ヵ所以上に冗長線を接続して冗長回路を
形成したことにより、この冗長回路内の走査線およびゲ
ート電極のいずれかが断線した場合であっても、表示上
の線欠点にならない。
トランジスタのゲート電極の少なくとも１つ以上を挟ん
で、このゲート電極に接続されアレイ基板の絶縁基板の
一主面上に配設された走査線をバイパスし、この走査線
の少なくとも２ヵ所以上に冗長線を接続して冗長回路を
形成したことにより、この冗長回路内の走査線およびゲ
ート電極のいずれかが断線した場合であっても、表示上
の線欠点にならない。
【００１１】
【発明の実施の形態】以下、本発明の液晶表示装置の第
１の実施の形態の構成を図１および図２を参照して説明
する。
１の実施の形態の構成を図１および図２を参照して説明
する。
【００１２】図１および図２に示す液晶表示装置は、ア
クティブマトリクス型の薄膜トランジスタを用いた液晶
表示装置であり、アクティブマトリクス基板としてのア
レイ基板21を備えている。そして、このアレイ基板21に
対向して図示しない対向基板が配設されており、これら
対向基板とアレイ基板21との間には図示しない液晶組成
物の液晶が配設されている。
クティブマトリクス型の薄膜トランジスタを用いた液晶
表示装置であり、アクティブマトリクス基板としてのア
レイ基板21を備えている。そして、このアレイ基板21に
対向して図示しない対向基板が配設されており、これら
対向基板とアレイ基板21との間には図示しない液晶組成
物の液晶が配設されている。
【００１３】また、アレイ基板21は、透光性を有する略
透明な、例えばガラス(ＳｉＯ２)などで形成された絶縁
基板22を備えており、この絶縁基板22の一主面上には、
この絶縁基板22からの不純物の拡散を防止するための絶
縁膜23が成膜されている。
透明な、例えばガラス(ＳｉＯ２)などで形成された絶縁
基板22を備えており、この絶縁基板22の一主面上には、
この絶縁基板22からの不純物の拡散を防止するための絶
縁膜23が成膜されている。
【００１４】さらに、この絶縁膜23上には、２０〜１０
０ｎｍ程度の膜厚の多結晶シリコンで形成された島状の
シリコン半導体層24が成膜されており、このシリコン半
導体層24を含む絶縁基板22上には、絶縁性を有するシリ
コン酸化膜などでゲート絶縁膜25が５０〜２００ｎｍ程
度の膜厚で成膜されている。
０ｎｍ程度の膜厚の多結晶シリコンで形成された島状の
シリコン半導体層24が成膜されており、このシリコン半
導体層24を含む絶縁基板22上には、絶縁性を有するシリ
コン酸化膜などでゲート絶縁膜25が５０〜２００ｎｍ程
度の膜厚で成膜されている。
【００１５】そして、このゲート絶縁膜25上には、モリ
ブデン−タングステン合金(ＭｏＷ)などが数１００ｎｍ
程度の膜厚で成膜されて、ゲート電極26、走査線27およ
び補助容量線28が形成されている。このゲート電極26は
走査線27に一体的に電気的に接続されており、また、補
助容量線28は、シリコン半導体層24を用いたＭＯＳ構造
の補助容量29を形成している。そして、シリコン半導体
層24、ゲート絶縁膜25、およびゲート電極26で薄膜トラ
ンジスタ(Thin Film Transistor)35が形成されている。
ブデン−タングステン合金(ＭｏＷ)などが数１００ｎｍ
程度の膜厚で成膜されて、ゲート電極26、走査線27およ
び補助容量線28が形成されている。このゲート電極26は
走査線27に一体的に電気的に接続されており、また、補
助容量線28は、シリコン半導体層24を用いたＭＯＳ構造
の補助容量29を形成している。そして、シリコン半導体
層24、ゲート絶縁膜25、およびゲート電極26で薄膜トラ
ンジスタ(Thin Film Transistor)35が形成されている。
【００１６】さらに、ゲート絶縁膜25上には、走査線27
と略平行に導電体である冗長線30aが配設されている。
この冗長線30aは、薄膜トランジスタ35のゲート電極26
の少なくとも１つ以上を挟んで走査線27をバイパスし、
この走査線27の少なくとも２ヵ所以上に接続されてい
る。具体的には、この冗長線30aは、走査線27の両端近
傍で、両端がそれぞれ接続されている。そして、この冗
長線30aおよびこの冗長線30aの両端に接続された走査線
27により冗長回路31aが形成されている。
と略平行に導電体である冗長線30aが配設されている。
この冗長線30aは、薄膜トランジスタ35のゲート電極26
の少なくとも１つ以上を挟んで走査線27をバイパスし、
この走査線27の少なくとも２ヵ所以上に接続されてい
る。具体的には、この冗長線30aは、走査線27の両端近
傍で、両端がそれぞれ接続されている。そして、この冗
長線30aおよびこの冗長線30aの両端に接続された走査線
27により冗長回路31aが形成されている。
【００１７】また、シリコン半導体層24の両側域には、
ソース領域32およびドレイン領域33が形成されている。
このドレイン領域33は、走査線27と冗長線30aとの間に
位置している。
ソース領域32およびドレイン領域33が形成されている。
このドレイン領域33は、走査線27と冗長線30aとの間に
位置している。
【００１８】さらに、セルフアラインによりドーピング
されていないゲート電極26の下方に位置するシリコン半
導体層24がチャネル領域34となる。
されていないゲート電極26の下方に位置するシリコン半
導体層24がチャネル領域34となる。
【００１９】そして、ゲート絶縁膜25、ゲート電極26、
補助容量線28および冗長線30a上には、シリコン酸化膜
などで形成された層間絶縁膜36が成膜されている。ま
た、この層間絶縁膜36およびゲート絶縁膜25には、これ
ら層間絶縁膜36およびゲート絶縁膜25を貫通し、ソース
領域32またはドレイン領域33に連通するコンタクトホー
ル37a，37bが開口されている。
補助容量線28および冗長線30a上には、シリコン酸化膜
などで形成された層間絶縁膜36が成膜されている。ま
た、この層間絶縁膜36およびゲート絶縁膜25には、これ
ら層間絶縁膜36およびゲート絶縁膜25を貫通し、ソース
領域32またはドレイン領域33に連通するコンタクトホー
ル37a，37bが開口されている。
【００２０】さらに、層間絶縁膜36上には、第２配線層
として成膜されたソース電極38と、ドレイン電極39と、
画像信号を供給する信号線42とが形成されている。これ
らソース電極38、ドレイン電極39、および信号線42は、
アルミニウム(Ａｌ)などの低抵抗金属などで成膜形成さ
れている。そして、ソース電極38は、コンタクトホール
37aを介してソース領域32に接続されている。また、同
様に、ドレイン電極39は、コンタクトホール37bを介し
てドレイン領域33に接続されている。さらに、信号線42
は、絶縁基板22の一主面上で走査線27に対して互いに絶
縁して直交している。
として成膜されたソース電極38と、ドレイン電極39と、
画像信号を供給する信号線42とが形成されている。これ
らソース電極38、ドレイン電極39、および信号線42は、
アルミニウム(Ａｌ)などの低抵抗金属などで成膜形成さ
れている。そして、ソース電極38は、コンタクトホール
37aを介してソース領域32に接続されている。また、同
様に、ドレイン電極39は、コンタクトホール37bを介し
てドレイン領域33に接続されている。さらに、信号線42
は、絶縁基板22の一主面上で走査線27に対して互いに絶
縁して直交している。
【００２１】そして、層間絶縁膜36、ソース電極38およ
びドレイン電極39上には保護膜43が形成されており、ま
た、この保護膜43上には平坦化膜44が形成されている。
そして、これら保護膜43および平坦化膜44には、ソース
電極38とコンタクトするための第２コンタクトホール45
が開口されている。
びドレイン電極39上には保護膜43が形成されており、ま
た、この保護膜43上には平坦化膜44が形成されている。
そして、これら保護膜43および平坦化膜44には、ソース
電極38とコンタクトするための第２コンタクトホール45
が開口されている。
【００２２】また、平坦化膜44上には、透明導体層であ
る画素電極46がマトリクス状に配設されている。この画
素電極46は、第２コンタクトホール45を介してソース電
極38に電気的に接続されている。
る画素電極46がマトリクス状に配設されている。この画
素電極46は、第２コンタクトホール45を介してソース電
極38に電気的に接続されている。
【００２３】次に、上記第１の実施の形態の製造工程を
説明する。
説明する。
【００２４】まず、絶縁基板22の一主面上に、シリコン
酸化膜などをプラズマＣＶＤ法などで成膜形成して絶縁
膜23を形成する。
酸化膜などをプラズマＣＶＤ法などで成膜形成して絶縁
膜23を形成する。
【００２５】次いで、この絶縁膜23上に、シリコン半導
体層24を形成する。このとき、プラズマＣＶＤ法などで
非晶質シリコン膜を絶縁膜23上に成膜形成した後に、こ
の非晶質シリコン膜をエキシマレーザアニール法などで
結晶粒径が０．１〜１．０μｍ程度の膜厚となるように
多結晶化し、さらに、この多結晶化した非晶質シリコン
膜を島状にエッチングしてシリコン半導体層24を形成す
る。
体層24を形成する。このとき、プラズマＣＶＤ法などで
非晶質シリコン膜を絶縁膜23上に成膜形成した後に、こ
の非晶質シリコン膜をエキシマレーザアニール法などで
結晶粒径が０．１〜１．０μｍ程度の膜厚となるように
多結晶化し、さらに、この多結晶化した非晶質シリコン
膜を島状にエッチングしてシリコン半導体層24を形成す
る。
【００２６】さらに、このシリコン半導体層24を含む絶
縁基板22上に、プラズマＣＶＤ法などでゲート絶縁膜25
を形成する。
縁基板22上に、プラズマＣＶＤ法などでゲート絶縁膜25
を形成する。
【００２７】その後、このゲート絶縁膜25上に、第１配
線層をスパッタリング法で数１００ｎｍ程度の膜厚で成
膜し、この第１配線層をエッチング加工して、ゲート電
極26、走査線27および補助容量線28を形成する。
線層をスパッタリング法で数１００ｎｍ程度の膜厚で成
膜し、この第１配線層をエッチング加工して、ゲート電
極26、走査線27および補助容量線28を形成する。
【００２８】さらに、ゲート絶縁膜25上に、冗長線30a
を形成して冗長回路31aを形成する。
を形成して冗長回路31aを形成する。
【００２９】その後、シリコン半導体層24の両側域に、
ソース領域32およびドレイン領域33を形成する。これら
ソース領域32およびドレイン領域33は、ゲート電極26ま
たはゲート電極26および走査線27をエッチング加工する
際におけるレジストをマスクとしてセルフアライン技術
が用いられ、または専用パターンのレジストをマスクと
して、ボロン(Ｂ)、リン(Ｐ)などの不純物をイオンドー
ピング法などにより、ドーピング濃度５ｅ１４〜５ｅ
１６ａｔｏｍｓ／ｃｍ２程度でシリコン半導体層24の両
側域がドーピングされて形成されている。このとき、ゲ
ート電極26の下方に位置するドーピングされていないシ
リコン半導体層24が、チャネル領域34となる。
ソース領域32およびドレイン領域33を形成する。これら
ソース領域32およびドレイン領域33は、ゲート電極26ま
たはゲート電極26および走査線27をエッチング加工する
際におけるレジストをマスクとしてセルフアライン技術
が用いられ、または専用パターンのレジストをマスクと
して、ボロン(Ｂ)、リン(Ｐ)などの不純物をイオンドー
ピング法などにより、ドーピング濃度５ｅ１４〜５ｅ
１６ａｔｏｍｓ／ｃｍ２程度でシリコン半導体層24の両
側域がドーピングされて形成されている。このとき、ゲ
ート電極26の下方に位置するドーピングされていないシ
リコン半導体層24が、チャネル領域34となる。
【００３０】ここで、シリコン半導体層24のソース領域
32およびドレイン領域33をドーピングする際における不
純物種類および濃度を制御して、Ｐ型およびＮ型のいず
かの薄膜トランジスタ35を形成する。
32およびドレイン領域33をドーピングする際における不
純物種類および濃度を制御して、Ｐ型およびＮ型のいず
かの薄膜トランジスタ35を形成する。
【００３１】さらに、シリコン半導体層24を形成する前
後に、このシリコン半導体層24に低濃度の不純物をドー
ピングして、薄膜トランジスタ35のしきい値を制御す
る。
後に、このシリコン半導体層24に低濃度の不純物をドー
ピングして、薄膜トランジスタ35のしきい値を制御す
る。
【００３２】なお、チャネル領域34と、ソース領域32ま
たはドレイン領域33の少なくともいずれか一方との間
に、図示しないＬＤＤ(Light Doped Drain)領域として
の低不純物濃度領域を形成することもできる。この低不
純物濃度領域は、ゲート電極26またはゲート電極26およ
び走査線27をエッチング加工する際のマスクとするセル
フアライン技術が用いられ、または専用パターンのレジ
ストをマスクとして、ボロン(Ｂ)、リン(Ｐ)などの不純
物をイオンドーピング法などにより、ドーピング濃度２
ｅ１２〜１ｅ１４ａｔｏｍｓ／ｃｍ２程度でドーピング
されて形成される。
たはドレイン領域33の少なくともいずれか一方との間
に、図示しないＬＤＤ(Light Doped Drain)領域として
の低不純物濃度領域を形成することもできる。この低不
純物濃度領域は、ゲート電極26またはゲート電極26およ
び走査線27をエッチング加工する際のマスクとするセル
フアライン技術が用いられ、または専用パターンのレジ
ストをマスクとして、ボロン(Ｂ)、リン(Ｐ)などの不純
物をイオンドーピング法などにより、ドーピング濃度２
ｅ１２〜１ｅ１４ａｔｏｍｓ／ｃｍ２程度でドーピング
されて形成される。
【００３３】次いで、ゲート絶縁膜25、ゲート電極26、
補助容量線28および冗長線30a上に層間絶縁膜36を形成
し、さらに、この層間絶縁膜36上に、低抵抗金属をスパ
ッタリング法などで成膜してソース電極38、ドレイン電
極39および信号線42を形成する。
補助容量線28および冗長線30a上に層間絶縁膜36を形成
し、さらに、この層間絶縁膜36上に、低抵抗金属をスパ
ッタリング法などで成膜してソース電極38、ドレイン電
極39および信号線42を形成する。
【００３４】そして、層間絶縁膜36、ソース電極38およ
びドレイン電極39上に保護膜43を形成し、また、この保
護膜43上に平坦化膜44を形成する。
びドレイン電極39上に保護膜43を形成し、また、この保
護膜43上に平坦化膜44を形成する。
【００３５】さらに、平坦化膜44上にＩＴＯ(Indium Ti
n Oxide)などの透明導電体層を１００ｎｍ程度の膜厚で
成膜した後、エッチング加工して画素電極46を形成す
る。
n Oxide)などの透明導電体層を１００ｎｍ程度の膜厚で
成膜した後、エッチング加工して画素電極46を形成す
る。
【００３６】上述したように、上記第１の実施の形態に
よれば、ゲート絶縁膜25上に形成されゲート電極26と一
体的に接続された走査線27の両端近傍に、この走査線27
と平行に形成された冗長線30aの両端を接続して冗長回
路31aをゲート絶縁膜25上に形成したことにより、この
冗長回路31a内における走査線27およびゲート電極26の
いずれかが断線しても、表示上の線欠点とならない。こ
のため、走査線27またはゲート電極26の断線で表示上の
線欠点となりにくく、これら走査線27およびゲート電極
26が形成されたアレイ基板21を歩留まり良く製造でき
る。
よれば、ゲート絶縁膜25上に形成されゲート電極26と一
体的に接続された走査線27の両端近傍に、この走査線27
と平行に形成された冗長線30aの両端を接続して冗長回
路31aをゲート絶縁膜25上に形成したことにより、この
冗長回路31a内における走査線27およびゲート電極26の
いずれかが断線しても、表示上の線欠点とならない。こ
のため、走査線27またはゲート電極26の断線で表示上の
線欠点となりにくく、これら走査線27およびゲート電極
26が形成されたアレイ基板21を歩留まり良く製造でき
る。
【００３７】さらに、走査線27またはゲート電極26と信
号線42とのショートによる線欠点が生じた場合であって
も修理でき、さらには、走査線27またはゲート電極26と
補助容量線28とのショートによる線欠点が生じた場合で
あっても修理できるので、アレイ基板21の製造性および
歩留まりを向上できる。
号線42とのショートによる線欠点が生じた場合であって
も修理でき、さらには、走査線27またはゲート電極26と
補助容量線28とのショートによる線欠点が生じた場合で
あっても修理できるので、アレイ基板21の製造性および
歩留まりを向上できる。
【００３８】次に、本発明の第２の実施の形態の構成を
図３を参照して説明する。
図３を参照して説明する。
【００３９】この図３に示す液晶表示装置は、基本的に
は図１および図２に示す液晶表示装置と同一であるが、
走査線27とゲート電極26とをゲート電極線51で接続し、
このゲート電極線51に冗長線30bの両端をそれぞれ接続
して冗長回路31bを形成したものである。
は図１および図２に示す液晶表示装置と同一であるが、
走査線27とゲート電極26とをゲート電極線51で接続し、
このゲート電極線51に冗長線30bの両端をそれぞれ接続
して冗長回路31bを形成したものである。
【００４０】よって、この第２の実施の形態では、走査
線27とゲート電極26とを接続したゲート電極線51に冗長
線31bを接続して冗長回路31bを形成したことにより、図
１および図２に示す液晶表示装置と同様の作用効果を奏
することができる。
線27とゲート電極26とを接続したゲート電極線51に冗長
線31bを接続して冗長回路31bを形成したことにより、図
１および図２に示す液晶表示装置と同様の作用効果を奏
することができる。
【００４１】次に、本発明の第３の実施の形態の構成を
図４を参照して説明する。
図４を参照して説明する。
【００４２】この図４に示す液晶表示装置は、基本的に
は図１および図２に示す液晶表示装置と同一であるが、
走査線27の両端近傍に冗長線30cの端部をそれぞれ接続
して冗長回路31cを形成し、この走査線27および冗長線3
1cをそれぞれゲート電極26に接続したものである。
は図１および図２に示す液晶表示装置と同一であるが、
走査線27の両端近傍に冗長線30cの端部をそれぞれ接続
して冗長回路31cを形成し、この走査線27および冗長線3
1cをそれぞれゲート電極26に接続したものである。
【００４３】よって、この第３の実施の形態では、走査
線27と、この走査線27の両端近傍に端部がそれぞれ接続
された冗長線30cとをそれぞれゲート電極26に接続した
ことにより、図１および図２に示す液晶表示装置と同様
の作用効果を奏することができる。
線27と、この走査線27の両端近傍に端部がそれぞれ接続
された冗長線30cとをそれぞれゲート電極26に接続した
ことにより、図１および図２に示す液晶表示装置と同様
の作用効果を奏することができる。
【００４４】なお、上記各実施の形態では、冗長線30
a，30b，30cの両端を走査線27の両端近傍にそれぞれ接
続した構成について説明したが、このような構成に限定
されることはなく、走査線27の少なくとも２ヵ所以上に
冗長線30a，30b，30cを接続すればよい。例えば、これ
ら冗長線30a，30b，30cを複数に分岐させて、これら冗
長線30a，30b，30cの各端部を走査線27のいずれかの位
置にそれぞれ接続することもできる。
a，30b，30cの両端を走査線27の両端近傍にそれぞれ接
続した構成について説明したが、このような構成に限定
されることはなく、走査線27の少なくとも２ヵ所以上に
冗長線30a，30b，30cを接続すればよい。例えば、これ
ら冗長線30a，30b，30cを複数に分岐させて、これら冗
長線30a，30b，30cの各端部を走査線27のいずれかの位
置にそれぞれ接続することもできる。
【００４５】
【発明の効果】本発明によれば、ゲート電極の少なくと
も１つ以上を挟んで、このゲート電極に接続され絶縁基
板の一主面上に配設された走査線をバイパスし、この走
査線の少なくとも２ヵ所以上に冗長線を接続して冗長回
路を形成したため、この冗長回路内の走査線およびゲー
ト電極のいずれかが断線した場合であっても、表示上の
線欠点とならないので、走査線またはゲート電極の断線
で表示上の線欠点となりにくくでき、アレイ基板を歩留
まり良く製造できる。
も１つ以上を挟んで、このゲート電極に接続され絶縁基
板の一主面上に配設された走査線をバイパスし、この走
査線の少なくとも２ヵ所以上に冗長線を接続して冗長回
路を形成したため、この冗長回路内の走査線およびゲー
ト電極のいずれかが断線した場合であっても、表示上の
線欠点とならないので、走査線またはゲート電極の断線
で表示上の線欠点となりにくくでき、アレイ基板を歩留
まり良く製造できる。
【図１】本発明の液晶表示装置の第１の実施の形態の一
部を示す平面図である。
部を示す平面図である。
【図２】同上アレイ基板の一部を示す断面図である。
【図３】本発明の第２の実施の形態の一部を示す平面図
である。
である。
【図４】本発明の第３の実施の形態の一部を示す平面図
である。
である。
21 アレイ基板 22 絶縁基板 24 シリコン半導体層 25 ゲート絶縁膜 26 ゲート電極 27 走査線 30a，30b，30c 冗長線 31a，31b，31c 冗長回路 32 ソース領域 33 ドレイン領域 34 チャネル領域 35 薄膜トランジスタ 42 信号線
フロントページの続き Ｆターム(参考） 2H092 JA25 JA29 JA33 JA35 JA38 JA39 JA42 JA46 JB13 JB23 JB27 JB32 JB33 JB36 JB38 JB42 JB51 JB57 JB63 JB69 JB72 JB73 KA04 KA07 KA12 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA30 MA35 MA37 MA41 MA47 NA25 NA27 NA29 PA06 QA07 5C094 AA42 AA43 BA03 BA43 CA19 EA03 EA04 EA07 EA10 5F110 AA26 BB01 CC02 DD02 DD13 EE06 EE37 EE44 FF02 FF30 GG02 GG13 GG16 GG25 GG45 HJ01 HJ04 HJ12 HL03 HL23 HM15 NN72 NN73 PP03 QQ11
Claims (1)
- 【請求項１】 アレイ基板と、 このアレイ基板に対向した対向基板と、 この対向基板と前記アレイ基板との間に配設される液晶
とを具備し、 前記アレイ基板は、透光性を有する絶縁基板と、 この絶縁基板の一主面上に互いに絶縁して交差して形成
され走査信号を供給する複数の走査線および画像信号を
供給する複数の信号線と、 前記絶縁基板上に設けられたチャネル領域とこのチャネ
ル領域の両側域に設けられたソース領域およびドレイン
領域とを有するシリコン半導体層、前記走査線に接続さ
れたゲート電極、およびこのゲート電極および前記シリ
コン半導体層間に位置するゲート絶縁膜を有し、前記走
査線と信号線との交点に対応して配設された薄膜トラン
ジスタと、 この薄膜トランジスタのゲート電極の少なくとも１つ以
上を挟んで前記走査線をバイパスしこの走査線の少なく
とも２ヵ所以上に接続される冗長線を有する冗長回路と
を備えていることを特徴とした液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000119954A JP2001305578A (ja) | 2000-04-20 | 2000-04-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000119954A JP2001305578A (ja) | 2000-04-20 | 2000-04-20 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001305578A true JP2001305578A (ja) | 2001-10-31 |
Family
ID=18630849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000119954A Pending JP2001305578A (ja) | 2000-04-20 | 2000-04-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001305578A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101007716B1 (ko) * | 2004-01-26 | 2011-01-13 | 삼성전자주식회사 | 표시장치 |
| WO2016019663A1 (zh) * | 2014-08-05 | 2016-02-11 | 京东方科技集团股份有限公司 | 基板和显示装置 |
| CN108122952A (zh) * | 2016-11-30 | 2018-06-05 | 乐金显示有限公司 | 显示装置 |
| WO2020082429A1 (zh) * | 2018-10-23 | 2020-04-30 | 惠科股份有限公司 | 阵列基板、显示面板以及显示装置 |
-
2000
- 2000-04-20 JP JP2000119954A patent/JP2001305578A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101007716B1 (ko) * | 2004-01-26 | 2011-01-13 | 삼성전자주식회사 | 표시장치 |
| WO2016019663A1 (zh) * | 2014-08-05 | 2016-02-11 | 京东方科技集团股份有限公司 | 基板和显示装置 |
| US10386682B2 (en) | 2014-08-05 | 2019-08-20 | Boe Technology Group Co., Ltd. | Substrate and display device |
| CN108122952A (zh) * | 2016-11-30 | 2018-06-05 | 乐金显示有限公司 | 显示装置 |
| JP2018092167A (ja) * | 2016-11-30 | 2018-06-14 | エルジー ディスプレイ カンパニー リミテッド | 表示装置 |
| US10236335B2 (en) | 2016-11-30 | 2019-03-19 | Lg Display Co., Ltd. | Display device |
| DE102017127797B4 (de) * | 2016-11-30 | 2021-01-07 | Lg Display Co., Ltd. | Anzeigevorrichtungen |
| CN108122952B (zh) * | 2016-11-30 | 2021-11-23 | 乐金显示有限公司 | 显示装置 |
| WO2020082429A1 (zh) * | 2018-10-23 | 2020-04-30 | 惠科股份有限公司 | 阵列基板、显示面板以及显示装置 |
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