JP2015197569A - 電気光学装置、電子機器および半導体装置 - Google Patents
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Abstract
【課題】絶縁膜上に形成された静電保護素子からの放熱性を高めることにより、静電保護
素子の発熱による損傷を抑制することのできる電気光学装置、当該電気光学装置を備えた
電子機器、および基板に静電保護素子が形成された半導体装置を提供すること。
【解決手段】電気光学装置１００の素子基板１０では、絶縁膜１２に対して透光性基板１
０ｗとは反対側にＭＯＳ型トランジスター９１ａ、９２ａ（静電保護素子）が設けられ、
透光性基板１０ｗと絶縁膜１２との間には、ＭＯＳ型トランジスター９１ａ、９２ａのド
レイン領域１ｓａ、１ｔａと平面視で重なる放熱層８ｓ、８ｔが設けられている。また、
放熱層８ｓ、８ｔは、絶縁膜１２に形成されたコンタクトホール１２ｓ、１２ｔを介して
ドレイン領域１ｓａ、１ｔａに接続されている。
【選択図】図６
素子の発熱による損傷を抑制することのできる電気光学装置、当該電気光学装置を備えた
電子機器、および基板に静電保護素子が形成された半導体装置を提供すること。
【解決手段】電気光学装置１００の素子基板１０では、絶縁膜１２に対して透光性基板１
０ｗとは反対側にＭＯＳ型トランジスター９１ａ、９２ａ（静電保護素子）が設けられ、
透光性基板１０ｗと絶縁膜１２との間には、ＭＯＳ型トランジスター９１ａ、９２ａのド
レイン領域１ｓａ、１ｔａと平面視で重なる放熱層８ｓ、８ｔが設けられている。また、
放熱層８ｓ、８ｔは、絶縁膜１２に形成されたコンタクトホール１２ｓ、１２ｔを介して
ドレイン領域１ｓａ、１ｔａに接続されている。
【選択図】図６
Description
本発明は、基板に静電保護素子が形成された電気光学装置、当該電気光学装置を備えた
電子機器、および基板に静電保護素子が形成された半導体装置に関するものである。
電子機器、および基板に静電保護素子が形成された半導体装置に関するものである。
液晶装置等の電気光学装置に用いられる素子基板や半導体装置では、信号線と定電位線
との間に、ダイオード接続のＭＯＳ型トランジスターからなる静電保護素子が設けられる
ことがある（特許文献１、２参照）。このような静電保護素子において、静電気を放出す
る際、ＭＯＳ型トランジスターのドレイン領域に大電流が流れると、その時の熱によって
静電保護素子が損傷するおそれがある。そこで、特許文献１では、ドレイン側のコンタク
トを好適に設けるとともに、ゲート端からの距離を長くすることが提案されている。また
、特許文献２では、ドレイン領域にトレンチを設けて、ゲート端からの距離を実質的に長
くすることが提案されている。
との間に、ダイオード接続のＭＯＳ型トランジスターからなる静電保護素子が設けられる
ことがある（特許文献１、２参照）。このような静電保護素子において、静電気を放出す
る際、ＭＯＳ型トランジスターのドレイン領域に大電流が流れると、その時の熱によって
静電保護素子が損傷するおそれがある。そこで、特許文献１では、ドレイン側のコンタク
トを好適に設けるとともに、ゲート端からの距離を長くすることが提案されている。また
、特許文献２では、ドレイン領域にトレンチを設けて、ゲート端からの距離を実質的に長
くすることが提案されている。
しかしながら、基板の一方面にシリコン酸化物等の絶縁膜を設け、かかる絶縁膜上に静
電保護素子が設けられている場合、静電保護素子から周囲への放熱性が低いため、特許文
献１、２に記載の構成では、ドレイン領域での発熱による損傷を防止できないという問題
点がある。
電保護素子が設けられている場合、静電保護素子から周囲への放熱性が低いため、特許文
献１、２に記載の構成では、ドレイン領域での発熱による損傷を防止できないという問題
点がある。
以上の問題点に鑑みて、本発明の課題は、絶縁膜上に形成された静電保護素子からの放
熱性を高めることにより、静電保護素子の発熱による損傷を抑制することのできる電気光
学装置、当該電気光学装置を備えた電子機器、および基板に静電保護素子が形成された半
導体装置を提供することにある。
熱性を高めることにより、静電保護素子の発熱による損傷を抑制することのできる電気光
学装置、当該電気光学装置を備えた電子機器、および基板に静電保護素子が形成された半
導体装置を提供することにある。
上記課題を解決するために、本発明に係る電気光学装置は、基板の一方面側に設けられ
た絶縁膜と、該絶縁膜に対して前記基板とは反対側に設けられた画素スイッチング素子と
、前記画素スイッチング素子に電気的に接続された画素電極と、前記基板の一方面側に設
けられた画像信号線と、前記基板の一方面側に設けられた定電位線と、前記絶縁膜に対し
て前記基板とは反対側に設けられたダイオード接続のＭＯＳ型トランジスターからなり、
前記信号線と前記定電位線とに逆バイアス状態に電気的に接続された静電保護素子と、前
記基板と前記絶縁膜との間において、前記ＭＯＳ型トランジスターの前記定電位線に電気
的に接続されたドレイン領域と平面視で重なり、前記絶縁膜に形成されたコンタクトホー
ルを介して前記ドレイン領域に接続された放熱層と、を有することを特徴とする。
た絶縁膜と、該絶縁膜に対して前記基板とは反対側に設けられた画素スイッチング素子と
、前記画素スイッチング素子に電気的に接続された画素電極と、前記基板の一方面側に設
けられた画像信号線と、前記基板の一方面側に設けられた定電位線と、前記絶縁膜に対し
て前記基板とは反対側に設けられたダイオード接続のＭＯＳ型トランジスターからなり、
前記信号線と前記定電位線とに逆バイアス状態に電気的に接続された静電保護素子と、前
記基板と前記絶縁膜との間において、前記ＭＯＳ型トランジスターの前記定電位線に電気
的に接続されたドレイン領域と平面視で重なり、前記絶縁膜に形成されたコンタクトホー
ルを介して前記ドレイン領域に接続された放熱層と、を有することを特徴とする。
本発明における「ＭＯＳ型トランジスター」とは構造を意味しており、ゲート電極が金
属に限らず、導電性ポリシリコンであってもよい。また、ゲート絶縁膜は酸化膜に限らず
、窒化膜等であってもよい。
属に限らず、導電性ポリシリコンであってもよい。また、ゲート絶縁膜は酸化膜に限らず
、窒化膜等であってもよい。
本発明では、絶縁膜に対して基板とは反対側にＭＯＳ型トランジスターからなる静電保
護素子が設けられ、基板と絶縁膜との間には、ＭＯＳ型トランジスターのドレイン領域と
平面視で重なる放熱層が設けられている。また、放熱層は、絶縁膜に形成されたコンタク
トホールを介してドレイン領域に接続されている。このため、画像信号線に侵入した静電
気を静電保護素子を介して放出する際、ＭＯＳ型トランジスターのドレイン領域に大電流
が流れて発熱しても、かかる熱をコンタクトホールを介して放熱層に逃がすことができる
。従って、絶縁膜上に静電保護素子を形成しても、静電保護素子の発熱による損傷を抑制
することができる。
護素子が設けられ、基板と絶縁膜との間には、ＭＯＳ型トランジスターのドレイン領域と
平面視で重なる放熱層が設けられている。また、放熱層は、絶縁膜に形成されたコンタク
トホールを介してドレイン領域に接続されている。このため、画像信号線に侵入した静電
気を静電保護素子を介して放出する際、ＭＯＳ型トランジスターのドレイン領域に大電流
が流れて発熱しても、かかる熱をコンタクトホールを介して放熱層に逃がすことができる
。従って、絶縁膜上に静電保護素子を形成しても、静電保護素子の発熱による損傷を抑制
することができる。
本発明において、前記放熱層は、導電膜からなることが好ましい。かかる構成によれば
、ドレイン領域に流れる電流を放熱層にも逃がすことができる。従って、ドレイン領域で
の発熱を抑制することができるので、静電保護素子の発熱による損傷を抑制することがで
きる。
、ドレイン領域に流れる電流を放熱層にも逃がすことができる。従って、ドレイン領域で
の発熱を抑制することができるので、静電保護素子の発熱による損傷を抑制することがで
きる。
本発明において、前記放熱層は、前記ＭＯＳ型トランジスターのゲート電極と重なって
いないことが好ましい。かかる構成によれば、放熱層の電位変化によって、ＭＯＳ型トラ
ンジスターが誤動作することを防止することができる。
いないことが好ましい。かかる構成によれば、放熱層の電位変化によって、ＭＯＳ型トラ
ンジスターが誤動作することを防止することができる。
本発明において、前記放熱層において前記コンタクトホールの底部は凹部になっている
ことが好ましい。かかる構成によれば、ＭＯＳ型トランジスターのドレイン領域と放熱層
との接触面積を広げることができる。従って、ドレイン領域が発熱しても、かかる熱をコ
ンタクトホールを介して放熱層に効率よく逃がすことができる。
ことが好ましい。かかる構成によれば、ＭＯＳ型トランジスターのドレイン領域と放熱層
との接触面積を広げることができる。従って、ドレイン領域が発熱しても、かかる熱をコ
ンタクトホールを介して放熱層に効率よく逃がすことができる。
本発明の別の形態に係る電気光学装置は、基板の一方面側に設けられた絶縁膜と、該絶
縁膜に対して前記基板とは反対側に設けられた画素スイッチング素子と、前記画素スイッ
チング素子に電気的に接続された画素電極と、前記基板の一方面側に設けられた画像信号
線と、前記基板の一方面側に設けられた定電位線と、前記絶縁膜に対して前記基板とは反
対側に設けられたダイオード素子からなり、前記画像信号線と前記定電位線とに電気的に
接続された静電保護素子と、前記基板と前記絶縁膜の厚さが２００ｎｍ以上、１０００ｎ
ｍ以下の部分との間において平面視で前記ダイオード素子のｐｎ接合領域と重なる放熱層
と、を有することを特徴とする。
縁膜に対して前記基板とは反対側に設けられた画素スイッチング素子と、前記画素スイッ
チング素子に電気的に接続された画素電極と、前記基板の一方面側に設けられた画像信号
線と、前記基板の一方面側に設けられた定電位線と、前記絶縁膜に対して前記基板とは反
対側に設けられたダイオード素子からなり、前記画像信号線と前記定電位線とに電気的に
接続された静電保護素子と、前記基板と前記絶縁膜の厚さが２００ｎｍ以上、１０００ｎ
ｍ以下の部分との間において平面視で前記ダイオード素子のｐｎ接合領域と重なる放熱層
と、を有することを特徴とする。
本発明では、絶縁膜に対して基板とは反対側にダイオード素子からなる静電保護素子が
設けられ、基板と絶縁膜との間には、ダイオード素子のｐｎ接合領域と平面視で重なる放
熱層が設けられている。また、ダイオード素子のｐｎ接合領域と放熱層との間に介在する
絶縁膜の厚さが２００ｎｍ以上、１０００ｎｍ以下である。このため、画像信号線に侵入
した静電気を静電保護素子を介して放出する際、ダイオード素子のｐｎ接合領域に大電流
が流れて発熱しても、かかる熱を放熱層に逃がすことができる。従って、絶縁膜上に静電
保護素子を形成しても、静電保護素子の発熱による損傷を抑制することができる。
設けられ、基板と絶縁膜との間には、ダイオード素子のｐｎ接合領域と平面視で重なる放
熱層が設けられている。また、ダイオード素子のｐｎ接合領域と放熱層との間に介在する
絶縁膜の厚さが２００ｎｍ以上、１０００ｎｍ以下である。このため、画像信号線に侵入
した静電気を静電保護素子を介して放出する際、ダイオード素子のｐｎ接合領域に大電流
が流れて発熱しても、かかる熱を放熱層に逃がすことができる。従って、絶縁膜上に静電
保護素子を形成しても、静電保護素子の発熱による損傷を抑制することができる。
本発明において、前記放熱層は、前記ダイオード素子全体と平面視で重なっていること
をが好ましい。かかる構成によれば、ダイオード素子の熱を放熱層に逃がすことができる
。
をが好ましい。かかる構成によれば、ダイオード素子の熱を放熱層に逃がすことができる
。
本発明は、前記基板が石英基板あるいはガラス基板である場合に適用すると効果的であ
る。基板が石英基板あるいはガラス基板である場合、半導体基板と比較して熱が逃げにく
いが、本発明によれば、静電保護素子の熱を放熱層に逃がすため、静電保護素子の発熱に
よる損傷を抑制することができる。
る。基板が石英基板あるいはガラス基板である場合、半導体基板と比較して熱が逃げにく
いが、本発明によれば、静電保護素子の熱を放熱層に逃がすため、静電保護素子の発熱に
よる損傷を抑制することができる。
本発明において、前記基板と前記絶縁膜との間には、前記画素スイッチング素子に平面
視で重なる遮光層が設けられ、前記遮光層と前記放熱層とは同層に形成されていることが
好ましい。かかる構成によれば、遮光層と放熱層とを同時に形成することができる。
視で重なる遮光層が設けられ、前記遮光層と前記放熱層とは同層に形成されていることが
好ましい。かかる構成によれば、遮光層と放熱層とを同時に形成することができる。
本発明において、前記画像信号線が複数形成されているとともに、当該複数の画像信号
線の各々に対して前記静電保護素子が設けられており、前記放熱層は、前記複数の画像信
号線の各々に対応する前記静電保護素子に対して連続して形成されていることが好ましい
。かかる構成によれば、放熱層が広い面積に連続して形成されるので、静電保護素子の熱
を放熱層に逃がしやすい。
線の各々に対して前記静電保護素子が設けられており、前記放熱層は、前記複数の画像信
号線の各々に対応する前記静電保護素子に対して連続して形成されていることが好ましい
。かかる構成によれば、放熱層が広い面積に連続して形成されるので、静電保護素子の熱
を放熱層に逃がしやすい。
本発明に係る電気光学装置は、携帯電話機やモバイルコンピューター、投射型表示装置
等の電子機器に用いることができる。これらの電子機器のうち、投射型表示装置は、電気
光学装置（液晶装置）に光を供給するための光源部と、前記電気光学装置によって光変調
された光を投射する投射光学系とを備えている。
等の電子機器に用いることができる。これらの電子機器のうち、投射型表示装置は、電気
光学装置（液晶装置）に光を供給するための光源部と、前記電気光学装置によって光変調
された光を投射する投射光学系とを備えている。
本発明は、上記の電気光学装置以外の半導体装置に適用することができる。この場合、
本発明に係る半導体装置は、半導体素子が設けられた基板と、前記基板の一方面側に設け
られた絶縁膜と、前記基板の一方面側に設けられた信号線と、前記基板の一方面側に設け
られた定電位線と、前記絶縁膜に対して前記基板とは反対側に設けられたダイオード接続
のＭＯＳ型トランジスターからなり、前記信号線と前記定電位線とに逆バイアス状態に電
気的に接続された静電保護素子と、前記基板と前記絶縁膜との間において、前記ＭＯＳ型
トランジスターの前記定電位線に電気的に接続されたドレイン領域と平面視で重なり、前
記絶縁膜に形成されたコンタクトホールを介して前記ＭＯＳ型トランジスターのドレイン
領域に接続された放熱層と、を有することを特徴とする。
本発明に係る半導体装置は、半導体素子が設けられた基板と、前記基板の一方面側に設け
られた絶縁膜と、前記基板の一方面側に設けられた信号線と、前記基板の一方面側に設け
られた定電位線と、前記絶縁膜に対して前記基板とは反対側に設けられたダイオード接続
のＭＯＳ型トランジスターからなり、前記信号線と前記定電位線とに逆バイアス状態に電
気的に接続された静電保護素子と、前記基板と前記絶縁膜との間において、前記ＭＯＳ型
トランジスターの前記定電位線に電気的に接続されたドレイン領域と平面視で重なり、前
記絶縁膜に形成されたコンタクトホールを介して前記ＭＯＳ型トランジスターのドレイン
領域に接続された放熱層と、を有することを特徴とする。
本発明では、絶縁膜に対して基板とは反対側にＭＯＳ型トランジスターからなる静電保
護素子が設けられ、基板と絶縁膜との間には、ＭＯＳ型トランジスターのドレイン領域と
平面視で重なる放熱層が設けられている。また、放熱層は、絶縁膜に形成されたコンタク
トホールを介してドレイン領域に接続されている。このため、信号線に侵入した静電気を
静電保護素子を介して放出する際、ＭＯＳ型トランジスターのドレイン領域に大電流が流
れて発熱しても、かかる熱をコンタクトホールを介して放熱層に逃がすことができる。従
って、絶縁膜上に静電保護素子を形成しても、静電保護素子の発熱による損傷を抑制する
ことができる。
護素子が設けられ、基板と絶縁膜との間には、ＭＯＳ型トランジスターのドレイン領域と
平面視で重なる放熱層が設けられている。また、放熱層は、絶縁膜に形成されたコンタク
トホールを介してドレイン領域に接続されている。このため、信号線に侵入した静電気を
静電保護素子を介して放出する際、ＭＯＳ型トランジスターのドレイン領域に大電流が流
れて発熱しても、かかる熱をコンタクトホールを介して放熱層に逃がすことができる。従
って、絶縁膜上に静電保護素子を形成しても、静電保護素子の発熱による損傷を抑制する
ことができる。
また、本発明の別の形態に係る半導体装置は、半導体素子が設けられた基板と、前記基
板の一方面側に設けられた絶縁膜と、前記基板の一方面側に設けられた信号線と、前記基
板の一方面側に設けられた定電位線と、前記絶縁膜に対して前記基板とは反対側に設けら
れたダイオード接続のＭＯＳ型トランジスターからなり、前記信号線と前記定電位線とに
逆バイアス状態に電気的に接続された静電保護素子と、前記基板と前記絶縁膜の厚さが２
００ｎｍ以上、１０００ｎｍ以下の部分との間において平面視で前記ダイオード素子のｐ
ｎ接合領域と重なる放熱層と、を有することを特徴とする。
板の一方面側に設けられた絶縁膜と、前記基板の一方面側に設けられた信号線と、前記基
板の一方面側に設けられた定電位線と、前記絶縁膜に対して前記基板とは反対側に設けら
れたダイオード接続のＭＯＳ型トランジスターからなり、前記信号線と前記定電位線とに
逆バイアス状態に電気的に接続された静電保護素子と、前記基板と前記絶縁膜の厚さが２
００ｎｍ以上、１０００ｎｍ以下の部分との間において平面視で前記ダイオード素子のｐ
ｎ接合領域と重なる放熱層と、を有することを特徴とする。
本発明に係る半導体装置では、絶縁膜に対して基板とは反対側にダイオード素子からな
る静電保護素子が設けられ、基板と絶縁膜との間には、ダイオード素子のｐｎ接合領域と
平面視で重なる放熱層が設けられている。また、ダイオード素子のｐｎ接合領域と放熱層
との間に介在する絶縁膜の厚さが２００ｎｍ以上、１０００ｎｍ以下である。このため、
信号線に侵入した静電気を静電保護素子を介して放出する際、ダイオード素子のｐｎ接合
領域に大電流が流れて発熱しても、かかる熱を放熱層に逃がすことができる。従って、絶
縁膜上に静電保護素子を形成しても、静電保護素子の発熱による損傷を抑制することがで
きる。
る静電保護素子が設けられ、基板と絶縁膜との間には、ダイオード素子のｐｎ接合領域と
平面視で重なる放熱層が設けられている。また、ダイオード素子のｐｎ接合領域と放熱層
との間に介在する絶縁膜の厚さが２００ｎｍ以上、１０００ｎｍ以下である。このため、
信号線に侵入した静電気を静電保護素子を介して放出する際、ダイオード素子のｐｎ接合
領域に大電流が流れて発熱しても、かかる熱を放熱層に逃がすことができる。従って、絶
縁膜上に静電保護素子を形成しても、静電保護素子の発熱による損傷を抑制することがで
きる。
以下、本発明の実施の形態として、代表的な電気光学装置である液晶装置を説明する。
なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大
きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、以下の説明で参照す
る図においては、走査線、データ線、信号線等の配線等については、それらの数を少なく
表してある。
なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大
きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、以下の説明で参照す
る図においては、走査線、データ線、信号線等の配線等については、それらの数を少なく
表してある。
［実施の形態１］
図１は、本発明の実施の形態１に係る電気光学装置の液晶パネルの説明図であり、図１
（ａ）、（ｂ）は各々、液晶パネルを各構成要素と共に対向基板の側から見た平面図、お
よびそのＨ−Ｈ′断面図である。
図１は、本発明の実施の形態１に係る電気光学装置の液晶パネルの説明図であり、図１
（ａ）、（ｂ）は各々、液晶パネルを各構成要素と共に対向基板の側から見た平面図、お
よびそのＨ−Ｈ′断面図である。
図１（ａ）、（ｂ）に示すように、本形態の電気光学装置１００は、液晶装置であり、
液晶パネル１００ｐを有している。液晶パネル１００ｐでは、素子基板１０と対向基板２
０とが所定の隙間を介してシール材１０７によって貼り合わされており、シール材１０７
は対向基板２０の外縁に沿うように枠状に設けられている。シール材１０７は、光硬化性
樹脂や熱硬化性樹脂等からなる接着剤であり、両基板間の距離を所定値とするためのグラ
スファイバーあるいはガラスビーズ等のギャップ材１０７ａが配合されている。液晶パネ
ル１００ｐにおいて、素子基板１０と対向基板２０との間のうち、シール材１０７によっ
て囲まれた領域内には、液晶層からなる電気光学層５０が設けられている。本形態におい
て、シール材１０７には、液晶注入口１０７ｃとして利用される途切れ部分が形成されて
おり、かかる液晶注入口１０７ｃは、液晶材料の注入後、封止材１０７ｄによって封止さ
れている。
液晶パネル１００ｐを有している。液晶パネル１００ｐでは、素子基板１０と対向基板２
０とが所定の隙間を介してシール材１０７によって貼り合わされており、シール材１０７
は対向基板２０の外縁に沿うように枠状に設けられている。シール材１０７は、光硬化性
樹脂や熱硬化性樹脂等からなる接着剤であり、両基板間の距離を所定値とするためのグラ
スファイバーあるいはガラスビーズ等のギャップ材１０７ａが配合されている。液晶パネ
ル１００ｐにおいて、素子基板１０と対向基板２０との間のうち、シール材１０７によっ
て囲まれた領域内には、液晶層からなる電気光学層５０が設けられている。本形態におい
て、シール材１０７には、液晶注入口１０７ｃとして利用される途切れ部分が形成されて
おり、かかる液晶注入口１０７ｃは、液晶材料の注入後、封止材１０７ｄによって封止さ
れている。
かかる構成の液晶パネル１００ｐにおいて、素子基板１０および対向基板２０はいずれ
も四角形であり、素子基板１０は、Ｙ方向（第２方向）で対向する２つの側面１０ｅ、１
０ｆと、Ｘ方向（第１方向）で対向する２つの側面１０ｇ、１０ｈとを備えている。液晶
パネル１００ｐの略中央には、表示領域１０ａが四角形の領域として設けられており、か
かる形状に対応して、シール材１０７も略四角形に設けられている。表示領域１０ａの外
側は、四角枠状の外周領域１０ｃになっている。
も四角形であり、素子基板１０は、Ｙ方向（第２方向）で対向する２つの側面１０ｅ、１
０ｆと、Ｘ方向（第１方向）で対向する２つの側面１０ｇ、１０ｈとを備えている。液晶
パネル１００ｐの略中央には、表示領域１０ａが四角形の領域として設けられており、か
かる形状に対応して、シール材１０７も略四角形に設けられている。表示領域１０ａの外
側は、四角枠状の外周領域１０ｃになっている。
素子基板１０において、外周領域１０ｃでは、素子基板１０においてＹ軸方向の一方側
に位置する側面１０ｅに沿ってデータ線駆動回路１０１および複数の端子１０２が形成さ
れており、この側面１０ｅに隣接する他の側面１０ｇ、１０ｈの各々に沿って走査線駆動
回路１０４が形成されている。なお、端子１０２には、フレキシブル配線基板（図示せず
）が接続されており、素子基板１０には、フレキシブル配線基板を介して外部制御回路か
ら各種電位や各種信号が入力される。
に位置する側面１０ｅに沿ってデータ線駆動回路１０１および複数の端子１０２が形成さ
れており、この側面１０ｅに隣接する他の側面１０ｇ、１０ｈの各々に沿って走査線駆動
回路１０４が形成されている。なお、端子１０２には、フレキシブル配線基板（図示せず
）が接続されており、素子基板１０には、フレキシブル配線基板を介して外部制御回路か
ら各種電位や各種信号が入力される。
図３等を参照して詳しくは後述するが、素子基板１０の一方面１０ｓおよび他方面１０
ｔのうち、対向基板２０と対向する一方面１０ｓの側において、表示領域１０ａには、画
素電極９ａや、図２等を参照して後述する画素スイッチング素子３０等がマトリクス状に
配列されている。従って、表示領域１０ａは、画素電極９ａがマトリクス状に配列された
画素電極配列領域１０ｐとして構成されている。かかる構成の素子基板１０において、画
素電極９ａの上層側には配向膜１６が形成されている。なお、素子基板１０の一方面１０
ｓの側において、表示領域１０ａより外側の外周領域１０ｃのうち、表示領域１０ａとシ
ール材１０７とに挟まれた四角枠状の周辺領域１０ｂには、画素電極９ａと同時形成され
たダミー画素電極９ｂが形成されている。
ｔのうち、対向基板２０と対向する一方面１０ｓの側において、表示領域１０ａには、画
素電極９ａや、図２等を参照して後述する画素スイッチング素子３０等がマトリクス状に
配列されている。従って、表示領域１０ａは、画素電極９ａがマトリクス状に配列された
画素電極配列領域１０ｐとして構成されている。かかる構成の素子基板１０において、画
素電極９ａの上層側には配向膜１６が形成されている。なお、素子基板１０の一方面１０
ｓの側において、表示領域１０ａより外側の外周領域１０ｃのうち、表示領域１０ａとシ
ール材１０７とに挟まれた四角枠状の周辺領域１０ｂには、画素電極９ａと同時形成され
たダミー画素電極９ｂが形成されている。
対向基板２０の一方面２０ｓおよび他方面２０ｔのうち、素子基板１０と対向する一方
面２０ｓの側には共通電極２１が形成されている。共通電極２１は、対向基板２０の略全
面あるいは複数の帯状電極として複数の画素１００ａに跨って形成されている。本形態に
おいて、共通電極２１は、対向基板２０の略全面に形成されている。
面２０ｓの側には共通電極２１が形成されている。共通電極２１は、対向基板２０の略全
面あるいは複数の帯状電極として複数の画素１００ａに跨って形成されている。本形態に
おいて、共通電極２１は、対向基板２０の略全面に形成されている。
対向基板２０の一方面２０ｓの側には、共通電極２１の下層側に遮光層２９が形成され
、共通電極２１の表面には配向膜２６が積層されている。遮光層２９は、表示領域１０ａ
の外周縁に沿って延在する額縁部分２９ａとして形成されており、遮光層２９の内周縁に
よって表示領域１０ａが規定されている。また、遮光層２９は、隣り合う画素電極９ａに
より挟まれた画素間領域に重なるブラックマトリクス部２９ｂとしても形成されている。
額縁部分２９ａはダミー画素電極９ｂと重なる位置に形成されており、額縁部分２９ａの
外周縁は、シール材１０７の内周縁との間に隙間を隔てた位置にある。従って、額縁部分
２９ａとシール材１０７とは重なっていない。
、共通電極２１の表面には配向膜２６が積層されている。遮光層２９は、表示領域１０ａ
の外周縁に沿って延在する額縁部分２９ａとして形成されており、遮光層２９の内周縁に
よって表示領域１０ａが規定されている。また、遮光層２９は、隣り合う画素電極９ａに
より挟まれた画素間領域に重なるブラックマトリクス部２９ｂとしても形成されている。
額縁部分２９ａはダミー画素電極９ｂと重なる位置に形成されており、額縁部分２９ａの
外周縁は、シール材１０７の内周縁との間に隙間を隔てた位置にある。従って、額縁部分
２９ａとシール材１０７とは重なっていない。
液晶パネル１００ｐにおいて、シール材１０７より外側には、対向基板２０の一方面２
０ｓの側の４つの角部分に基板間導通用電極２５が形成されており、素子基板１０の一方
面１０ｓの側には、対向基板２０の４つの角部分（基板間導通用電極２５）と対向する位
置に基板間導通用電極１９が形成されている。本形態において、基板間導通用電極２５は
、共通電極２１の一部からなる。基板間導通用電極１９には、共通電位Ｖcomが印加され
ている。基板間導通用電極１９と基板間導通用電極２５との間には、導電粒子を含んだ基
板間導通材１９ａが配置されており、対向基板２０の共通電極２１は、基板間導通用電極
１９、基板間導通材１９ａおよび基板間導通用電極２５を介して、素子基板１０側に電気
的に接続されている。このため、共通電極２１は、素子基板１０の側から共通電位Ｖcom
が印加されている。シール材１０７は、略同一の幅寸法をもって対向基板２０の外周縁に
沿って設けられているが、対向基板２０の角部分と重なる領域では基板間導通用電極１９
、２５を避けて内側を通るように設けられている。
０ｓの側の４つの角部分に基板間導通用電極２５が形成されており、素子基板１０の一方
面１０ｓの側には、対向基板２０の４つの角部分（基板間導通用電極２５）と対向する位
置に基板間導通用電極１９が形成されている。本形態において、基板間導通用電極２５は
、共通電極２１の一部からなる。基板間導通用電極１９には、共通電位Ｖcomが印加され
ている。基板間導通用電極１９と基板間導通用電極２５との間には、導電粒子を含んだ基
板間導通材１９ａが配置されており、対向基板２０の共通電極２１は、基板間導通用電極
１９、基板間導通材１９ａおよび基板間導通用電極２５を介して、素子基板１０側に電気
的に接続されている。このため、共通電極２１は、素子基板１０の側から共通電位Ｖcom
が印加されている。シール材１０７は、略同一の幅寸法をもって対向基板２０の外周縁に
沿って設けられているが、対向基板２０の角部分と重なる領域では基板間導通用電極１９
、２５を避けて内側を通るように設けられている。
本形態において、電気光学装置１００は透過型の液晶装置であり、画素電極９ａおよび
共通電極２１は、ＩＴＯ（Indium Tin Oxide）膜やＩＺＯ（Indium Zinc Oxide）膜等の
透光性導電膜により形成されている。かかる透過型の液晶装置（電気光学装置１００）で
は、例えば、対向基板２０の側から入射した光が素子基板１０の側から出射される間に変
調されて画像を表示する。また、電気光学装置１００が反射型の液晶装置である場合、共
通電極２１は、ＩＴＯ膜やＩＺＯ膜等の透光性導電膜により形成され、画素電極９ａは、
アルミニウム膜等の反射性導電膜により形成される。かかる反射型の液晶装置（電気光学
装置１００）では、素子基板１０および対向基板２０のうち、対向基板２０の側から入射
した光が素子基板１０で反射して出射される間に変調されて画像を表示する。
共通電極２１は、ＩＴＯ（Indium Tin Oxide）膜やＩＺＯ（Indium Zinc Oxide）膜等の
透光性導電膜により形成されている。かかる透過型の液晶装置（電気光学装置１００）で
は、例えば、対向基板２０の側から入射した光が素子基板１０の側から出射される間に変
調されて画像を表示する。また、電気光学装置１００が反射型の液晶装置である場合、共
通電極２１は、ＩＴＯ膜やＩＺＯ膜等の透光性導電膜により形成され、画素電極９ａは、
アルミニウム膜等の反射性導電膜により形成される。かかる反射型の液晶装置（電気光学
装置１００）では、素子基板１０および対向基板２０のうち、対向基板２０の側から入射
した光が素子基板１０で反射して出射される間に変調されて画像を表示する。
電気光学装置１００は、モバイルコンピューター、携帯電話機等といった電子機器のカ
ラー表示装置として用いることができ、この場合、対向基板２０には、カラーフィルター
（図示せず）が形成される。また、電気光学装置１００は、電子ペーパーとして用いるこ
とができる。また、電気光学装置１００では、使用する電気光学層５０の種類や、ノーマ
リホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィル
ム、偏光板等が液晶パネル１００ｐに対して所定の向きに配置される。さらに、電気光学
装置１００は、後述する投射型表示装置（液晶プロジェクター）において、ＲＧＢ用のラ
イトバルブとして用いることができる。この場合、ＲＧＢ用の各電気光学装置１００の各
々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光と
して各々入射されることになるので、カラーフィルターは形成されない。
ラー表示装置として用いることができ、この場合、対向基板２０には、カラーフィルター
（図示せず）が形成される。また、電気光学装置１００は、電子ペーパーとして用いるこ
とができる。また、電気光学装置１００では、使用する電気光学層５０の種類や、ノーマ
リホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィル
ム、偏光板等が液晶パネル１００ｐに対して所定の向きに配置される。さらに、電気光学
装置１００は、後述する投射型表示装置（液晶プロジェクター）において、ＲＧＢ用のラ
イトバルブとして用いることができる。この場合、ＲＧＢ用の各電気光学装置１００の各
々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光と
して各々入射されることになるので、カラーフィルターは形成されない。
（素子基板１０の電気的構成）
図２は、本発明の実施の形態１に係る電気光学装置１００の素子基板１０の電気的構成
を示す説明図であり、図２（ａ）、（ｂ）は、素子基板１０の回路や配線の平面的なレイ
アウトを示す説明図、および画素の電気的構成を示す説明図である。なお、以下の説明に
おいて、端子１０２を介して素子基板１０に入力される信号名称と信号用の配線とは、同
一のアルファベット記号を信号および配線Ｌの後に各々付与する。例えば、信号名称であ
る「クロック信号ＣＬＸ」に対して、対応する信号用の配線について「クロック信号線Ｌ
ＣＬＸ」とする。また、以下の説明において、端子１０２を介して素子基板１０に入力さ
れる信号名称と信号用の端子とは、同一のアルファベット記号を信号および端子Ｔの後に
各々付与する。例えば、信号名称である「クロック信号ＣＬＸ」に対して、対応する端子
１０２については「端子ＴＣＬＸ」とする。
図２は、本発明の実施の形態１に係る電気光学装置１００の素子基板１０の電気的構成
を示す説明図であり、図２（ａ）、（ｂ）は、素子基板１０の回路や配線の平面的なレイ
アウトを示す説明図、および画素の電気的構成を示す説明図である。なお、以下の説明に
おいて、端子１０２を介して素子基板１０に入力される信号名称と信号用の配線とは、同
一のアルファベット記号を信号および配線Ｌの後に各々付与する。例えば、信号名称であ
る「クロック信号ＣＬＸ」に対して、対応する信号用の配線について「クロック信号線Ｌ
ＣＬＸ」とする。また、以下の説明において、端子１０２を介して素子基板１０に入力さ
れる信号名称と信号用の端子とは、同一のアルファベット記号を信号および端子Ｔの後に
各々付与する。例えば、信号名称である「クロック信号ＣＬＸ」に対して、対応する端子
１０２については「端子ＴＣＬＸ」とする。
図２（ａ）、（ｂ）に示すように、電気光学装置１００において、素子基板１０の中央
領域には複数の画素１００ａがマトリクス状に配列された画素電極配列領域１０ｐが設け
られており、かかる画素電極配列領域１０ｐのうち、図１（ｂ）に示す額縁部分２９ａの
内縁で囲まれた領域が表示領域１０ａである。素子基板１０では、画素電極配列領域１０
ｐの内側に、Ｘ方向に延在する複数本の走査線３ａと、Ｙ方向に延在する複数本のデータ
線６ａとが形成されており、それらの交点に対応する位置に画素１００ａが構成されてい
る。複数の画素１００ａの各々には、ＴＦＴ等からなる画素スイッチング素子３０、およ
び画素電極９ａが形成されている。画素スイッチング素子３０のソースにはデータ線６ａ
が電気的に接続され、画素スイッチング素子３０のゲートには走査線３ａが電気的に接続
され、画素スイッチング素子３０のドレインには、画素電極９ａが電気的に接続されてい
る。
領域には複数の画素１００ａがマトリクス状に配列された画素電極配列領域１０ｐが設け
られており、かかる画素電極配列領域１０ｐのうち、図１（ｂ）に示す額縁部分２９ａの
内縁で囲まれた領域が表示領域１０ａである。素子基板１０では、画素電極配列領域１０
ｐの内側に、Ｘ方向に延在する複数本の走査線３ａと、Ｙ方向に延在する複数本のデータ
線６ａとが形成されており、それらの交点に対応する位置に画素１００ａが構成されてい
る。複数の画素１００ａの各々には、ＴＦＴ等からなる画素スイッチング素子３０、およ
び画素電極９ａが形成されている。画素スイッチング素子３０のソースにはデータ線６ａ
が電気的に接続され、画素スイッチング素子３０のゲートには走査線３ａが電気的に接続
され、画素スイッチング素子３０のドレインには、画素電極９ａが電気的に接続されてい
る。
素子基板１０において、画素電極配列領域１０ｐより外側の外周領域１０ｃには、走査
線駆動回路１０４、データ線駆動回路１０１、サンプリング回路１０３、基板間導通用電
極１９、端子１０２等が構成されており、端子１０２から走査線駆動回路１０４、データ
線駆動回路１０１、サンプリング回路１０３、および基板間導通用電極１９に向けて複数
の配線が延在している。サンプリング回路１０３は複数本のデータ線６ａに電気的に接続
しており、走査線駆動回路１０４は、複数本の走査線３ａに電気的に接続している。
線駆動回路１０４、データ線駆動回路１０１、サンプリング回路１０３、基板間導通用電
極１９、端子１０２等が構成されており、端子１０２から走査線駆動回路１０４、データ
線駆動回路１０１、サンプリング回路１０３、および基板間導通用電極１９に向けて複数
の配線が延在している。サンプリング回路１０３は複数本のデータ線６ａに電気的に接続
しており、走査線駆動回路１０４は、複数本の走査線３ａに電気的に接続している。
各画素１００ａにおいて、画素電極９ａは、図１を参照して説明した対向基板２０に形
成された共通電極２１と電気光学層５０を介して対向し、液晶容量５０ａを構成している
。また、各画素１００ａには、液晶容量５０ａで保持される画像信号の変動を防ぐために
、液晶容量５０ａと並列に保持容量５５が付加されている。本形態では、保持容量５５を
構成するために、複数の画素１００ａに跨って走査線３ａと並行して延びた容量線５ａが
形成され、かかる容量線５ａには電位Ｖcomが印加されている。なお、電位Ｖcomとしては
、共通電極２１に印加される共通電位と同一電位を用いることができる。
成された共通電極２１と電気光学層５０を介して対向し、液晶容量５０ａを構成している
。また、各画素１００ａには、液晶容量５０ａで保持される画像信号の変動を防ぐために
、液晶容量５０ａと並列に保持容量５５が付加されている。本形態では、保持容量５５を
構成するために、複数の画素１００ａに跨って走査線３ａと並行して延びた容量線５ａが
形成され、かかる容量線５ａには電位Ｖcomが印加されている。なお、電位Ｖcomとしては
、共通電極２１に印加される共通電位と同一電位を用いることができる。
素子基板１０の側面１０ｅに沿って設けられた端子１０２は、共通電位線用、走査線駆
動回路用、画像信号用、およびデータ線駆動回路用の４つの用途に大きく分類される複数
の端子群により構成されている。具体的には、端子１０２は、共通電位線ＬＶcom用とし
て端子ＴＶcomを備え、走査線駆動回路１０４用として端子ＴＳＰＹ、端子ＴＶＳＳＹ、
端子ＴＶＤＤＹ、端子ＴＣＬＹおよび端子ＴＣＬＹINVを備えている。また、端子１０２
は、画像信号ＶＩＤ１〜ＶＩＤ６用として端子ＴＶＩＤ１〜ＴＶＩＤ６を備え、データ線
駆動回路１０１用として、端子ＴＶＳＳＸ、端子ＴＳＰＸ、端子ＴＶＤＤＸ、端子ＴＣＬ
Ｘ、端子ＴＣＬＸINV、端子ＴＥＮＢ１〜ＴＥＮＢ４、および端子ＴＶＳＳＸを備えてい
る。
動回路用、画像信号用、およびデータ線駆動回路用の４つの用途に大きく分類される複数
の端子群により構成されている。具体的には、端子１０２は、共通電位線ＬＶcom用とし
て端子ＴＶcomを備え、走査線駆動回路１０４用として端子ＴＳＰＹ、端子ＴＶＳＳＹ、
端子ＴＶＤＤＹ、端子ＴＣＬＹおよび端子ＴＣＬＹINVを備えている。また、端子１０２
は、画像信号ＶＩＤ１〜ＶＩＤ６用として端子ＴＶＩＤ１〜ＴＶＩＤ６を備え、データ線
駆動回路１０１用として、端子ＴＶＳＳＸ、端子ＴＳＰＸ、端子ＴＶＤＤＸ、端子ＴＣＬ
Ｘ、端子ＴＣＬＸINV、端子ＴＥＮＢ１〜ＴＥＮＢ４、および端子ＴＶＳＳＸを備えてい
る。
データ線駆動回路１０１は、シフトレジスタ回路１０１ｃ、選択回路１０１ｂ、および
バッファー回路１０１ａを備えている。データ線駆動回路１０１において、シフトレジス
タ回路１０１ｃは、外部制御回路から端子１０２（端子ＴＶＳＳＸ、ＴＶＤＤＸ）および
定電位線ＬＶＳＳＸ、ＬＶＤＤＸを介して基準電位（ＧＮＤ電位）に対して負の電位を供
給する負電源ＶＳＳＸ、および正の電位を供給する正電源ＶＤＤＸを電源として用い、外
部制御回路から端子１０２（端子ＴＳＰＸ）および配線ＬＳＰＸを介して供給されるスタ
ート信号ＳＰＸに基づいて転送動作を開始する。シフトレジスタ回路１０１ｃは、端子１
０２（端子ＴＣＬＸ、ＴＣＬＸINV）、および配線ＬＣＬＸ、ＬＣＬＸINVを介して供給さ
れるクロック信号ＣＬＸおよび逆位相クロック信号ＣＬＸINVに基づき、転送信号を順次
、所定タイミングで選択回路１０１ｂへ出力する。選択回路１０１ｂは、「イネーブル回
路」とも称され、シフトレジスタ回路１０１ｃから順次出力される転送信号のパルス幅を
、外部制御回路から端子１０２（端子ＴＥＮＢ１〜ＴＥＮＢ４）および配線ＬＥＮＢ１〜
ＬＥＮＢ４を介して供給されるイネーブル信号ＥＮＢ１〜ＥＮＢ４のパルス幅に制限する
ことにより、後述のサンプリング回路１０３における各サンプリング期間を規定する。よ
り具体的には、選択回路１０１ｂは、シフトレジスタ回路１０１ｃの各段に対応して設け
られたＮＡＮＤ回路およびインバーター等により構成されており、シフトレジスタ回路１
０１ｃより順次出力される転送信号がハイレベルとされており、かつ、イネーブル信号Ｅ
ＮＢ１〜ＥＮＢ４のいずれかがハイレベルとされているときにのみデータ線６ａが駆動さ
れるように時間軸上における画像電位の選択制御を行う。バッファー回路１０１ａは、こ
のように画像電位の選択が行われた転送信号をバッファリングした後、サンプリング回路
駆動信号として、サンプリング回路駆動信号線１０９を介してサンプリング回路１０３に
供給する。
バッファー回路１０１ａを備えている。データ線駆動回路１０１において、シフトレジス
タ回路１０１ｃは、外部制御回路から端子１０２（端子ＴＶＳＳＸ、ＴＶＤＤＸ）および
定電位線ＬＶＳＳＸ、ＬＶＤＤＸを介して基準電位（ＧＮＤ電位）に対して負の電位を供
給する負電源ＶＳＳＸ、および正の電位を供給する正電源ＶＤＤＸを電源として用い、外
部制御回路から端子１０２（端子ＴＳＰＸ）および配線ＬＳＰＸを介して供給されるスタ
ート信号ＳＰＸに基づいて転送動作を開始する。シフトレジスタ回路１０１ｃは、端子１
０２（端子ＴＣＬＸ、ＴＣＬＸINV）、および配線ＬＣＬＸ、ＬＣＬＸINVを介して供給さ
れるクロック信号ＣＬＸおよび逆位相クロック信号ＣＬＸINVに基づき、転送信号を順次
、所定タイミングで選択回路１０１ｂへ出力する。選択回路１０１ｂは、「イネーブル回
路」とも称され、シフトレジスタ回路１０１ｃから順次出力される転送信号のパルス幅を
、外部制御回路から端子１０２（端子ＴＥＮＢ１〜ＴＥＮＢ４）および配線ＬＥＮＢ１〜
ＬＥＮＢ４を介して供給されるイネーブル信号ＥＮＢ１〜ＥＮＢ４のパルス幅に制限する
ことにより、後述のサンプリング回路１０３における各サンプリング期間を規定する。よ
り具体的には、選択回路１０１ｂは、シフトレジスタ回路１０１ｃの各段に対応して設け
られたＮＡＮＤ回路およびインバーター等により構成されており、シフトレジスタ回路１
０１ｃより順次出力される転送信号がハイレベルとされており、かつ、イネーブル信号Ｅ
ＮＢ１〜ＥＮＢ４のいずれかがハイレベルとされているときにのみデータ線６ａが駆動さ
れるように時間軸上における画像電位の選択制御を行う。バッファー回路１０１ａは、こ
のように画像電位の選択が行われた転送信号をバッファリングした後、サンプリング回路
駆動信号として、サンプリング回路駆動信号線１０９を介してサンプリング回路１０３に
供給する。
サンプリング回路１０３は、画像信号をサンプリングするためのスイッチング素子１０
８を複数備えて構成されている。本形態において、スイッチング素子１０８は、ＴＦＴ等
の電界効果型トランジスターからなる。スイッチング素子１０８のドレインには、データ
線６ａが電気的に接続され、スイッチング素子１０８のソースには、配線１０６を介して
画像信号線ＬＶＩＤ１〜ＬＶＩＤ６が接続されるとともに、スイッチング素子１０８のゲ
ートには、データ線駆動回路１０１に接続されたサンプリング回路駆動信号線１０９が接
続されている。そして、端子１０２（端子ＴＶＩＤ１〜ＴＶＩＤ６）を介して画像信号線
ＬＶＩＤ１〜ＬＶＩＤ６に供給された画像信号ＶＩＤ１〜ＶＩＤ６は、データ線駆動回路
１０１からサンプリング回路駆動信号線１０９を通じてサンプリング回路駆動信号が供給
されるのに応じ、サンプリング回路１０３によりサンプリングされ、各データ線６ａに画
像信号Ｓ１、Ｓ２、Ｓ３、・・Ｓｎとして供給される。本形態において、画像信号Ｓ１、
Ｓ２、Ｓ３、・・Ｓｎは、６相にシリアル−パラレル展開された画像信号ＶＩＤ１〜ＶＩ
Ｄ６の各々に対応して、６本のデータ線６ａの組に対してグループ毎に供給される。なお
、画像信号の相展開数に関しては、６相に限られるものでなく、例えば、９相、１２相、
２４相、４８相等、複数相に展開された画像信号が、その展開数に対応した数を一組とし
たデータ線６ａの組に対して供給される。
８を複数備えて構成されている。本形態において、スイッチング素子１０８は、ＴＦＴ等
の電界効果型トランジスターからなる。スイッチング素子１０８のドレインには、データ
線６ａが電気的に接続され、スイッチング素子１０８のソースには、配線１０６を介して
画像信号線ＬＶＩＤ１〜ＬＶＩＤ６が接続されるとともに、スイッチング素子１０８のゲ
ートには、データ線駆動回路１０１に接続されたサンプリング回路駆動信号線１０９が接
続されている。そして、端子１０２（端子ＴＶＩＤ１〜ＴＶＩＤ６）を介して画像信号線
ＬＶＩＤ１〜ＬＶＩＤ６に供給された画像信号ＶＩＤ１〜ＶＩＤ６は、データ線駆動回路
１０１からサンプリング回路駆動信号線１０９を通じてサンプリング回路駆動信号が供給
されるのに応じ、サンプリング回路１０３によりサンプリングされ、各データ線６ａに画
像信号Ｓ１、Ｓ２、Ｓ３、・・Ｓｎとして供給される。本形態において、画像信号Ｓ１、
Ｓ２、Ｓ３、・・Ｓｎは、６相にシリアル−パラレル展開された画像信号ＶＩＤ１〜ＶＩ
Ｄ６の各々に対応して、６本のデータ線６ａの組に対してグループ毎に供給される。なお
、画像信号の相展開数に関しては、６相に限られるものでなく、例えば、９相、１２相、
２４相、４８相等、複数相に展開された画像信号が、その展開数に対応した数を一組とし
たデータ線６ａの組に対して供給される。
走査線駆動回路１０４は、構成要素としてシフトレジスタ回路およびバッファー回路を
備えている。走査線駆動回路１０４は、外部制御回路から端子１０２（端子ＴＶＳＳＹ、
ＴＶＤＤＹ）および定電位線ＬＶＳＳＹ、ＬＶＤＤＹを介して供給される負電源ＶＳＳＹ
および正電源ＶＤＤＹを電源として用い、同じく外部制御回路から端子１０２（端子ＴＳ
ＰＹおよび配線ＬＳＰＹ）を介して供給されるスタート信号ＳＰＹに応じて、その内蔵シ
フトレジスタ回路の転送動作を開始する。また、走査線駆動回路１０４は、端子１０２（
端子ＴＣＬＹ、ＴＣＬＹINV）、および配線ＬＣＬＹ、ＬＣＬＹINVを介して供給されるク
ロック信号ＣＬＹおよび逆位相クロック信号ＣＬＹINVに基づいて、所定のタイミングで
走査線３ａに走査信号をパルス的に線順次で印加する。
備えている。走査線駆動回路１０４は、外部制御回路から端子１０２（端子ＴＶＳＳＹ、
ＴＶＤＤＹ）および定電位線ＬＶＳＳＹ、ＬＶＤＤＹを介して供給される負電源ＶＳＳＹ
および正電源ＶＤＤＹを電源として用い、同じく外部制御回路から端子１０２（端子ＴＳ
ＰＹおよび配線ＬＳＰＹ）を介して供給されるスタート信号ＳＰＹに応じて、その内蔵シ
フトレジスタ回路の転送動作を開始する。また、走査線駆動回路１０４は、端子１０２（
端子ＴＣＬＹ、ＴＣＬＹINV）、および配線ＬＣＬＹ、ＬＣＬＹINVを介して供給されるク
ロック信号ＣＬＹおよび逆位相クロック信号ＣＬＹINVに基づいて、所定のタイミングで
走査線３ａに走査信号をパルス的に線順次で印加する。
素子基板１０には、４つの基板間導通用電極１９を通過するように共通電位線ＬＶcom
が形成されており、基板間導通用電極１９には、端子１０２（端子ＴＶcom）および共通
電位線ＬＶcomを介して共通電位Ｖcomが供給される。
が形成されており、基板間導通用電極１９には、端子１０２（端子ＴＶcom）および共通
電位線ＬＶcomを介して共通電位Ｖcomが供給される。
（画素１００ａの具体的構成）
図３は、本発明の実施の形態１に係る電気光学装置１００の画素１００ａの説明図であ
り、図３（ａ）、（ｂ）は、素子基板１０において隣り合う複数の画素の平面図、および
電気光学装置１００のＦ−Ｆ′断面図である。なお、図３（ａ）では、各層を以下の線
下層側遮光層８ａ＝細くて長い破線
半導体層１ａ＝細くて短い点線
走査線３ａ＝太い実線
ドレイン電極４ａ＝細い実線
データ線６ａおよび中継電極６ｂ＝細い一点鎖線
容量線５ａ＝太い一点鎖線
上層側遮光層７ａおよび中継電極７ｂ＝細い二点鎖線
画素電極９ａ＝太い破線
で示してある。また、図３（ａ）では、互いの端部が平面視で重なり合う層については、
層の形状等が分かりやすいように、端部の位置をずらしてある。
図３は、本発明の実施の形態１に係る電気光学装置１００の画素１００ａの説明図であ
り、図３（ａ）、（ｂ）は、素子基板１０において隣り合う複数の画素の平面図、および
電気光学装置１００のＦ−Ｆ′断面図である。なお、図３（ａ）では、各層を以下の線
下層側遮光層８ａ＝細くて長い破線
半導体層１ａ＝細くて短い点線
走査線３ａ＝太い実線
ドレイン電極４ａ＝細い実線
データ線６ａおよび中継電極６ｂ＝細い一点鎖線
容量線５ａ＝太い一点鎖線
上層側遮光層７ａおよび中継電極７ｂ＝細い二点鎖線
画素電極９ａ＝太い破線
で示してある。また、図３（ａ）では、互いの端部が平面視で重なり合う層については、
層の形状等が分かりやすいように、端部の位置をずらしてある。
図３（ａ）に示すように、素子基板１０において対向基板２０と対向する一方面１０ｓ
には、複数の画素１００ａの各々に画素電極９ａが形成されており、隣り合う画素電極９
ａにより挟まれた画素間領域に沿ってデータ線６ａおよび走査線３ａが形成されている。
本形態において、画素間領域は縦横に延在しており、走査線３ａは画素間領域のうち、Ｘ
方向に延在する第１画素間領域に沿って直線的に延在し、データ線６ａは、Ｙ方向に延在
する第２画素間領域に沿って直線的に延在している。また、データ線６ａと走査線３ａと
の交差に対応して画素スイッチング素子３０が形成されており、本形態において、画素ス
イッチング素子３０は、データ線６ａと走査線３ａとの交差領域およびその付近を利用し
て形成されている。素子基板１０には容量線５ａが形成されており、かかる容量線５ａに
は共通電位Ｖcomが印加されている。本形態において、容量線５ａは、走査線３ａおよび
データ線６ａに重なるように延在して格子状に形成されている。画素スイッチング素子３
０の上層側には上層側遮光層７ａが形成されており、かかる上層側遮光層７ａは、データ
線６ａおよび走査線３ａに重なるように延在している。画素スイッチング素子３０の下層
側には下層側遮光層８ａが形成されており、かかる下層側遮光層８ａは、走査線３ａおよ
びデータ線６ａと重なるように延在している。
には、複数の画素１００ａの各々に画素電極９ａが形成されており、隣り合う画素電極９
ａにより挟まれた画素間領域に沿ってデータ線６ａおよび走査線３ａが形成されている。
本形態において、画素間領域は縦横に延在しており、走査線３ａは画素間領域のうち、Ｘ
方向に延在する第１画素間領域に沿って直線的に延在し、データ線６ａは、Ｙ方向に延在
する第２画素間領域に沿って直線的に延在している。また、データ線６ａと走査線３ａと
の交差に対応して画素スイッチング素子３０が形成されており、本形態において、画素ス
イッチング素子３０は、データ線６ａと走査線３ａとの交差領域およびその付近を利用し
て形成されている。素子基板１０には容量線５ａが形成されており、かかる容量線５ａに
は共通電位Ｖcomが印加されている。本形態において、容量線５ａは、走査線３ａおよび
データ線６ａに重なるように延在して格子状に形成されている。画素スイッチング素子３
０の上層側には上層側遮光層７ａが形成されており、かかる上層側遮光層７ａは、データ
線６ａおよび走査線３ａに重なるように延在している。画素スイッチング素子３０の下層
側には下層側遮光層８ａが形成されており、かかる下層側遮光層８ａは、走査線３ａおよ
びデータ線６ａと重なるように延在している。
図３（ｂ）に示すように、素子基板１０は、基板本体が石英基板やガラス基板等の透光
性基板１０ｗからなり、透光性基板１０ｗの電気光学層５０側の面（対向基板２０と対向
する一方面１０ｓ側）には、以下に説明する画素電極９ａ、画素スイッチング用の画素ス
イッチング素子３０、および配向膜１６等が構成されている。また、対向基板２０の基板
本体は、石英基板やガラス基板等の透光性基板２０ｗからなり、透光性基板２０ｗの電気
光学層５０側の面（素子基板１０と対向する一方面２０ｓ）には、遮光層２９、共通電極
２１、および配向膜２６等が構成されている。
性基板１０ｗからなり、透光性基板１０ｗの電気光学層５０側の面（対向基板２０と対向
する一方面１０ｓ側）には、以下に説明する画素電極９ａ、画素スイッチング用の画素ス
イッチング素子３０、および配向膜１６等が構成されている。また、対向基板２０の基板
本体は、石英基板やガラス基板等の透光性基板２０ｗからなり、透光性基板２０ｗの電気
光学層５０側の面（素子基板１０と対向する一方面２０ｓ）には、遮光層２９、共通電極
２１、および配向膜２６等が構成されている。
素子基板１０において、透光性基板１０ｗの一方面１０ｓ側には、導電性のポリシリコ
ン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる下層側遮光層
８ａが形成されている。本形態において、下層側遮光層８ａは、タングステンシリサイド
（ＷＳｉ）、タングステン、窒化チタン等の遮光膜からなり、電気光学装置１００を透過
した後の光が他の部材で反射した際、かかる反射光が半導体層１ａに入射して画素スイッ
チング素子３０で光電流に起因する誤動作が発生することを防止する。なお、下層側遮光
層８ａを走査線として構成する場合もあり、この場合、後述するゲート電極３ｃと下層側
遮光層８ａを導通させた構成とする。本形態において、下層側遮光層８ａは、タングステ
ンシリサイドからなる。
ン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる下層側遮光層
８ａが形成されている。本形態において、下層側遮光層８ａは、タングステンシリサイド
（ＷＳｉ）、タングステン、窒化チタン等の遮光膜からなり、電気光学装置１００を透過
した後の光が他の部材で反射した際、かかる反射光が半導体層１ａに入射して画素スイッ
チング素子３０で光電流に起因する誤動作が発生することを防止する。なお、下層側遮光
層８ａを走査線として構成する場合もあり、この場合、後述するゲート電極３ｃと下層側
遮光層８ａを導通させた構成とする。本形態において、下層側遮光層８ａは、タングステ
ンシリサイドからなる。
透光性基板１０ｗの一方面１０ｓ側において、下層側遮光層８ａの上層側には、シリコ
ン酸化膜からなる透光性の絶縁膜１２が形成されており、かかる絶縁膜１２の表面側に、
半導体層１ａを備えた画素スイッチング素子３０が形成されている。画素スイッチング素
子３０は、データ線６ａの延在方向に長辺方向を向けた半導体層１ａと、半導体層１ａの
長さ方向と直交する方向に延在して半導体層１ａの長さ方向の中央部分に重なるゲート電
極３ｃとを備えており、本形態において、ゲート電極３ｃは走査線３ａの一部からなる。
画素スイッチング素子３０は、半導体層１ａとゲート電極３ｃとの間に透光性のゲート絶
縁層２を有している。半導体層１ａは、ゲート電極３ｃに対してゲート絶縁層２を介して
対向するチャネル領域１ｇを備えているとともに、チャネル領域１ｇの両側にソース領域
１ｂおよびドレイン領域１ｃを備えている。本形態において、画素スイッチング素子３０
は、ＬＤＤ構造を有している。従って、ソース領域１ｂおよびドレイン領域１ｃは各々、
チャネル領域１ｇの両側に低濃度領域を備え、低濃度領域に対してチャネル領域１ｇとは
反対側で隣接する領域に高濃度領域を備えている。
ン酸化膜からなる透光性の絶縁膜１２が形成されており、かかる絶縁膜１２の表面側に、
半導体層１ａを備えた画素スイッチング素子３０が形成されている。画素スイッチング素
子３０は、データ線６ａの延在方向に長辺方向を向けた半導体層１ａと、半導体層１ａの
長さ方向と直交する方向に延在して半導体層１ａの長さ方向の中央部分に重なるゲート電
極３ｃとを備えており、本形態において、ゲート電極３ｃは走査線３ａの一部からなる。
画素スイッチング素子３０は、半導体層１ａとゲート電極３ｃとの間に透光性のゲート絶
縁層２を有している。半導体層１ａは、ゲート電極３ｃに対してゲート絶縁層２を介して
対向するチャネル領域１ｇを備えているとともに、チャネル領域１ｇの両側にソース領域
１ｂおよびドレイン領域１ｃを備えている。本形態において、画素スイッチング素子３０
は、ＬＤＤ構造を有している。従って、ソース領域１ｂおよびドレイン領域１ｃは各々、
チャネル領域１ｇの両側に低濃度領域を備え、低濃度領域に対してチャネル領域１ｇとは
反対側で隣接する領域に高濃度領域を備えている。
半導体層１ａは、ポリシリコン膜（多結晶シリコン膜）等によって構成されている。ゲ
ート絶縁層２は、半導体層１ａを熱酸化したシリコン酸化膜からなる第１ゲート絶縁層２
ａと、温度が７００〜９００℃の高温条件での減圧ＣＶＤ法により形成されたシリコン酸
化膜からなる第２ゲート絶縁層２ｂとの２層構造からなる。ゲート電極３ｃおよび走査線
３ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の
導電膜からなる。本形態において、ゲート電極３ｃは、導電性のポリシリコン膜とタング
ステンシリサイド膜との２層構造を有している。
ート絶縁層２は、半導体層１ａを熱酸化したシリコン酸化膜からなる第１ゲート絶縁層２
ａと、温度が７００〜９００℃の高温条件での減圧ＣＶＤ法により形成されたシリコン酸
化膜からなる第２ゲート絶縁層２ｂとの２層構造からなる。ゲート電極３ｃおよび走査線
３ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の
導電膜からなる。本形態において、ゲート電極３ｃは、導電性のポリシリコン膜とタング
ステンシリサイド膜との２層構造を有している。
ゲート電極３ｃの上層側には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリコン酸化膜
等からなる透光性の層間絶縁膜４１が形成され、層間絶縁膜４１の上層には、ドレイン電
極４ａが形成されている。本形態において、層間絶縁膜４１は、シリコン酸化膜からなる
。ドレイン電極４ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金
属化合物膜等の導電膜からなる。本形態において、ドレイン電極４ａはポリシリコン膜か
らなる。ドレイン電極４ａは、半導体層１ａのドレイン領域１ｃ（画素電極側ソースドレ
イン領域）と一部が重なるように形成されており、層間絶縁膜４１およびゲート絶縁層２
を貫通するコンタクトホール４１ａを介してドレイン領域１ｃに導通している。
等からなる透光性の層間絶縁膜４１が形成され、層間絶縁膜４１の上層には、ドレイン電
極４ａが形成されている。本形態において、層間絶縁膜４１は、シリコン酸化膜からなる
。ドレイン電極４ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金
属化合物膜等の導電膜からなる。本形態において、ドレイン電極４ａはポリシリコン膜か
らなる。ドレイン電極４ａは、半導体層１ａのドレイン領域１ｃ（画素電極側ソースドレ
イン領域）と一部が重なるように形成されており、層間絶縁膜４１およびゲート絶縁層２
を貫通するコンタクトホール４１ａを介してドレイン領域１ｃに導通している。
ドレイン電極４ａの上層側には、シリコン酸化膜等からなる透光性のエッチングストッ
パー層４９、および透光性の誘電体層４０が形成されており、かかる誘電体層４０の上層
側には容量線５ａが形成されている。誘電体層４０としては、シリコン酸化膜やシリコン
窒化膜等のシリコン化合物を用いることができる他、アルミニウム酸化膜、チタン酸化膜
、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸
化膜等の高誘電率の誘電体層を用いることができる。容量線５ａは、導電性のポリシリコ
ン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態にお
いて、容量線５ａは、チタン窒化膜、アルミニウム膜、およびチタン窒化膜との３層構造
を有している。ここで、容量線５ａは、誘電体層４０を介してドレイン電極４ａと重なっ
ており、保持容量５５を構成している。
パー層４９、および透光性の誘電体層４０が形成されており、かかる誘電体層４０の上層
側には容量線５ａが形成されている。誘電体層４０としては、シリコン酸化膜やシリコン
窒化膜等のシリコン化合物を用いることができる他、アルミニウム酸化膜、チタン酸化膜
、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸
化膜等の高誘電率の誘電体層を用いることができる。容量線５ａは、導電性のポリシリコ
ン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態にお
いて、容量線５ａは、チタン窒化膜、アルミニウム膜、およびチタン窒化膜との３層構造
を有している。ここで、容量線５ａは、誘電体層４０を介してドレイン電極４ａと重なっ
ており、保持容量５５を構成している。
容量線５ａの上層側には層間絶縁膜４２が形成されており、かかる層間絶縁膜４２の上
層側には、データ線６ａと中継電極６ｂとが同一の導電膜により形成されている。層間絶
縁膜４２はシリコン酸化膜からなる。データ線６ａと中継電極６ｂは、導電性のポリシリ
コン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態に
おいて、データ線６ａおよび中継電極６ｂは、チタン膜や、チタン窒化膜とアルミニウム
膜との２層乃至４層の積層膜からなる。データ線６ａは、層間絶縁膜４２、エッチングス
トッパー層４９、層間絶縁膜４１およびゲート絶縁層２を貫通するコンタクトホール４２
ａを介してソース領域１ｂ（データ線側ソースドレイン領域）に導通している。中継電極
６ｂは、層間絶縁膜４２およびエッチングストッパー層４９を貫通するコンタクトホール
４２ｂを介してドレイン電極４ａに導通している。
層側には、データ線６ａと中継電極６ｂとが同一の導電膜により形成されている。層間絶
縁膜４２はシリコン酸化膜からなる。データ線６ａと中継電極６ｂは、導電性のポリシリ
コン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態に
おいて、データ線６ａおよび中継電極６ｂは、チタン膜や、チタン窒化膜とアルミニウム
膜との２層乃至４層の積層膜からなる。データ線６ａは、層間絶縁膜４２、エッチングス
トッパー層４９、層間絶縁膜４１およびゲート絶縁層２を貫通するコンタクトホール４２
ａを介してソース領域１ｂ（データ線側ソースドレイン領域）に導通している。中継電極
６ｂは、層間絶縁膜４２およびエッチングストッパー層４９を貫通するコンタクトホール
４２ｂを介してドレイン電極４ａに導通している。
データ線６ａおよび中継電極６ｂの上層側にはシリコン酸化膜等からなる透光性の層間
絶縁膜４４が形成されており、かかる層間絶縁膜４４の上層側には、上層側遮光層７ａお
よび中継電極７ｂが同一の導電膜によって形成されている。層間絶縁膜４４は、例えば、
テトラエトキシシランと酸素ガスとを用いたプラズマＣＶＤ法や、シランガスと亜酸化窒
素ガスとを用いたプラズマＣＶＤ法等により形成したシリコン酸化膜からなり、その表面
は平坦化されている。上層側遮光層７ａおよび中継電極７ｂは、導電性のポリシリコン膜
、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において
、上層側遮光層７ａおよび中継電極７ｂは、チタン膜や、チタン窒化膜とアルミニウム膜
との２層乃至４層の積層膜からなる。中継電極７ｂは、層間絶縁膜４４を貫通するコンタ
クトホール４４ａを介して中継電極６ｂに導通している。上層側遮光層７ａは、データ線
６ａと重なるように延在しており、遮光層として機能している。なお、上層側遮光層７ａ
を容量線５ａと導通させて、シールド層として利用してもよい。
絶縁膜４４が形成されており、かかる層間絶縁膜４４の上層側には、上層側遮光層７ａお
よび中継電極７ｂが同一の導電膜によって形成されている。層間絶縁膜４４は、例えば、
テトラエトキシシランと酸素ガスとを用いたプラズマＣＶＤ法や、シランガスと亜酸化窒
素ガスとを用いたプラズマＣＶＤ法等により形成したシリコン酸化膜からなり、その表面
は平坦化されている。上層側遮光層７ａおよび中継電極７ｂは、導電性のポリシリコン膜
、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において
、上層側遮光層７ａおよび中継電極７ｂは、チタン膜や、チタン窒化膜とアルミニウム膜
との２層乃至４層の積層膜からなる。中継電極７ｂは、層間絶縁膜４４を貫通するコンタ
クトホール４４ａを介して中継電極６ｂに導通している。上層側遮光層７ａは、データ線
６ａと重なるように延在しており、遮光層として機能している。なお、上層側遮光層７ａ
を容量線５ａと導通させて、シールド層として利用してもよい。
上層側遮光層７ａおよび中継電極７ｂの上層側には、シリコン酸化膜等からなる透光性
の層間絶縁膜４５が形成されており、かかる層間絶縁膜４５の上層側にはＩＴＯ膜等から
なる画素電極９ａが形成されている。層間絶縁膜４５には、層間絶縁膜４５を貫通して中
継電極７ｂまで到達したコンタクトホール４５ａが形成されており、画素電極９ａは、コ
ンタクトホール４５ａを介して中継電極７ｂに電気的に接続している。その結果、画素電
極９ａは、中継電極７ｂ、中継電極６ｂおよびドレイン電極４ａを介してドレイン領域１
ｃに電気的に接続している。層間絶縁膜４５は、例えば、テトラエトキシシランと酸素ガ
スとを用いたプラズマＣＶＤ法や、シランガスと亜酸化窒素ガスとを用いたプラズマＣＶ
Ｄ法等により形成したシリコン酸化膜からなる。また、層間絶縁膜４５は、ＮＳＧ（ノン
シリケートガラス）からなる下層側の第１絶縁膜と、ＢＳＧ（ボロンシリケートガラス）
からなる上層側の第２絶縁膜との構造を有している場合がある。いずれの場合も、層間絶
縁膜４５の表面は平坦化されている。
の層間絶縁膜４５が形成されており、かかる層間絶縁膜４５の上層側にはＩＴＯ膜等から
なる画素電極９ａが形成されている。層間絶縁膜４５には、層間絶縁膜４５を貫通して中
継電極７ｂまで到達したコンタクトホール４５ａが形成されており、画素電極９ａは、コ
ンタクトホール４５ａを介して中継電極７ｂに電気的に接続している。その結果、画素電
極９ａは、中継電極７ｂ、中継電極６ｂおよびドレイン電極４ａを介してドレイン領域１
ｃに電気的に接続している。層間絶縁膜４５は、例えば、テトラエトキシシランと酸素ガ
スとを用いたプラズマＣＶＤ法や、シランガスと亜酸化窒素ガスとを用いたプラズマＣＶ
Ｄ法等により形成したシリコン酸化膜からなる。また、層間絶縁膜４５は、ＮＳＧ（ノン
シリケートガラス）からなる下層側の第１絶縁膜と、ＢＳＧ（ボロンシリケートガラス）
からなる上層側の第２絶縁膜との構造を有している場合がある。いずれの場合も、層間絶
縁膜４５の表面は平坦化されている。
画素電極９ａの表面側には、ポリイミドや無機配向膜からなる配向膜１６が形成されて
いる。本形態において、配向膜１６は、ＳｉＯX（ｘ＜２）、ＳｉＯ2、ＴｉＯ2、ＭｇＯ
、Ａｌ2Ｏ3、Ｉｎ2Ｏ3、Ｓｂ2Ｏ3、Ｔａ2Ｏ5等の斜方蒸着膜（傾斜垂直配向膜／無機配向
膜）からなる。
いる。本形態において、配向膜１６は、ＳｉＯX（ｘ＜２）、ＳｉＯ2、ＴｉＯ2、ＭｇＯ
、Ａｌ2Ｏ3、Ｉｎ2Ｏ3、Ｓｂ2Ｏ3、Ｔａ2Ｏ5等の斜方蒸着膜（傾斜垂直配向膜／無機配向
膜）からなる。
（対向基板２０の構成）
対向基板２０では、石英基板やガラス基板等の透光性の透光性基板２０ｗの電気光学層
５０側の表面（素子基板１０に対向する一方面２０ｓ）には、遮光層２９、シリコン酸化
膜等からなる絶縁膜２８、およびＩＴＯ膜等の透光性導電膜からなる共通電極２１が形成
されており、かかる共通電極２１を覆うように、ポリイミドや無機配向膜からなる配向膜
２６が形成されている。本形態において、共通電極２１はＩＴＯ膜からなる。本形態にお
いて、配向膜２６は、配向膜１６と同様、ＳｉＯX（ｘ＜２）、ＳｉＯ2、ＴｉＯ2、Ｍｇ
Ｏ、Ａｌ2Ｏ3、Ｉｎ2Ｏ3、Ｓｂ2Ｏ3、Ｔａ2Ｏ5等の斜方蒸着膜（傾斜垂直配向膜／無機配
向膜）である。かかる配向膜１６、２６は、電気光学層５０に用いた誘電異方性が負のネ
マチック液晶化合物を傾斜垂直配向させ、液晶パネル１００ｐは、ノーマリブラックのＶ
Ａモードとして動作する。本形態では、配向膜１６、２６として、各種無機配向膜のうち
、シリコン酸化膜（ＳｉＯX）の斜方蒸着膜が用いられている。
対向基板２０では、石英基板やガラス基板等の透光性の透光性基板２０ｗの電気光学層
５０側の表面（素子基板１０に対向する一方面２０ｓ）には、遮光層２９、シリコン酸化
膜等からなる絶縁膜２８、およびＩＴＯ膜等の透光性導電膜からなる共通電極２１が形成
されており、かかる共通電極２１を覆うように、ポリイミドや無機配向膜からなる配向膜
２６が形成されている。本形態において、共通電極２１はＩＴＯ膜からなる。本形態にお
いて、配向膜２６は、配向膜１６と同様、ＳｉＯX（ｘ＜２）、ＳｉＯ2、ＴｉＯ2、Ｍｇ
Ｏ、Ａｌ2Ｏ3、Ｉｎ2Ｏ3、Ｓｂ2Ｏ3、Ｔａ2Ｏ5等の斜方蒸着膜（傾斜垂直配向膜／無機配
向膜）である。かかる配向膜１６、２６は、電気光学層５０に用いた誘電異方性が負のネ
マチック液晶化合物を傾斜垂直配向させ、液晶パネル１００ｐは、ノーマリブラックのＶ
Ａモードとして動作する。本形態では、配向膜１６、２６として、各種無機配向膜のうち
、シリコン酸化膜（ＳｉＯX）の斜方蒸着膜が用いられている。
（静電保護回路１０５の構成）
図４は、本発明の実施の形態１に係る電気光学装置１００に設けた静電保護回路の説明
図である。
図４は、本発明の実施の形態１に係る電気光学装置１００に設けた静電保護回路の説明
図である。
本形態の電気光学装置１００では、図２（ａ）に示すように、端子１０２とデータ線駆
動回路１０１とに挟まれた領域等を利用して、アナログ信号からなる画像信号ＶＩＤ１〜
ＶＩＤ６が供給される画像信号線ＬＶＩＤ１〜ＬＶＩＤ６に対して、静電保護回路１０５
が設けられている。
動回路１０１とに挟まれた領域等を利用して、アナログ信号からなる画像信号ＶＩＤ１〜
ＶＩＤ６が供給される画像信号線ＬＶＩＤ１〜ＬＶＩＤ６に対して、静電保護回路１０５
が設けられている。
より具体的には、図４に示すように、本形態の電気光学装置１００では、画像信号線Ｌ
ＶＩＤ１〜ＬＶＩＤ６の近傍には定電位線ＬＶＳＳＸ、ＬＶＤＤＸが延在している。かか
る定電位線ＬＶＳＳＸ、ＬＶＤＤＸのうち、定電位線ＬＶＳＳＸは、例えば、０Ｖの低電
位が供給される低電位線であり、定電位線ＬＶＳＳＸ、ＬＶＤＤＸに供給される画像信号
ＶＩＤ１〜ＶＩＤ６より低い電位が供給される。これに対して、定電位線ＬＶＤＤＸは、
例えば、１５．５Ｖの高電位が供給される高電位線であり、定電位線ＬＶＳＳＸ、ＬＶＤ
ＤＸに供給される画像信号ＶＩＤ１〜ＶＩＤ６より高い電位が供給される。そこで、本形
態では、定電位線ＬＶＳＳＸ、ＬＶＤＤＸを利用して静電保護回路１０５が構成されてい
る。
ＶＩＤ１〜ＬＶＩＤ６の近傍には定電位線ＬＶＳＳＸ、ＬＶＤＤＸが延在している。かか
る定電位線ＬＶＳＳＸ、ＬＶＤＤＸのうち、定電位線ＬＶＳＳＸは、例えば、０Ｖの低電
位が供給される低電位線であり、定電位線ＬＶＳＳＸ、ＬＶＤＤＸに供給される画像信号
ＶＩＤ１〜ＶＩＤ６より低い電位が供給される。これに対して、定電位線ＬＶＤＤＸは、
例えば、１５．５Ｖの高電位が供給される高電位線であり、定電位線ＬＶＳＳＸ、ＬＶＤ
ＤＸに供給される画像信号ＶＩＤ１〜ＶＩＤ６より高い電位が供給される。そこで、本形
態では、定電位線ＬＶＳＳＸ、ＬＶＤＤＸを利用して静電保護回路１０５が構成されてい
る。
より具体的には、静電保護回路１０５では、画像信号線ＬＶＩＤ１と定電位線ＬＶＤＤ
Ｘとの間に第１静電保護素子９１が接続され、画像信号線ＬＶＩＤ１と定電位線ＬＶＳＳ
Ｘとの間には第２静電保護素子９２が接続されている。
Ｘとの間に第１静電保護素子９１が接続され、画像信号線ＬＶＩＤ１と定電位線ＬＶＳＳ
Ｘとの間には第２静電保護素子９２が接続されている。
ここで、第１静電保護素子９１および第２静電保護素子９２はダイオードとして機能す
る。また、第１静電保護素子９１は、アノードが画像信号線ＬＶＩＤ１に接続され、カソ
ードが定電位線ＬＶＤＤＸ（高電位線）に接続されている。また、第２静電保護素子９２
は、アノードが定電位線ＬＶＳＳＸ（低電位線）に接続され、カソードが画像信号線ＬＶ
ＩＤ１に接続されている。このため、第１静電保護素子９１および第２静電保護素子９２
はいずれも、通常時、逆バイアスされた状態にある。従って、画像信号線ＬＶＩＤ１から
定電位線ＬＶＳＳＸ、ＬＶＤＤＸへの信号の漏れが発生しない。また、製造工程等におい
て、画像信号線ＬＶＩＤ１の接続端子ＴＶＩＤ１から静電気が侵入した際、かかる静電気
を第１静電保護素子９１および第２静電保護素子９２を介して定電位線ＬＶＳＳＸ、ＬＶ
ＤＤＸに逃がすことができる。かかる構成は、他の画像信号線ＬＶＩＤ２〜ＬＶＩＤ６で
も同様であるため、説明を省略する。
る。また、第１静電保護素子９１は、アノードが画像信号線ＬＶＩＤ１に接続され、カソ
ードが定電位線ＬＶＤＤＸ（高電位線）に接続されている。また、第２静電保護素子９２
は、アノードが定電位線ＬＶＳＳＸ（低電位線）に接続され、カソードが画像信号線ＬＶ
ＩＤ１に接続されている。このため、第１静電保護素子９１および第２静電保護素子９２
はいずれも、通常時、逆バイアスされた状態にある。従って、画像信号線ＬＶＩＤ１から
定電位線ＬＶＳＳＸ、ＬＶＤＤＸへの信号の漏れが発生しない。また、製造工程等におい
て、画像信号線ＬＶＩＤ１の接続端子ＴＶＩＤ１から静電気が侵入した際、かかる静電気
を第１静電保護素子９１および第２静電保護素子９２を介して定電位線ＬＶＳＳＸ、ＬＶ
ＤＤＸに逃がすことができる。かかる構成は、他の画像信号線ＬＶＩＤ２〜ＬＶＩＤ６で
も同様であるため、説明を省略する。
（静電保護回路１０５の詳細構成）
図５は、本発明の実施の形態１に係る電気光学装置１００に設けた静電保護回路の具体
的構成例を示す説明図である。図６は、本発明の実施の形態１に係る電気光学装置１００
に設けた静電保護素子の具体的構成例を示す説明図であり、図６（ａ）、（ｂ）は、静電
保護素子の平面図、および断面図である。図７は、本発明の実施の形態１に係る電気光学
装置１００において、静電保護素子用の半導体膜と放熱層との接続部分を拡大して示す説
明図である。
図５は、本発明の実施の形態１に係る電気光学装置１００に設けた静電保護回路の具体
的構成例を示す説明図である。図６は、本発明の実施の形態１に係る電気光学装置１００
に設けた静電保護素子の具体的構成例を示す説明図であり、図６（ａ）、（ｂ）は、静電
保護素子の平面図、および断面図である。図７は、本発明の実施の形態１に係る電気光学
装置１００において、静電保護素子用の半導体膜と放熱層との接続部分を拡大して示す説
明図である。
図５に示すように、本形態では、静電保護回路１０５を構成するにあたって、第１静電
保護素子９１および第２静電保護素子９２はいずれも、ダイオード接続されたＭＯＳ型ト
ランジスター９１ａ、９２ａからなる。より具体的には、第１静電保護素子９１は、ｐ型
のＭＯＳ型トランジスター９１ａであり、ゲートおよびドレインは互いに電気的に短絡さ
れて定電位線ＬＶＤＤＸ（高電位線）に電気的に接続され、ソースは、画像信号線ＬＶＩ
Ｄ１に電気的に接続されている。第２静電保護素子９２は、ｎ型のＭＯＳ型トランジスタ
ー９２ａであり、ゲートおよびドレインは互いに電気的に短絡されて定電位線ＬＶＳＳＸ
（低電位線）に電気的に接続され、ソースは、画像信号線ＬＶＩＤ１に電気的に接続され
ている。かかる構成は、他の画像信号線ＬＶＩＤ２〜ＬＶＩＤ６でも同様であるため、説
明を省略する。
保護素子９１および第２静電保護素子９２はいずれも、ダイオード接続されたＭＯＳ型ト
ランジスター９１ａ、９２ａからなる。より具体的には、第１静電保護素子９１は、ｐ型
のＭＯＳ型トランジスター９１ａであり、ゲートおよびドレインは互いに電気的に短絡さ
れて定電位線ＬＶＤＤＸ（高電位線）に電気的に接続され、ソースは、画像信号線ＬＶＩ
Ｄ１に電気的に接続されている。第２静電保護素子９２は、ｎ型のＭＯＳ型トランジスタ
ー９２ａであり、ゲートおよびドレインは互いに電気的に短絡されて定電位線ＬＶＳＳＸ
（低電位線）に電気的に接続され、ソースは、画像信号線ＬＶＩＤ１に電気的に接続され
ている。かかる構成は、他の画像信号線ＬＶＩＤ２〜ＬＶＩＤ６でも同様であるため、説
明を省略する。
ＭＯＳ型トランジスター９１ａ、９２ａは、図３を参照して説明した半導体層１ａや、
走査線３ａやデータ線６ａを構成する導電膜によって構成される。以下、図６を参照して
、定電位線ＬＶＳＳＸ、ＬＶＤＤＸおよび画像信号線ＬＶＩＤ１〜ＬＶＩＤ６が、データ
線６ａと同層に形成された導電膜から構成されている場合を説明する。なお、定電位線Ｌ
ＶＳＳＸ、ＬＶＤＤＸおよび画像信号線ＬＶＩＤ１〜ＬＶＩＤ６が、走査線３ａと同層に
形成されている場合も、略同様な構造を利用して、ＭＯＳ型トランジスター９１ａ、９２
ａを構成することができる。なお、以下の説明では、図３に示す導電膜等を参照しながら
説明する。
走査線３ａやデータ線６ａを構成する導電膜によって構成される。以下、図６を参照して
、定電位線ＬＶＳＳＸ、ＬＶＤＤＸおよび画像信号線ＬＶＩＤ１〜ＬＶＩＤ６が、データ
線６ａと同層に形成された導電膜から構成されている場合を説明する。なお、定電位線Ｌ
ＶＳＳＸ、ＬＶＤＤＸおよび画像信号線ＬＶＩＤ１〜ＬＶＩＤ６が、走査線３ａと同層に
形成されている場合も、略同様な構造を利用して、ＭＯＳ型トランジスター９１ａ、９２
ａを構成することができる。なお、以下の説明では、図３に示す導電膜等を参照しながら
説明する。
本形態では、図６に示すように、画像信号線ＬＶＩＤ１は、データ線６ａと同層に形成
された導電膜６ｅから構成され、定電位線ＬＶＳＳＸは、データ線６ａと同層に形成され
た導電膜６ｆから構成され、定電位線ＬＶＤＤＸは、データ線６ａと同層に形成された導
電膜６ｇから構成されている。また、ＭＯＳ型トランジスター９１ａ、９２ａは、定電位
線ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間に構成されている。このため、素子基板１０の
一方面１０ｓ側には、画像信号線ＬＶＩＤ１と重なる位置から定電位線ＬＶＳＳＸと定電
位線ＬＶＤＤＸとの間まで延在する導電膜３ｅと、導電膜３ｅと重なる位置から定電位線
ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間に沿って延在する導電膜６ｆとが形成されている
。ここで、導電膜３ｅは、走査線３ａと同層に形成された導電膜であり、導電膜６ｆは、
データ線６ａと同層に形成された導電膜である。このため、画像信号線ＬＶＩＤ１と導電
膜３ｅとは、層間絶縁膜４２等を貫通するコンタクトホール４２ｅを介して電気的に接続
され、導電膜３ｅと導電膜６ｆとは、層間絶縁膜４２等を貫通するコンタクトホール４２
ｆを介して電気的に接続されている。また、定電位線ＬＶＳＳＸには、定電位線ＬＶＤＤ
Ｘに向けて突出した凸部６ｉが形成され、定電位線ＬＶＤＤＸには、定電位線ＬＶＳＳＸ
に向けて突出した凸部６ｈが形成されている。
された導電膜６ｅから構成され、定電位線ＬＶＳＳＸは、データ線６ａと同層に形成され
た導電膜６ｆから構成され、定電位線ＬＶＤＤＸは、データ線６ａと同層に形成された導
電膜６ｇから構成されている。また、ＭＯＳ型トランジスター９１ａ、９２ａは、定電位
線ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間に構成されている。このため、素子基板１０の
一方面１０ｓ側には、画像信号線ＬＶＩＤ１と重なる位置から定電位線ＬＶＳＳＸと定電
位線ＬＶＤＤＸとの間まで延在する導電膜３ｅと、導電膜３ｅと重なる位置から定電位線
ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間に沿って延在する導電膜６ｆとが形成されている
。ここで、導電膜３ｅは、走査線３ａと同層に形成された導電膜であり、導電膜６ｆは、
データ線６ａと同層に形成された導電膜である。このため、画像信号線ＬＶＩＤ１と導電
膜３ｅとは、層間絶縁膜４２等を貫通するコンタクトホール４２ｅを介して電気的に接続
され、導電膜３ｅと導電膜６ｆとは、層間絶縁膜４２等を貫通するコンタクトホール４２
ｆを介して電気的に接続されている。また、定電位線ＬＶＳＳＸには、定電位線ＬＶＤＤ
Ｘに向けて突出した凸部６ｉが形成され、定電位線ＬＶＤＤＸには、定電位線ＬＶＳＳＸ
に向けて突出した凸部６ｈが形成されている。
素子基板１０の一方面１０ｓ側には、定電位線ＬＶＤＤＸと重なる位置から導電膜６ｆ
と重なる位置まで延在する第１半導体層１ｓと、定電位線ＬＶＳＳＸと重なる位置から導
電膜６ｆと重なる位置まで延在する第２半導体層１ｔとが形成されており、第１半導体層
１ｓおよび第２半導体層１ｔは半導体層１ａと同層に形成されたシリコン膜からなる。
と重なる位置まで延在する第１半導体層１ｓと、定電位線ＬＶＳＳＸと重なる位置から導
電膜６ｆと重なる位置まで延在する第２半導体層１ｔとが形成されており、第１半導体層
１ｓおよび第２半導体層１ｔは半導体層１ａと同層に形成されたシリコン膜からなる。
また、素子基板１０の一方面１０ｓ側には、定電位線ＬＶＤＤＸと導電膜６ｆとの間に
おいて第１半導体層１ｓの中央付近と交差する第１ゲート電極３ｓが形成され、定電位線
ＬＶＳＳＸと導電膜６ｆとの間において第２半導体層１ｔの中央付近と交差する第２ゲー
ト電極３ｔが形成されている。第１ゲート電極３ｓおよび第２ゲート電極３ｔは走査線３
ａと同層に形成されている。第１半導体層１ｓには第１ゲート電極３ｓに対してセルフア
ライン的にｐ型不純物が導入されており、かかる不純物の導入領域によって、ドレイン領
域１ｓａとソース領域１ｓｂとが形成されている。第２半導体層１ｔには第２ゲート電極
３ｔとセルフアライン的にｎ型不純物が導入されており、かかる不純物の導入領域によっ
て、ドレイン領域１ｔａとソース領域１ｔｂとが形成されている。
おいて第１半導体層１ｓの中央付近と交差する第１ゲート電極３ｓが形成され、定電位線
ＬＶＳＳＸと導電膜６ｆとの間において第２半導体層１ｔの中央付近と交差する第２ゲー
ト電極３ｔが形成されている。第１ゲート電極３ｓおよび第２ゲート電極３ｔは走査線３
ａと同層に形成されている。第１半導体層１ｓには第１ゲート電極３ｓに対してセルフア
ライン的にｐ型不純物が導入されており、かかる不純物の導入領域によって、ドレイン領
域１ｓａとソース領域１ｓｂとが形成されている。第２半導体層１ｔには第２ゲート電極
３ｔとセルフアライン的にｎ型不純物が導入されており、かかる不純物の導入領域によっ
て、ドレイン領域１ｔａとソース領域１ｔｂとが形成されている。
定電位線ＬＶＤＤＸは、層間絶縁膜４２等を貫通するコンタクトホール４２ｇを介して
第１半導体層１ｓのドレイン領域１ｓａに電気的に接続され、定電位線ＬＶＤＤＸの凸部
６ｈは、層間絶縁膜４２等を貫通するコンタクトホール４２ｉを介して第１ゲート電極３
ｓに電気的に接続されている。また、導電膜６ｆは、層間絶縁膜４２等を貫通するコンタ
クトホール４２ｓを介して第１半導体層１ｓのソース領域１ｓｂに電気的に接続されてい
る。定電位線ＬＶＳＳＸは、層間絶縁膜４２等を貫通するコンタクトホール４２ｈを介し
て第２半導体層１ｔのドレイン領域１ｔａに電気的に接続され、定電位線ＬＶＳＳＸの凸
部６ｉは、層間絶縁膜４２等を貫通するコンタクトホール４２ｊを介して第２ゲート電極
３ｔに電気的に接続されている。また、導電膜６ｆは、層間絶縁膜４２等を貫通するコン
タクトホール４２ｔを介して第２半導体層１ｔのソース領域１ｔｂに電気的に接続されて
いる。このようにして、絶縁膜１２に対して透光性基板１０ｗと反対側には、ダイオード
接続されたＭＯＳ型トランジスター９１ａ、９２ａが構成されている。
第１半導体層１ｓのドレイン領域１ｓａに電気的に接続され、定電位線ＬＶＤＤＸの凸部
６ｈは、層間絶縁膜４２等を貫通するコンタクトホール４２ｉを介して第１ゲート電極３
ｓに電気的に接続されている。また、導電膜６ｆは、層間絶縁膜４２等を貫通するコンタ
クトホール４２ｓを介して第１半導体層１ｓのソース領域１ｓｂに電気的に接続されてい
る。定電位線ＬＶＳＳＸは、層間絶縁膜４２等を貫通するコンタクトホール４２ｈを介し
て第２半導体層１ｔのドレイン領域１ｔａに電気的に接続され、定電位線ＬＶＳＳＸの凸
部６ｉは、層間絶縁膜４２等を貫通するコンタクトホール４２ｊを介して第２ゲート電極
３ｔに電気的に接続されている。また、導電膜６ｆは、層間絶縁膜４２等を貫通するコン
タクトホール４２ｔを介して第２半導体層１ｔのソース領域１ｔｂに電気的に接続されて
いる。このようにして、絶縁膜１２に対して透光性基板１０ｗと反対側には、ダイオード
接続されたＭＯＳ型トランジスター９１ａ、９２ａが構成されている。
（放熱層８ｓ、８ｔの構成）
このように構成した電気光学装置１００において、透光性基板１０ｗと絶縁膜１２との
間には、ＭＯＳ型トランジスター９１ａのドレイン領域１ｓａと平面視で重なる放熱層８
ｓと、ＭＯＳ型トランジスター９２ａのドレイン領域１ｔａと平面視で重なる放熱層８ｔ
とが形成されている。かかる放熱層８ｓ、８ｔは下層側遮光層８ａと同層に形成された導
電膜からなり、下層側遮光層８ａと同一材料からなる。本形態において、下層側遮光層８
ａおよび放熱層８ｓ、８ｔはタングステンシリサイドからなる。放熱層８ｓは第１ゲート
電極３ｓとは平面視で重なっておらず、放熱層８ｔは第２ゲート電極３ｔとは平面視で重
なっていない。
このように構成した電気光学装置１００において、透光性基板１０ｗと絶縁膜１２との
間には、ＭＯＳ型トランジスター９１ａのドレイン領域１ｓａと平面視で重なる放熱層８
ｓと、ＭＯＳ型トランジスター９２ａのドレイン領域１ｔａと平面視で重なる放熱層８ｔ
とが形成されている。かかる放熱層８ｓ、８ｔは下層側遮光層８ａと同層に形成された導
電膜からなり、下層側遮光層８ａと同一材料からなる。本形態において、下層側遮光層８
ａおよび放熱層８ｓ、８ｔはタングステンシリサイドからなる。放熱層８ｓは第１ゲート
電極３ｓとは平面視で重なっておらず、放熱層８ｔは第２ゲート電極３ｔとは平面視で重
なっていない。
ここで、放熱層８ｓとＭＯＳ型トランジスター９１ａのドレイン領域１ｓａとは、絶縁
膜１２に形成されたコンタクトホール１２ｓを介して接続し、放熱層８ｔとＭＯＳ型トラ
ンジスター９２ａのドレイン領域１ｔａとは、絶縁膜１２に形成されたコンタクトホール
１２ｔを介して接続している。本形態では、コンタクトホール１２ｓ、１２ｔを形成する
際、底部で放熱層８ｓ、８ｔの表面もエッチングする。
膜１２に形成されたコンタクトホール１２ｓを介して接続し、放熱層８ｔとＭＯＳ型トラ
ンジスター９２ａのドレイン領域１ｔａとは、絶縁膜１２に形成されたコンタクトホール
１２ｔを介して接続している。本形態では、コンタクトホール１２ｓ、１２ｔを形成する
際、底部で放熱層８ｓ、８ｔの表面もエッチングする。
このため、図７に示すように、放熱層８ｓの表面には、コンタクトホール１２ｓの底部
に凹部８ｅが形成されており、ＭＯＳ型トランジスター９１ａのドレイン領域１ｓａは、
凹部８ｅの底部および側面において放熱層８ｓと接している。また、放熱層８ｔの表面に
は、コンタクトホール１２ｔの底部に凹部８ｆが形成されており、ＭＯＳ型トランジスタ
ー９２ａのドレイン領域１ｔａは、凹部８ｆの底部および側面において放熱層８ｔと接し
ている。
に凹部８ｅが形成されており、ＭＯＳ型トランジスター９１ａのドレイン領域１ｓａは、
凹部８ｅの底部および側面において放熱層８ｓと接している。また、放熱層８ｔの表面に
は、コンタクトホール１２ｔの底部に凹部８ｆが形成されており、ＭＯＳ型トランジスタ
ー９２ａのドレイン領域１ｔａは、凹部８ｆの底部および側面において放熱層８ｔと接し
ている。
かかる構成は、他の画像信号線ＬＶＩＤ２〜ＬＶＩＤ６でも同様であるため、説明を省
略する。ここで、ＭＯＳ型トランジスター９１ａ、９２ａは、複数の画像信号線ＬＶＩＤ
１〜ＬＶＩＤ６のいずれにも形成されているとともに、かかるＭＯＳ型トランジスター９
１ａ、９２ａのいずれに対しても、放熱層８ｓ、８ｔが形成されている。本形態において
、放熱層８ｓ、８ｔは、定電位線ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間に沿って帯状に
延在し、複数の画像信号線ＬＶＩＤ１〜ＬＶＩＤ６に対して設けられた放熱層８ｓ同士、
および放熱層８ｔ同士が連続して繋がっている。また、放熱層８ｓ、８ｔの端部では、放
熱層８ｓと放熱層８ｔとが繋がっている。
略する。ここで、ＭＯＳ型トランジスター９１ａ、９２ａは、複数の画像信号線ＬＶＩＤ
１〜ＬＶＩＤ６のいずれにも形成されているとともに、かかるＭＯＳ型トランジスター９
１ａ、９２ａのいずれに対しても、放熱層８ｓ、８ｔが形成されている。本形態において
、放熱層８ｓ、８ｔは、定電位線ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間に沿って帯状に
延在し、複数の画像信号線ＬＶＩＤ１〜ＬＶＩＤ６に対して設けられた放熱層８ｓ同士、
および放熱層８ｔ同士が連続して繋がっている。また、放熱層８ｓ、８ｔの端部では、放
熱層８ｓと放熱層８ｔとが繋がっている。
（本形態の主な効果）
以上説明したように、本形態では、絶縁膜１２に対して透光性基板１０ｗとは反対側に
ＭＯＳ型トランジスター９１ａ、９２ａ（静電保護素子）が設けられ、透光性基板１０ｗ
と絶縁膜１２との間には、ＭＯＳ型トランジスター９１ａ、９２ａのドレイン領域１ｓａ
、１ｔａと平面視で重なる放熱層８ｓ、８ｔが設けられている。また、放熱層８ｓ、８ｔ
は、絶縁膜１２に形成されたコンタクトホール１２ｓ、１２ｔを介してドレイン領域１ｓ
ａ、１ｔａに接続されている。このため、端子ＴＶＩＤ１〜ＴＶＩＤ６から画像信号線Ｌ
ＶＩＤ１〜ＬＶＩＤ６に侵入した静電気をＭＯＳ型トランジスター９１ａ、９２ａを介し
て放出する際、ＭＯＳ型トランジスター９１ａ、９２ａのドレイン領域１ｓａ、１ｔａに
大電流が流れて発熱しても、かかる熱をコンタクトホール１２ｓ、１２ｔを介して放熱層
８ｓ、８ｔに逃がすことができる。従って、絶縁膜１２上にＭＯＳ型トランジスター９１
ａ、９２ａ（静電保護素子）を形成しても、ＭＯＳ型トランジスター９１ａ、９２ａの発
熱による損傷を抑制することができる。また、透光性基板１０ｗとして放熱性の低い石英
基板やガラス基板を用い、上層側が放熱性の低い絶縁膜１２で覆われている場合でも、Ｍ
ＯＳ型トランジスター９１ａ、９２ａの発熱による損傷を抑制することができる。さらに
、第１半導体層１ｓおよび第２半導体層１ｔは、透光性基板１０ｗに形成された薄膜であ
るが、熱を放熱層８ｓ、８ｔに逃がすため、薄い第１半導体層１ｓおよび第２半導体層１
ｔによって、ＭＯＳ型トランジスター９１ａ、９２ａを形成した場合でも、ＭＯＳ型トラ
ンジスター９１ａ、９２ａの発熱による損傷を抑制することができる。
以上説明したように、本形態では、絶縁膜１２に対して透光性基板１０ｗとは反対側に
ＭＯＳ型トランジスター９１ａ、９２ａ（静電保護素子）が設けられ、透光性基板１０ｗ
と絶縁膜１２との間には、ＭＯＳ型トランジスター９１ａ、９２ａのドレイン領域１ｓａ
、１ｔａと平面視で重なる放熱層８ｓ、８ｔが設けられている。また、放熱層８ｓ、８ｔ
は、絶縁膜１２に形成されたコンタクトホール１２ｓ、１２ｔを介してドレイン領域１ｓ
ａ、１ｔａに接続されている。このため、端子ＴＶＩＤ１〜ＴＶＩＤ６から画像信号線Ｌ
ＶＩＤ１〜ＬＶＩＤ６に侵入した静電気をＭＯＳ型トランジスター９１ａ、９２ａを介し
て放出する際、ＭＯＳ型トランジスター９１ａ、９２ａのドレイン領域１ｓａ、１ｔａに
大電流が流れて発熱しても、かかる熱をコンタクトホール１２ｓ、１２ｔを介して放熱層
８ｓ、８ｔに逃がすことができる。従って、絶縁膜１２上にＭＯＳ型トランジスター９１
ａ、９２ａ（静電保護素子）を形成しても、ＭＯＳ型トランジスター９１ａ、９２ａの発
熱による損傷を抑制することができる。また、透光性基板１０ｗとして放熱性の低い石英
基板やガラス基板を用い、上層側が放熱性の低い絶縁膜１２で覆われている場合でも、Ｍ
ＯＳ型トランジスター９１ａ、９２ａの発熱による損傷を抑制することができる。さらに
、第１半導体層１ｓおよび第２半導体層１ｔは、透光性基板１０ｗに形成された薄膜であ
るが、熱を放熱層８ｓ、８ｔに逃がすため、薄い第１半導体層１ｓおよび第２半導体層１
ｔによって、ＭＯＳ型トランジスター９１ａ、９２ａを形成した場合でも、ＭＯＳ型トラ
ンジスター９１ａ、９２ａの発熱による損傷を抑制することができる。
また、放熱層８ｓ、８ｔにおいてコンタクトホール１２ｓ、１２ｔの底部は凹部８ｅ、
８ｆになっているため、ドレイン領域１ｓａ、１ｔａと放熱層８ｓ、８ｔとの接触面積を
広げることができる。従って、ドレイン領域１ｓａ、１ｔａが発熱しても、かかる熱をコ
ンタクトホール１２ｓ、１２ｔを介して放熱層８ｓ、８ｔに効率よく逃がすことができる
。
８ｆになっているため、ドレイン領域１ｓａ、１ｔａと放熱層８ｓ、８ｔとの接触面積を
広げることができる。従って、ドレイン領域１ｓａ、１ｔａが発熱しても、かかる熱をコ
ンタクトホール１２ｓ、１２ｔを介して放熱層８ｓ、８ｔに効率よく逃がすことができる
。
また、放熱層８ｓ、８ｔは、導電膜からなるため、ドレイン領域１ｓａ、１ｔａに流れ
る電流の一部を放熱層８ｓ、８ｔにも逃がすことができる。従って、ドレイン領域１ｓａ
、１ｔａでの発熱を抑制することができるので、ＭＯＳ型トランジスター９１ａ、９２ａ
の発熱による損傷を抑制することができる。
る電流の一部を放熱層８ｓ、８ｔにも逃がすことができる。従って、ドレイン領域１ｓａ
、１ｔａでの発熱を抑制することができるので、ＭＯＳ型トランジスター９１ａ、９２ａ
の発熱による損傷を抑制することができる。
また、放熱層８ｓ、８ｔは、ＭＯＳ型トランジスター９１ａ、９２ａのゲート電極３ｓ
、３ｔと重なっていない。このため、放熱層８ｓ、８ｔの電位変化によって、ＭＯＳ型ト
ランジスター９１ａ、９２ａが誤動作することを防止することができる。
、３ｔと重なっていない。このため、放熱層８ｓ、８ｔの電位変化によって、ＭＯＳ型ト
ランジスター９１ａ、９２ａが誤動作することを防止することができる。
また、放熱層８ｓ、８ｔは、下層側遮光層８ａと同層に形成されているため、放熱層８
ｓ、８ｔを同時に形成することができる。
ｓ、８ｔを同時に形成することができる。
また、複数の画像信号線ＬＶＩＤ１〜ＬＶＩＤ６に対して設けられた放熱層８ｓ、８ｔ
は、広い面積に連続して形成されているので、ドレイン領域１ｓａ、１ｔａの熱を放熱層
に逃がしやすい。
は、広い面積に連続して形成されているので、ドレイン領域１ｓａ、１ｔａの熱を放熱層
に逃がしやすい。
［実施の形態２］
（静電保護回路１０５の詳細構成）
図８は、本発明の実施の形態２に係る電気光学装置１００に設けた静電保護素子の具体
的構成例を示す説明図であり、図８（ａ）、（ｂ）は、静電保護素子の平面図、および断
面図である。なお、本形態において、実施の形態１と共通する部分には同一の符号を付し
て説明する。
（静電保護回路１０５の詳細構成）
図８は、本発明の実施の形態２に係る電気光学装置１００に設けた静電保護素子の具体
的構成例を示す説明図であり、図８（ａ）、（ｂ）は、静電保護素子の平面図、および断
面図である。なお、本形態において、実施の形態１と共通する部分には同一の符号を付し
て説明する。
図８に示すように、本形態では、静電保護回路１０５を構成するにあたって、静電保護
素子９１、９２はいずれも、ｐｎ接合型のダイオード素子９１ｃ、９２ｃからなる。かか
るダイオード素子９１ｃ、９２ｃは、図３を参照して説明した半導体層１ａや、走査線３
ａやデータ線６ａを構成する導電膜によって構成される。
素子９１、９２はいずれも、ｐｎ接合型のダイオード素子９１ｃ、９２ｃからなる。かか
るダイオード素子９１ｃ、９２ｃは、図３を参照して説明した半導体層１ａや、走査線３
ａやデータ線６ａを構成する導電膜によって構成される。
本形態では、画像信号線ＬＶＩＤ１は、データ線６ａと同層に形成された導電膜６ｅか
ら構成され、定電位線ＬＶＳＳＸは、データ線６ａと同層に形成された導電膜６ｆから構
成され、定電位線ＬＶＤＤＸは、データ線６ａと同層に形成された導電膜６ｇから構成さ
れている。また、ダイオード素子９１ｃ、９２ｃは、定電位線ＬＶＳＳＸと定電位線ＬＶ
ＤＤＸとの間に構成されている。このため、素子基板１０の一方面１０ｓ側には、画像信
号線ＬＶＩＤ１と重なる位置から定電位線ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間まで延
在する導電膜３ｅと、導電膜３ｅと重なる位置から定電位線ＬＶＳＳＸと定電位線ＬＶＤ
ＤＸとの間に沿って延在する導電膜６ｆとが形成されている。画像信号線ＬＶＩＤ１と導
電膜３ｅとは、層間絶縁膜４２等を貫通するコンタクトホール４２ｅを介して電気的に接
続され、導電膜３ｅと導電膜６ｆとは、層間絶縁膜４２等を貫通するコンタクトホール４
２ｆを介して電気的に接続されている。
ら構成され、定電位線ＬＶＳＳＸは、データ線６ａと同層に形成された導電膜６ｆから構
成され、定電位線ＬＶＤＤＸは、データ線６ａと同層に形成された導電膜６ｇから構成さ
れている。また、ダイオード素子９１ｃ、９２ｃは、定電位線ＬＶＳＳＸと定電位線ＬＶ
ＤＤＸとの間に構成されている。このため、素子基板１０の一方面１０ｓ側には、画像信
号線ＬＶＩＤ１と重なる位置から定電位線ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間まで延
在する導電膜３ｅと、導電膜３ｅと重なる位置から定電位線ＬＶＳＳＸと定電位線ＬＶＤ
ＤＸとの間に沿って延在する導電膜６ｆとが形成されている。画像信号線ＬＶＩＤ１と導
電膜３ｅとは、層間絶縁膜４２等を貫通するコンタクトホール４２ｅを介して電気的に接
続され、導電膜３ｅと導電膜６ｆとは、層間絶縁膜４２等を貫通するコンタクトホール４
２ｆを介して電気的に接続されている。
素子基板１０の一方面１０ｓ側には、定電位線ＬＶＤＤＸと重なる位置から導電膜６ｆ
と重なる位置まで延在する第１半導体層１ｓと、定電位線ＬＶＳＳＸと重なる位置から導
電膜６ｆと重なる位置まで延在する第２半導体層１ｔとが形成されており、第１半導体層
１ｓおよび第２半導体層１ｔは半導体層１ａと同層に形成されたシリコン膜からなる。第
１半導体層１ｓおよび第２半導体層１ｔには、延在方向の両側にｐ型不純物およびｎ型の
不純物が導入されており、第１半導体層１ｓおよび第２半導体層１ｔの延在方向の中央に
ｐｎ接合領域１ｓｒ、１ｔｒが構成されている。第１半導体層１ｓにおいて、導電膜６ｆ
が位置する側はアノード１ｓｃ（ｐ領域）であり、定電位線ＬＶＤＤＸが位置する側はカ
ソード１ｓｄ（ｎ領域）である。第２半導体層１ｔにおいて、定電位線ＬＶＤＤＸが位置
する側はアノード１ｔｃ（ｐ領域）であり、定電位線ＬＶＳＳＸが位置する側はカソード
１ｔｄ（ｎ領域）である。
と重なる位置まで延在する第１半導体層１ｓと、定電位線ＬＶＳＳＸと重なる位置から導
電膜６ｆと重なる位置まで延在する第２半導体層１ｔとが形成されており、第１半導体層
１ｓおよび第２半導体層１ｔは半導体層１ａと同層に形成されたシリコン膜からなる。第
１半導体層１ｓおよび第２半導体層１ｔには、延在方向の両側にｐ型不純物およびｎ型の
不純物が導入されており、第１半導体層１ｓおよび第２半導体層１ｔの延在方向の中央に
ｐｎ接合領域１ｓｒ、１ｔｒが構成されている。第１半導体層１ｓにおいて、導電膜６ｆ
が位置する側はアノード１ｓｃ（ｐ領域）であり、定電位線ＬＶＤＤＸが位置する側はカ
ソード１ｓｄ（ｎ領域）である。第２半導体層１ｔにおいて、定電位線ＬＶＤＤＸが位置
する側はアノード１ｔｃ（ｐ領域）であり、定電位線ＬＶＳＳＸが位置する側はカソード
１ｔｄ（ｎ領域）である。
定電位線ＬＶＤＤＸは、層間絶縁膜４２等を貫通するコンタクトホール４２ｇを介して
第１半導体層１ｓのカソード１ｓｄに電気的に接続され、導電膜６ｆは、層間絶縁膜４２
等を貫通するコンタクトホール４２ｓを介して第１半導体層１ｓのアノード１ｓｃに電気
的に接続されている。定電位線ＬＶＳＳＸは、層間絶縁膜４２等を貫通するコンタクトホ
ール４２ｈを介して第２半導体層１ｔのアノード１ｔｃに電気的に接続され、導電膜６ｆ
は、層間絶縁膜４２等を貫通するコンタクトホール４２ｔを介して第２半導体層１ｔのカ
ソード１ｔｄに電気的に接続されている。
第１半導体層１ｓのカソード１ｓｄに電気的に接続され、導電膜６ｆは、層間絶縁膜４２
等を貫通するコンタクトホール４２ｓを介して第１半導体層１ｓのアノード１ｓｃに電気
的に接続されている。定電位線ＬＶＳＳＸは、層間絶縁膜４２等を貫通するコンタクトホ
ール４２ｈを介して第２半導体層１ｔのアノード１ｔｃに電気的に接続され、導電膜６ｆ
は、層間絶縁膜４２等を貫通するコンタクトホール４２ｔを介して第２半導体層１ｔのカ
ソード１ｔｄに電気的に接続されている。
このようにして、絶縁膜１２に対して透光性基板１０ｗと反対側には、ダイオード素子
９１ｃ、９２ｃが構成されている。
９１ｃ、９２ｃが構成されている。
（放熱層８ｓ、８ｔの構成）
このように構成した電気光学装置１００において、透光性基板１０ｗと絶縁膜１２との
間には、第１半導体層１ｓのｐｎ接合領域１ｓｒ、および第２半導体層１ｔのｐｎ接合領
域１ｔｒと平面視で重なる放熱層８ｒが形成されている。かかる放熱層８ｒは下層側遮光
層８ａと同層に形成された導電膜からなり、下層側遮光層８ａと同一材料からなる。本形
態において、放熱層８ｒは、ダイオード素子９１ｃ、９２ｃ全体と平面視で重なるように
形成されている。従って、放熱層８ｒは、絶縁膜１２を介してダイオード素子９１ｃ、９
２ｃ全体と重なっており、絶縁膜１２において、放熱層８ｒとダイオード素子９１ｃ、９
２ｃとの間に位置する部分の厚さは、２００ｎｍ以上、１０００ｎｍ以下である。
このように構成した電気光学装置１００において、透光性基板１０ｗと絶縁膜１２との
間には、第１半導体層１ｓのｐｎ接合領域１ｓｒ、および第２半導体層１ｔのｐｎ接合領
域１ｔｒと平面視で重なる放熱層８ｒが形成されている。かかる放熱層８ｒは下層側遮光
層８ａと同層に形成された導電膜からなり、下層側遮光層８ａと同一材料からなる。本形
態において、放熱層８ｒは、ダイオード素子９１ｃ、９２ｃ全体と平面視で重なるように
形成されている。従って、放熱層８ｒは、絶縁膜１２を介してダイオード素子９１ｃ、９
２ｃ全体と重なっており、絶縁膜１２において、放熱層８ｒとダイオード素子９１ｃ、９
２ｃとの間に位置する部分の厚さは、２００ｎｍ以上、１０００ｎｍ以下である。
かかる構成は、他の画像信号線ＬＶＩＤ２〜ＬＶＩＤ６でも同様であるため、説明を省
略する。ここで、ダイオード素子９１ｃ、９２ｃは、複数の画像信号線ＬＶＩＤ１〜ＬＶ
ＩＤ６のいずれにも形成されているとともに、かかるダイオード素子９１ｃ、９２ｃのい
ずれに対しても、放熱層８ｒが形成されている。本形態において、放熱層８ｒは、定電位
線ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間に沿って帯状に延在し、複数の画像信号線ＬＶ
ＩＤ１〜ＬＶＩＤ６に対して設けられた放熱層８ｒ同士が連続して繋がっている。
略する。ここで、ダイオード素子９１ｃ、９２ｃは、複数の画像信号線ＬＶＩＤ１〜ＬＶ
ＩＤ６のいずれにも形成されているとともに、かかるダイオード素子９１ｃ、９２ｃのい
ずれに対しても、放熱層８ｒが形成されている。本形態において、放熱層８ｒは、定電位
線ＬＶＳＳＸと定電位線ＬＶＤＤＸとの間に沿って帯状に延在し、複数の画像信号線ＬＶ
ＩＤ１〜ＬＶＩＤ６に対して設けられた放熱層８ｒ同士が連続して繋がっている。
（本形態の主な効果）
以上説明したように、本形態では、絶縁膜１２に対して透光性基板１０ｗとは反対側に
ダイオード素子９１ｃ、９２ｃ（静電保護素子）が設けられ、透光性基板１０ｗと絶縁膜
１２との間には、ダイオード素子９１ｃ、９２ｃのｐｎ接合領域１ｓｒ、１ｔｒと平面視
で重なる放熱層８ｒが設けられている。また、ダイオード素子９１ｃ、９２ｃのｐｎ接合
領域１ｓｒ、１ｔｒと放熱層８ｒとの間に介在する絶縁膜１２の厚さが２００ｎｍ以上、
１０００ｎｍ以下である。このため、端子ＴＶＩＤ１〜ＴＶＩＤ６から画像信号線ＬＶＩ
Ｄ１〜ＬＶＩＤ６に侵入した静電気をダイオード素子９１ｃ、９２ｃを介して放出する際
、ダイオード素子９１ｃ、９２ｃのｐｎ接合領域１ｓｒ、１ｔｒに大電流が流れて発熱し
ても、かかる熱を放熱層８ｒに逃がすことができる。従って、絶縁膜１２上にダイオード
素子９１ｃ、９２ｃ（静電保護素子）を形成しても、ダイオード素子９１ｃ、９２ｃの発
熱による損傷を抑制することができる。
以上説明したように、本形態では、絶縁膜１２に対して透光性基板１０ｗとは反対側に
ダイオード素子９１ｃ、９２ｃ（静電保護素子）が設けられ、透光性基板１０ｗと絶縁膜
１２との間には、ダイオード素子９１ｃ、９２ｃのｐｎ接合領域１ｓｒ、１ｔｒと平面視
で重なる放熱層８ｒが設けられている。また、ダイオード素子９１ｃ、９２ｃのｐｎ接合
領域１ｓｒ、１ｔｒと放熱層８ｒとの間に介在する絶縁膜１２の厚さが２００ｎｍ以上、
１０００ｎｍ以下である。このため、端子ＴＶＩＤ１〜ＴＶＩＤ６から画像信号線ＬＶＩ
Ｄ１〜ＬＶＩＤ６に侵入した静電気をダイオード素子９１ｃ、９２ｃを介して放出する際
、ダイオード素子９１ｃ、９２ｃのｐｎ接合領域１ｓｒ、１ｔｒに大電流が流れて発熱し
ても、かかる熱を放熱層８ｒに逃がすことができる。従って、絶縁膜１２上にダイオード
素子９１ｃ、９２ｃ（静電保護素子）を形成しても、ダイオード素子９１ｃ、９２ｃの発
熱による損傷を抑制することができる。
また、放熱層８ｒは、ダイオード素子９１ｃ、９２ｃ全体と平面視で重なっているため
、ダイオード素子９１ｃ、９２ｃの熱を放熱層８ｒに効率よく逃がすことができる。
、ダイオード素子９１ｃ、９２ｃの熱を放熱層８ｒに効率よく逃がすことができる。
［他の実施の形態］
上記実施の形態では、電気光学装置として、透過型の液晶装置を例示したが、反射型の
液晶装置に本発明を適用してもよい。
上記実施の形態では、電気光学装置として、透過型の液晶装置を例示したが、反射型の
液晶装置に本発明を適用してもよい。
［他の電気光学装置］
上記実施の形態では、電気光学装置として液晶装置を例に挙げて説明したが、本発明は
これに限定されず、有機エレクトロルミネッセンス表示装置、プラズマディスプレイ、Ｆ
ＥＤ（Field Emission Display）、ＳＥＤ（Surface-Conduction Electron-Emitter Disp
lay）、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置等の電気光学装置に本発
明を適用してもよい。
上記実施の形態では、電気光学装置として液晶装置を例に挙げて説明したが、本発明は
これに限定されず、有機エレクトロルミネッセンス表示装置、プラズマディスプレイ、Ｆ
ＥＤ（Field Emission Display）、ＳＥＤ（Surface-Conduction Electron-Emitter Disp
lay）、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置等の電気光学装置に本発
明を適用してもよい。
また、本形態で用いた素子基板１０は、半導体素子（画素スイッチング素子３０）が形
成された半導体装置とみなすことができる。それ故、本発明は、電気光学装置１００以外
の半導体装置、例えば、イメージセンサ等にも適用することができる。
成された半導体装置とみなすことができる。それ故、本発明は、電気光学装置１００以外
の半導体装置、例えば、イメージセンサ等にも適用することができる。
［電子機器への搭載例］
（投射型表示装置および光学ユニットの構成例）
図９は、本発明を適用した投射型表示装置（電子機器）および光学ユニットの概略構成
図であり、図９（ａ）、（ｂ）は各々、透過型の液晶装置を用いた投射型表示装置の説明
図、および反射型の液晶装置を用いた投射型表示装置の説明図である。
（投射型表示装置および光学ユニットの構成例）
図９は、本発明を適用した投射型表示装置（電子機器）および光学ユニットの概略構成
図であり、図９（ａ）、（ｂ）は各々、透過型の液晶装置を用いた投射型表示装置の説明
図、および反射型の液晶装置を用いた投射型表示装置の説明図である。
図９（ａ）に示す投射型表示装置１１０は、液晶パネルとして透過型の液晶パネルを用
いた例であるのに対して、図９（ｂ）に示す投射型表示装置１０００は、液晶パネルとし
て反射型の液晶パネルを用いた例である。但し、以下に説明するように、投射型表示装置
１１０、１０００はいずれも、光源部１３０、１０２１と、光源部１３０、１０２１から
互いに異なる波長域の光が供給される複数の電気光学装置１００と、複数の電気光学装置
１００から出射された光を合成して出射するクロスダイクロイックプリズム１１９、１０
２７（光合成光学系）と、光合成光学系により合成された光を投射する投射光学系１１８
、１０２９とを有している。また、投射型表示装置１１０、１０００においては、電気光
学装置１００およびクロスダイクロイックプリズム１１９、１０２７（光合成光学系）を
備えた光学ユニット２００が用いられている。
いた例であるのに対して、図９（ｂ）に示す投射型表示装置１０００は、液晶パネルとし
て反射型の液晶パネルを用いた例である。但し、以下に説明するように、投射型表示装置
１１０、１０００はいずれも、光源部１３０、１０２１と、光源部１３０、１０２１から
互いに異なる波長域の光が供給される複数の電気光学装置１００と、複数の電気光学装置
１００から出射された光を合成して出射するクロスダイクロイックプリズム１１９、１０
２７（光合成光学系）と、光合成光学系により合成された光を投射する投射光学系１１８
、１０２９とを有している。また、投射型表示装置１１０、１０００においては、電気光
学装置１００およびクロスダイクロイックプリズム１１９、１０２７（光合成光学系）を
備えた光学ユニット２００が用いられている。
（投射型表示装置の第１例）
図９（ａ）に示す投射型表示装置１１０は、観察者側に設けられたスクリーン１１１に
光を照射し、このスクリーン１１１で反射した光を観察する、いわゆる投影型の投射型表
示装置である。投射型表示装置１１０は、光源１１２を備えた光源部１３０と、ダイクロ
イックミラー１１３、１１４と、液晶ライトバルブ１１５〜１１７と、投射光学系１１８
と、クロスダイクロイックプリズム１１９（合成光学系）と、リレー系１２０とを備えて
いる。
図９（ａ）に示す投射型表示装置１１０は、観察者側に設けられたスクリーン１１１に
光を照射し、このスクリーン１１１で反射した光を観察する、いわゆる投影型の投射型表
示装置である。投射型表示装置１１０は、光源１１２を備えた光源部１３０と、ダイクロ
イックミラー１１３、１１４と、液晶ライトバルブ１１５〜１１７と、投射光学系１１８
と、クロスダイクロイックプリズム１１９（合成光学系）と、リレー系１２０とを備えて
いる。
光源１１２は、赤色光Ｒ、緑色光Ｇ、および青色光Ｂを含む光を供給する超高圧水銀ラ
ンプで構成されている。ダイクロイックミラー１１３は、光源１１２からの赤色光Ｒを透
過させるとともに、緑色光Ｇ、および青色光Ｂを反射する構成となっている。また、ダイ
クロイックミラー１１４は、ダイクロイックミラー１１３で反射された緑色光Ｇおよび青
色光Ｂのうち青色光Ｂを透過させるとともに緑色光Ｇを反射する構成となっている。この
ように、ダイクロイックミラー１１３、１１４は、光源１１２から出射した光を赤色光Ｒ
と緑色光Ｇと青色光Ｂとに分離する色分離光学系を構成する。
ンプで構成されている。ダイクロイックミラー１１３は、光源１１２からの赤色光Ｒを透
過させるとともに、緑色光Ｇ、および青色光Ｂを反射する構成となっている。また、ダイ
クロイックミラー１１４は、ダイクロイックミラー１１３で反射された緑色光Ｇおよび青
色光Ｂのうち青色光Ｂを透過させるとともに緑色光Ｇを反射する構成となっている。この
ように、ダイクロイックミラー１１３、１１４は、光源１１２から出射した光を赤色光Ｒ
と緑色光Ｇと青色光Ｂとに分離する色分離光学系を構成する。
ここで、ダイクロイックミラー１１３と光源１１２との間には、インテグレーター１２
１および偏光変換素子１２２が光源１１２から順に配置されている。インテグレーター１
２１は、光源１１２から照射された光の照度分布を均一化する構成となっている。また、
偏光変換素子１２２は、光源１１２からの光を、例えばｓ偏光のような特定の振動方向を
有する偏光にする構成となっている。
１および偏光変換素子１２２が光源１１２から順に配置されている。インテグレーター１
２１は、光源１１２から照射された光の照度分布を均一化する構成となっている。また、
偏光変換素子１２２は、光源１１２からの光を、例えばｓ偏光のような特定の振動方向を
有する偏光にする構成となっている。
液晶ライトバルブ１１５は、ダイクロイックミラー１１３を透過して反射ミラー１２３
で反射した赤色光を画像信号に応じて変調する透過型の液晶装置である。液晶ライトバル
ブ１１５は、λ／２位相差板１１５ａ、第１偏光板１１５ｂ、電気光学装置１００（赤色
用液晶パネル１００Ｒ）、および第２偏光板１１５ｄを備えている。ここで、液晶ライト
バルブ１１５に入射する赤色光Ｒは、ダイクロイックミラー１１３を透過しても光の偏光
は変化しないことから、ｓ偏光のままである。
で反射した赤色光を画像信号に応じて変調する透過型の液晶装置である。液晶ライトバル
ブ１１５は、λ／２位相差板１１５ａ、第１偏光板１１５ｂ、電気光学装置１００（赤色
用液晶パネル１００Ｒ）、および第２偏光板１１５ｄを備えている。ここで、液晶ライト
バルブ１１５に入射する赤色光Ｒは、ダイクロイックミラー１１３を透過しても光の偏光
は変化しないことから、ｓ偏光のままである。
λ／２位相差板１１５ａは、液晶ライトバルブ１１５に入射したｓ偏光をｐ偏光に変換
する光学素子である。また、第１偏光板１１５ｂは、ｓ偏光を遮断してｐ偏光を透過させ
る偏光板である。そして、電気光学装置１００（赤色用液晶パネル１００Ｒ）は、ｐ偏光
を画像信号に応じた変調によってｓ偏光（中間調であれば円偏光又は楕円偏光）に変換す
る構成となっている。さらに、第２偏光板１１５ｄは、ｐ偏光を遮断してｓ偏光を透過さ
せる偏光板である。したがって、液晶ライトバルブ１１５は、画像信号に応じて赤色光Ｒ
を変調し、変調した赤色光Ｒをクロスダイクロイックプリズム１１９に向けて出射する構
成となっている。
する光学素子である。また、第１偏光板１１５ｂは、ｓ偏光を遮断してｐ偏光を透過させ
る偏光板である。そして、電気光学装置１００（赤色用液晶パネル１００Ｒ）は、ｐ偏光
を画像信号に応じた変調によってｓ偏光（中間調であれば円偏光又は楕円偏光）に変換す
る構成となっている。さらに、第２偏光板１１５ｄは、ｐ偏光を遮断してｓ偏光を透過さ
せる偏光板である。したがって、液晶ライトバルブ１１５は、画像信号に応じて赤色光Ｒ
を変調し、変調した赤色光Ｒをクロスダイクロイックプリズム１１９に向けて出射する構
成となっている。
なお、λ／２位相差板１１５ａ、および第１偏光板１１５ｂは、偏光を変換させない透
光性のガラス板１１５ｅに接した状態で配置されており、λ／２位相差板１１５ａ、およ
び第１偏光板１１５ｂが発熱によって歪むのを回避することができる。
光性のガラス板１１５ｅに接した状態で配置されており、λ／２位相差板１１５ａ、およ
び第１偏光板１１５ｂが発熱によって歪むのを回避することができる。
液晶ライトバルブ１１６は、ダイクロイックミラー１１３で反射した後にダイクロイッ
クミラー１１４で反射した緑色光Ｇを画像信号に応じて変調する透過型の液晶装置である
。かかる液晶ライトバルブ１１６は、液晶ライトバルブ１１５と同様に、第１偏光板１１
６ｂ、電気光学装置１００（緑色用液晶パネル１００Ｇ）、および第２偏光板１１６ｄを
備えている。液晶ライトバルブ１１６に入射する緑色光Ｇは、ダイクロイックミラー１１
３、１１４で反射されて入射するｓ偏光である。第１偏光板１１６ｂは、ｐ偏光を遮断し
てｓ偏光を透過させる偏光板である。また、電気光学装置１００（緑色用液晶パネル１０
０Ｇ）は、ｓ偏光を画像信号に応じた変調によってｐ偏光（中間調であれば円偏光又は楕
円偏光）に変換する構成となっている。そして、第２偏光板１１６ｄは、ｓ偏光を遮断し
てｐ偏光を透過させる偏光板である。したがって、液晶ライトバルブ１１６は、画像信号
に応じて緑色光Ｇを変調し、変調した緑色光Ｇをクロスダイクロイックプリズム１１９に
向けて出射する構成となっている。
クミラー１１４で反射した緑色光Ｇを画像信号に応じて変調する透過型の液晶装置である
。かかる液晶ライトバルブ１１６は、液晶ライトバルブ１１５と同様に、第１偏光板１１
６ｂ、電気光学装置１００（緑色用液晶パネル１００Ｇ）、および第２偏光板１１６ｄを
備えている。液晶ライトバルブ１１６に入射する緑色光Ｇは、ダイクロイックミラー１１
３、１１４で反射されて入射するｓ偏光である。第１偏光板１１６ｂは、ｐ偏光を遮断し
てｓ偏光を透過させる偏光板である。また、電気光学装置１００（緑色用液晶パネル１０
０Ｇ）は、ｓ偏光を画像信号に応じた変調によってｐ偏光（中間調であれば円偏光又は楕
円偏光）に変換する構成となっている。そして、第２偏光板１１６ｄは、ｓ偏光を遮断し
てｐ偏光を透過させる偏光板である。したがって、液晶ライトバルブ１１６は、画像信号
に応じて緑色光Ｇを変調し、変調した緑色光Ｇをクロスダイクロイックプリズム１１９に
向けて出射する構成となっている。
液晶ライトバルブ１１７は、ダイクロイックミラー１１３で反射し、ダイクロイックミ
ラー１１４を透過した後でリレー系１２０を経た青色光Ｂを画像信号に応じて変調する透
過型の液晶装置である。かかる液晶ライトバルブ１１７は、液晶ライトバルブ１１５、１
１６と同様に、λ／２位相差板１１７ａ、第１偏光板１１７ｂ、電気光学装置１００（青
色用液晶パネル１００Ｂ）、および第２偏光板１１７ｄを備えている。ここで、液晶ライ
トバルブ１１７に入射する青色光Ｂは、ダイクロイックミラー１１３で反射してダイクロ
イックミラー１１４を透過した後にリレー系１２０の後述する２つの反射ミラー１２５ａ
、１２５ｂで反射することから、ｓ偏光となっている。
ラー１１４を透過した後でリレー系１２０を経た青色光Ｂを画像信号に応じて変調する透
過型の液晶装置である。かかる液晶ライトバルブ１１７は、液晶ライトバルブ１１５、１
１６と同様に、λ／２位相差板１１７ａ、第１偏光板１１７ｂ、電気光学装置１００（青
色用液晶パネル１００Ｂ）、および第２偏光板１１７ｄを備えている。ここで、液晶ライ
トバルブ１１７に入射する青色光Ｂは、ダイクロイックミラー１１３で反射してダイクロ
イックミラー１１４を透過した後にリレー系１２０の後述する２つの反射ミラー１２５ａ
、１２５ｂで反射することから、ｓ偏光となっている。
λ／２位相差板１１７ａは、液晶ライトバルブ１１７に入射したｓ偏光をｐ偏光に変換
する光学素子である。また、第１偏光板１１７ｂは、ｓ偏光を遮断してｐ偏光を透過させ
る偏光板である。そして、電気光学装置１００（青色用液晶パネル１００Ｂ）は、ｐ偏光
を画像信号に応じた変調によってｓ偏光（中間調であれば円偏光又は楕円偏光）に変換す
る構成となっている。さらに、第２偏光板１１７ｄは、ｐ偏光を遮断してｓ偏光を透過さ
せる偏光板である。したがって、液晶ライトバルブ１１７は、画像信号に応じて青色光Ｂ
を変調し、変調した青色光Ｂをクロスダイクロイックプリズム１１９に向けて出射する構
成となっている。なお、λ／２位相差板１１７ａ、および第１偏光板１１７ｂは、ガラス
板１１７ｅに接した状態で配置されている。
する光学素子である。また、第１偏光板１１７ｂは、ｓ偏光を遮断してｐ偏光を透過させ
る偏光板である。そして、電気光学装置１００（青色用液晶パネル１００Ｂ）は、ｐ偏光
を画像信号に応じた変調によってｓ偏光（中間調であれば円偏光又は楕円偏光）に変換す
る構成となっている。さらに、第２偏光板１１７ｄは、ｐ偏光を遮断してｓ偏光を透過さ
せる偏光板である。したがって、液晶ライトバルブ１１７は、画像信号に応じて青色光Ｂ
を変調し、変調した青色光Ｂをクロスダイクロイックプリズム１１９に向けて出射する構
成となっている。なお、λ／２位相差板１１７ａ、および第１偏光板１１７ｂは、ガラス
板１１７ｅに接した状態で配置されている。
リレー系１２０は、リレーレンズ１２４ａ、１２４ｂと反射ミラー１２５ａ、１２５ｂ
とを備えている。リレーレンズ１２４ａ、１２４ｂは、青色光Ｂの光路が長いことによる
光損失を防止するために設けられている。ここで、リレーレンズ１２４ａは、ダイクロイ
ックミラー１１４と反射ミラー１２５ａとの間に配置されている。また、リレーレンズ１
２４ｂは、反射ミラー１２５ａ、１２５ｂの間に配置されている。反射ミラー１２５ａは
、ダイクロイックミラー１１４を透過してリレーレンズ１２４ａから出射した青色光Ｂを
リレーレンズ１２４ｂに向けて反射するように配置されている。また、反射ミラー１２５
ｂは、リレーレンズ１２４ｂから出射した青色光Ｂを液晶ライトバルブ１１７に向けて反
射するように配置されている。
とを備えている。リレーレンズ１２４ａ、１２４ｂは、青色光Ｂの光路が長いことによる
光損失を防止するために設けられている。ここで、リレーレンズ１２４ａは、ダイクロイ
ックミラー１１４と反射ミラー１２５ａとの間に配置されている。また、リレーレンズ１
２４ｂは、反射ミラー１２５ａ、１２５ｂの間に配置されている。反射ミラー１２５ａは
、ダイクロイックミラー１１４を透過してリレーレンズ１２４ａから出射した青色光Ｂを
リレーレンズ１２４ｂに向けて反射するように配置されている。また、反射ミラー１２５
ｂは、リレーレンズ１２４ｂから出射した青色光Ｂを液晶ライトバルブ１１７に向けて反
射するように配置されている。
クロスダイクロイックプリズム１１９は、２つのダイクロイック膜１１９ａ、１１９ｂ
をＸ字型に直交配置した色合成光学系である。ダイクロイック膜１１９ａは青色光Ｂを反
射して緑色光Ｇを透過する膜であり、ダイクロイック膜１１９ｂは赤色光Ｒを反射して緑
色光Ｇを透過する膜である。従って、クロスダイクロイックプリズム１１９は、液晶ライ
トバルブ１１５〜１１７の各々で変調された赤色光Ｒと緑色光Ｇと青色光Ｂとを合成し、
投射光学系１１８に向けて出射するように構成されている。
をＸ字型に直交配置した色合成光学系である。ダイクロイック膜１１９ａは青色光Ｂを反
射して緑色光Ｇを透過する膜であり、ダイクロイック膜１１９ｂは赤色光Ｒを反射して緑
色光Ｇを透過する膜である。従って、クロスダイクロイックプリズム１１９は、液晶ライ
トバルブ１１５〜１１７の各々で変調された赤色光Ｒと緑色光Ｇと青色光Ｂとを合成し、
投射光学系１１８に向けて出射するように構成されている。
なお、液晶ライトバルブ１１５、１１７からクロスダイクロイックプリズム１１９に入
射する光はｓ偏光であり、液晶ライトバルブ１１６からクロスダイクロイックプリズム１
１９に入射する光はｐ偏光である。このようにクロスダイクロイックプリズム１１９に入
射する光を異なる種類の偏光としていることで、クロスダイクロイックプリズム１１９に
おいて各液晶ライトバルブ１１５〜１１７から入射する光を合成できる。ここで、一般に
、ダイクロイック膜１１９ａ、１１９ｂはｓ偏光の反射トランジスター特性に優れている
。このため、ダイクロイック膜１１９ａ、１１９ｂで反射される赤色光Ｒ、および青色光
Ｂをｓ偏光とし、ダイクロイック膜１１９ａ、１１９ｂを透過する緑色光Ｇをｐ偏光とし
ている。投射光学系１１８は、投影レンズ（図示略）を有しており、クロスダイクロイッ
クプリズム１１９で合成された光をスクリーン１１１に投射するように構成されている。
射する光はｓ偏光であり、液晶ライトバルブ１１６からクロスダイクロイックプリズム１
１９に入射する光はｐ偏光である。このようにクロスダイクロイックプリズム１１９に入
射する光を異なる種類の偏光としていることで、クロスダイクロイックプリズム１１９に
おいて各液晶ライトバルブ１１５〜１１７から入射する光を合成できる。ここで、一般に
、ダイクロイック膜１１９ａ、１１９ｂはｓ偏光の反射トランジスター特性に優れている
。このため、ダイクロイック膜１１９ａ、１１９ｂで反射される赤色光Ｒ、および青色光
Ｂをｓ偏光とし、ダイクロイック膜１１９ａ、１１９ｂを透過する緑色光Ｇをｐ偏光とし
ている。投射光学系１１８は、投影レンズ（図示略）を有しており、クロスダイクロイッ
クプリズム１１９で合成された光をスクリーン１１１に投射するように構成されている。
（投射型表示装置の第２例）
図９（ｂ）に示す投射型表示装置１０００は、光源光を発生する光源部１０２１と、光
源部１０２１から出射された光源光を赤色光Ｒ、緑色光Ｇ、および青色光Ｂの３色の色光
に分離する色分離導光光学系１０２３と、色分離導光光学系１０２３から出射された各色
の光源光によって照明される光変調部１０２５とを有している。また、投射型表示装置１
０００は、光変調部１０２５から出射された各色の像光を合成するクロスダイクロイック
プリズム１０２７（合成光学系）と、クロスダイクロイックプリズム１０２７を経た像光
をスクリーン（不図示）に投射する投射光学系１０２９とを備えている。
図９（ｂ）に示す投射型表示装置１０００は、光源光を発生する光源部１０２１と、光
源部１０２１から出射された光源光を赤色光Ｒ、緑色光Ｇ、および青色光Ｂの３色の色光
に分離する色分離導光光学系１０２３と、色分離導光光学系１０２３から出射された各色
の光源光によって照明される光変調部１０２５とを有している。また、投射型表示装置１
０００は、光変調部１０２５から出射された各色の像光を合成するクロスダイクロイック
プリズム１０２７（合成光学系）と、クロスダイクロイックプリズム１０２７を経た像光
をスクリーン（不図示）に投射する投射光学系１０２９とを備えている。
かかる投射型表示装置１０００において、光源部１０２１は、光源１０２１ａと、一対
のフライアイ光学系１０２１ｄ、１０２１ｅと、偏光変換部材１０２１ｇと、重畳レンズ
１０２１ｉとを備えている。本形態においては、光源部１０２１は、放物面からなるリフ
レクタ１０２１ｆを備えており、平行光を出射する。フライアイ光学系１０２１ｄ、１０
２１ｅは、システム光軸と直交する面内にマトリクス状に配置された複数の要素レンズか
らなり、これらの要素レンズによって光源光を分割して個別に集光・発散させる。偏光変
換部材１０２１ｇは、フライアイ光学系１０２１ｅから出射した光源光を、例えば図面に
平行なｐ偏光成分のみに変換して光路下流側光学系に供給する。重畳レンズ１０２１ｉは
、偏光変換部材１０２１ｇを経た光源光を全体として適宜収束させることにより、光変調
部１０２５に設けた複数の電気光学装置１００を各々均一に重畳照明可能とする。
のフライアイ光学系１０２１ｄ、１０２１ｅと、偏光変換部材１０２１ｇと、重畳レンズ
１０２１ｉとを備えている。本形態においては、光源部１０２１は、放物面からなるリフ
レクタ１０２１ｆを備えており、平行光を出射する。フライアイ光学系１０２１ｄ、１０
２１ｅは、システム光軸と直交する面内にマトリクス状に配置された複数の要素レンズか
らなり、これらの要素レンズによって光源光を分割して個別に集光・発散させる。偏光変
換部材１０２１ｇは、フライアイ光学系１０２１ｅから出射した光源光を、例えば図面に
平行なｐ偏光成分のみに変換して光路下流側光学系に供給する。重畳レンズ１０２１ｉは
、偏光変換部材１０２１ｇを経た光源光を全体として適宜収束させることにより、光変調
部１０２５に設けた複数の電気光学装置１００を各々均一に重畳照明可能とする。
色分離導光光学系１０２３は、クロスダイクロイックミラー１０２３ａと、ダイクロイ
ックミラー１０２３ｂと、反射ミラー１０２３ｊ、１０２３ｋとを備える。色分離導光光
学系１０２３において、光源部１０２１からの略白色の光源光は、クロスダイクロイック
ミラー１０２３ａに入射する。クロスダイクロイックミラー１０２３ａを構成する一方の
第１ダイクロイックミラー１０３１ａで反射された赤色光Ｒは、反射ミラー１０２３ｊで
反射されダイクロイックミラー１０２３ｂを透過して、入射側偏光板１０３７ｒ、ｐ偏光
を透過させる一方、ｓ偏光を反射するワイヤーグリッド偏光板１０３２ｒ、および光学補
償板１０３９ｒを介して、ｐ偏光のまま、電気光学装置１００（赤色用液晶パネル１００
Ｒ）に入射する。
ックミラー１０２３ｂと、反射ミラー１０２３ｊ、１０２３ｋとを備える。色分離導光光
学系１０２３において、光源部１０２１からの略白色の光源光は、クロスダイクロイック
ミラー１０２３ａに入射する。クロスダイクロイックミラー１０２３ａを構成する一方の
第１ダイクロイックミラー１０３１ａで反射された赤色光Ｒは、反射ミラー１０２３ｊで
反射されダイクロイックミラー１０２３ｂを透過して、入射側偏光板１０３７ｒ、ｐ偏光
を透過させる一方、ｓ偏光を反射するワイヤーグリッド偏光板１０３２ｒ、および光学補
償板１０３９ｒを介して、ｐ偏光のまま、電気光学装置１００（赤色用液晶パネル１００
Ｒ）に入射する。
また、第１ダイクロイックミラー１０３１ａで反射された緑色光Ｇは、反射ミラー１０
２３ｊで反射され、その後、ダイクロイックミラー１０２３ｂでも反射されて、入射側偏
光板１０３７ｇ、ｐ偏光を透過させる一方、ｓ偏光を反射するワイヤーグリッド偏光板１
０３２ｇ、および光学補償板１０３９ｇを介して、ｐ偏光のまま、電気光学装置１００（
緑色用液晶パネル１００Ｇ）に入射する。
２３ｊで反射され、その後、ダイクロイックミラー１０２３ｂでも反射されて、入射側偏
光板１０３７ｇ、ｐ偏光を透過させる一方、ｓ偏光を反射するワイヤーグリッド偏光板１
０３２ｇ、および光学補償板１０３９ｇを介して、ｐ偏光のまま、電気光学装置１００（
緑色用液晶パネル１００Ｇ）に入射する。
これに対して、クロスダイクロイックミラー１０２３ａを構成する他方の第２ダイクロ
イックミラー１０３１ｂで反射された青色光Ｂは、反射ミラー１０２３ｋで反射されて、
入射側偏光板１０３７ｂ、ｐ偏光を透過する一方、ｓ偏光を反射するワイヤーグリッド偏
光板１０３２ｂ、および光学補償板１０３９ｂを介して、ｐ偏光のまま、電気光学装置１
００（青色用液晶パネル１００Ｂ）に入射する。なお、光学補償板１０３９ｒ、１０３９
ｇ、１０３９ｂは、電気光学装置１００への入射光および出射光の偏光状態を調整するこ
とで、液晶層の特性を光学的に補償している。
イックミラー１０３１ｂで反射された青色光Ｂは、反射ミラー１０２３ｋで反射されて、
入射側偏光板１０３７ｂ、ｐ偏光を透過する一方、ｓ偏光を反射するワイヤーグリッド偏
光板１０３２ｂ、および光学補償板１０３９ｂを介して、ｐ偏光のまま、電気光学装置１
００（青色用液晶パネル１００Ｂ）に入射する。なお、光学補償板１０３９ｒ、１０３９
ｇ、１０３９ｂは、電気光学装置１００への入射光および出射光の偏光状態を調整するこ
とで、液晶層の特性を光学的に補償している。
このように構成した投射型表示装置１０００では、光学補償板１０３９ｒ、１０３９ｇ
、１０３９ｂを経て入射した３色の光は各々、各電気光学装置１００において変調される
。その際、電気光学装置１００から出射された変調光のうち、ｓ偏光の成分光は、ワイヤ
ーグリッド偏光板１０３２ｒ、１０３２ｇ、１０３２ｂで反射し、出射側偏光板１０３８
ｒ、１０３８ｇ、１０３８ｂを介してクロスダイクロイックプリズム１０２７に入射する
。クロスダイクロイックプリズム１０２７には、Ｘ字状に交差する第１誘電体多層膜１０
２７ａおよび第２誘電体多層膜１０２７ｂが形成されており、一方の第１誘電体多層膜１
０２７ａは赤色光Ｒを反射し、他方の第２誘電体多層膜１０２７ｂは青色光Ｂを反射する
。従って、３色の光は、クロスダイクロイックプリズム１０２７において合成され、投射
光学系１０２９に出射される。そして、投射光学系１０２９は、クロスダイクロイックプ
リズム１０２７で合成されたカラーの像光を、所望の倍率でスクリーン（図示せず。）に
投射する。
、１０３９ｂを経て入射した３色の光は各々、各電気光学装置１００において変調される
。その際、電気光学装置１００から出射された変調光のうち、ｓ偏光の成分光は、ワイヤ
ーグリッド偏光板１０３２ｒ、１０３２ｇ、１０３２ｂで反射し、出射側偏光板１０３８
ｒ、１０３８ｇ、１０３８ｂを介してクロスダイクロイックプリズム１０２７に入射する
。クロスダイクロイックプリズム１０２７には、Ｘ字状に交差する第１誘電体多層膜１０
２７ａおよび第２誘電体多層膜１０２７ｂが形成されており、一方の第１誘電体多層膜１
０２７ａは赤色光Ｒを反射し、他方の第２誘電体多層膜１０２７ｂは青色光Ｂを反射する
。従って、３色の光は、クロスダイクロイックプリズム１０２７において合成され、投射
光学系１０２９に出射される。そして、投射光学系１０２９は、クロスダイクロイックプ
リズム１０２７で合成されたカラーの像光を、所望の倍率でスクリーン（図示せず。）に
投射する。
（他の投射型表示装置）
なお、投射型表示装置については、光源部として、各色の光を出射するＬＥＤ光源等を
用い、かかるＬＥＤ光源から出射された色光を各々、別の液晶装置に供給するように構成
してもよい。
なお、投射型表示装置については、光源部として、各色の光を出射するＬＥＤ光源等を
用い、かかるＬＥＤ光源から出射された色光を各々、別の液晶装置に供給するように構成
してもよい。
（他の電子機器）
本発明を適用した電気光学装置１００については、上記の電子機器の他にも、携帯電話
機、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルカメラ、液晶テ
レビ、カーナビゲーション装置、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等
の電子機器において直視型表示装置として用いてもよい。
本発明を適用した電気光学装置１００については、上記の電子機器の他にも、携帯電話
機、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルカメラ、液晶テ
レビ、カーナビゲーション装置、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等
の電子機器において直視型表示装置として用いてもよい。
１ａ・・半導体層、１ｓ・・第１半導体層、１ｔ・・第２半導体層、１ｓａ、１ｔａ・・
ドレイン領域、１ｓｂ、１ｔｂ・・ソース領域、１ｓｄ、１ｓｄ・・カソード、１ｓｃ、
１ｔｃ・・アノード、１ｓｒ、１ｔｒ・・ｐｎ接合領域、３ａ・・走査線、６ａ・・デー
タ線、８ａ・・下層側遮光層、８ｅ、８ｆ・・凹部、８ｒ、８ｓ、８ｔ・・放熱層、９ａ
・・画素電極、１０・・素子基板、１０ａ・・表示領域、１０ｗ・・透光性基板、１２・
・絶縁膜、１２ｓ、１２ｔ・・コンタクトホール、３０・・画素スイッチング素子、４０
・・誘電体層、９１・・第１静電保護素子、９１ａ、９２ａ・・ＭＯＳ型トランジスター
、９１ｃ、９２ｃ・・ダイオード素子、９２・・第２静電保護素子、１００・・電気光学
装置、１０２・・端子、１０５・・静電保護回路、ＬＶＤＤＸ、ＬＶＳＳＸ・・定電位線
、ＬＶＩＤ１〜ＬＶＩＤ６・・画像信号線
ドレイン領域、１ｓｂ、１ｔｂ・・ソース領域、１ｓｄ、１ｓｄ・・カソード、１ｓｃ、
１ｔｃ・・アノード、１ｓｒ、１ｔｒ・・ｐｎ接合領域、３ａ・・走査線、６ａ・・デー
タ線、８ａ・・下層側遮光層、８ｅ、８ｆ・・凹部、８ｒ、８ｓ、８ｔ・・放熱層、９ａ
・・画素電極、１０・・素子基板、１０ａ・・表示領域、１０ｗ・・透光性基板、１２・
・絶縁膜、１２ｓ、１２ｔ・・コンタクトホール、３０・・画素スイッチング素子、４０
・・誘電体層、９１・・第１静電保護素子、９１ａ、９２ａ・・ＭＯＳ型トランジスター
、９１ｃ、９２ｃ・・ダイオード素子、９２・・第２静電保護素子、１００・・電気光学
装置、１０２・・端子、１０５・・静電保護回路、ＬＶＤＤＸ、ＬＶＳＳＸ・・定電位線
、ＬＶＩＤ１〜ＬＶＩＤ６・・画像信号線
Claims (12)
- 基板の一方面側に設けられた絶縁膜と、
該絶縁膜に対して前記基板とは反対側に設けられた画素スイッチング素子と、
前記画素スイッチング素子に電気的に接続された画素電極と、
前記基板の一方面側に設けられた画像信号線と、
前記基板の一方面側に設けられた定電位線と、
前記絶縁膜に対して前記基板とは反対側に設けられたダイオード接続のＭＯＳ型トラン
ジスターからなり、前記信号線と前記定電位線とに逆バイアス状態に電気的に接続された
静電保護素子と、
前記基板と前記絶縁膜との間において、前記ＭＯＳ型トランジスターの前記定電位線に
電気的に接続されたドレイン領域と平面視で重なり、前記絶縁膜に形成されたコンタクト
ホールを介して前記ドレイン領域に接続された放熱層と、
を有することを特徴とする電気光学装置。 - 前記放熱層は、導電膜からなることを特徴とする請求項１に記載の電気光学装置。
- 前記放熱層は、前記ＭＯＳ型トランジスターのゲート電極と重なっていないことを特徴
とする請求項１または２に記載の電気光学装置。 - 前記放熱層において前記コンタクトホールの底部は凹部になっていることを特徴とする
請求項１乃至３の何れか一項に記載の電気光学装置。 - 基板の一方面側に設けられた絶縁膜と、
該絶縁膜に対して前記基板とは反対側に設けられた画素スイッチング素子と、
前記画素スイッチング素子に電気的に接続された画素電極と、
前記基板の一方面側に設けられた画像信号線と、
前記基板の一方面側に設けられた定電位線と、
前記絶縁膜に対して前記基板とは反対側に設けられたダイオード素子からなり、前記画
像信号線と前記定電位線とに電気的に接続された静電保護素子と、
前記基板と前記絶縁膜の厚さが２００ｎｍ以上、１０００ｎｍ以下の部分との間におい
て平面視で前記ダイオード素子のｐｎ接合領域と重なる放熱層と、
を有することを特徴とする電気光学装置。 - 前記放熱層は、前記ダイオード素子全体と平面視で重なっていることを特徴とする請求
項５に記載の電気光学装置。 - 前記基板は、石英基板あるいはガラス基板であることを特徴とする請求項１乃至６の何
れか一項に記載の電気光学装置。 - 前記基板と前記絶縁膜との間には、前記画素スイッチング素子に平面視で重なる遮光層
が設けられ、
前記遮光層と前記放熱層とは同層に形成されていることを特徴とする請求項７に記載の
電気光学装置。 - 前記画像信号線が複数形成されているとともに、
当該複数の画像信号線の各々に対して前記静電保護素子が設けられており、
前記放熱層は、前記複数の画像信号線の各々に対応する前記静電保護素子に対して連続
して形成されていることを特徴とする請求項１乃至８の何れか一項に記載の電気光学装置
。 - 請求項１乃至９の何れか一項に記載の電気光学装置を備えていることを特徴とする電子
機器。 - 半導体素子が設けられた基板と、
前記基板の一方面側に設けられた絶縁膜と、
前記基板の一方面側に設けられた信号線と、
前記基板の一方面側に設けられた定電位線と、
前記絶縁膜に対して前記基板とは反対側に設けられたダイオード接続のＭＯＳ型トラン
ジスターからなり、前記信号線と前記定電位線とに逆バイアス状態に電気的に接続された
静電保護素子と、
前記基板と前記絶縁膜との間において、前記ＭＯＳ型トランジスターの前記定電位線に
電気的に接続されたドレイン領域と平面視で重なり、前記絶縁膜に形成されたコンタクト
ホールを介して前記ＭＯＳ型トランジスターのドレイン領域に接続された放熱層と、
を有することを特徴とする半導体装置。 - 半導体素子が設けられた基板と、
前記基板の一方面側に設けられた絶縁膜と、
前記基板の一方面側に設けられた信号線と、
前記基板の一方面側に設けられた定電位線と、
前記絶縁膜に対して前記基板とは反対側に設けられたダイオード接続のＭＯＳ型トラン
ジスターからなり、前記信号線と前記定電位線とに逆バイアス状態に電気的に接続された
静電保護素子と、
前記基板と前記絶縁膜の厚さが２００ｎｍ以上、１０００ｎｍ以下の部分との間におい
て平面視で前記ダイオード素子のｐｎ接合領域と重なる放熱層と、
を有することを特徴とする半導体装置。
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| CN108132498B (zh) * | 2018-03-01 | 2020-04-17 | 京东方科技集团股份有限公司 | 背光模组和显示装置 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05273589A (ja) * | 1992-03-27 | 1993-10-22 | Sony Corp | 液晶表示装置 |
| JPH07301825A (ja) * | 1994-05-09 | 1995-11-14 | Seiko Instr Inc | 光弁用半導体装置 |
| JPH08203880A (ja) * | 1995-01-26 | 1996-08-09 | Semiconductor Energy Lab Co Ltd | エッチング方法および半導体装置の作製方法 |
| JPH09307111A (ja) * | 1996-05-10 | 1997-11-28 | Sony Corp | 半導体装置 |
| JP2001298196A (ja) * | 2000-04-17 | 2001-10-26 | Seiko Epson Corp | トランジスタアレイ基板および電気光学装置 |
| JP2003177423A (ja) * | 2001-12-11 | 2003-06-27 | Seiko Epson Corp | 半導体装置、電気光学装置、および電子機器 |
| JP2006060191A (ja) * | 2004-07-23 | 2006-03-02 | Seiko Epson Corp | 薄膜半導体装置及びその製造方法、電気光学装置、電子機器 |
| WO2008132862A1 (ja) * | 2007-04-25 | 2008-11-06 | Sharp Kabushiki Kaisha | 半導体装置およびその製造方法 |
| JP2008282897A (ja) * | 2007-05-09 | 2008-11-20 | Seiko Epson Corp | 半導体装置、電気光学装置、および半導体装置の製造方法 |
Family Cites Families (6)
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|---|---|---|---|---|
| US6590229B1 (en) * | 1999-01-21 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for production thereof |
| JP2001092413A (ja) * | 1999-09-24 | 2001-04-06 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置および電子装置 |
| GB0219771D0 (en) * | 2002-08-24 | 2002-10-02 | Koninkl Philips Electronics Nv | Manufacture of electronic devices comprising thin-film circuit elements |
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05273589A (ja) * | 1992-03-27 | 1993-10-22 | Sony Corp | 液晶表示装置 |
| JPH07301825A (ja) * | 1994-05-09 | 1995-11-14 | Seiko Instr Inc | 光弁用半導体装置 |
| JPH08203880A (ja) * | 1995-01-26 | 1996-08-09 | Semiconductor Energy Lab Co Ltd | エッチング方法および半導体装置の作製方法 |
| JPH09307111A (ja) * | 1996-05-10 | 1997-11-28 | Sony Corp | 半導体装置 |
| JP2001298196A (ja) * | 2000-04-17 | 2001-10-26 | Seiko Epson Corp | トランジスタアレイ基板および電気光学装置 |
| JP2003177423A (ja) * | 2001-12-11 | 2003-06-27 | Seiko Epson Corp | 半導体装置、電気光学装置、および電子機器 |
| JP2006060191A (ja) * | 2004-07-23 | 2006-03-02 | Seiko Epson Corp | 薄膜半導体装置及びその製造方法、電気光学装置、電子機器 |
| WO2008132862A1 (ja) * | 2007-04-25 | 2008-11-06 | Sharp Kabushiki Kaisha | 半導体装置およびその製造方法 |
| JP2008282897A (ja) * | 2007-05-09 | 2008-11-20 | Seiko Epson Corp | 半導体装置、電気光学装置、および半導体装置の製造方法 |
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