JP2018077474A - ピクセル回路およびピクセル回路を形成するための方法 - Google Patents

ピクセル回路およびピクセル回路を形成するための方法 Download PDF

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Abstract

【課題】ピクセル回路およびピクセル回路を形成するための方法を提供すること。
【解決手段】ピクセル回路は、第１のトランジスタのゲートおよびグランドに接続されて選択入力を受信する第１のコンデンサおよびダイオード段を含む。データ・ラインは第１のトランジスタの第１のソース／ドレインに結合され、第１のトランジスタの第２のソース／ドレインは第２のトランジスタのゲートに結合される。第２のトランジスタのドレインは電源電圧に接続され、ソースは抵抗器に接続される。この抵抗器は、グランドに接続された有機発光ダイオード（ＯＬＥＤ：organic light emitting diode）に接続される。
【選択図】図１

Description

本発明は、概してディスプレイ回路に関し、さらに詳細には、ピクセル電流制御抵抗器およびコンデンサ／ダイオード段を含んでいるピクセル回路に関する。
現在、低温ポリシリコン（ＬＴＰＳ：low-temperaturepoly-silicon）は、相対的に低い消費電力を可能にする高性能、および高いディスプレイ解像度に必要な小さい寸法へのスケーラビリティのため、ポータブル電子デバイスおよびハンドヘルド電子デバイス（および、ほぼ例外なく携帯電話）のディスプレイのバックプレーンで採用されている主要な薄膜トランジスタ（ＴＦＴ：thin-film transistor）技術である。しかし、ＬＴＰＳはアモルファス・シリコン（ａ−Ｓｉまたはａ−Ｓｉ：Ｈ）よりも非常に高価であり、低コストのガラス基板またはプラスチック基板にとっては高すぎるプロセス温度（例えば４００〜６００℃）も必要とする。ＬＴＰＳは基本的に室温で準備することができるが、結晶化および局所的に発生する熱の急速な放散に使用される短レーザ・パルス（約１０〜５０ｎｓ）を前提とすれば、薄膜トランジスタ（ＴＦＴ）の製造プロセスは、十分なＴＦＴの性能およびゲート誘電体の信頼性を保証するために、依然として高温を必要としている。
加えて、ＬＴＰＳ ＴＦＴはａ−Ｓｉ：Ｈ ＴＦＴよりも安定的であるが、Ｓｉ ＶＬＳＩデバイス（詳細には、ゲート誘電体の信頼性の問題に加えて、浮遊体効果／キンク効果の影響を受けるｎ−チャネル・デバイス）よりも依然として不安定である。しきい値電圧のデバイス間の変動のため、ピクセルで使用されるＬＴＰＳ ＴＦＴを追加することによってディスプレイ解像度を減らす回路補償技術が必要になる。
本発明は、ピクセル回路およびピクセル回路を形成するための方法を提供する。
本発明の実施形態に従い、ピクセル回路は、第１のトランジスタのゲートおよびグランドに接続されて選択入力を受信する第１のコンデンサおよびダイオード段を含んでいる。データ・ラインは第１のトランジスタの第１のソース／ドレインに結合され、第１のトランジスタの第２のソース／ドレインは第２のトランジスタのゲートに結合される。第２のトランジスタのドレインは電源電圧に接続され、ソースは抵抗器に接続される。この抵抗器は、グランドに接続された有機発光ダイオード（ＯＬＥＤ：organic light emitting diode）に接続される。
別のピクセル回路は、第１の方向に互いに並列に走る選択ライン、および第１の方向を横断する第２の方向に互いに並列に走るデータ・ラインを含んでいる。行ドライバは、選択ラインに接続されて選択ラインを駆動し、列ドライバはデータ・ラインに接続されてデータ・ラインを駆動する。ピクセル回路は、交差する位置で選択ラインおよびデータ・ラインに接続される。ピクセル回路は、第１のトランジスタのゲートおよびグランドに接続され、選択入力を受信する第１のコンデンサおよびダイオード段、ならびに第１のトランジスタの第１のソース／ドレインおよび第１のトランジスタの第２のソース／ドレインに結合されたデータ・ラインを使用し、第１のトランジスタの第２のソース／ドレインは第２のトランジスタのゲートに結合される。第２のトランジスタのドレインは電源電圧に接続され、ソースは抵抗器に接続される。この抵抗器は、グランドに接続された有機発光ダイオード（ＯＬＥＤ：organic light emitting diode）に接続される。
ピクセル回路を形成する方法は、低温ポリシリコンを使用して基板上にヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ：heterojunction field effect transistors）を形成することと、ＨＪＦＥＴ上に保護層を形成することと、ＨＪＦＥＴのソースにコンタクト・ホールを形成することと、コンタクト・ホール内の接点およびピクセル電流を抑制する抵抗器を形成する透明導電体を形成することと、陽極が抵抗器に接続された有機発光ダイオード（ＯＬＥＤ）を形成することとを含む。
これらおよびその他の特徴と長所は、以下の詳細な実施形態例の説明から明らかになるが、その説明は添付の図面と併せて読む必要がある。
以降の説明では、以下の図を参照して、好ましい実施形態を詳細に示す。
本発明の一実施形態に記載されたピクセル回路を示す回路図である。 一実施形態に記載された、抵抗器Ｒの値が０オーム（すなわち、抵抗器なし）でのさまざまなドレイン電圧について、ゲート電圧（Ｖ）に対するドレイン電流（Ａ）（対数）を示すプロット図である。 別の実施形態に記載された、抵抗器Ｒの値が５Ｍオームでのさまざまなドレイン電圧について、ゲート電圧（Ｖ）に対するドレイン電流（Ａ）（対数）を示すプロット図である。 別の実施形態に記載された、抵抗器Ｒの値が５Ｍオームでのさまざまなドレイン電圧について、ゲート電圧（Ｖ）に対するドレイン電流（μＡ）を示すプロット図である。 一実施形態に記載された、ＶｄａｔａとＩｐｉｘｃｅｌの間の関係を示す、図１のピクセル回路に対してシミュレーションされたタイミング図である。 本発明の実施形態に記載された、材料の二重層を使用して抵抗器を形成する透明導電体によって有機発光ダイオード（ＯＬＥＤ）に接続されたヘテロ接合電界効果トランジスタを示す断面図である。 本発明の実施形態に記載された、酸素とアルゴンの間の希釈率（％）に対する接触抵抗（オーム）を示し、抵抗器の値を制御するための希釈率に対する接触抵抗の依存関係を示すプロット図である。 本発明の実施形態に記載された、縦方向の抵抗スタック構成で抵抗器を形成するライナを示す断面図である。 本発明の実施形態に記載された、縦方向の抵抗器構成で抵抗器を形成する垂直スタックの電圧（Ｖ）に対する電流密度（μＡ／２ｘ２μｍ２）のプロットを示す図である。 本発明の実施形態に記載された、横方向の抵抗器構成で抵抗器を形成するブリッジを示す断面図である。 本発明の実施形態に記載された、横方向の抵抗器構成で抵抗器を形成する別のブリッジを示す断面図である。 本発明の実施形態に記載された交差ピクセル配列回路（cross-overpixel array circuit）を示す回路図である。 本発明の別の実施形態に記載された、コンデンサ／ダイオード段が各行内で共有される交差ピクセル配列回路を示す回路図である。
本発明の態様に従って、アクティブ・マトリクス有機発光ダイオード（ＡＭＯＬＥＤ）ピクセル回路が開示される。一実施形態では、各ピクセル回路は、スイッチング接合電界効果トランジスタ（ＪＦＥＴ：junction field-effect transistor）と、ドライバＪＦＥＴと、ストレージ・コンデンサと、直流（ＤＣ：direct current）レベルシフト・ダイオード／コンデンサ・ペアまたは段と、ドライバＪＦＥＴとＯＬＥＤの間に接続された実質的に線形な抵抗器とを含むことができる。ダイオードは、例えば、ＪＦＥＴのゲート端子をダイオードの第１の端子（陽極）として使用し、ＪＦＥＴのソース端子およびドレイン端子のいずれかまたは両方をダイオードの第２の端子（陰極）として使用して、ダイオード接続されたＪＦＥＴとして実装することができる。ピクセル回路は、ＯＬＥＤの陽極に作製されたビア・コンタクトの接触抵抗を構成することによって実装された抵抗器を含むことができる。別の実施形態では、ＪＦＥＴは、低温ポリシリコン（ＬＴＰＳ）上の水素化シリコンをベースにした接点を含んでいるヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）デバイスである。
本実施形態によれば、従来のＬＴＰＳプロセスに比べて、製造コストおよび資本設備費が大幅に削減される。ＡＭＯＬＥＤピクセルのピクセル回路で使用される回路素子の数が削減されるため、従来のＬＴＰＳプロセスに比べてディスプレイ解像度が向上する。ＡＭＯＬＥＤピクセルのピクセル回路で使用される信号ライン／データ・ラインの数が削減される。したがって、従来のＬＴＰＳプロセスに比べてディスプレイ解像度が向上し、駆動方式の複雑さが低減し、その結果、コントローラの要件が減る。マスク・ステップの数も削減される。ＡＭＯＬＥＤピクセルを形成するためのプロセス温度が、４００〜６００℃から約２００℃以下に低減する。加えて、デバイスの性能およびシステムレベルの性能を損なわずに、プラスチックや従来のガラスなどの低コストの基板または柔軟な基板あるいはその両方の使用が可能になる。
有用な実施形態では、従来のＬＴＰＳプロセスに比べて、（特定の消費電力での）デバイスの性能およびシステムレベルの性能が向上するか、または（特定のシステム性能での）消費電力が減少する。これは、特にしきい値下での急勾配の特性を含む、優れたＨＪＦＥＴデバイスの特性などの側面に起因する。
ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）は、低コストで面積が広くなるという長所があるアモルファス・シリコンおよびさらに高性能なＬＴＰＳを利用する。ＨＪＦＥＴデバイスは、ＬＴＰＳ基板上のアモルファス・シリコンをベースにした接点で構成され、従来のＬＴＰＳ ＴＦＴを上回る次のような長所を備えている。２００℃以下という低いプロセス温度、高いＴＦＴの安定性、しきい値下の急勾配の特性、浮遊体効果に対する耐性、低いノイズ、良好な均一性、イオン注入などの高価なステップまたは高温のステップあるいはその両方をなくすことによる製造コスト／資本設備費の大幅な削減、ドーピングの活性化、高品質なゲート誘電体の蒸着、および低温の製造プロセスによって低コストかつ柔軟な基板の使用を可能にすること。
加えて、さまざまなシステム・コンポーネントで構成される携帯電話およびその他のポータブル・デバイスなどのアプリケーションでは、実際上は、従来のＴＦＴをＨＪＦＥＴに置き換える際に、そのようなアプリケーションで従来使用されている他のシステム・コンポーネントまたはシステム設計全体に対する変更を最小限に抑えるか、まったく変更しないことが望ましい場合がある。そのような場合、ＨＪＦＥＴデバイスの長所およびプロセスの利点を最大限に活用するには、特に２つの問題への対処が必要になることがある。それらの問題は次のとおりである。ＨＪＦＥＴはノーマリオン型デバイスであるため、ピクセル回路の従来の実装では、ピクセルのローカルな共通グランドを、さまざまな他の回路およびシステム・コンポーネントによって共有されるグローバルな共通グランドと共有することが許されない。また、高解像度ディスプレイにおける小型のＯＬＥＤを前提にすれば、ドライバＨＪＦＥＴの駆動電流は、一体的に製造されたスイッチングＨＪＦＥＴのスイッチング性能を損なわずに、所望の設定電圧範囲にわたって抑制される必要がある。これらの問題は、本実施形態に従って対処される。なお、ノーマリオフ型ＨＪＦＥＴは可能であるが、より複雑であり、駆動電流がより低い。
本発明の態様は特定のアーキテクチャ例に関して説明されているが、アーキテクチャ、構造、基板材料、およびプロセスの特徴もしくはステップは、本発明の態様の範囲内で変更され得るということが理解されるべきである。
層、領域、または基板などの要素が別の要素の「上」または「上方」にあると称される場合、その要素は他の要素の上に直接存在しているか、または介在する要素が存在している可能性もあるということも理解されるであろう。対照的に、ある要素が別の要素の「上に直接」または「上方に直接」あると称される場合、介在する要素は存在していない。ある要素が別の要素に「接続されている」または「結合されている」と称される場合、その要素は他の要素に直接接続または結合されているか、または介在する要素が存在している可能性があるいうことも理解されるであろう。対照的に、ある要素が別の要素に「直接接続されている」または「直接結合されている」と称される場合、介在する要素は存在していない。
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などに存在する仮想ハード・ドライブなど）に記憶できる、集積回路チップの設計を含むことができる。設計者が、チップを製造せず、チップの製造に使用されるホトリソグラフイック・マスクも製造しない場合、設計者は、作成された設計を、物理的手段によって（例えば、設計を記憶している記憶媒体のコピーを提供することによって）、または電子的手段によって（例えばインターネットを介して）、製造者に直接的または間接的に送信することができる。その後、記憶された設計は、ホトリソグラフイック・マスクを製造するために、適切な形式（例えばＧＤＳＩＩ）に変換される。このホトリソグラフイック・マスクは、通常、ウェハ上に形成される対象のチップ設計の複数のコピーを含んでいる。ホトリソグラフイック・マスクは、エッチングまたはその他の処理が行われるウェハ（またはウェハ上の層、あるいはその両方）の領域の画定に使用される。
本明細書に記載された方法は、集積回路チップの製造において使用することができる。製造された集積回路チップは、製造者によって、未加工のウェハの形態で（つまり、パッケージ化されていない複数のチップを含んでいる１つのウェハとして）、むき出しのダイで、またはパッケージ化された形態で配布することができる。パッケージ化された形態の場合、チップは、シングル・チップ・パッケージ（マザーボードまたはその他の上位のキャリアに取り付けられるリードを備えたプラスチック・キャリアなど）内またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続あるいはその両方を備えるセラミック・キャリアなど）内に取り付けられる。いずれも場合も、その後チップは、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、個別の回路素子、またはその他の単一の処理デバイス、あるいはこれらの組合せと統合される。最終製品は、玩具などの低価格の用途から、ディスプレイ、キーボード、またはその他の入力デバイス、および中央処理装置を備えている高度なコンピュータ製品まで、集積回路チップを含んでいる任意の製品であることができる。
材料の化合物が、示されている元素（例えばＳｉＧｅ）に関して説明されるということも、理解されるべきである。これらの化合物は、化合物内に異なる割合の元素を含んでいる。例えば、ＳｉＧｅはＳｉｘＧｅ１−ｘを含んでおり、ｘは１以下などである。加えて、その他の元素を化合物に含めることができ、それらの元素も、本発明の原理に従って機能することができる。追加の元素を含む化合物は、本明細書では合金と呼ばれる。
本明細書における「一実施形態」または「実施形態」およびその他のそれらの変形への言及は、実施形態に関連して説明される特定の特徴、構造、特性などが少なくとも１つの実施形態に含まれることを意味している。したがって、本明細書全体のさまざまな場所に現れる「一実施形態では」または「実施形態では」という語句、あるいはその他の変形は、必ずしもすべてが同じ実施形態を参照しているわけではない。
「／」、「〜または〜あるいはその両方」、および「〜のうちの少なくとも１つ」のいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、および「ＡとＢのうちの少なくとも一方」のケースでは、１番目に示されたオプション（Ａ）のみの選択、または２番目に示されたオプション（Ｂ）のみの選択、または両方のオプション（ＡおよびＢ）の選択を包含することが意図されているということが理解されるべきである。さらに例を挙げると、「Ａ、Ｂ、またはＣ、あるいはこれらの組合せ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」のケースでは、そのような語句は、１番目に示されたオプション（Ａ）のみの選択、または２番目に示されたオプション（Ｂ）のみの選択、または３番目に示されたオプション（Ｃ）のみの選択、または１番目および２番目に示されたオプション（ＡおよびＢ）のみの選択、または１番目および３番目に示されたオプション（ＡおよびＣ）のみの選択、または２番目および３番目に示されたオプション（ＢおよびＣ）のみの選択、または３つすべてのオプション（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、当業者または関連する業者にとって容易に明らかとなるように、示された多くの項目に関して拡張できる。
本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、実施形態例を限定することは意図されていない。本明細書で使用される単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、特に明示的に示されない限り、複数形も含むことが意図されている。「備える」、「備えている」、「含む」、または「含んでいる」、あるいはこれらの組合せの用語は、本明細書で使用される場合、記載された特徴、整数、ステップ、操作、要素、またはコンポーネント、あるいはこれらの組合せの存在を示すが、１つまたは複数のその他の特徴、整数、ステップ、操作、要素、コンポーネント、またはこれらのグループ、あるいはこれらの組合せの存在または追加を除外していないということが、さらに理解されるであろう。
「下方」、「下」、「下側」、「上」、「上側」などの空間的に相対的な用語は、本明細書では、各図で示されているように、ある要素または特徴の別の要素または特徴に対する関係の説明を容易にするために使用できる。空間的に相対的な用語は、各図に示された方向に加えて、使用中または操作中のデバイスの異なる方向を包含することが意図されていると理解されるであろう。例えば、図内のデバイスが反転した場合、他の要素または特徴の「下」または「下方」にあると説明された要素は、他の要素または特徴の「上」に位置する。したがって、「下」という用語は、上および下の両方の方向を包含することができる。デバイスを、上下以外の方向（９０度の回転またはその他の方向）に向けることができ、それに応じて、本明細書で使用された空間的に相対的な記述を解釈することができる。加えて、ある層が２つの層の「間」に存在すると称される場合、その層は２つの層の間の唯一の層であることができ、または１つまたは複数の介在する層が存在することもできるということも理解されるであろう。
本明細書では、第１、第２などの用語をさまざまな要素を説明するために使用できるが、それらの要素はこれらの用語によって限定されないと理解されるであろう。これらの用語は、ある要素を別の要素から区別するためにのみ使用される。したがって、本概念の範囲を逸脱することなく、下で説明される第１の要素を、第２の要素と呼ぶことができる。
ここで各図面を参照すると、似た数字は同じ要素または類似する要素を表しており、まず図１においては、ＡＭＯＬＥＤピクセル回路１０が一実施形態例に従って示されている。回路１０は、スイッチング接合電界効果トランジスタ（ＪＦＥＴ）Ｍ１と、ドライバＪＦＥＴ Ｍ２と、ストレージ・コンデンサＣｓと、ＤＣレベルシフト・ダイオードＤ１／コンデンサＣ１ペアまたは段と、ドライバＪＦＥＴ Ｍ２と有機発光ダイオードＯＬＥＤの間に接続された実質的に線形な抵抗器Ｒとを含む。ストレージ・コンデンサＣｓおよびドライバＪＦＥＴ Ｍ２は、電源電圧（Ｖｄｄ）に結合される。
Ｖｓｅｌｅｃｔライン上のＶｓｅｌｅｃｔ信号のＤＣレベルは、Ｖｓｅｌｅｃｔの下側レベルがピンチオフ電圧（例えば−２Ｖ未満）を下回り、Ｖｓｅｌｅｃｔの上側レベルがグランド（ｇｎｄ）以下になるように、Ｃ１／Ｄ１段（コンデンサ／ダイオード・ペアに加えて、またはコンデンサ／ダイオード・ペアの代わりに、コンポーネントを含むことができる）によってダウンシフトされる。したがって、Ｖｓｅｌｅｃｔがグランド（ｇｎｄ）を超えた状態で、Ｍ１のオン／オフを適切に切り替えることができる。Ｍ１のドレインおよびソースは、それぞれ類似する構造または本質的に同一の構造を持つことができ、そのような端子がドレインまたはソースのいずれであるかに関する特定の指定は、当業者に良く知られた通常の回路の慣習に従う。例えば、特定のフレーム時間内でのＶｄａｔａの値が、前のフレーム時間内のＶｄａｔａの値よりも増加した場合、Ｍ１が選択されたときに、Ｖｄａｔａに接続されたＭ１のソース／ドレイン端子の電圧が、Ｍ２のゲートに接続されたＭ１の他のソース／ドレイン端子の電圧よりも高くなる。したがって、Ｖｄａｔａに接続されたソース／ドレイン端子はドレイン端子として機能し、Ｍ２のゲートに接続されたソース／ドレイン端子はソース端子として機能する。
ダイオードＤ１は、例えば、ＪＦＥＴのゲート端子をダイオードＤ１の第１の端子（陽極）として使用し、ＪＦＥＴのソース端子およびドレイン端子のいずれかまたは両方をダイオードＤ１の第２の端子（陰極）として使用して、ダイオード接続されたＪＦＥＴとして実装することができる。このようにして、ダイオードＤ１を、ＪＦＥＴ Ｍ１およびＭ２と同時に製造することができる。
ＯＬＥＤはＭ２のソースに接続され、ＯＬＥＤのしきい値電圧はＭ２のピンチオフ電圧の絶対値よりも大きくなるように選択される。したがって、Ｖｄａｔａ信号が０になると、ピクセル電流Ｉｐｉｘｅｌが０になり、Ｖｄａｔａがグランド（ｇｎｄ）を超えて、ピクセル回路１０が適切に動作する。
ピクセル回路１０は、ＨＪＦＥＴがノーマリオン型デバイスであるために、ローカル・グランドを基準にした負電圧をＶｄａｔａおよびＶｓｅｌｅｃｔで使用しなければならないということを含む、従来のピクセル回路における問題を解決する。この問題は、バックプレーンのローカル・グランド（ｇｎｄ）を、他のすべての（例えば携帯電話における、さまざまなシステム・コンポーネントの）ローカル・グランドが接続されているグローバル・グランドに接続できないということを意味する。この問題は、本実施形態に従って次のようにして解決される。Ｖｓｅｌｅｃｔ信号のＤＣレベルを供給し、このＤＣレベルが、Ｖｓｅｌｅｃｔの下側レベルがピンチオフ電圧を下回り、Ｖｓｅｌｅｃｔの上側レベルがグランド（ｇｎｄ）以下になるように、Ｃ１／Ｄ１段によってダウンシフトされる。したがって、Ｖｓｅｌｅｃｔがグランド（ｇｎｄ）を超えた状態で、Ｍ１のオン／オフを適切に切り替えることができる。ＯＬＥＤのしきい値電圧は、Ｍ２のピンチオフ電圧の絶対値よりも大きくなるように選択される。したがって、Ｖｄａｔａ信号が０になると、ピクセル電流Ｉｐｉｘｅｌが０になり、Ｖｄａｔａがグランド（ｇｎｄ）を超えて、ピクセル回路１０が適切に動作する。
市販の列ドライバ・チップは、ＯＬＥＤの輝度におけるグレースケール・レベル（例えば２５６）を設定するために、２〜３ボルトの範囲を必要とする。したがって、（ｉ）過剰な電流がＯＬＥＤに流れず、（ｉｉ）Ｍ１のスイッチング性能を損なわずに、Ｍ２の動作電圧範囲を増やす必要がある。
本発明の態様に従って、（Ｍ２のチャネル抵抗と比較して）相対的に大きい抵抗ＲがＭ２のソースに接続される。その結果、ピクセル電流（Ｉｐｉｘｅｌ）が所望の範囲に制限される。Ｖｄｄに対するＩｐｉｘｅｌの依存関係がなくなるため、抵抗損失の補償は不要である。このような抵抗は、バックプレーンの製造プロセスに対する変更を最小限に抑えて実装することができる。従来のピクセルにおけるＯＬＥＤのしきい値電圧を減らすのにかかる労力（例えば、高品質のインジウム・スズ酸化物（ＩＴＯ）の蒸着、Ｏ２プラズマまたはＵＶオゾン処理によるＩＴＯの仕事関数の調整）を不要にすることができる。
トランジスタおよび信号の数が減少することによって、より高い画像解像度が可能になる（例えば、１つのドレイン／ソースを備えるＨＪＦＥＴとしてダイオードを実装することができ、したがって、ＨＪＦＥＴよりも占有する面積が小さくなる）。回路１０は、すべてのデバイスの長所、ＨＪＦＥＴ製造のプロセスおよびコストの長所を活用する。
１つの例では、ＯＬＥＤに対する電流制限は次を含むことができる。ＯＬＥＤの面積を、約２０μｍｘ約２０μｍにすることができる。偏光子損失が約５０％、その他すべての輝度損失が約５０％で、フィルファクタ（ＯＬＥＤ／サブピクセルの面積比）＝５０％。サブピクセルは、赤、緑、および青（ＲＧＢ）（３色）を含む。最大ピクセル輝度は約５００Ｃｄ／ｍ２であり、ＯＬＥＤの発光効率は約１０Ｃｄ／Ａである。回路１０に従って、最大ピクセル電流＝最大ＯＬＥＤ電流＝５００（Ｃｄ／ｍ２）／（１０（Ｃｄ／Ａ）×（２０μｍ）２×２×２×２×３）≒５００ｎＡ。制限抵抗器を使用せずにＨＪＦＥＴドライバを使用する従来の回路の最大ピクセル電流は、この値よりも約１０００倍高くなる。
Ｍ２のチャネルのシート抵抗を増やすことによって、ピクセル電流を減らすことができるが、Ｍ１およびＭ２が同じチャネル材料を使用している場合は、Ｍ１のスイッチング性能が損なわれる。Ｍ１およびＭ２に対して異なるチャネル材料、異なるゲート・スタックなどを使用すると、マスク数が増加し（プロセスが複雑になる場合もあり）、それによってコスト効率が悪くなる、または実用的ではなくなる、あるいはその両方が生じる。原理的には、広範囲にわたるチャネルの長さおよび幅を使用してＭ１およびＭ２をそれぞれ実装できるが（例えば、Ｗ／Ｌ＝２μｍ／３０μｍおよび３０μｍ／２μｍ）、面積の制約のため、そうすることは実用的ではない場合がある。
本発明の態様に従って、抵抗ＲはＭ２のソースに接続され、電流Ｉｐｉｘｅｌを所望の範囲に制限する。Ｍ２のソースの抵抗Ｒは、ピクセル電流Ｉｐｉｘｅｌを制限することができる。例：Ｖｐ≒−２．５Ｖ、Ｗ／Ｌ≒２．５、Ｒ≒５ＭΩ（Ｖｐはピンチオフ電圧）。ドレイン電圧ＶＤが、Ｍ２が必ず飽和状態になるほど十分に高い限り（この例では、ＶＤ＞約２．５Ｖ）、ドレイン電流（ＩＤ）には、ドレイン電圧に対する依存関係がない。
ＩＤ＝ＩＳＳ［１−（ＶＧＳ−ＲＩＤ）／Ｖｐ］２≒（ＶＧＳ−Ｖｐ）／Ｒ（ＶＧＳはＭ２のゲート−ソース間電圧、Ｉｓｓはドレイン飽和電流）。したがって、ピクセル電流ＩｐｉｘｅｌはＶｄｄとは無関係になり、Ｖｄｄライン上の抵抗損失に対する補償は不要になる。Ｍ２は電源電圧Ｖｄｄに結合され、ピクセル電流ＩｐｉｘｅｌがＭ２、Ｒ、およびＯＬＥＤに流れる。抵抗器Ｒはピクセル電流Ｉｐｉｘｅｌを所望の範囲に制限し、電源電圧ＶｄｄはＭ２を飽和領域（saturation regime）の範囲内にバイアスし、その結果、電源電圧に対するピクセル電流Ｉｐｉｘｅｌの依存関係が減少するか、なくなる。
図２〜４を参照すると、Ｍ２のゲート電圧に対するドレイン電流のプロットが図示されており、ピクセル回路１０の安定性および性能を示している。図２では、Ｍ２の複数のドレイン電圧（ＶＤ）に関して、ゲート電圧（Ｖ）に対するドレイン電流（Ａ）の対数がプロットされており、Ｒは０オーム（抵抗器なし）である。プロット２０では、ＶＤは０．１Ｖである。プロット２２では、ＶＤは０．５Ｖである。プロット２４では、ＶＤは０．９Ｖである。プロット２６では、ＶＤは１．３Ｖである。プロット２８では、ＶＤは１．７Ｖである。好ましい実施形態では、Ｍ１はＭ２と同じプロセスを使用して製造されるため、Ｒが０オームである場合、Ｍ１はＭ２と同じ、図２にプロットされている特性を備える。−２〜−３Ｖの範囲内のゲート電圧でのドレイン電流（ＩＤ）の急勾配が、Ｍ１のスイッチング性能を改善し、従来のデバイスの問題に対処する。また、Ｍ１の良好なスイッチング性能を実現するために、高い駆動電流（−２〜０Ｖの範囲内のゲート電圧でのＩＤ）が望ましい。ただし、Ｒが０オームの場合、（飽和領域内で）駆動電流が高すぎてＯＬＥＤを駆動できない場合がある。
図３では、Ｍ２の複数のドレイン電圧（ＶＤ）に関して、ゲート電圧（Ｖ）に対するドレイン電流（Ａ）が対数スケール上にプロットされており、Ｒは５Ｍオームである。プロット３０では、ＶＤは０．１Ｖである。プロット３２では、ＶＤは０．５Ｖである。プロット３４では、ＶＤは０．９Ｖである。プロット３６では、ＶＤは１．３Ｖである。プロット３８では、ＶＤは１．７Ｖである。プロット４０では、ＶＤは２．１Ｖである。プロット４２では、ＶＤは２．５Ｖである。プロット４４では、ＶＤは２．９Ｖである。
図４では、Ｍ２の複数のドレイン電圧（ＶＤ）に関して、ゲート電圧（Ｖ）に対するドレイン電流（μＡ）が線形スケール上に再プロットされており、Ｒは５Ｍオームである。プロット３０では、ＶＤは０．１Ｖである。プロット３２では、ＶＤは０．５Ｖである。プロット３４では、ＶＤは０．９Ｖである。プロット３６では、ＶＤは１．３Ｖである。プロット３８では、ＶＤは１．７Ｖである。プロット４０では、ＶＤは２．１Ｖである。プロット４２では、ＶＤは２．５Ｖである。プロット４４では、ＶＤは２．９Ｖである。
すべての例において、Ｍ２が必ず飽和状態になるほどＶＤが十分に大きい限り、ドレイン電圧ＶＤの変化にもかかわらず、ゲート電圧の遷移が十分に定義され、正しく相関している。これは、ピクセル電流ＩｐｉｘｅｌがＶｄｄとは無関係になり、Ｖｄｄライン上の抵抗損失に対する補償が不要であることを裏付けている。また、Ｒが５Ｍオームの場合、駆動電流は、Ｒが０オームのときに比べて約１／１０００に減少し、ＯＬＥＤを駆動するのに望ましい値になる。
図５を参照すると、ＨＳＰＩＣＥ（TM）シミュレーションのタイミング図が、ピクセル回路１０におけるＶｓｅｌｅｃｔ、ＶＧ，Ｍ１（Ｍ１のゲート電圧）、Ｖｄａｔａ、およびＩｐｉｘｅｌの間の関係を示している。なお、使用されているフレーム時間は、波形を見やすくするために、１６ミリ秒ではなく６４０マイクロ秒とした。シミュレーションによれば、ＩｐｉｘｅｌはＶｄａｔａに正しく追随している。
図６を参照すると、一実施形態に従って、ドライバ・ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）１３０およびＯＬＥＤ１３６を含んでいるピクセルの部分１００の断面図が示されている。部分１００は、ＬＴＰＳ（低温ポリシリコン）の処理に整合させることができる基板１０２を含んでおり、絶縁体材料または埋め込み絶縁体材料を含むことができる。基板１０２は、ガラス、または柔軟な材料を含むがこれに限定されないプラスチック材料を含むことができる。チャネル領域１０６は、基板１０２上に形成されて、パターン化される。チャネル領域１０６は、Ｎ型ドープ・シリコン（Ｓｉ）などのＮ型材料を含むことができる。チャネル領域１０６は、単結晶材料構造または多結晶材料構造を含むことができる。チャネル領域１０６は、好ましくは、低温ポリシリコン（ＬＴＰＳ）を含む。Ｎ型材料が説明されているが、当業者は、Ｐ型材料も使用できるということを理解するであろう。
ゲート・スタックが形成される。このゲート・スタックは、固有水素化アモルファス・シリコン（ｉ ａ−Ｓｉ：Ｈ）層１０８、アモルファスｐ＋シリコン層（ｐ＋ ａ−Ｓｉ：Ｈ層）１１０、金属層１１２、および誘電体キャップ１１４を含むことができる。ｉ ａ−Ｓｉ：Ｈ／ｐ＋ａ−Ｓｉ：Ｈスタックは、Ｎ型ドープ・チャネル材料（例えばＬＴＰＳ）の上にヘテロ接合を形成する。ゲート・スタックで使用されるａ−Ｓｉ：Ｈ層または誘電体キャップあるいはその両方は、約２００℃以下の温度でプラズマ化学気相成長法（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）を使用して形成することができる。スペーサ１２６がゲート・スタック上に形成される。スペーサ１２６の形成によって、チャネル領域１０６の両端に誘電体スペーサ１０７も形成され得る。誘電体スペーサ１０７は、ＨＪＦＥＴ１３０の動作に関しては重要でない。
ソース／ドレイン（Ｓ／Ｄ）領域１１６は、ゲート・スタックに隣接して、チャネル領域１０６の上に形成される。Ｓ／Ｄ領域１１６は、ｎ＋水素化結晶シリコン（ｃ−Ｓｉ：Ｈ）を含むことができる。Ｓ／Ｄ領域１１６のｎ＋ｃ−Ｓｉ：Ｈは、約２００℃以下の温度でＰＥＣＶＤを使用して形成することができる。一例を挙げると、ｎ＋水素化シリコン（ｎ＋Ｓｉ：Ｈ）は、［Ｈ２］／［ＳｉＨ４］＞５となるようなＳｉＨ４、ＰＨ３、およびＨ２の混合ガスから蒸着され、その結果、例えばチャネル領域１０６の露出表面上のｎ＋ｃ−Ｓｉ：Ｈの成長およびその他すべての表面（絶縁基板１０２、スペーサ１２６および１０７、ならびに誘電体キャップ１１４を含んでいる）上のａ−Ｓｉ：Ｈの成長などの、エピタキシャル成長が発生する。その後、ｎ＋Ｓｉ：Ｈ層のｎ＋ａ−Ｓｉ：Ｈ部分が、例えばｉｎ−ｓｉｔｕ Ｈ２プラズマ（in-situ H2 plasma）を使用して、ｎ＋ｃ−Ｓｉ：Ｈを残して選択的にエッチングされる。なお、Ｓ／Ｄ領域１１６の横に低濃度不純物ドレイン（ＬＤＤ：lightly doped drain）領域は存在せず、省略されている。シリサイドまたは金属接点層１１８が、Ｓ／Ｄ領域１１６の上に形成される。このプロセス例を使用して形成されるＨＪＦＥＴ１３０は、チャネル領域の厚さ（ｔＳｉ）およびドーピング濃度（ＮＤ）を選択することによって、ノーマリオン型薄膜トランジスタ（ＴＦＴ）として構成され、負のピンチオフ電圧（Ｖｐ）が得られる。一例を挙げると、ｔＳｉ＝５０ｎｍ（シリコンの厚さ）およびＮＤ＝３×１０１８ｃｍ−３の場合、Ｖｐ≒−２．５Ｖが得られる。その他のパラメータも企図される。
保護層１０４は、ドライバＨＪＦＥＴ１３０の上に形成され、コンタクト・ホールを形成するようにパターン化される。透明導電体層または金属層がＯＬＥＤの陽極１３２を形成し、この陽極はコンタクト・ホール内に形成される。透明導電体層またはＯＬＥＤの陽極１３２は、インジウム・スズ酸化物（ＩＴＯ）またはその他の透明導電材料を含むことができる。ＯＬＥＤの陽極１３２は、抵抗Ｒを形成するために採用される。抵抗Ｒは、例えばＯＬＥＤの陽極１３２とソース／ドレイン金属またはシリサイド１１８との間の特定の接触抵抗を意図的に増やすことによって、得ることができる。
一例を挙げると、ＯＬＥＤの陽極１３２のＩＴＯは二重層として蒸着され、第１の層１２６は接触抵抗を（例えば酸素含有量を増やすことによって）意図的に増やすことが意図されており、第２の層１２８は通常の条件下で蒸着される。
図７を参照すると、［Ｏ２］／［Ａｒ］の希釈率（％）に対する接触抵抗（オーム）のプロットが示されている。このプロットは、Ｒを調整するための層１２６の調整の実験的検証を提供する。層１２６のＩＴＯとＣｒ（層１１８）の間の特定の接触抵抗は、ＩＴＯのスパッタリング中の［Ｏ２］／［Ａｒ］の比率に対して測定された。この測定結果は、比率を０．１％（標準）から約１０％に増やすことによって、２μｍｘ２μｍの接触面積の場合に、数ＭΩの接触抵抗が得られることを示している。ＩＴＯ蒸着に使用されるその他の条件は、約４ｍｔｏｒｒの圧力、約０．５Ｗ／ｃｍ２のＲＦ電力、および３〜４インチ（７．６２〜１０．１６センチ）のターゲット−基板間のギャップを含んでいた。その他の例では、必要に応じてこれらの条件の逸脱を採用して、接触抵抗を増やす（または減らす）こともできる。
再び図６を参照すると、プロセスは引き続いてエッジ保護（edgepassivation）１２０を形成する。有機層１２２が蒸着されて、ＯＬＥＤ１３６が形成される。ＯＬＥＤの陰極層１２４が形成される。本実施形態に従って、ＯＬＥＤの陰極層１２４はグローバル・グランドに接続され、ローカル・グランドに接続されることに限定されない。
抵抗Ｒは、他の方法、材料、および構造を使用して実装することができ、例えば、縦方向または横方向（幾何学的）の抵抗を採用できる。そのような方法は、ドープａ−Ｓｉ：Ｈ層の使用を含むことができる。一部の実施形態では、ＨＪＦＥＴプロセスに使用される同じａ−Ｓｉ：Ｈ層を採用できる。パターン化／金属化プロセスの一部または部分は、バックプレーンのプロセスと組み合わされるか、またはバックプレーンのプロセスと同時に実行されることが可能である。
形成方法の一例は、低温ポリシリコン技術を使用して基板上にヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）を形成することと、ＨＪＦＥＴ上に保護層を形成することと、ＨＪＦＥＴのソースにコンタクト・ホールを形成することとを含む。透明導電体が蒸着されて、コンタクト・ホール内に接点が形成され、ピクセル電流を制限するための抵抗器が形成される。陽極が抵抗器に接続されて、有機発光ダイオード（ＯＬＥＤ）が形成される。その他のコンポーネントを同時に形成することができ、それらのコンポーネントは、例えばダイオード、トランジスタ、コンデンサなどを含むことができる。抵抗器は、二重層、コンタクト・ホール内のライナ、材料内の垂直スタック、ＯＬＥＤの陽極を形成するか、またはＯＬＥＤの陽極に接続される透明導電体内または金属層内の横方向の断絶部（break）に形成されたブリッジなどとして、形成することができる。
図８を参照すると、ライナ１４０が、レイヤー１１８のシリサイド、金属（例えばＣｒ）、またはＩＴＯに接触するように保護層１０４内のコンタクト・ホール内に形成される。ライナ１４０は、金属、ＩＴＯ、またはその他の材料を含み、抵抗Ｒを提供することができる。透明導電体１４２（例えば１２８）は、ライナ１４０上に形成することができる。
図９を参照すると、実験的例が、Ｃｒ／ｐ＋ａ−Ｓｉ：Ｈ（２０ｎｍ）／Ｃｒの垂直スタック１４１の電圧（Ｖ）に対する電流密度（μＡ）のプロットを示している。この垂直スタック１４１は約２．５ＭΩの抵抗を２μｍｘ２μｍの面積で実装することができ、良好な線形性および無視できるほど小さい光伝導性を持っている（光伝導性はプロットで示されていない）。図８において、垂直スタック１４１を、層１１８、ライナ１４０、および層１４２として採用することができる。その他の層を垂直スタックに含めることもできる。その他の構造および方法を採用してＲを提供することもできる。
図１０を参照すると、横方向の構造を実装して抵抗Ｒを提供することもできる。有用な一実施形態では、ｎ＋ａ−Ｓｉ：Ｈを、厚さ１０〜２０ｎｍで数ＭΩ／□のシート抵抗を持つブリッジ１４４として採用することができる。その他の材料を採用することもできる。ブリッジ１４４は、幅および長さが約２μｍのオーダーの形状に適している。ブリッジ１４４は、金属またはＩＴＯ１４６が形成される前に、誘電体または基板１４５の上に形成される。陽極１３２は、金属またはＩＴＯ１４６内の断絶部を含み、断絶部は、ブリッジ１４４によってブリッジされて必要な抵抗を提供する。
図１１を参照すると、別の横方向の構造を実装して抵抗Ｒを提供することもできる。有用な一実施形態では、ｎ＋ａ−Ｓｉ：Ｈを、厚さ１０〜２０ｎｍで数ＭΩ／□のシート抵抗を持つブリッジ１４８として採用することができる。その他の材料を採用することもできる。ブリッジ１４８は、幅および長さが約２μｍのオーダーの形状に適している。ブリッジ１４８は、金属またはＩＴＯ１５０が形成された後に、誘電体または基板１４５の上に形成される。陽極１３２は、金属またはＩＴＯ１５０内の断絶部を含み、断絶部は、ブリッジ１４８によってブリッジされて必要な抵抗を提供する。
提供された例は網羅的ではなく、他の形状、材料、または方法を使用してＲを実装できるということが、当業者によって理解されるであろう。示された実装方法では、ＨＪＦＥＴ構造を形成するためのプロセス・フローにおける最小限の変更が提供されている。
図１２を参照すると、ピクセル回路１０をアクティブ・マトリクス配列２００に組み込むことができる。アクティブ・マトリクス配列２００は、配列２００の周辺で行またはゲート・ドライバ回路２０４に接続された選択ライン（Ｙ）２０２を含む。アクティブ・マトリクス配列２００は、配列２００の周辺で列ドライバ回路２０８に結合されたデータ・ライン（Ｘ）２０６を含む。ピクセル回路１０は、選択ライン２０２およびデータ・ライン２０６に選択的に結合され、アクティブになると、ピクセル（例えばＲＧＢサブピクセル）を駆動してディスプレイ・デバイスの画像を生成する。
図１３を参照すると、狭いベゼル（bezel）（エッジ）が重要ではない別の実施形態では、Ｃ１およびＤ１を配列２２０（パネル）のゲート・ドライバ側に移動して、ピクセル・サイズをさらに縮小することができる。なお、１つのゲートだけではなく、行内のすべてのゲートを駆動するために、より大きいＣ１およびＤ１が採用される。一実施形態では、Ｖｄｄラインを、列ドライバ２１８、行（ゲート）ドライバ２１４、または別の電源（図示せず）に接続することができる。グランドは、ＯＬＥＤの陰極に接続することができ、配列２２０内でブランケット蒸着することができる（例えば、通常は複数のピクセル回路に接続してグローバル・グランドを提供する）。
ピクセル回路１０’は、残りのコンポーネントと共にアクティブ・マトリクス配列２２０に組み込むことができる。アクティブ・マトリクス配列２２０は、配列２２０の周辺で行またはゲート・ドライバ回路２１４に接続された選択ライン（選択１〜選択３）を含む。アクティブ・マトリクス配列２２０は、配列２２０の周辺で列ドライバ回路２１８に結合されたデータ・ライン（データ１〜データ３）を含む。ピクセル回路１０’は、選択ラインおよびデータ・ラインに選択的に結合され、アクティブになると、ピクセル（例えばＲＧＢサブピクセル）を駆動してディスプレイ・デバイスの画像を生成する。
ノーマリオン型薄膜トランジスタ（例であって、限定することは意図されていない）を備えるアクティブ・マトリクスＯＬＥＤディスプレイに関する好ましい実施形態について説明したが、上の説明を考慮して当業者によって変更および変形を行うことができるということに注意する。したがって、添付の請求項によって概説されている本発明の範囲内で開示された特定の実施形態において、変更を行うことができると理解されるべきである。本発明の態様について説明したが、特許証によって請求、要求、および保護される内容については、特許法が要求する詳細さで、添付の請求項に記載される。
１０ ピクセル回路
１０’ ピクセル回路
２０ プロット
２２ プロット
２４ プロット
２６ プロット
２８ プロット
３０ プロット
３２ プロット
３４ プロット
３６ プロット
３８ プロット
４０ プロット
４２ プロット
４４ プロット
１００ ピクセルの部分の断面図
１０２ 基板
１０４ 保護層
１０７ 誘電体スペーサ
１０６ チャネル領域
１０８ 固有水素化アモルファス・シリコン（ｉ ａ−Ｓｉ：Ｈ）層
１１０ アモルファスｐ＋シリコン層（ｐ＋ａ−Ｓｉ：Ｈ層）
１１２ 金属層
１１４ 誘電体キャップ
１１６ Ｓ／Ｄ領域
１１８ 金属接点層
１２０ エッジ保護
１２２ 有機層
１２４ 陰極層
１２６ 第１の層
１２６ スペーサ
１２８ 第２の層
１３０ ＨＪＦＥＴ
１３２ 陽極
１３６ ＯＬＥＤ
１４０ ライナ
１４１ 垂直スタック
１４２ 層
１４４ ブリッジ
１４５ 誘電体または基板
１４６ 金属またはＩＴＯ
１４８ ブリッジ
１５０ 金属またはＩＴＯ
２００ アクティブ・マトリクス配列
２０２ 選択ライン（Ｙ）
２０４ 行（ゲート）ドライバ回路
２０６ データ・ライン（Ｘ）
２０８ 列ドライバ回路
２１４ 行（ゲート）ドライバ回路
２１８ 列ドライバ回路
２２０ アクティブ・マトリクス配列

Claims (17)

  1. ピクセル回路であって、
    第１のトランジスタのゲートおよびグランドに接続されて選択入力を受信する第１のコンデンサおよびダイオード段と、
    前記第１のトランジスタの第１のソース／ドレインおよび前記第１のトランジスタの第２のソース／ドレインに結合されたデータ・ラインとを備え、前記第１のトランジスタの前記第２のソース／ドレインは第２のトランジスタのゲートに結合され、前記第２のトランジスタのドレインは電源電圧に接続され、ソースは抵抗器に接続され、前記抵抗器は、前記グランドに接続された有機発光ダイオード（ＯＬＥＤ）に接続される、ピクセル回路。
  2. 前記第１のコンデンサおよびダイオード段が、前記第１のトランジスタのピンチオフ電圧に従って前記選択入力をダウンシフトし、前記選択入力を前記グランドの電位以下に維持する、請求項１に記載のピクセル回路。
  3. 前記ＯＬＥＤのしきい値電圧が、前記第２のトランジスタのピンチオフ電圧の絶対値よりも大きくなるように選択される、請求項１に記載のピクセル回路。
  4. 前記第２のトランジスタが電源電圧に結合され、ピクセル電流が前記第２のトランジスタ、前記抵抗器、および前記ＯＬＥＤに流れ、前記抵抗器が前記ピクセル電流をある範囲に制限し、前記電源電圧が前記第２のトランジスタを飽和領域の範囲内にバイアスして、電源電圧に対する前記ピクセル電流の依存関係が減少またはなくなるようにする、請求項１に記載のピクセル回路。
  5. 前記抵抗器が、前記第２のトランジスタの前記ソースを前記ＯＬＥＤの陽極に接続する透明導電体を含む、請求項１に記載のピクセル回路。
  6. 前記透明導電体が、形成ガスの希釈率を使用して形成された高抵抗層を含んでいる二重層を含む、請求項５に記載のピクセル回路。
  7. 前記透明導電体が、前記第２のトランジスタの前記ソースに対応するコンタクト・ホール内のライナ上に形成される、請求項５に記載のピクセル回路。
  8. 前記ライナが、材料の垂直スタックを含む、請求項７に記載のピクセル回路。
  9. 前記透明導電体が横方向の断絶部を伴って形成され、ブリッジが前記横方向の断絶部に形成されて前記抵抗器が提供される、請求項５に記載のピクセル回路。
  10. 前記グランドがグローバル・グランドを含む、請求項１に記載のピクセル回路。
  11. 前記グローバル・グランドがピクセル回路の配列上にブランケット蒸着される、請求項１０に記載のピクセル回路。
  12. 前記第１のトランジスタおよび前記第２のトランジスタが低温ポリシリコン（ＬＴＰＳ）材料を含む、請求項１に記載のピクセル回路。
  13. 前記第１のトランジスタおよび前記第２のトランジスタがヘテロ接合電界効果トランジスタを含む、請求項１に記載のピクセル回路。
  14. ピクセル回路であって、
    第１の方向に互いに並列に走る選択ラインと、
    前記第１の方向を横断する第２の方向に互いに並列に走るデータ・ラインと、
    前記選択ラインに接続されて前記選択ラインを駆動する行ドライバと、
    前記データ・ラインに接続されて前記データ・ラインを駆動する列ドライバとを備え、
    ピクセル回路は、交差する位置で前記選択ラインおよび前記データ・ラインに接続され、前記ピクセル回路は、第１のトランジスタのゲートおよびグランドに接続されて選択入力を受信する第１のコンデンサおよびダイオード段、ならびに前記第１のトランジスタの第１のソース／ドレインおよび前記第１のトランジスタの第２のソース／ドレインに結合されたデータ・ラインを使用し、前記第１のトランジスタの前記第２のソース／ドレインは第２のトランジスタのゲートに結合され、前記第２のトランジスタのドレインは電源電圧に接続され、ソースは抵抗器に接続され、前記抵抗器は、前記グランドに接続された有機発光ダイオード（ＯＬＥＤ）に接続される、ピクセル回路。
  15. 前記抵抗器が、前記第２のトランジスタの前記ソースを前記ＯＬＥＤの陽極に接続する透明導電体を含む、請求項１４に記載のピクセル回路。
  16. 前記抵抗器が、二重層、コンタクト・ホール内のライナ、材料の垂直スタック、および前記ＯＬＥＤの陽極を形成するか、または前記ＯＬＥＤの陽極に接続される透明導電体内または金属内の横方向の断絶部に形成されたブリッジからなる群から選択される、請求項１５に記載のピクセル回路。
  17. ピクセル回路を形成するための方法であって、
    低温ポリシリコンを使用してヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）を基板上に形成することと、
    保護層をＨＪＦＥＴ上に形成することと、
    コンタクト・ホールをＨＪＦＥＴのソースに形成することと、
    前記コンタクト・ホール内の接点およびピクセル電流を抑制するための抵抗器を形成する透明導電体を形成することと、
    陽極を前記抵抗器に接続して有機発光ダイオード（ＯＬＥＤ）を形成することとを含む、方法。
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