KR20160081709A - 표시 장치 - Google Patents

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KR20160081709A
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Abstract

표시 장치가 제공된다. 기판 상에 다결정 실리콘층이 배치된다. 제1 금속층이 다결정 실리콘층 상에 배치되고, 금속 산화물층이 제1 금속층 상에 배치된다. 제2 금속층이 금속 산화물층 상에 배치된다. 제2 금속층은 제1 금속층과 중첩한다. 제1 금속층과 제2 금속층은 서로 다른 박막 트랜지스터에 연결된 게이트 라인일 수 있고, 이에 따라, 표시 장치에서는 복수의 게이트 라인이 중첩되도록 배치될 수 있다. 따라서, 표시 장치에서 회로부가 차지하는 면적이 감소되어 고해상도의 표시 장치, 투과율이 개선된 투명 표시 장치, 비표시 영역의 크기가 감소된 표시 장치가 제조될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 회로부 면적이 감소되고, 동일 면적에서 고용량 커패시턴스를 달성할 수 있는 표시 장치에 관한 것이다.
모바일 폰, 타블렛, 노트북 컴퓨터, 텔레비전 및 모니터와 같은 다양한 전자 디바이스에 평면 패널 디스플레이(flat panel display; FPD)가 채용되었다. 예를 들어, 평면 패널 디스플레이는 액정 디스플레이(liquid crystal display; LCD), 플라즈마 디스플레이 패널(plasma display panel; PDP), 유기 발광 다이오드(organic light emitting diode; OLED) 디스플레이뿐만 아니라 전기영동 디스플레이(electrophoretic display)를 포함한다.
일반적으로, 평면 패널 디스플레이 내의 화소들은 매트릭스 형태로 배열되며, TFT 백플레인으로 지칭되는, 박막 트랜지스터(thin-film-transistor; 박막 트랜지스터) 어레이로부터 전기적 활성화가 이루어지는 경우 빛(루미네선스)을 생성한다. TFT 백플레인은 각각의 독립적인 화소로 흐르는 전류를 제어하기 위한 일련의 스위치들로 동작하므로, 평면 패널 디스플레이의 중요한 부분이다. 최근까지, TFT 백플레인 기술에는 2개의 주요 타입들이 존재하였는데, 그 중 하나는 비정질 실리콘(amorphous silicon; a-Si) 액티브층을 갖는 박막 트랜지스터들을 사용하는 TFT 백플레인이며, 다른 하나는 다결정 실리콘(polycrystalline silicon; poly-Si) 액티브층을 갖는 박막 트랜지스터들을 사용하는 TFT 백플레인이다.
비정질 실리콘 액티브층을 갖는 박막 트랜지스터는 일반적으로 다결정 실리콘 액티브층을 갖는 박막 트랜지스터보다 낮은 캐리어 이동도(μ)를 갖는다. 따라서, 비정질 실리콘 액티브층을 갖는 박막 트랜지스터들을 채용하는 TFT 백플레인으로 디스플레이를 위한 고속 구동 회로(예를 들어, 화소 회로, 게이트 구동 집적 회로, 데이터 구동 집적 회로)를 제조하는데 어려움이 있었다.
다결정 실리콘 액티브층을 형성하기 위해 비정질 실리콘층은 레이저 빔을 사용하여 열-처리될 수 있다. 이 처리에서의 재료는 통상적으로 저온 다결정 실리콘(low temperature polycrystalline silicon; LTPS)으로 지칭된다. 일반적으로, LTPS 박막 트랜지스터의 캐리어 이동도(μ)는 비정질 실리콘 액티브층을 갖는 박막 트랜지스터보다 100 배(>100 cm2/Vs)만큼 더 높다. 더 높은 캐리어 이동도(μ)에도 불구하고, LTPS 박막 트랜지스터는 그레인 바운더리(grain boundary)의 존재로 인해 문턱 전압(Vth)에 편차를 갖는 경향이 있다. TFT 백플레인에 채용되는 박막 트랜지스터들에서 이러한 불균일한 문턱 전압들은 "무라"(Mura)로 지칭되는 표시 불균일성을 야기한다. 이러한 이유 때문에, LTPS 박막 트랜지스터들로 구현된 디스플레이 구동 회로는 종종 복잡한 보상 회로를 필요로 하며, 결과적으로 제조 시간과 제조 비용을 증가시킨다.
플렉서블(flexible) 표시 장치에 있어서, 비정질 실리콘 액티브층을 갖는 박막 트랜지스터들 또는 LTPS 박막 트랜지스터들은 얇은 플라스틱 또는 유리 기판이 분해되지 않도록 충분히 낮은 온도에서 형성되어야 한다. 그러나, 제조 공정 동안 온도를 낮추는 것은 박막 트랜지스터들의 성능을 감소시켜, 플렉서블 표시 장치로사의 활용성을 제한시킨다.
실리콘계 박막 트랜지스터들의 상술한 문제점들로 인해, 다른 타입의 백플레인 기술로서 금속 산화물 재료로 이루어진 액티브층을 갖는 박막 트랜지스터(산화물 박막 트랜지스터)들을 채용하는 백플레인 기술이 도입되었다. 특히, 산화물 박막 트랜지스터들은 비정질 실리콘 액티브층을 갖는 박막 트랜지스터와 비교하여 더 높은 이동도(> 10 cm2/Vs)와 더 낮은 공정 온도(< 250 ℃)를 가지기 때문에, 실리콘계 박막 트랜지스터들의 매력적인 대체제가 될 수 있다. 산화물 박막 트랜지스터를 이용하는 경우, 더 낮은 누설 전류를 달성할 수 있고, 기판으로 사용되는 유리 크기를 비교적 자유롭게 확장시킬 수 있기 때문에, 산화물 박막 트랜지스터는 저비용 고효율을 달성할 수 있는 새로운 디스플레이용 TFT 백플레인의 박막 트랜지스터로 각광받고 있다.
산화물 박막 트랜지스터들을 채용하는 TFT 백플레인을 안정적으로 그리고 높은 수율로 제조하기 위해서는, 박막 트랜지스터 설계, 유전체 및 패시베이션 재료들, 산화물막 증착 균일성, 어닐링 조건 등을 최적화할 필요가 있다. 또한, 제조 공정에서의 편차들은, 문턱 전압을 포함한, 위와 같은 박막 트랜지스터의 동작 특성들을 정밀하게 제어하기 어렵게 한다. 예를 들어, 에치-스토퍼(etch-stopper) 타입의 산화물 박막 트랜지스터를 적용하는 것은 신뢰성을 향상시키나, 높은 기생 커패시턴스를 야기하고 제조 공정을 복잡하게 할 수 있다. 또한, 에치-스토퍼 타입은 박막 트랜지스터 채널의 최소 길이를 제한하여, 디스플레이의 화소들에의 개구율 또는 디스플레이 백플레인의 전체적인 크기에 영향을 준다. 이처럼, 상술한 문제점들 때문에 디스플레이용 구동 회로를 설계하는 것은 상당히 복잡하다.
이에, 본 발명의 발명자들은 표시 장치를 구성하는 박막 트랜지스터로서, 오직 한 종류의 박막 트랜지스터들을 채용하는 종래의 표시 장치에 한계가 있다는 점을 인식하였다. 다목적 화소 구동 방법들을 필요로 하는 장치에서의 평면 패널 디스플레이들의 확장된 적용은, 산화물 박막 트랜지스터 및 LTPS 박막 트랜지스터와 같은 다양한 타입의 박막 트랜지스터의 이점을 조합하는 표시 장치를 제공할 필요성을 증대시켰다. 특히, 기판 상에 다양한 타입의 박막 트랜지스터를 채용하는 표시 장치는, 고해상도 및 낮은 전력 소비를 갖는 디스플레이를 제공할 수 있다.
이에, 본 발명이 해결하고자 하는 과제는 표시 장치의 화소 또는 비표시 영역의 구동 회로에 산화물 박막 트랜지스터 및 LTPS 박막 트랜지스터가 모두 적용된 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 산화물 박막 트랜지스터에 연결된 게이트 라인과 LTPS 박막 트랜지스터에 연결된 게이트 라인을 서로 중첩시켜 회로부가 차지하는 면적이 감소된 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 또 다른 과제는 커패시터의 면적 증가 없이 다중 커패시터가 병렬 연결된 커패시터를 사용하여 커패시턴스가 증가된 커패시터를 갖는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치가 제공된다. 기판 상에 다결정 실리콘층이 배치된다. 제1 금속층이 다결정 실리콘층 상에 배치되고, 금속 산화물층이 제1 금속층 상에 배치된다. 제2 금속층이 금속 산화물층 상에 배치된다. 제1 금속층은 제2 금속층과 중첩한다. 제1 금속층과 제2 금속층은 서로 다른 박막 트랜지스터에 연결된 게이트 라인일 수 있고, 이에 따라, 표시 장치에서는 복수의 게이트 라인이 중첩되도록 배치될 수 있다. 따라서, 표시 장치에서 회로부가 차지하는 면적이 감소되어 고해상도의 표시 장치, 투과율이 개선된 투명 표시 장치, 비표시 영역의 크기가 감소된 표시 장치가 제조될 수 있다.
본 발명의 다른 특징에 따르면, 표시 장치는 기판에 정의된 화소에 배치된 복수의 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 더 포함하고, 제1 금속층 및 제2 금속층은 복수의 스위칭 박막 트랜지스터 중 서로 다른 스위칭 박막 트랜지스터의 게이트 전극와 연결된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 금속층 및 제2 금속층은 동일한 방향으로 연장하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 금속층 및 제2 금속층은 게이트 라인인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 다결정 실리콘층은 제1 금속층과 연결된 스위칭 박막 트랜지스터의 액티브층이고, 금속 산화물층은 제2 금속층과 연결된 스위칭 박막 트랜지스터의 액티브층인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제2 금속층과 연결된 스위칭 박막 트랜지스터의 일 단자는 구동 박막 트랜지스터의 게이트 전극과 연결된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 기판의 비표시 영역에 배치되고, 복수의 박막 트랜지스터로 구현된 구동 회로를 더 포함하고, 제1 금속층 및 제2 금속층은 복수의 박막 트랜지스터 중 서로 다른 박막 트랜지스터의 게이트 전극과 연결된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 구동 회로는 기판에 정의된 화소로 하나 이상의 게이트 신호들을 공급하기 위한 게이트 드라이버인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 다결정 실리콘층은 도체화된 다결정 실리콘으로 이루어지고, 금속 산화물층은 도체화된 금속 산화물로 이루어지고, 다결정 실리콘층, 제1 금속층, 금속 산화물층 및 제2 금속층은 서로 중첩하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 다결정 실리콘층과 제1 금속층을 양 단자로 하는 제1 서브 커패시터, 제1 금속층과 금속 산화물층을 양 단자로 하는 제2 서브 커패시터 및 금속 산화물층과 제2 금속층을 양 단자로 하는 제3 서브 커패시터가 병렬 연결된 커패시터를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 기판에 정의된 화소에 배치되고 제1 노드와 연결된 일 단자를 갖는 제1 스위칭 박막 트랜지스터, 제1 노드와 연결된 게이트 전극 및 제2 노드와 연결된 일 단자를 갖는 구동 박막 트랜지스터, 제2 노드와 연결된 일 단자를 갖는 제2 스위칭 박막 트랜지스터 및 제2 노드와 연결된 유기 발광 소자를 더 포함하고, 커패시터는 제1 노드와 제2 노드 사이에서 연결된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 금속층은 제2 스위칭 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어지고, 제2 금속층은 제1 스위칭 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어지는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 스위칭 박막 트랜지스터는 산화물 박막 트랜지스터이고, 제2 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터는 LTPS(Low Temperature Polycrystalline Silicon) 박막 트랜지스터인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 금속층 및 제2 금속층은 제1 노드와 연결되고, 다결정 실리콘층 및 금속 산화물층은 제2 노드와 연결된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 기판의 비표시 영역에 배치되고, 커패시터를 포함하는 구동 회로를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 구동 회로는 기판에 정의된 화소에 배치된 화소로 하나 이상의 게이트 신호들을 공급하기 위한 게이트 드라이버인 것을 특징으로 한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 화소 또는 비표시 영역의 구동 회로에 배치된 산화물 박막 트랜지스터에 연결된 게이트 라인과 LTPS 박막 트랜지스터에 연결된 게이트 라인을 분리하여, 산화물 박막 트랜지스터 및 LTPS 박막 트랜지스터 각각의 성능을 최적화할 수 있다.
또한, 본 발명은 산화물 박막 트랜지스터에 연결된 게이트 라인과 LTPS 박막 트랜지스터에 연결된 게이트 라인을 중첩시켜, 회로가 차지하는 면적을 감소시킬 수 있고, 이에 따라, 고해상도의 표시 장치, 투과율이 개선된 투명 표시 장치, 비표시 영역의 크기가 감소된 표시 장치를 제공할 수 있다.
또한, 본 발명은 동일 면적 내에서 다수의 서브 커패시터들을 병렬 연결 시켜, 커패시터의 커패시턴스를 증가시킬 수 있고, 보다 용이하게 고해상도의 표시 장치나 고투과율의 표시 장치를 제조할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액티브 영역 및 비표시 영역을 갖는 표시 장치를 도시하는 개략적인 도면이다.
도 2는 본 발명의 일 실시예에 따른 동일한 기판 상에 2개의 상이한 타입의 박막 트랜지스터들을 채용하는 예시적인 표시 장치에 관한 개략적인 도면이다.
도 3a 내지 도 3c는 본 발명의 다양한 실시예들에 따른 표시 장치의 각 화소의 회로도이다.
도 4a는 도 3a 내지 3c의 화소 회로들의 작동을 도시하는 타이밍도이다.
도 4b는 도 3a 내지 3c의 화소 회로들의 작동을 설명하는 상세도이다.
도 5a는 본 발명의 일 실시예에 따른 하나의 화소 회로에 2개의 상이한 타입의 박막 트랜지스터들을 채용하는 예시적인 표시 장치에 관한 개략적인 도면이다.
도 5b는 도 5a의 2개의 상이한 타입의 박막 트랜지스터들에 연결된 게이트 라인에 관한 개략적인 단면도이다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 따른 하나의 화소 회로에 2개의 상이한 타입의 박막 트랜지스터들을 채용하는 예시적인 표시 장치에 관한 개략적인 도면들이다.
도 7은 본 발명의 일 실시예에 따른 화소 회로에 병렬 연결된 다중 커패시터를 채용하는 예시적인 표시 장치에 관한 개략적인 도면이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 예시적인 표시 모드를 설명하는 도면이다.
도 9는 일반 구동 모드에서의, 본 발명의 일 실시예에 따른 표시 장치의 예시적인 동작을 도시하는 타이밍도이다.
도 10은 저속 구동 모드에서의, 본 발명의 일 실시예에 따른 표시 장치의 예시적인 동작을 도시하는 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 예시적인 인버터 회로의 개략적인 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
예시적인 디스플레이
화소 회로들 및 구동 방법들을 포함하는 종래의 구성들은 문제점들을 일부 해결하였으나, 최근의 디스플레이 분야에서 계속적으로 증가하는 요구 사항들을 만족시킬 수 없었다.
LTPS 박막 트랜지스터의 다결정 실리콘 액티브층은 산화물 박막 트랜지스터(oxide TFT)의 액티브층보다 더 높은 캐리어 이동도를 갖는다. 더 높은 캐리어 이동도는 박막 트랜지스터가 동일한 성능을 가지면서 더 작게 제조될 수 있다는 것을 의미한다. LTPS 박막 트랜지스터의 제조 공정은, 산화물 박막 트랜지스터에서 통상적으로 사용되는 구조인 에치-스토퍼 구조보다 더 낮은 커패시턴스를 제공하는 코플래너(co-planar) 구조의 박막 트랜지스터에 매우 적합하다. 그러나, 전적으로 LTPS 박막 트랜지스터로 표시 장치를 제조하는 경우, LTPS 박막 트랜지스터의 높은 오프 전류(off current) 때문에 전력 소비가 증가될 수 있고, 표시 장치의 박막 트랜지스터들 사이의 초기 문턱 전압 편차 때문에 표시 품질 문제 또한 나타날 수 있다. 반면에, 산화물 박막 트랜지스터는 LTPS 박막 트랜지스터보다 신뢰성 있는 초기 문턱 전압과 표시 장치의 크기 면에서의 확장성을 제공한다. 산화물 박막 트랜지스터는, 표시 장치의 일반적인 동작 시에 전력 면에서 표시 장치를 보다 효율적으로 만드는, 더 낮은 오프 전류를 가질 뿐만 아니라, 필요에 따라 리프레시 레이트(refresh rate)를 가변하여 회로를 구동시켜 표시 장치의 전력을 더 절감시킬 수 있다. 표시 장치가 더 큰 면적을 가지도록 하는 확장성, 보다 단순하고 보다 낮은 비용의 제조 공정 때문에, 표시 장치의 일부에 대해서는 LTPS 박막 트랜지스터보다 산화물 박막 트랜지스터를 선택하는 것이 현명할 것이다.
본 명세서에서, 본 발명의 산화물 박막 트랜지스터의 액티브층은 다양한 금속 산화물들로 제조될 수 있다. 액티브층의 구성 물질로서, 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO)계 재료, 인듐 주석 아연 산화물(InSnZnO)계 재료, 인듐 알루미늄 아연 산화물(InAlZnO)계 재료, 인듐 하프늄 아연 산화물(InHfZnO)계 재료, 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 알루미늄 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 마그네슘 산화물(InMgO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료나, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 아연 산화물(ZnO)계 재료 등이 사용될 수 있다. 상술한 각각의 산화물 반도체 재료에서 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다.
그러나, 본 명세서의 다양한 실시예들에서, 표시 장치는 적어도 2개의 상이한 타입의 박막 트랜지스터들을 이용하여 구현된다. 다시 말해서, 표시 장치를 작동시키기 위한 회로를 구현하기 위해, 적어도 2개의 상이한 타입의 박막 트랜지스터들이 단일 기판 상에 형성된다. 예를 들어, 기판의 비표시 영역 내의 구동 회로들 중 하나 이상은 제1 타입의 박막 트랜지스터(예를 들어, LTPS 박막 트랜지스터)로 구현되고, 기판의 액티브 영역(즉, 표시 영역) 내의 화소 회로는 다른 형태의 박막 트랜지스터(예를 들어, 산화물 박막 트랜지스터)로 구현될 수 있다. 또한, 액티브 영역 내의 화소 회로 및/또는 기판의 비표시 영역 내에 형성되는 다른 임의의 회로가 적어도 2개의 상이한 타입의 박막 트랜지스터들로 구현될 수 있다. 예를 들어, 화소 회로 내에 포함되는 적어도 하나의 박막 트랜지스터(예를 들어, 구동 박막 트랜지스터)는 제1 타입의 박막 트랜지스터(예를 들어, LTPS 박막 트랜지스터)이고, 이러한 화소 회로 내에 포함되는 적어도 하나의 다른 박막 트랜지스터(예를 들어, 스위칭 박막 트랜지스터)는 제2 타입의 박막 트랜지스터(예를 들어, 산화물 박막 트랜지스터)로 형성될 수 있다. 기판의 비표시 영역 내에 형성된 구동 회로가 적어도 2개의 상이한 타입의 박막 트랜지스터들을 포함할 수 있음은 자명하다. 비표시 영역 내의 회로의 일부 및 화소 회로의 일부 내에 채용되는 박막 트랜지스터의 형태는 표시 장치(100)에서의 요구 사항에 따라 다양하게 변경될 수 있다.
예시적인 표시 장치
도 1은 본 발명의 일 실시예에 따른 액티브 영역 및 비표시 영역을 갖는 표시 장치를 도시하는 개략적인 도면이다. 표시 장치(100)는 자기 발광 유기 발광 소자(organic light-emitting diode; OLED) 또는 액정(liquid crystal; LC) 재료로 구현될 수 있다. 본 명세서의 실시예들이 표시 장치(100)가 유기 발광 소자를 포함하는 유기 발광 표시 장치인 것으로 설명되나, 본 명세서의 실시예들은 액정 표시 장치로 구현될 수도 있다는 점이 이해되어야 한다.
표시 장치(100)는 액티브 영역(즉, 표시 영역)과 비액티브 영역(즉, 비표시 영역)으로 정의될 수 있다. 표시 영역에서, 복수의 화소들이 매트릭스로 배열된다. 화소들 각각에는 구동 회로들로부터 다양한 신호들을 수신하도록 구성된 하나 이상의 박막 트랜지스터 및 커패시터로 구현되는 화소 회로가 배치된다. 화소 회로들을 구현하기 위한 박막 트랜지스터들은 박막 트랜지스터 기판 또는 TFT 백플레인으로 지칭될 수 있는 기판(110) 상에 형성될 수 있다. 기판(110)은, 예를 들어, 유리 기판, 플라스틱 기판 또는 다른 적합한 기판일 수 있다.
표시 장치(100)를 동작시키는 데 있어서, 다양한 회로들 및 구성요소들이 액티브 영역에서 화소 회로들로 신호들 및/또는 전압을 제공하도록 함께 동작할 수 있다. 표시 장치(100)를 구동하는데 필요할 수 있는 회로들 및 구성요소들의 비제한적인 예시들은 시스템(system; SYS), 타이밍 제어기(timing controller; TC), 데이터 드라이버(data driver; DD), 게이트 드라이버(gate driver; GD) 등을 포함한다. 표시 장치(100)의 동작에 필요한 회로들과 구성요소들은 표시 장치(100)의 타입(예를 들어, OLED, LCD 등)에 따라 상이할 수 있다.
이러한 구성요소들 중 일부는 패키지로 통합될 수도 있다. 예를 들어, 타이밍 제어기(TC)와 데이터 드라이버(DD)는 디스플레이 드라이버 집적 회로(display D-IC)로 통합하여 지칭될 수 있는 단일의 패키지에 집적될 수 있다. 디스플레이 D-IC는 칩-온-글라스(chip-on-glass; COG) 기술을 사용하여, 또는 테이프-캐리어-패키지(tape-carrier-package; TCP) 또는 칩온필름(chip-on-film; COF) 기술을 통해 기판(110)의 비표시 영역에 장착될 수 있다.
디스플레이 D-IC는 표시 장치(100)의 동작에서 상이한 기능들을 수행하는 다양한 다른 회로들을 포함할 수 있다. 예를 들어, 디스플레이 D-IC는 휘발성 및 비휘발성 메모리 회로들, SSD(solid state drive), 하드 드라이브 및 다른 메모리와 같은 저장 회로들을 포함할 수 있다. 디스플레이 D-IC는 또한 마이크로 프로세서 또는 다른 프로세서 내의 프로세싱 회로와 같은 프로세서를 포함할 수 있다. 디스플레이 D-IC에 포함될 수 있는 집적 회로들의 예로는 마이크로프로세서들, 디지털 신호 프로세서들(digital signal processor; DSP), 전력 관리 유닛들, 베이스밴드 프로세서들 (Baseband Processors), 마이크로제어기들, ASIC(application-specific integrated circuits), 음성 및/또는 영상 정보를 제어하기 위한 회로들 및 다른 제어 회로망들을 포함한다.
일부의 구동 회로들은 별도의 기판 상에 형성될 수 있으며, 화소들로 신호들을 송신하도록 기판(110)에 연결될 수 있다. 본 명세서의 실시예들에서, 화소 회로들로 신호 및/또는 전압을 제공하기 위한 다양한 구동 회로들 중 적어도 하나는 기판(110)의 비액티브 영역(즉, 비표시 영역)에 형성되는 하나 이상의 박막 트랜지스터로 구현된다. 예를 들어, 기판(110) 상의 하나 이상의 게이트 드라이버(GD)는 도 1에 도시된 바와 같은 게이트-인-패널(gate-in-panel; GIP) 기술을 사용하여 기판(110)의 비표시 영역에 형성될 수 있다. 다만, 기판(110) 상의 게이트 드라이버(GD)의 수는 특정하게 제한되지 않는다. 예를 들어, 하나의 게이트 드라이버(GD) 또는 2개 이상의 게이트 드라이버(GD)가 기판(110)의 비표시 영역에 형성될 수 있다.
데이터 드라이버(DD)가 COG, TCP 또는 COF를 사용하여 장착된 디스플레이 D-IC에 집적(integrated)될 수 있으나, 일부의 실시예들에서, 데이터 드라이버(DD) 또는 데이터 드라이버(DD)의 적어도 일부는 게이트 드라이버(GD)와 유사한 방식(즉, GIP 기술)으로 기판(110)의 비표시 영역에 형성되는 박막 트랜지스터들로 구현될 수 있다. 예를 들어, 데이터 드라이버(DD)는 기판 (110) 상에 직접 구현될 수 있는 하나 이상의 소스 드라이버 IC, 버퍼들 및 멀티플렉서들을 포함할 수 있다.
따라서, 박막 트랜지스터 기판(110)의 비표시 영역에서 박막 트랜지스터와 함께 제조될 수 있는 회로들이 특정하게 제한되지 않는다는 점이 이해되어야 한다. 표시 장치(100)를 동작시키는 임의의 회로들은 그 회로들이 기판(110) 상에서 박막 트랜지스터에 의해 구현될 수 있는 이상, 기판(110)의 비표시 영역에서 제조될 수 있다. 표시 장치(100)의 타입과 그 구동 방법에 따라, 추가적인 회로들, 예를 들어, 발광 드라이버(emission driver; ED), 인버터, 멀티플렉서, 디-멀티플렉서 등이 표시 장치(100)를 구동하는데 사용될 수 있으며, 이 회로들은 기판(110)의 비표시 영역에서 제조된 박막 트랜지스터들로 구현될 수 있다.
시스템
시스템(SYS)은 수직 동기화 신호(V-Sync), 수평 동기화 신호(H-Sync), 클럭 신호 및 이미지 데이터를 그래픽 제어기의 송신기를 통해 적합한 회로들로 공급하도록 구성될 수 있다. 예를 들어, 시스템(SYS)으로부터의 클럭 신호와 수직/수평 동기화 신호(V-Sync/H-Sync)는 타이밍 제어기(TC)로 제공된다. 또한, 시스템(SYS)으로부터의 이미지 데이터는 타이밍 제어기(TC)로 제공된다.
타이밍 제어기
타이밍 제어기(TC)는 수평 동기화 신호(H-Sync), 수직 동기화 신호(V-Sync), 데이터 인에이블 신호, 클럭 신호 및 이미지 데이터를 수신한다. 수직 동기화 신호(V-Sync)는 일 프레임의 이미지가 표시되는데 요구되는 시간을 지시한다. 수평 동기화 신호(H-Sync)는 이미지의 일 수평 라인, 즉 일 화소 라인을 표시하는데 요구되는 시간을 지시한다. 따라서, 수평 동기화 신호(H-Sync)는 일 화소 라인에 포함되는 화소의 숫자와 동일한 숫자의 펄스들을 포함한다. 데이터 인에이블 신호는 유효한 이미지 데이터가 위치하는 구간을 지시한다.
타이밍 제어기는 게이트 제어 신호(gate control signal; GCS)를 게이트 드라이버(GD)에 제공하고, 데이터 제어 신호(data control signal; DCS)를 데이터 드라이버(DD)에 제공한다.
게이트 드라이버(GD)에 인가되는 게이트 제어 신호(GCS)는 게이트 개시 펄스(gate start pulse) 신호(GSP), 게이트 시프트 클럭(gate shift clock) 신호(GSC), 게이트 출력 인에이블(gate output enable) 신호(GOE) 등을 포함할 수 있다. 게이트 개시 펄스 신호(GSP)는 게이트 드라이버(GD)의 제1 게이트 신호의 타이밍 제어를 위한 신호이고, 게이트 시프트 클럭 신호(GSC)는 게이트 개시 펄스 신호(GSP)를 출력하고 순차적으로 시프트하기 위한 신호이며, 게이트 출력 인에이블 신호(GOE)는 게이트 드라이버(GD)의 출력 타이밍의 제어를 위한 신호이다.
타이밍 제어기(TC)는 인터페이스로부터 제공되며 미리 결정된 비트를 가지는 이미지 데이터가 데이터 드라이버(DD)로 제공될 수 있도록 이미지 데이터를 재정렬한다. 예를 들어 타이밍 제어기(TC)는 표시 장치(100) 상에 표시될 텍스트, 그래픽, 비디오 또는 다른 이미지들에 대응하는 디지털 데이터를 데이터 드라이버(DD)로 공급할 수 있다. 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터 수신된 데이터를 화소들을 제어하기 위한 신호들로 변환할 수 있다.
데이터 드라이버(DD)로 제공되는 데이터 제어 신호(DCS)는 소스 샘플링 클럭 신호(source sampling clock signal; SSC), 소스 출력 인에이블 신호(SOE), 소스 개시 펄스 신호(source start pulse signal; SSP) 등을 포함할 수 있다. 소스 샘플링 클럭 신호(SSC)는 데이터 드라이버(DD)의 구동 주파수를 결정하고, 데이터 드라이버(DD)에 의해 이미지 데이터를 래칭하기 위한 샘플링 클럭으로 사용된다. 소스 출력 인에이블 신호(SOE)는 소스 샘플링 클럭 신호(SSC)에 의해 래칭된 이미지 데이터들을 적합한 화소들로 전송하는데 사용된다. 소스 개시 펄스 신호(SSP)는 일 수평 구간 동안 이미지 데이터의 샘플링 또는 래칭의 개시를 지시하는 신호이다. 표시 장치(100)가 액정 표시 장치인 경우, 데이터 제어 신호(DCS)는 또한 데이터 드라이버(DD)로부터의 데이터 전압(Vdata)의 극성을 반전시키기 위한 극성 반전 신호를 포함할 수 있다.
또한, 타이밍 제어기(TC)는 표시 장치(100)를 동작시키기 위한 다양한 소프트웨어를 실행하는데 사용될 수도 있다. 예를 들어, 타이밍 제어기는 표시 장치(100) 상의 이미지들(예를 들어, 텍스트, 사진들, 비디오 등)을 표시하는 것과 연관된 코드를 실행하도록 구성될 수 있으며, 타이밍 제어기(TC)는 테스트 소프트웨어(예를 들어, 표시 장치(100)와 테스트 장비 사이의 상호관계를 지원하기 위해 제조 공정 동안 사용되는 코드)를 실행하도록 구성될 수 있다. 또한, 타이밍 제어기(TC)는 타이밍 제어기(TC)가 동작 설정들을 조정(예를 들어, 비-휘발성 저장부와 같은 제어 회로망 내의 저장부의 칼리브레이션 데이터 또는 다른 설정들을 저장하기 위해) 할 수 있도록 하는 코드를 실행하도록 구성될 수 있다.
이하에서 보다 구체적으로 설명되는 바와 같이, 타이밍 제어기(TC)는 표시 영역(100)의 적어도 일부의 프레임 레이트를 조정하도록 구성된다. 관련하여, 표시 영역에서 화소 회로들로 제공되는 신호들(예를 들어, 스캔 신호, 발광 신호, 데이터 신호)의 주파수가 조정되도록, 타이밍 제어기(TC)는 데이터 드라이버(DD) 및/또는 게이트 드라이버(GD)에 커플링되는 스위칭 회로로 저속 구동 신호(low refresh rate signal; LRR)를 제공할 수 있다.
일부 실시예들에서, 저속 구동 신호(LRR)의 출력은 시스템(SYS)에 의해 제어될 수 있다. 시스템(SYS)은 이미지 데이터를 분석하고, 적합한 구동 회로들로의 저속 구동 신호(LRR)의 상태를 제어하도록 구성될 수 있다. 일부 경우에, 시스템(SYS)으로 제공되는 이미지 데이터는 저속 구동 신호(LRR)를 생성하는데 시스템(SYS)에 의해 이용될 수 있는 다양한 데이터를 포함할 수 있다. 시스템(SYS)으로 제공될 수 있는 정보의 비 제한적인 예시들은 이미지 데이터의 타입을 표시하는 정보, 조절된 프레임 레이트로 적용될 이미지 컨텐츠의 치수 및 위치를 표시하는 정보 및 적합한 프레임 레이트를 표시하는 정보를 포함한다.
타이밍 제어기(TC)로부터의 저속 구동 신호(LRR)의 출력이 다른 다양한 방식으로 트리거링될 수 있다는 점이 이해되어야 한다. 예를 들어, 표시 장치(100)가 저 프레임 레이트(예를 들어, 스크린 상에 시간을 표시하는 모드, 정적인 유저 인터페이스를 표시하는 모드 등)로 이미지 컨텐츠가 표시될 수 있는 특정 모드를 제공한다면, 저속 구동 신호(LRR)는 이러한 모드로 표시 장치(100)가 진입할 때 하이(high)로 설정될 수 있다. 동일하게, 이러한 저 프레임 레이트 모드가 종료되면 저속구동 신호(LRR)는 다시 로우(low)로 설정된다. 저 프레임 레이트 모드의 트리거링은 시스템(SYS) 또는 타이밍 제어기(TC)에서 구현되는 소프트웨어에 의해 제어될 수 있다. 또한, 저속 구동 신호(LRR)는 터치 인터페이스 및/또는 물리적 버튼을 통해 유저 명령을 수신하여 트리거링될 수도 있다.
데이터 드라이버
상술한 바와 같이, 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터 디지털 이미지 데이터를 수신한다. 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터의 데이터 제어 신호(DCS)에 응답하여 데이터 전압(Vdata)를 생성하기 위해 디지털 이미지 데이터를 감마 교정 전압으로 변환하도록 구성될 수 있다. 다음으로, 데이터 드라이버(DD)는 게이트 드라이버(GD)로부터의 게이트 제어 신호(GCS)와 동기화하여 표시 장치(100)의 데이터 라인(DL)으로 데이터 전압(Vdata)를 공급할 수 있다. 이하에서 보다 구체적으로 설명되는 바와 같이, 일부의 실시예에서, 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터 저속 구동 신호(LRR)에 응답하여 제한된 주파수 레이트로 데이터 전압(Vdata)을 출력하도록 구성될 수 있다.
게이트 드라이버
게이트 드라이버(GD)는 타이밍 제어기(TC)로부터의 게이트 제어 신호(GCS) 입력에 응답하여 화소들에서 박막 트랜지스터들의 온/오프를 제어하며, 데이터 드라이버(DD)로부터 인가되는 데이터 전압(Vdata)이 적합한 화소 회로로 제공되도록 한다. 이를 위해, 게이트 드라이버(GD)는 게이트 신호들(예를 들어, 스캔 신호들, 발광 신호들)을 순차적으로 출력하며, 게이트 라인(GL)으로 게이트 신호들을 순차적으로 인가한다. 게이트 신호들이 게이트 라인(GL) 상에 제공되는 경우, 데이터 전압(Vdata)은 그 특정한 게이트 라인(GL)과 연결된 화소 회로들의 서브 화소(R, G 및 B 또는 W, R, G 및 B)로 인가될 수 있다. 이하에서 보다 구체적으로 설명되는 바와 같이, 일부의 실시예들에서, 게이트 드라이버(DD)는 타이밍 제어기(TC)로부터의 저속 구동 신호(LRR)를 수신하는 것에 대응하여 특정 게이트 라인들 상에서 게이트 신호들을 전송하는 것을 일시적으로 정지하도록 구성될 수 있다.
화소
예시적인 표시 장치(100)의 데이터 라인들(DL) 및 게이트 라인들(GL)은 액티브 영역에서 서로 교차할 수 있으며, 화소 회로들 각각은 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 지점에서 형성될 수 있다. 화소들은 액정 표시 장치(LCD) 컴포넌트들, 유기 발광 표시 장치(OLED) 컴포넌트들, 또는 다른 적합한 화소 구조들로 형성될 수 있다. 따라서, 화소 회로를 구현하는 박막 트랜지스터들, 커패시터들의 구성은 표시 장치의 컴포넌트의 타입뿐만 아니라 화소를 활성화하는 구동 방법에 따라 다양할 수 있다.
화소들 각각은 적색을 표시하기 위한 적색 서브 화소(R), 녹색을 표시하기 위한 녹색 서브 화소(G), 청색을 표시하기 위한 청색 서브 화소(B)를 포함할 수 있다. 액티브 영역에서의 서브 화소들의 배열은 특정하게 제한되지 않는다. 나아가, 일부의 실시예들에서, 표시 장치(100)에서의 적어도 일부의 화소들은 도 1에서 도시된 바와 같이 백색 화소 또는 백색 서브 화소를 채용할 수 있다.
도 1의 표시 장치(100)가 유기 발광 표시 장치라고 가정하면, 표시 장치(100)의 화소 각각은 적어도 하나의 스위칭 박막 트랜지스터, 구동 박막 트랜지스터, 유기 발광 소자 및 적어도 하나의 커패시터를 포함할 수 있다. 화소 각각이 데이터 라인(DL)을 통해 데이터 드라이버(DD)로부터 데이터 전압(Vdata)를 수신하고 게이트 라인(GL)을 통해 게이트 드라이버(GD)로부터 게이트 신호들을 수신하도록, 화소 각각은 스위칭 박막 트랜지스터들을 통해 데이터 라인(DL) 및 게이트 라인(GL)과 연결될 수 있다. 일부의 실시예에서, 표시 장치(100)는 화소 각각으로 발광 신호(EM)를 제공하는, (게이트 드라이버(GD)의 일부일 수도 있는) 발광 드라이버(ED)를 포함할 수도 있다. 화소 각각은 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터에 의해 제어되는 유기 발광 소자로 흐르는 전류에 따라 빛을 발광한다. 표시 장치(100)는 하부 발광 구조, 상부 발광 구조 또는 듀얼 발광(즉, 상부 및 하부) 구조로 구현될 수 있다.
유기 발광 표시 장치에서 화소들의 균일한 구동은 쉽지 않다. 표시 장치(100) 내의 화소들의 균일한 구동의 어려움은, (1) 유기 발광 소자의 전류-의존성 휘도, (2) 높은 게이트-투-드레인 커패시턴스(gate-to-drain capacitance; Cgd) 및 게이트-투-소스 커패시턴스(gate-to-source capacitance; Cgs)를 갖는 큰 박막 트랜지스터 치수들 및 (3) 화소 회로 내의 박막 트랜지스터들의 문턱 전압(Vth) 및 이동도 편차들에 크게 기여한다. 또한, 박막 트랜지스터의 캐리어 이동도 및 크기는 일반적으로 비례하나, 화소 영역의 크기는 박막 트랜지스터들의 수와 크기를 제한한다. 따라서, 박막 트랜지스터들의 이동도는 기판(110) 상의 구동 회로들 및/또는 화소 회로로 이용 가능한 공간에 의해 한정될 수 있다. 이에, 단일한 타입의 박막 트랜지스터만을 사용하는 표시 장치(100)에서 상술한 문제점들을 해결하는 것은 매우 어려울 수 있다.
LTPS 박막 트랜지스터계 구동 회로들 및 산화물 박막 트랜지스터계 화소 회로
도 2는 일 실시예에 따른 동일한 기판 상에 2개의 상이한 타입의 박막 트랜지스터들을 채용하는 예시적인 표시 장치에 관한 개략적인 도면이다. 이러한 예시에서, 화소 회로들은 산화물 박막 트랜지스터들로 구현되고, 반면에 비표시 영역(즉, 게이트 드라이버(GD)) 내에 형성되는 구동 회로들은 LTPS 박막 트랜지스터로 구현된다. 상술한 바와 같이, 다른 구동 회로들, 이를 테면, 버퍼들, (디)멀티플렉서들, 소스 드라이버, 스위치 회로들은 기판(110)의 비표시 영역 내에서 LTPS 박막 트랜지스터들로 구현될 수 있다.
따라서, 표시 장치(100)의 설계에서, 산화물 박막 트랜지스터 및 LTPS 박막 트랜지스터 모두의 이점들이 조합된다. 상술한 바와 같이, 그레인 크기 및 바운더리 편차들 때문에 LTPS 박막 트랜지스터의 초기 문턱 전압(Vth) 및 이동도 편차들이 존재한다. 대조적으로, 산화물 박막 트랜지스터들의 초기 문턱 전압(Vth)은 LTPS 박막 트랜지스터에 비해 기판(110) 내에서 실질적으로 균일할 수 있다. 따라서, 산화물 박막 트랜지스터들로 화소 회로들을 구현함으로써, 구동 박막 트랜지스터 및/또는 스위칭 박막 트랜지스터에 대한 균일한 문턱 전압(Vth)이 획득될 수 있다. 이처럼, 산화물 박막 트랜지스터들로 구현되는 화소 회로들은, 큰 크기의 기판(110) 에서도 LTPS 박막 트랜지스터계 산화물 박막 트랜지터로 구현되는 화소 회로에서 나타나는 화소 대 화소 문턱 전압 편차 문제를 현저하게 감소시킬 수 있다.
LTPS 박막 트랜지스터들로 구현되는 게이트 드라이버(GD)를 이용하여, 구동 회로들이 산화물 박막 트랜지스터들로 구현되는 경우보다, 화소 회로들로 신호들이 더 높은 클럭 속도로 제공될 수 있다. 구동 회로들의 LTPS 박막 트랜지스터들 사이에 충분히 균일한 문턱 전압을 획득하도록, 구동 회로들이 배치되는 기판(110)의 영역은 충분히 작을 수 있다.
기판(110) 내의 공간의 효율적인 사용은, 화소 회로로 구현되는 산화물 박막 트랜지스터 및 구동 회로들로 구현되는 LTPS 박막 트랜지스터를 이용하는 표시 장치(100)가 갖는 다른 이점이다. 개별적인 산화물 박막 트랜지스터의 크기가 LTPS 박막 트랜지스터보다 더 크다고 하더라도, 액티브 영역 내의 산화물 박막 트랜지스터의 균일한 문턱 전압은, 화소 회로들로 구현되는 LTPS 박막 트랜지스터에서 요구되는 복잡한 보상 회로를 필요 없게 만든다.
이러한 보상 회로의 제거는 화소 회로들의 설계를 단순화할 수 있고, 화소의 크기를 감소시킬 수 있다. 추가로, 산화물 박막 트랜지스터의 낮은 전류 누설 특성은 화소 각각에서 형성될 필요가 있는 커패시터의 크기를 감소시킬 수 있게 한다. 박막 트랜지스터의 수와 커패시터의 크기 감소는 화소 회로의 전체 크기를 감소시킬 수 있다. 이는 제한된 공간 내에서도 고해상도 표시 장치를 제공할 수 있게끔 하기 때문에, 울트라 HD(high definition) 표시 장치와 같은 최근의 표시 장치에서 중요한 요인일 수 있다.
커패시터들의 크기와 복잡성을 감소시키는 것은, 투명 표시 장치에서 매우 중요할 수 있는 화소 내에 광 투과성 영역의 크기를 증가시킬 수 있다. 박막 트랜지스터 수와 커패시터의 크기 감소는 화소 내에서 외광이 반사되는 부분이 감소된다는 것을 의미하며, 이러한 표시 장치 설계로부터 표시 품질 향상도 가능하다.
기판(110)의 비표시 영역은 종종 표시 장치(100) 주위의 마스킹(예를 들어, 베젤) 하에 감춰진다. 이러한 기판(110)의 비표시 영역을 최소화하는 것이 바람직할 수 있다. 비표시 영역의 크기는 게이트 드라이버(GD)를 구성하는 회로를 단순화하거나 이를 구성하는 트랜지스터의 수를 감소시킴으로써 최소화될 수 있다. 전술한 바와 같이, LTPS 박막 트랜지스터의 이동도(μ)는 산화물 박막 트랜지스터의 이동도보다 몇 배나 더 높다. 이에 따라, LTPS 박막 트랜지스터는 산화물 박막 트랜지스터보다 몇 배 더 작게 제조되는 경우에도 산화물 박막 트랜지스터보다 성능이 뛰어나다. 따라서, 상대적으로 더 작은 크기로 형성될 수 있는 LTPS 박막 트랜지스터를 사용하여 구동 회로를 구성하여 기판(110)상에서 베젤에 의해 가려질 비표시 영역의 크기를 줄일 수 있기 때문에 네로우 (narrow) 베젤 표시 장치(100)를 구현하기에 더 유리하다. 또한, LTPS 박막 트랜지스터의 온-저항이 낮아, 표시 장치(100) 전체가 산화물 박막 트랜지스터로 형성된 경우보다 보다 전력-효율적인 동작을 하게 한다.
LTPS 박막 트랜지스터를 제조하는데 있어, 다결정 실리콘 반도체층의 수소화가 수행될 수 있다. 그러나, 산화물 반도체층, 예를 들어, In-Ga-Zn 산화물 반도체층은 수소에 의해 부정적으로 영향을 받을 수 있다. 이러한 박막 트랜지스터 특성의 변화는 다양한 문제를 야기할 수 있다. 그럼에도 불구하고, 본 실시예의 표시 장치(100)의 설계에서는, LTPS 박막 트랜지스터를 포함하는 기판(110)의 영역과 산화물 박막 트랜지스터를 포함하는 기판(110)의 영역을 분리하기 때문에, 두꺼운 배리어 층이 필요 없게 되며 동일한 기판(110) 상에 두 타입의 박막 트랜지스터를 단순하게 제조할 수 있게 된다.
화소 회로 내의 LTPS 박막 트랜지스터 및 산화물 박막 트랜지스터
일 실시예에서, 표시 장치(100)의 보다 정교한 최적화는 다중 타입의 박막 트랜지스터들을 갖는 화소 회로를 구현하여 달성된다. 즉, 화소 회로 내의 개별적인 박막 트랜지스터 타입이 기능, 동작 조건 및 화소 회로 내의 다양한 다른 요구사항에 기초하여 신중하게 결정된다.
도 3a 내지 도 3c는 본 발명의 다양한 실시예들에 따른 표시 장치의 각 화소의 회로도이다. 도 4a는 도 3a 내지 3c의 화소 회로들의 작동을 도시하는 타이밍도이다. 도 4b는 도 3a 내지 3c의 화소 회로들의 작동을 설명하는 상세도이다. 도 3a 내지 3c는 다중 타입의 박막 트랜지스터들을 채용하는 표시 장치 의 예시적인 화소 회로들의 구성을 도시한다. 도 4a 및 4b는 도 3a 내지 3c의 화소 회로의 예시적인 동작을 도시한다.
먼저, 도 3을 참조하면, 표시 장치(100)의 화소 각각은 유기 발광 소자(OLED), 그리고 구동 박막 트랜지스터 (DT), 제1 내지 제3 스위칭 박막 트랜지스터들(S1 내지 S3), 제1 및 제2 커패시터(CS1 및 CS2)를 포함하는 회로(300A)를 포함한다. 이 배열은 본 명세서에서 4T2C 화소 회로로 지칭될 수 있다.
예시적인 화소 회로(300A)는 화소 회로(300A)로 공급되는 복수의 게이트 신호들에 따라 나누어진 복수의 구간들, 즉, 초기화 구간(t1), 샘플링 구간(t2), 프로그래밍 구간(t3), 발광 구간(t4)에서 동작한다.
제1 스위칭 박막 트랜지스터(S1)은 제1 스캔 신호(SCAN1)의 상태에 기초하여 턴온(turn on)되거나 턴오프(turn off)된다. 제1 스위칭 박막 트랜지스터(S1)을 턴온하는 동작은 구동 박막 트랜지스터 (DT)의 게이트 전극과 연결되는 제1 노드(N1)와 데이터 라인(DL)을 연결한다. 하이 레벨의 제1 스캔 신호(SCAN1)는 제1 스위칭 박막 트랜지스터(S1)을 턴온시키도록 초기화 구간(t1) 및 샘플링 구간(t2) 동안 제1 스위칭 박막 트랜지스터(S1)로 공급된다. 초기화 구간(t1) 및 샘플링 구간(t2) 동안, 데이터 라인(DL)은, 제1 스위칭 박막 트랜지스터(S1)을 통해 제1 노드(N1)로 제공되는 기준 전압(Vref)을 공급한다. 프로그래밍 구간(t3) 동안에도 하이 레벨의 제1 스캔 신호(SCAN1)가 제1 스위칭 박막 트랜지스터(S1)로 공급된다. 프로그래밍 구간(t3) 동안, 스위칭 박막 트랜지스터(S1)가 데이터 전압(Vdata)을 제1 노드(N1)로 공급하도록 데이터 라인(DL)은 데이터 전압(Vdata)을 제공한다.
제2 스위칭 박막 트랜지스터(S2)는 제2 스캔 신호(SCAN2)의 상태에 기초하여 턴온되거나 턴오프된다. 초기화 구간(t1) 동안, 제2 스위칭 박막 트랜지스터(S2)는 초기화 전압(Vinit)이 구동 박막 트랜지스터 (DT)의 소스 전극과 연결되는 제2 노드(N2)로 제공되도록 턴온된다.
제3 스위칭 박막 트랜지스터(S3)은 발광 신호(EM)의 상태에 기초하여 턴온되거나 턴오프된다. 제3 스위칭 박막 트랜지스터(S3)은 샘플링 구간(t2) 및 발광 구간(t4) 동안 Vdd 공급 라인으로부터 구동 박막 트랜지스터(DT)의 드레인으로 고 포텐셜 구동 전압(Vdd)을 제공한다.
유기 발광 소자(OLED)는 고 포텐셜 구동 전압(Vdd)를 수신하는 일 단자 및 저 포텐셜 구동 전압(Vss)을 수신하는 다른 단자를 갖는다. 구동 박막 트랜지스터(DT)는 Vdd 공급 라인과 Vss 공급 라인 사이에서, 유기 발광 소자(OLED)와 함께 직렬로 연결된다. 구동 박막 트랜지스터(DT)는 구동 박막 트랜지스터(DT)의 소스 전극과 게이트 전극 사이의 전압차에 따라 유기 발광 소자(OLED)에서의 전류량을 제어한다. 발광 구간(t4)에서, 구동 박막 트랜지스터(DT)는 유기 발광 소자(OLED)에 구동 전류(Ioled)를 공급한다.
본 예시적인 화소 회로에서, 제1 커패시터(CS1)는 제1 노드(N1)과 제2 노드(N2) 사이에서 연결된다. 제1 커패시터(CS1)는 샘플링 구간(t2)에서 구동 박막 트랜지스터(DT)의 문턱 전압(Vth)을 저장한다. 제2 커패시터(CS2)는 Vdd 공급 라인과 제2 노드(N2) 사이에서 연결된다. 제2 커패시터(CS2)는 제1 커패시터(CS1)와 직렬로 연결되어, 제1 커패시터(CS1)의 커패시턴스 비를 감소시킨다. 화소 회로 내에서 제1 커패시터(CS1)의 캐패시턴스 비를 감소시키는 것은 프로그래밍 구간(t3) 동안 제1 노드(N1)로 인가되는 데이터 전압(Vdata)의 사용을 보다 효율적으로 한다. 제2 커패시터(CS2)는 동일한 데이터 전압(Vdata)으로 유기 발광 소자(OLED)의 휘도를 향상시킨다.
도 3b에 도시된 바와 같이, 제2 커패시터(CS2)는 Vinit 공급 라인과 제2 노드(N2) 사이에 연결될 수도 있다. 또는, 도 3c에 도시된 바와 같이, 제2 커패시터(CS2)는 Vss 공급 라인과 제2 노드(N2) 사이에 연결될 수도 있다. 도 4a 내지 4b에서 도시된 예시적인 동작은 도 3a 내지 3c에 도시된 모든 예시적인 화소 회로들에 적용될 수 있다.
동작에 있어서, 제1 및 제2 스위칭 박막 트랜지스터들(S1 및 S2)은 초기화 구간(t1)에 턴온된다. 다음으로, 기준 전압(Vref)이 제1 스위칭 박막 트랜지스터(S1)을 통해 제1 노드(N1)로 공급된다. 초기 전압(Vinit)은 제2 노드(N2)로 공급된다. 이에 따라, 화소가 초기화된다.
이어서, 샘플링 구간(t2)에서, 제1 및 제3 스위칭 박막 트랜지스터들(T1 및 T3)이 턴온된다. 제1 노드(N1)는 기준 전압(Vref)을 유지한다. 구동 박막 트랜지스터(DT)에서, 전류는 구동 박막 트랜지스터(DT)의 드레인 전극이 고 포텐셜 구동 전압(Vdd)에 의해 플로팅되는 상태에 있는 소스 전극을 향해 흐른다. 구동 박막 트랜지스터(DT)의 소스 전압이 "Vref-Vth"와 동일한 경우, 구동 박막 트랜지스터(DT)는 턴오프된다. 여기서, "Vth"는 구동 박막 트랜지스터(DT)의 문턱 전압을 나타낸다.
프로그래밍 구간(t3)에서, 제1 스위칭 박막 트랜지스터(S1)가 턴온되며, 데이터 전압(Vdata)은 제1 스위칭 박막 트랜지스터(S1)를 통해 제1 노드(N1)로 공급된다. 이에 따라, 제2 노드(N2)의 전압은 화소 회로 내의 커플링 현상에 의해 "Vref-Vth+C'(Vdata-Vref)"로 변한다. 이는 제1 및 제2 커패시터(CS1 및 CS2)의 직렬 연결에 의한 전압 분배로부터 야기된다. 여기서, "C"는 "CS1/(CS1+CS2+C'oled)"를 나타낸다. "C'oled"는 유기 발광 소자(OLED)의 커패시턴스를 나타낸다.
발광 구간(t4)에서, 제3 스위칭 박막 트랜지스터(S3)가 턴온된다. 다음으로, 고 포텐셜 구동 전압(Vdd)은 제3 스위칭 박막 트랜지스터(S3)를 통해 구동 박막 트랜지스터(DT)의 드레인 전극에 인가된다. 이에 따라, 구동 박막 트랜지스터(DT)는 구동 전류를 공급한다. 이러한 구성에서, 구동 박막 트랜지스터(DT)에서 유기 발광 소자(OLED)로 공급되는 구동 전류는 다음의 식으로 표현된다: 1/2*K(Vdata-Vref-C'(Vdata-Vref))2. 여기서, "K"는 구동 박막 트랜지스터(DT)의 이동도와 구동 박막 트랜지스터(DT)의 기생 커패시턴스에 따라 결정되는 상수를 나타낸다.
위의 식으로부터 인식될 수 있는 바와 같이, 도 3a, 3b 및 3c의 예시적인 화소 회로들에서 채용되는 제3 스위칭 박막 트랜지스터(S3)는 Vdd 공급 라인으로부터의 고 포텐셜 구동 전압(Vdd)에 의해 프로그래밍 구간(t3) 동안 턴온되도록 구동 박막 트랜지스터(DT)를 억제한다. 나아가, 화소 회로는 화소 회로에 대해 원하는 전압 홀딩 비(예를 들어, 전압 홀딩 비>99%)를 제공할 수 있는 커패시턴스 크기를 만족하도록 커패시터(CS1)와 커패시터(CS2)를 채용한다. 이러한 구성은 제1 스위칭 박막 트랜지스터(S1)으로부터의 전류 누설을 감소시켜, 구동 박막 트랜지스터(DT)의 게이트 전극에서의 전압을 유지하도록 한다. 구동 박막 트랜지스터(DT)의 게이트 전극에서의 안정적인 전압은 프로그래밍 구간(t3) 동안 데이터 전압(Vdata)의 보다 효율적인 사용을 가능하게 한다.
따라서, 유기 발광 소자(OLED)의 구동 전류는 구동 박막 트랜지스터(DT)의 문턱 전압(Vth)과 고 포텐셜 구동 전압(Vdd)에 의해 영향을 받지 않는다. 전술된 화소 회로의 구성은 화소들에서의 구동 박막 트랜지스터들(DT) 사이의 문턱 전압(Vth) 차이들뿐만 아니라 고 포텐셜 구동 전압(Vdd)의 전압 강하를 보상하여, 원치 않는 표시 비균일성을 감소시킨다. 나아가, 구동 박막 트랜지스터(DT)의 이동도 편차는 발광 구간(t4)의 개시 포인트에서 로우 상태에서 하이 상태로 전환하는 발광 신호(EM)의 상승 시간을 조정함으로써 보상될 수 있다.
유기 발광 소자(OLED)로부터 방출되는 빛을 제어하도록 기판(110) 상에서 박막 트랜지스터들 전부가 공동으로 작동하는 반면, 박막 트랜지스터들 각각은 상술한 바와 같이 상이한 기능을 수행한다. 따라서, 화소 회로를 구현하는 박막 트랜지스터들은, 화소 회로 내에서의 서로들 사이에서 상이한 작동 조건 및 요구사항을 가진다. 또한, 표시 장치(100)는 최소한의 시각적인 품질(예를 들어, 빛, 균일성), 전력 효율성, 더 높은 화소 밀도, 비표시/액티브 영역들의 크기 등과 같은 다양한 요구사항들을 가질 수 있다.
본 명세서의 예시적인 화소 회로들(300A, 300B, 300C) 내에서 직렬로 배열된 커패시터들(CS1/CS2) 및 제3 스위칭 박막 트랜지스터(S3)에 추가하여, 전술한 요구조건들 중 하나 이상을 만족시키는 것은 단일 타입의 박막 트랜지스터들을 채용하는 표시 장치(100)에서 상당히 어려울 수 있다.
예를 들어, 산화물 박막 트랜지스터들을 채용하는 표시 장치는 오로지 도 3a 내지 3c의 화소 회로들 내에 최소의 누설 전류를 제공할 것이라고 기대할 수 있다. 그러나, 연장된 시간 동안 전류의 연속적인 흐름에 의해 유발되는 바이어스 스트레스에 의해, 산화물 박막 트랜지스터들 내에서 문턱 전압(Vth)의 영구적인 시프트가 일어날 수 있다. 상술한 바와 같은 예시적인 4T2C 화소 회로들의 작동 시에, 발광 신호(EM)에 기초하여 작동하는 제3 스위칭 박막 트랜지스터(S3)는 화소 회로의 다른 박막 트랜지스터들보다 더 오랜 기간 동안 "온" 상태에 있다. 이러한 작동 조건 하에서, 제3 스위칭 박막 트랜지스터(S3)의 안정성이 빠르게 저하될 수 있다.
따라서, 화소 회로는 LTPS 박막 트랜지스터들과 산화물 박막 트랜지스터들의 조합으로 구현될 수 있다.
게이트 라인 중첩을 통한 회로부 면적 감소
도 5a는 본 발명의 일 실시예에 따른 하나의 화소 회로에 2개의 상이한 타입의 박막 트랜지스터들을 채용하는 예시적인 표시 장치에 관한 개략적인 도면이다. 도 5b는 도 5a의 2개의 상이한 타입의 박막 트랜지스터들에 연결된 게이트 라인에 관한 개략적인 단면도이다. 도 5a에 도시된 화소 회로(500)는 도 1에 도시된 표시 장치(100)에 적용될 수 있는 예시적인 화소 회로이다.
도 5a를 참조하면, 화소 회로(500)에서 LTPS 박막 트랜지스터 및 산화물 박막 트랜지스터의 다양한 다른 조합이 가능하다. 구체적으로, 화소 회로(500)의 박막 트랜지스터(S2, S3, DT)로는 기본적으로 LTPS 박막 트랜지스터를 사용하되, 홀딩 특성이 요구되는 스위칭 박막 트랜지스터인 제1 스위칭 박막 트랜지스터(S1)로서 우수한 전압 홀딩 비를 갖는 산화물 박막 트랜지스터가 사용될 수 있다. 산화물 박막 트랜지스터인 제1 스위칭 박막 트랜지스터(S1)의 일 단자는 구동 박막 트랜지스터(DT)의 게이트 전극과 연결된다. 이에 따라, 산화물 박막 트랜지스터의 우수한 오프-전류(off-current) 특성에 기인하여, 제1 스위칭 박막 트랜지스터(S1)는 화소 회로(500) 내의 누설 전류를 최소화할 수 있어, 화소 회로(500)를 동작하는데 있어 데이터 전압(Vdata)의 효율을 향상시킨다.
이와 같이, 화소 회로(500)에서 LTPS 박막 트랜지스터 및 산화물 박막 트랜지스터의 상이한 종류의 박막 트랜지스터가 사용되는 경우, 각각의 박막 트랜지스터에 연결된 게이트 라인(GL)이 차지하는 면적을 감소시키기 위해 게이트 라인(GL)이 중첩될 수 있다.
보다 구체적인 설명을 위해 도 5b를 참조하면, 기판(110) 상에 외부로부터의 수분 침투를 억제하기 위한 버퍼층(BUF)이 배치되고, 버퍼층(BUF) 상에 다결정 실리콘층(PS)이 배치된다. 다결정 실리콘층(PS) 상에 제1 금속층(M1)이 배치되고, 다결정 실리콘층(PS)과 제1 금속층(M1)을 절연시키기 위한 제1 게이트 절연층(GI1)이 다결정 실리콘층(PS)과 제1 금속층(M1) 사이에 배치된다. 다결정 실리콘층(PS)은 LTPS 박막 트랜지스터인 제2 스위칭 박막 트랜지스터(S2)의 액티브층이고, 제1 금속층(M1)은 제2 스위칭 박막 트랜지스터(S2)와 연결되어 제2 스캔 신호(SCAN2)를 전달하는 게이트 라인(GL)이다. 제1 금속층(M1) 상에 금속 산화물층(OX)이 배치되고, 제1 금속층(M1)과 금속 산화물층(OX) 사이에 제1 층간 절연층(ILD1)이 배치된다. 금속 산화물층(OX) 상에 제2 금속층(M2)이 배치되고, 금속 산화물층(OX)과 제2 금속층(M2)을 절연시키기 위한 제2 게이트 절연층(GI2)이 금속 산화물층(OX)과 제2 금속층(M2) 사이에 배치된다. 제2 금속층(M2) 상에 제2 층간 절연층(ILD2)이 배치된다. 금속 산화물층(OX)은 산화물 박막 트랜지스터인 제1 스위칭 박막 트랜지스터(S1)층의 액티브층이고, 제2 금속층(M2)은 제1 스위칭 박막 트랜지스터(S1)와 연결되어 제1 스캔 신호(SCAN1)를 전달하는 게이트 라인(GL)이다.
화소 회로(500) 내에 복수의 박막 트랜지스터가 사용되면서, 각각의 박막 트랜지스터에 연결되는 복수의 게이트 라인(GL)이 기판(110) 상에 배치된다. 복수의 게이트 라인(GL)은 게이트 드라이버(GD)로부터 연장되므로, 기판(110) 상에서 동일한 방향으로 연장된다. 이에, 복수의 게이트 라인(GL)이 기판(110) 상에서 독립적인 공간을 차지하는 경우, 게이트 라인(GL)의 개수가 증가함에 따라 기판(110)에서의 화소 회로(500)가 차지하는 공간 또한 증가하게 된다. 특히, 복수의 게이트 라인(GL)을 동일 평면 상에 배치하는 경우, 게이트 라인(GL)이 차지하는 공간을 감소시키는 것이 불가능하다. 이와 같이 화소 회로(500)의 공간이 증가하면, 표시 장치(100)에서의 발광 영역의 크기가 감소하게 되고, 고해상도의 표시 장치의 구현이 어렵게 된다. 또한, 표시 장치(100)가 투명 표시 장치인 경우, 광 투과성 영역의 크기 또한 감소하게 된다.
일 실시예에서, 복수의 게이트 라인(GL)이 서로 중첩한다. 도 5b를 참조하면, 제1 금속층(M1)은 제2 스위칭 박막 트랜지스터(S2)와 연결된 게이트 라인(GL)이고, 제2 금속층(M2)은 제1 스위칭 박막 트랜지스터(S1)와 연결된 게이트 라인(GL)이다. 또한, 제1 금속층(M1)과 제2 금속층(M2)은 서로 중첩하도록 배치된다. 이에 따라, 화소 회로(500)에서 복수의 게이트 라인(GL)이 차지하는 면적이 감소되어, 표시 장치(100)의 개구율이 증가될 수 있고, 이에 따라 고해상도의 표시 장치의 구현이 가능하다. 또한, 표시 장치(100)가 투명 표시 장치인 경우, 광 투과성 영역의 크기가 증가되어 투명 표시 장치의 개구율이 증가될 수 있다.
한편, 몇몇 실시예에서, 제2 스위칭 박막 트랜지스터(S2) 또한 산화물 박막 트랜지스터일 수 있다. 산화물 박막 트랜지스터의 우수한 오프-전류 특성에 기인하여, 커패시터들(CS1 및 CS2)과 연결된 제1 스위칭 박막 트랜지스터(S1)와 제2 스위칭 박막 트랜지스터(S2)는 화소 회로(500) 내의 누설 전류를 최소화할 수 있다. 따라서, 화소 회로(500)를 동작하는데 있어 데이터 전압(Vdata)의 효율이 개선될 수 있다. 이와 같은 경우, LTPS 박막 트랜지스터인 제3 스위칭 박막 트랜지스터(S3)와 연결된 게이트 라인(GL)이 제1 스위칭 박막 트랜지스터(S1)와 연결된 게이트 라인(GL) 또는 제2 스위칭 박막 트랜지스터(S2)와 연결된 게이트 라인(GL)과 중첩할 수 있다. 즉, 발광 신호(EM)를 제3 스위칭 박막 트랜지스터(S3)에 전달하는 게이트 라인(GL)을 산화물 박막 트랜지스터인 제1 스위칭 박막 트랜지스터(S1) 또는 제2 스위칭 박막 트랜지스터(S2)의 게이트 라인(GL)과 중첩하도록 배치하여, 화소 회로(500)가 차지하는 면적이 감소될 수 있다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 따른 하나의 화소 회로에 2개의 상이한 타입의 박막 트랜지스터들을 채용하는 예시적인 표시 장치에 관한 개략적인 도면들이다. 도 6a 및 도 6b에 도시된 화소 회로(600A, 600B)는 도 1에 도시된 표시 장치(100)에 적용될 수 있는 예시적인 화소 회로이다.
먼저, 도 6a를 참조하면, 표시 장치(100)의 화소 각각은 유기 발광 소자(OLED), 그리고 구동 박막 트랜지스터(DT), 제1 및 제2 스위칭 박막 트랜지스터들(S1 및 S2), 커패시터(CS)를 포함하는 화소 회로(600A)를 포함한다. 이 배열은 본 명세서에서 3T1C 화소 회로로 지칭될 수 있다.
화소 회로(600A)에서 서로 다른 게이트 라인(GL)과 연결된 2개의 스위칭 박막 트랜지스터들(S1 및 S2) 중 구동 박막 트랜지스터(DT)의 게이트 전극과 연결된 제1 스위칭 박막 트랜지스터(S1)는 산화물 박막 트랜지스터로 구현될 수 있다. 즉, 홀딩 특성이 요구되는 스위칭 박막 트랜지스터인 제1 스위칭 박막 트랜지스터(S1)로서 우수한 전압 홀딩 비를 갖는 산화물 박막 트랜지스터가 사용될 수 있다. 또한, 도 5b에 도시된 제2 금속층(M2)이 제1 스위칭 박막 트랜지스터(S1)와 연결되어 제1 스캔 신호(SCAN1)를 전달하는 게이트 라인(GL)이고, 도 5b에 도시된 제1 금속층(M1)이 제2 스위칭 박막 트랜지스터(S2)와 연결되어 제2 스캔 신호(SCAN2)를 전달하는 게이트 라인(GL)이 되도록 화소 회로(600A)를 구성하여, 복수의 게이트 라인(GL)이 차지하는 면적이 감소될 수 있다.
또한, 도 6b를 참조하면, 표시 장치(100)의 화소 각각은 유기 발광 소자(OLED), 그리고 구동 박막 트랜지스터(DT), 제1 내지 제5 스위칭 박막 트랜지스터들(S1 내지 S5), 커패시터(CS)를 포함하는 화소 회로(600B)를 포함한다. 이 배열은 본 명세서에서 6T1C 화소 회로로 지칭될 수 있다.
화소 회로(600B)에서 서로 다른 게이트 라인(GL)과 연결된 5개의 스위칭 박막 트랜지스터들(S1 내지 S5) 중 구동 박막 트랜지스터(DT)의 게이트 전극과 연결된 제1 스위칭 박막 트랜지스터(S1)는 산화물 박막 트랜지스터로 구현될 수 있다. 즉, 홀딩 특성이 요구되는 스위칭 박막 트랜지스터인 제1 스위칭 박막 트랜지스터(S1)로서 우수한 전압 홀딩 비를 갖는 산화물 박막 트랜지스터가 사용될 수 있다. 또한, 제1 스위칭 박막 트랜지스터(S1)와 연결되어 제1 스캔 신호(SCAN1)를 전달하는 게이트 라인(GL)이 도 5b에 도시된 제2 금속층(M2)과 같이 배치되고, 제4 스위칭 박막 트랜지스터(S4)와 연결되어 제2 스캔 신호(SCAN2)를 전달하는 게이트 라인(GL)이 도 5b에 도시된 제1 금속층(M1)과 같이 배치되어, 복수의 게이트 라인(GL)이 차지하는 면적이 감소될 수 있다.
또한, 도면에 도시되지 않은 다양한 화소 회로들에도 상술한 바와 같은 기술이 적용 가능하다. 다시 말해서, 복수의 스위칭 박막 트랜지스터가 배치되어 동일 방향으로 연장하는 2개 이상의 게이트 라인(GL)이 화소 회로에 배치되는 경우, 복수의 스위칭 박막 트랜지스터 중 하나는 산화물 박막 트랜지스터로 구현하고, 다른 하나는 LTPS 박막 트랜지스터로 구현하며, 이들 박막 트랜지스터에 각각 연결된 게이트 라인(GL)들을 서로 중첩하게 배치할 수 있다. 즉, 화소 회로에 포함되는 박막 트랜지스터의 개수 및 커패시터의 개수가 본 명세서에서 설명된 실시예들에 의해 제한되는 것은 아니다.
추가적으로, 기판(110)의 비표시 영역에 배치된 구동 회로에도 상술한 기술이 적용될 수 있다. 예를 들어, 도 1 및 도 2에 도시된 바와 같이, 기판(110)의 비표시 영역에는 화소로 하나 이상의 게이트 신호들을 공급하기 위한 구동 회로로서 게이트 드라이버(GD)가 배치될 수 있다. 이러한 게이트 드라이버(GD)는 복수의 박막 트랜지스터로 구현될 수 있다. 이에 따라, 게이트 드라이버(GD)의 복수의 스위칭 박막 트랜지스터 중 하나는 산화물 박막 트랜지스터로 구현하고, 다른 하나는 LTPS 박막 트랜지스터로 구현하며, 이들 박막 트랜지스터에 각각 연결된 게이트 라인(GL)들을 서로 중첩하게 배치할 수 있다. 이와 같이 기판(110)의 비표시 영역에 배치된 게이트 라인(GL)들을 서로 중첩하게 배치함에 따라, 비표시 영역에서 구동 회로가 차지하는 면적이 감소되며, 베젤에 의해 가려질 필요가 있는 표시 장치(100)의 부분이 감소될 수 있다.
병렬 연결된 다중 커패시터를 통한 고용량 커패시터
도 7은 본 발명의 일 실시예에 따른 화소 회로에 병렬 연결된 다중 커패시터를 채용하는 예시적인 표시 장치에 관한 개략적인 도면이다. 도 7은 도 5a에 도시된 화소 회로(500)에서 제1 노드(N1)와 제2 노드(N2) 사이의 제1 커패시터(CS1)를 개략화하여 분해 사시도로서 도시하였다.
도 7을 참조하면, 다결정 실리콘층(PS) 상에 제1 금속층(M1)이 배치되고, 제1 금속층(M1) 상에 금속 산화물층(OX)이 배치되고, 금속 산화물층(OX) 상에 제2 금속층(M2)이 배치된다. 다결정 실리콘층(PS)은 도체화된 다결정 실리콘으로 이루어지고, 금속 산화물층(OX)은 도체화된 금속 산화물로 이루어진다. 제2 금속층(M2)은 산화물 박막 트랜지스터인 제1 스위칭 박막 트랜지스터(S1)의 게이트 전극과 동일한 물질로 이루어지고, 제1 금속층(M1)은 LTPS 박막 트랜지스터인 제2 스위칭 박막 트랜지스터(S2)의 게이트 전극과 동일한 물질로 이루어진다. 또한, 다결정 실리콘층(PS), 제2 금속층(M2), 금속 산화물층(OX) 및 제1 금속층(M1)은 서로 중첩한다. 이에 따라, 도 7에 도시된 바와 같이 4개의 도전층들이 서로 중첩된 구조가 형성된다.
제1 노드(N1)는 제1 금속층(M1) 및 제2 금속층(M2)과 연결되고, 제2 노드(N2)는 금속 산화물층(OX) 및 다결정 실리콘층(PS)과 연결된다. 이에 따라, 제1 노드(N1)와 제2 노드(N2) 사이에는 다결정 실리콘층(PS)과 제1 금속층(M1)을 양 단자로 하는 제1 서브 커패시터(SCS1), 제1 금속층(M1)과 금속 산화물층(OX)을 양 단자로 하는 제2 서브 커패시터(SCS2) 및 금속 산화물층(OX)과 제2 금속층(M2)을 양 단자로 하는 제3 서브 커패시터(SCS3)가 구현된다. 또한, 상술한 각각의 노드(N1 및 N2)의 연결 관계에 따라 제1 서브 커패시터(SCS1), 제2 서브 커패시터(SCS2) 및 제3 서브 커패시터(SCS3)는 제1 노드(N1)와 제2 노드(N2) 사이에서 병렬 연결된다.
따라서, 일 실시예에서는 제1 커패시터(CS1)가 복수의 서브 커패시터(SCS1, SCS2, SCS3)가 병렬 연결된 구조로 형성된다. 이에 따라, 제1 커패시터(CS1)는 한정된 면적 내에서 높은 커패시턴스를 갖는 커패시터로 구현될 수 있다. 또한, 일 실시예에 따른 표시 장치(100)에서는 단일의 커패시터를 사용하는 경우와 비교하여 동일한 커패시턴스를 갖는 제1 커패시터(CS1)를 구현하기 위해 요구되는 면적이 감소될 수 있다. 이에 따라, 화소 회로(500)에서 제1 커패시터(CS1)가 차지하는 면적이 감소되어, 표시 장치(100)의 개구율이 증가될 수 있고, 이에 따라 고해상도의 표시 장치의 구현이 가능하다. 또한, 표시 장치(100)가 투명 표시 장치인 경우, 광 투과성 영역의 크기가 증가되어 투명 표시 장치의 개구율이 증가될 수 있다.
이러한 병렬 연결된 다중 커패시터 구조는 도 6a 및 도 6b에 도시된 화소 회로(600A, 600B)에도 적용될 수 있다. 구체적으로, 도 6a에 도시된 제1 노드(N1)와 제2 노드(N2) 사이의 커패시터(CS) 및 도 6b에 도시된 제1 노드(N1)와 제2 노드(N2) 사이의 커패시터(CS) 또한 복수의 서브 커패시터가 병렬 연결된 구조로 형성될 수 있다.
추가적으로, 기판(110)의 비표시 영역에 배치된 구동 회로에도 상술한 기술이 적용될 수 있다. 예를 들어, 도 1 및 도 2에 도시된 바와 같이, 기판(110)의 비표시 영역에는 화소로 하나 이상의 게이트 신호들을 공급하기 위한 구동 회로로서 게이트 드라이버(GD)가 배치될 수 있다. 이러한 게이트 드라이버(GD)는 복수의 박막 트랜지스터와 하나 이상의 커패시터(CS)로 구현될 수 있다. 이에, 게이트 드라이버(GD)의 커패시터(CS)를 복수의 서브 커패시터(CS)가 병렬 연결된 구조로 형성하여, 커패시터(CS)가 비표시 영역에서 차지하는 면적이 감소될 수 있다. 따라서, 표시 장치(100)에서 베젤에 의해 가려질 필요가 있는 부분이 감소될 수 있다.
조절가능한 리프레시 레이트 구동 방법
간략히 전술한 바와 같이, 이미지 컨텐츠에 기초하여 표시 장치의 프레임 레이트가 조정되는 것이 바람직할 수 있다. 표시 장치의 적어도 일부에 대한 프레임 레이트를 감소시키는 동작은 모바일 디바이스들에서 가장 중대한 이슈들 중 하나인 전력 절감을 달성할 수 있다. 표시 장치에서 산화물 박막 트랜지스터들과 LTPS 박막 트랜지스터들의 조합된 사용은 이러한 표시 장치에서의 프레임 레이트 조정을 가능하게 할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 예시적인 표시 모드를 설명하는 도면이다. 도 8은 표시 영역의 일부가 다른 일부보다 더 낮은 프레임 레이트로 구동되는 표시 장치(100)에 의해 제공될 수 있는 예시적인 화면을 도시한다.
본 실시예에서, 표시 영역은 2개 이상의 영역으로 분할되어 구동될 수 있다. 구체적으로, 표시 영역은 상대적으로 천천히 변화하는 이미지 컨텐츠(예를 들어, 현재 시각)을 표시하는 저속 구동 영역 및 상대적으로 빠르게 변화하는 이미지 컨텐츠(예를 들어, 영화)를 표시하는 고속 구동 영역으로 나뉘어질 수 있다. 본 실시예에서, 초단위로 현재 시각을 나타내는, 표시 영역의 저속 구동 영역은 초당 오직 하나의 프레임 (1 frame/s)으로 리프래시되어도 충분하다.
그러나, 통상의 표시 장치에서 구동 회로들은 전체 표시 장치가 고정된 프레임 레이트(예를 들어, 60, 120, 240 Hz 등)로 동작하기 위해 표시 영역에서 화소 회로들에 순차적으로 신호들(예를 들어, 스캔 신호, 데이터 전압, 발광 신호 등)을 미리 결정된 주파수로 출력한다. 초당 60 프레임으로 동작하는 표시 장치에서, 적어도 이론상으로는, 59 프레임 동안 표시 영역의 저 프레임 레이트 부분에서의 화소 회로들로 공급되는 신호들은 전력의 낭비로 보여질 수도 있다.
LRR 하에서의 데이터 드라이버 동작
따라서, 일부의 실시예들에서, 구동 회로들 중 적어도 하나로부터 제공되는 화소 회로들로의 신호들의 주파수는 표시 장치(100) 상에 표시되는 이미지 컨텐츠에 따라 제어된다. 이는 저 리프래시 레이트 신호(LRR)에 의해 제어가능한, 게이트 드라이버(GD), 데이터 드라이버(DD) 또는 게이트 드라이버(GD) 및 데이터 드라이버(DD)에 스위칭 회로들을 부가함으로써 달성될 수 있다.
일 실시예에서, 데이터 드라이버(DD)는 타이밍 제어기(TC)로부터 저 리프래시 레이트 신호(LRR)을 수신하고, 이미지 컨텐츠의 리프레시 레이트를 제어하도록 구성된다. 예를 들어, 이미지 컨텐츠가 빠르게 변하는 이미지 컨텐츠(예를 들어, 비디오)인 경우, 타이밍 제어기(TC)는 데이터 드라이버(DD)가 기 설정된 일반적인 구동 속도로 이미지 데이터를 프로세싱하도록 데이터 드라이버(DD)로 특정 레벨 (예를 들어, 로우 상태)의 저속 구동 신호(LRR)을 제공한다. 이는 데이터 전압(Vdata)이 일반 리프레시 레이트로 출력되는 것을 의미한다. 다시 말하면, 프레임 각각에 대한 이미지 데이터는 모든 프레임 구간에 대해 프로세싱된다. 관련하여, 데이터 드라이버(DD)는 데이터 드라이버(DD)가 일반 구동 모드로 동작하는 경우, 온 상태로 데이터 드라이버(DD)의 버퍼들을 유지한다.
반면, 타이밍 제어기(TC)는 이미지 데이터가 정지 컨텐츠(또는 천천히 변하는 이미지 컨텐츠)인 경우, 미리 결정된 상태(예를 들어 하이 상태)의 저속 구동 신호(LRR)을 데이터 드라이버(DD)에 제공한다. 이 경우, 데이터 드라이버(DD)는 일반 리프레시 레이트보다 더 낮은 리프레시 레이트로 이미지 데이터를 프로세싱한다. 저속 구동 모드에서, 하나의 프레임의 이미지 데이터는, 데이터 전압(Vdata)가 저속 구동으로 출력되도록 미리 결정된 프레임 구간에 대해서만 프로세싱된다. 이를 위해, 데이터 드라이버(DD)는 특정한 프레임 구간 동안만 "온" 상태로 데이터 드라이버(DD)의 버퍼들을 유지시킬 수 있으며, 나머지 프레임 구간들 동안 "오프" 상태로 버퍼들을 유지한다. 데이터 드라이버(DD)에서 버퍼들을 턴오프시킴으로써, 화소 회로들은 오직 특정 프레임 구간마다 새로운 데이터 전압(Vdata)으로 갱신되며, 이는 표시 장치(100)의 전력 소모를 감소시킬 수 있다.
도 9는 일반 구동 모드에서의, 본 발명의 일 실시예에 따른 표시 장치의 예시적인 동작을 도시하는 타이밍도이다. 도 9는 일반 구동 모드에서 타이밍 제어기(TC), 게이트 드라이버(GD) 및 데이터 드라이버(DD)의 예시적인 동작을 나타내는 타이밍도이다. 일반 구동 모드에서, 타이밍 제어기(TC)로부터의 저속 구동 신호(LRR)는 데이터 드라이버(DD)와 커플링된 스위칭 회로들이 턴온되도록 로우 상태로 유지된다. 게이트 신호들(GS1 내지 GSj)은 매 프레임 구간마다 게이트 드라이버(GD)로 순차적으로 출력되며, 매 프레임 구간(FR1 내지 FR60)의 이미지 데이터는 데이터 드라이버(DD)에 의해 프로세싱된다. 하나의 프레임의 길이가 16.6 ms이라고 가정할 때, 도 11로부터 도시되는 바와 같이 대략 60 장의 프레임들이 초당 프로세싱된다. 즉, 데이터 드라이버(DD)는 60 Hz로 리프레시 동작을 수행한다.
도 10은 저속 구동 모드에서의, 본 발명의 일 실시예에 따른 표시 장치의 예시적인 동작을 도시하는 타이밍도이다. 도 10은 저속 구동 모드에서의 타이밍 제어기(TC), 게이트 드라이버(GD) 및 데이터 드라이버(DD)의 동작들을 설명하기 위한 도면이다. 저속 구동 모드에서, 타이밍 제어기(TC)로부터의 저속 구동 신호(LRR)는 특정한 프레임 구간들(FR1, FR13, FR25, FR37 및 FR49) 동안 로우 상태로 유지되고, 남은 구간들(FR2 내지 FR12, FR14 내지 FR24, FR26 내지 FR36, FR38 내지 FR48 및 FR50 내지 FR60) 동안 하이 상태로 유지된다. 따라서, 데이터 드라이버(DD)와 커플링되는 스위칭 회로들은 2번째 내지 12번째 프레임 구간(FR2 내지 FR12), 14번째 내지 24번째 프레임 구간(FR14 내지 FR24), 26번째 내지 36번째 프레임 구간(FR26 내지 FR36), 38번째 내지 48번째 프레임 구간(FR38 내지 FR48) 및 50번째 내지 60번째 프레임 구간(FR50 내지 FR60) 동안 저속 구동 신호(LRR)에 의해 턴오프된다.
게이트 신호들(GS1 내지 GSj)이 매 프레임 구간에 게이트 드라이버에 의해 순차적으로 출력된다고 하더라도, 이미지 프레임들(D-FR1, D-FR13, D-FR25, D-FR37 및 D-FR49)의 이미지 데이터만이 60 프레임 구간 중 대응하는 프레임 구간(FR1, FR13, FR25, FR37 및 FR49) 동안 프로세싱된다. 하나의 프레임의 길이가 16.6 ms이고 가정할 때, 도 10에 도시된 바와 같이, 대략 5 장의 프레임들이 초당 프로세싱된다. 즉, 데이터 드라이버(DD)는 5 Hz로 리프레시 동작을 수행한다.
도 10을 참조하면, 2개의 특정한 인접 프레임 구간들 사이의 나머지 프레임 구간들은, 2개의 특정한 인접 프레임 구간들(예를 들어, FR2 내지 FR12) 사이의 나머지 프레임 구간에 대응하는 시간(예를 들어, 183.4 ms)이 2개의 특정한 인접 프레임 구간들 중 특정한 하나의 프레임 구간(예를 들어, FR1)에 대응하는 시간(예를 들어, 16.6 ms)보다 더 크도록 설정된다.
일부의 실시예들에서, 저속 구동 신호(LRR)는 표시 장치(100)의 오직 일부만이 새로운 데이터 전압(Vdata)으로 갱신되도록 단일의 프레임 구간 동안 데이터 드라이버(DD)와 커플링된 스위칭 회로들로 공급될 수 있다. 예를 들어, 저속 구동 신호(LRR)는 게이트 드라이버(DD)가 특정 게이트 라인들 상에서 스캔 신호들을 출력하는 프레임의 구간 동안 데이터 드라이버로 커플링된 스위칭 회로들로 제공될 수 있다. 예를 들어, 저속구동 신호(LRR)는 게이트 라인들(GL10 내지 GL100)이 선택된 프레임들에서 스캔 신호를 출력하는 경우, 데이터 드라이버(DD)와 커플링된 스위칭 회로들로 제공될 수 있다. 게이트 라인들(GL10 내지 GL100)과 연결된 화소 회로들은 이 선택된 프레임들 동안 데이터 드라이버(DD)로부터 새로운 데이터 전압(Vdata)를 제공받지 않을 것이다. 이러한 설정에서, 표시 영역의 부분(예를 들어, 게이트 라인들(GL10 내지 GL100)과 연결된 화소들)은 표시 영역의 나머지 부분과는 상이한 주파수로 갱신될 수 있다.
저속 구동 모드에서 표시 영역의 일부분만을 구동하는 것은 데이터 드라이버 측의 스위칭 회로들을 제어함으로써 수행되나, 이는 타이밍 제어기(TC)의 과부하를 야기할 수도 있다. 따라서, 일 실시예에서, 저속 구동 신호(LRR)는 게이트 드라이버(GD)와 커플링된 스위칭 회로들로 제공된다. 보다 상세하게는, 게이트 드라이버(GD)가 시프트 레지스터를 형성하는 복수의 스테이지들을 포함하고, 도 11에 도시된 바와 같이 스테이지들의 일부 또는 스테이지들 각각과 커플링될 수 있다.
스위칭 회로(1100)는 적어도 하나의 박막 트랜지스터가 대응하는 화소 회로로의 게이트 신호의 출력을 제어하기 위해 LRR 신호를 수신하도록 구성된다. 저속 구동 신호(LRR)이 로우인 경우, 게이트 드라이버(GD)는 미리 설정된 일반 리프레시 레이트로 동작한다. 즉, 스위칭 회로들은 게이트 드라이버(GD)로부터의 게이트 신호들이 프레임들 각각 동안 순차적으로 모든 게이트 라인[N] 상에서 제공되도록 한다. 그러나, 하이 레벨 저속 구동 신호(LRR)가 인가되는 경우, 일부의 또는 모든 게이트 라인들 상에서 게이트 드라이버(GD)로부터의 게이트 신호들의 주파수는 제한될 수 있다
저속 구동 모드 하에서 전체 표시 영역을 동작시키기 위해서, 게이트 개시 펄스 신호의 주파수 및/또는 게이트 시프트 클럭 신호(GSC)의 주파수는 새로운 데이터 전압(Vdata)으로 갱신되기 위해 화소 회로들의 주파수를 감소시키도록 조정될 수 있다. 이를 위해, 저속 구동 신호(LRR) 신호에 의해 제어가능한 스위칭 회로가 특정 프레임들 동안 게이트 개시 펄스 신호를 보류하도록 사용될 수 있다. 유사하게, 저속 구동 신호(LRR)에 의해 제어가능한 스위칭 회로가 시프트 레지스터 각각의 활성화 사이의 지연을 생성하도록 게이트 시프트 클럭 신호(GSC)를 보류하도록 사용될 수 있다. 또한, 스위칭 회로는 저속 구동 신호(LRR)에 기초하여 스테이지 각각에 대한 게이트 출력 인에이블 신호(GOE)를 제어하도록 구성될 수 있다. 예를 들어, 저속 구동 신호(LRR)이 하이 상태인 경우, 게이트 출력 인에이블 신호(GOE)는 화소들이 데이터 전압(Vdata)로 로딩되지 않도록 설정될 수 있다.
스위칭 회로(1100)가 어떻게 저속 구동 모드를 구현하도록 사용되는 지와 상관 없이, 저속 구동 모드 하에서 동작하는 화소 회로들은 하나 이상의 프레임들 동안 새로운 데이터 전압(Vdata)로 로딩되지 않을 수 있다. 데이터 전압(Vdata)로 로딩되지 않은 화소들은 데이터 전압(Vdata)이 공급되는 이전 프레임에 로딩되었던 데이터 전압(Vdata)을 기초로 빛을 발광할 수 있다.
그러나, 전술된 저속 구동 모드로 표시 장치를 구동하는 것은 단일 타입의 박막 트랜지스터를 채용하는 표시 장치로는 실현 가능하지 않을 수도 있다. 예를 들어, 화소 회로 내의 구동 박막 트랜지스터(DT)는 데이터가 구동 데이터(DD)에 의해 프로세싱되지 않는 기간 동안 안정적인 구동 전압을 유지해야 한다. 또한, 스위칭 트랜지스터가 턴오프되는 동안, 구동 전압은 기생 커패시턴스에 의해 감소될 수 있다.
전술한 바와 같이, 산화물 반도체는 우수한 전압 홀딩 비를 갖는다. 그러나, Vth의 검출은 산화물 박막 트랜지스터가 현저하게 더 오래(예를 들어, LTPS 박막 트랜지스터의 7배 만큼) 걸릴 수 있다. 또한, 비표시 영역에서 구동 회로를 구현하기 위해 산화물 박막 트랜지스터를 사용하는 것은 베젤 크기를 증가시킬 수 있다. 따라서, 산화물 박막 트랜지스터로 구동 회로 전체를 구현하는 것은 표시 장치(100)의 일반 구동 모드 동안 충분한 구동 주파수를 제공하지 못할 수 있다. 그러나, 본 명세서에 개시된 바와 같이, 조절 가능한 리프레시 레이트를 이용하여 표시 장치를 구동시키는 것은, 산화물 박막 트랜지스터들 및 LTPS 박막 트랜지스터들의 다양한 타입의 조합으로 구현되는 표시 장치를 이용하여 실현될 수 있다.
일 실시예에서, 저장 커패시터와 연결된 박막 트랜지스터들은 구동 박막 트랜지스터(DT)로 LTPS 박막 트랜지스터를 사용하는 경우, 커패시터로부터의 누설 전류를 최소화하기 위해 산화물 반도체로 이루어진다. 예를 들어, 제1 스위칭 박막 트랜지스터(S1)와 제2 스위칭 박막 트랜지스터(S2)는 저장 커패시터들(C1 및 C2)로부터의 누설 전류를 최소화하도록 LTPS 박막 트랜지스터로 형성될 수 있다. 또한, 리프레시 레이트를 조정함으로써 표시 장치(100)를 동작하는 연장된 기간 동안 턴온되는 화소 회로 및/또는 구동 회로에서의 박막 트랜지스터들은 LTPS 박막 트랜지스터로 이루어질 수 있다. 예를 들어, 발광 신호(EM)에 의해 제어되는 제3 스위칭 트랜지스터(S3)은 LTPS 박막 트랜지스터로 이루어질 수 있다. 또한, LTPS 박막 트랜지스터는 게이트 드라이버(GD) 및/또는 데이터 드라이버(DD)와 커플링된 스위칭 회로들을 구현하는 박막 트랜지스터로 사용될 수 있다. 특히, 하이 상태 리프레시 레이트 신호(LRR)이 인가되는 박막 트랜지스터는 LTPS 박막 트랜지스터(예를 들어, 스위칭 회로(1100)에서의 박막 트랜지스터 T5i)로 이루어질 수 있다.
본 명세서가 본 명세서의 바람직한 실시예들과 연관되어 특정하게 도시되고 설명되었으나, 세부사항들과 형태의 전술한 그리고 다른 변동이 본 명세서의 기술사상 및 범위를 벗어나지 않으며 행해질 수 있다는 점이 당업자에게 이해될 것이다. 따라서, 본 명세서는 설명되고 도시된 형태나 세부사항들에 제한되지 않고, 첨부된 청구항들의 청구범위 내에 있도록 의도된다. 저속 구동 구동 모드 및 이러한 구동 모드에 적절한 표시 장치가 유기 발광 표시 장치와 관련하여 개시되었지만, 액정 표시 장치에서도 저속 구동 모드를 구현하도록 사용될 수 있음은 자명할 것이다.
110: 기판
100: 표시 장치
300A, 300B, 300C, 500, 600A, 600B: 화소 회로
1100: 스위칭 회로
SYS: 시스템
TC: 타이밍 제어기
DD: 데이터 드라이버
GD: 게이트 드라이버
GL: 게이트 라인
DL: 데이터 라인
S1: 제1 스위칭 박막 트랜지스터
S2: 제2 스위칭 박막 트랜지스터
S3: 제3 스위칭 박막 트랜지스터
S4: 제4 스위칭 박막 트랜지스터
S5: 제5 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터
CS: 커패시터
CS1: 제1 커패시터
CS2: 제2 커패시터
SCS1: 제1 서브 커패시터
SCS2: 제2 서브 커패시터
SCS3: 제3 서브 커패시터
N1: 제1 노드
N2: 제2 노드
OLED: 유기 발광 소자
M1: 제1 금속층
M2: 제2 금속층
OX: 금속 산화물층
PS: 다결정 실리콘층
BUF: 버퍼층
GI1: 제1 게이트 절연층
GI2: 제2 게이트 절연층
ILD1: 제1 층간 절연층
ILD2: 제2 층간 절연층

Claims (16)

  1. 기판;
    기판 상에 배치된 다결정 실리콘층;
    상기 다결정 실리콘층 상에 배치된 제1 금속층;
    상기 제1 금속층 상에 배치된 금속 산화물층; 및
    상기 금속 산화물층 상에 배치되고, 상기 제1 금속층과 중첩하는 제2 금속층을 포함하는 것을 특징으로 하는, 표시 장치.
  2. 제1항에 있어서,
    상기 기판에 정의된 화소에 배치된 복수의 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 더 포함하고,
    상기 제1 금속층 및 상기 제2 금속층은 상기 복수의 스위칭 박막 트랜지스터 중 서로 다른 스위칭 박막 트랜지스터의 게이트 전극와 연결된 것을 특징으로 하는, 표시 장치.
  3. 제2항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층은 동일한 방향으로 연장하는 것을 특징으로 하는, 표시 장치.
  4. 제2항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층은 게이트 라인인 것을 특징으로 하는, 표시 장치.
  5. 제2항에 있어서,
    상기 다결정 실리콘층은 상기 제1 금속층과 연결된 스위칭 박막 트랜지스터의 액티브층이고,
    상기 금속 산화물층은 상기 제2 금속층과 연결된 스위칭 박막 트랜지스터의 액티브층인 것을 특징으로 하는, 표시 장치.
  6. 제2항에 있어서,
    상기 제2 금속층과 연결된 스위칭 박막 트랜지스터의 일 단자는 상기 구동 박막 트랜지스터의 게이트 전극과 연결된 것을 특징으로 하는, 표시 장치.
  7. 제1항에 있어서,
    상기 기판의 비표시 영역에 배치되고, 복수의 박막 트랜지스터로 구현된 구동 회로를 더 포함하고,
    상기 제1 금속층 및 상기 제2 금속층은 상기 복수의 박막 트랜지스터 중 서로 다른 박막 트랜지스터의 게이트 전극과 연결된 것을 특징으로 하는, 표시 장치.
  8. 제7항에 있어서,
    상기 구동 회로는 상기 기판에 정의된 화소로 하나 이상의 게이트 신호들을 공급하기 위한 게이트 드라이버인 것을 특징으로 하는, 표시 장치.
  9. 제1항에 있어서,
    상기 다결정 실리콘층은 도체화된 다결정 실리콘으로 이루어지고,
    상기 금속 산화물층은 도체화된 금속 산화물로 이루어지고,
    상기 다결정 실리콘층, 상기 제1 금속층, 상기 금속 산화물층 및 상기 제2 금속층은 서로 중첩하는 것을 특징으로 하는, 표시 장치.
  10. 제9항에 있어서,
    상기 다결정 실리콘층과 상기 제1 금속층을 양 단자로 하는 제1 서브 커패시터, 상기 제1 금속층과 상기 금속 산화물층을 양 단자로 하는 제2 서브 커패시터 및 상기 금속 산화물층과 상기 제2 금속층을 양 단자로 하는 제3 서브 커패시터가 병렬 연결된 커패시터를 더 포함하는 것을 특징으로 하는, 표시 장치.
  11. 제10항에 있어서,
    상기 기판에 정의된 화소에 배치되고 제1 노드와 연결된 일 단자를 갖는 제1 스위칭 박막 트랜지스터;
    상기 제1 노드와 연결된 게이트 전극 및 제2 노드와 연결된 일 단자를 갖는 구동 박막 트랜지스터;
    상기 제2 노드와 연결된 일 단자를 갖는 제2 스위칭 박막 트랜지스터; 및
    상기 제2 노드와 연결된 유기 발광 소자를 더 포함하고,
    상기 커패시터는 상기 제1 노드와 상기 제2 노드 사이에서 연결된 것을 특징으로 하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1 금속층은 상기 제2 스위칭 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어지고,
    상기 제2 금속층은 상기 제1 스위칭 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어지는 것을 특징으로 하는, 표시 장치.
  13. 제11항에 있어서,
    상기 제1 스위칭 박막 트랜지스터는 산화물 박막 트랜지스터이고,
    상기 제2 스위칭 박막 트랜지스터 및 상기 구동 박막 트랜지스터는 LTPS(Low Temperature Polycrystalline Silicon) 박막 트랜지스터인 것을 특징으로 하는, 표시 장치.
  14. 제11항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층은 상기 제1 노드와 연결되고,
    상기 다결정 실리콘층 및 상기 금속 산화물층은 상기 제2 노드와 연결된 것을 특징으로 하는, 표시 장치.
  15. 제10항에 있어서,
    상기 기판의 비표시 영역에 배치되고, 상기 커패시터를 포함하는 구동 회로를 더 포함하는 것을 특징으로 하는, 표시 장치.
  16. 제15항에 있어서,
    상기 구동 회로는 상기 기판에 정의된 화소에 배치된 화소로 하나 이상의 게이트 신호들을 공급하기 위한 게이트 드라이버인 것을 특징으로 하는, 표시 장치.
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