KR20170100503A - 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인 - Google Patents

다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인 Download PDF

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Abstract

옥사이드 액티브 층을 갖는 적어도 하나의 TFT 및 폴리-실리콘 액티브 층을 갖는 적어도 하나의 TFT를 갖는 TFT 백플레인이 제공된다. 본 개시의 실시예들에서, 액티브 영역 내 픽셀들의 회로를 구현하는 적어도 하나의 TFT들은 옥사이드 TFT (즉, 옥사이드 반도체를 갖는 TFT) 인 한편, 액티브 영역 옆에 구동 회로를 구현하는 적어도 하나의 TFT들은 LTPS TFT (즉, 폴리-Si 반도체를 갖는 TFT) 이다.

Description

다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인{DISPLAY BACKPLANE HAVING MULTIPLE TYPES OF THIN-FILM-TRANSISTORS}
본 개시는 일반적으로 디스플레이 디바이스에 관한 것이고, 보다 구체적으로, 디스플레이 디바이스의 박막 트랜지스터 (TFT : thin-film-transistor) 의 어레이에 관한 것이다.
평판 디스플레이 (FPD : Flat panel display) 는 휴대 전화들, 태블릿들, 노트북 컴퓨터들 뿐만 아니라 텔레비전들 및 모니터들과 같은 다양한 전자 디바이스들에 채용된다. FPD의 예들은 LCD (liquid crystal display), PDP (plasma display panel), OLED (organic light emitting diode) 디스플레이뿐만 아니라 EPD (electrophoretic display) 를 포함한다. FPD들의 픽셀들은 매트릭스 형태로 배열되고 픽셀 회로들의 어레이에 의해 제어된다. 픽셀 회로들의 어레이를 제어하기 위한 신호들을 제공하는 구동 회로들 중 일부는 픽셀 회로들의 어레이와 동일한 기판 상에서 TFT들을 사용하여 구현된다. 상부에 픽셀 회로들 및 구동 회로들이 형성되는 기판은 TFT 백플레인으로 지칭된다.
TFT 백플레인은, 개별 픽셀 각각으로 흐르는 전류를 제어하도록 일련의 스위치들로서 기능하는 한, FPD의 주요 부품이다. 최근까지, 비정질 실리콘 (a-Si) 액티브 층을 갖는 TFT들을 사용 하는 기술 및 폴리-Si (polycrystalline silicon) 액티브 층을 갖는 TFT들을 사용하는 다른 기술과 같은 두가지 주요 TFT 백플레인 기술들이 있었다. 일반적으로, 비정질 실리콘 TFT들을 사용하여 TFT 백플레인을 제작하는 것이 다른 타입들의 TFT들을 사용하여 TFT 백플레인을 형성하는 것보다 저렴하고 용이하다. 그러나, a-Si TFT는 낮은 캐리어 이동도 (mobility) 를 갖고, 이에 따라 디스플레이를 위해 a-Si TFT를 사용하여 고속 백플레인을 형성하는 것은 어렵다.
a-Si TFT들의 이동도를 개선하기 위해, a-Si는 폴리-Si 액티브 층을 형성하기 위해 Si 층을 어닐링하는 레이저 빔을 사용하여 열처리된다. 이 프로세스로부터의 재료는 일반적으로 저온 폴리-Si, 또는 LTPS (low-temperature poly-Si) 로 지칭된다. LTPS TFT들의 캐리어 이동도는 a-Si TFT들보다 100 배 만큼 (>100 cm2/V. s) 높다. 작은 프로파일에서도, LTPS TFT는 우수한 캐리어 이동도를 제안하고, 이에 따라 제한된 공간 내에 고속 회로들을 제작하기 위한 이상적인 선택일 수도 있다. 그러나, 전술한 장점들에도 불구하고, 초기 문턱 전압들은 폴리-Si 반도체 층의 입자 경계로 인해 백플레인 내 LTPS TFT들 사이에서 가변할 수도 있다.
그러나, LTPS TFT들은, 액티브 층의 다결정성으로 인해, “무라 (mura)” 로 지칭되는 디스플레이 불균일도를 유발할 수 있는, 백플레인 내 TFT들 간의 문턱 전압 (Vth) 이 보다 큰 변동을 갖는 경향이 있다. 이러한 이유로, LTPS TFT들로 구현된 디스플레이 드라이브 회로는 종종 부가적인 보상 회로를 필요로 하고, 이는 결국 디스플레이의 제조 시간 및 비용을 증가시킨다.
IGZO (인듐-갈륨-아연-옥사이드) 반도체 층과 같은 옥사이드 재료 기반 반도체 층 (이하 “옥사이드 TFT”로 지칭됨) 을 채용하는 TFT는 많은 면들에서 LTPS TFT와 상이하다. 옥사이드 TFT들은 LTPS TFT들보다 낮은 제조 비용으로 a-Si TFT들보다 높은 캐리어 이동도를 제안한다. 또한, LTPS TFT들보다 상대적으로 낮은 초기 문턱 전압 변동들은 모든 유리 사이즈에 대한 확장성 (scalability) 을 제공한다. LTPS TFT보다 낮은 이동도에도 불구하고, 옥사이드 TFT는 전력 효율 면에서 LTPS TFT보다 대체로 유리하다. 이에 더하여, 오프 상태 동안 옥사이드 TFT들의 저 누설 전류는 전력 효율 회로들을 설계하는데 상당한 장점일 수 있다. 예를 들어, 회로들은 픽셀들의 고 프레임 레이트 구동이 필요하지 않은 경우 감소된 프레임 레이트로 픽셀들을 동작시키도록 설계될 수 있다.
그러나, 옥사이드 TFT 기반 백플레인의 안정한 고수율 생산은 TFT 설계, 유전체 및 패시베이션 재료들, 옥사이드 막 증착 균일도, 어닐링 조건들, 등의 최적화를 요구한다. 일 이슈를 해결하는 것은 종종 또 다른 이슈의 퍼포먼스를 트레이드 오프하는 것을 의미하고, 디스플레이의 백플레인의 집적도는 비정질 실리콘 또는 폴리-실리콘보다 훨씬 낮아질 수도 있다.
따라서, 디스플레이의 최대 퍼포먼스는 동일한 타입들의 TFT들로 구현된 TFT 백플레인을 사용하여 획득될 수 없다. 더욱이, 디스플레이 자체가 시각적 품질 (예를 들어, 휘도, 균일도), 전력 효율, 보다 높은 픽셀 밀도, 베젤의 감소, 등과 같은 다양한 요건들을 가질 수 있다. 2개 이상의 이들 요건들을 충족하는 것은 단일 타입 TFT들로 구현된 TFT 백플레인을 사용하여 어려운 태스크일 수 있다.
상기 문제들의 관점에서, 본 개시의 실시예들의 발명자들은 단일 타입의 TFT들을 채용하는 종래의 TFT 백플레인을 사용하여 보다 낮은 전력 소비로 보다 높은 해상도를 갖는 디스플레이들을 제공하는데 한계가 있다는 것을 인식하였다. 다목적 픽셀 구동 방법들에 대한 디바이스들 내 FPD들의 애플리케이션들을 보다 확장하는 것은 폴리-실리콘 트랜지스터들의 장점들과 옥사이드 트랜지스터들의 장점들을 결합하는 TFT 백플레인을 제공할 필요성들을 더 부가한다.
본 발명의 양태들에 따라, 옥사이드 액티브 층을 갖는 적어도 하나의 TFT 및 폴리-실리콘 액티브 층을 갖는 적어도 하나의 TFT를 갖는 TFT 백플레인을 제공한다.
본 개시의 실시예들에서, 디스플레이 영역에서 픽셀들의 회로를 구현하는 적어도 하나의 TFT들은 옥사이드 TFT (즉, 옥사이드 반도체를 갖는 TFT) 인 한편, 디스플레이 영역 옆에 구동 회로를 구현하는 적어도 하나의 TFT들은 LTPS TFT (즉, 폴리-Si 반도체를 갖는 TFT) 이다. 일 실시예에서, OLED (organic light emitting diode) 에 연결된 구동 트랜지스터 및 발광 트랜지스터는 액티브 층이 폴리-실리콘 반도체로 형성된 LTPS 트랜지스터를 사용함으로써 실현된다. 일 실시예에서, 스위칭 트랜지스터는 옥사이드로 구현된다.
본 개시에 기술된 실시예들은 전술한 배경기술 및 발명의 내용에 제시된 모든 명시적 또는 암시적 이론에 얽매이거나 달리 제한하는 것으로 의도되지 않는다는 것을 주의해야 한다. 이하의 상세한 기술은 본질적으로 단순히 예시적이고, 이들의 실시예 또는 애플리케이션 및 용도들로 제한하도록 의도되지 않았다는 것이 또한 이해되어야 한다. 이하, 예시적인 실시예들이 첨부된 도면들을 참조하여 상세히 기술될 것이다.
도 1은 전자 디바이스들에 통합될 수도 있는 예시적인 디스플레이를 예시한다.
도 2a는 본 개시의 실시예들에 사용될 수 있는 일 적합한 픽셀 회로를 예시한다.
도 2b는 도 2a에 도시된 예시적인 4T2C 픽셀 회로의 타이밍도를 예시한다.
도 2c는 다수의 타입들의 TFT들이 구비된 도 2a에 도시된 예시적인 4T2C 픽셀 회로의 타이밍도를 예시한다.
도 3a는 N-타입 옥사이드 TFT들로 구현된 예시적인 5T1C 픽셀 회로이고 이 픽셀 회로의 동작을 기술하는 타이밍도를 예시한다.
도 3b는 N-타입 옥사이드 TFT들 및 P-타입 LTPS TFT들의 조합으로 구현된 동일한 5T1C 픽셀 회로, 및 픽셀 회로의 동작을 기술하는 타이밍도를 예시한다.
도 4는 게이트 신호 라인을 공유하도록 구성된, N-타입 옥사이드 TFT들 및 P-타입 LTPS TFT들의 조합을 구비한 예시적인 픽셀 회로를 예시한다.
도 5는 2개의 픽셀 회로들로서, 픽셀 회로 중 하나는 N-타입 옥사이드 TFT를 구비하고, 다른 픽셀 회로는 P-타입 LTPS TFT를 구비한, 픽셀 회로들의 예시적인 구성을 예시한다.
도 6a는 본 개시의 실시예에 따른, 다수 타입들의 TFT들로 구현된 예시적인 백플레인의 단면도이다.
도 6b 내지 도 6h는 도 6a에 도시된 구성의 백플레인 상에 옥사이드 TFT 및 LTPS TFT를 제조하는 동안 옥사이드 TFT 및 LTPS TFT의 구성을 도시하는 단면도이다.
도 7a는 본 개시의 일 실시예에 따른, 다수 타입들의 TFT들로 구현된 예시적인 백플레인의 단면도이다.
도 7b 내지 도 7g는 도 7a에 도시된 구성의 백플레인 상에 옥사이드 TFT 및 LTPS TFT를 제조하는 동안 옥사이드 TFT 및 LTPS TFT의 구성을 도시하는 단면도들이다.
도 8은 다수의 타입의 TFT들 (즉, 적어도 하나의 LTPS TFT 및 적어도 하나의 옥사이드 TFT) 로 구성된 예시적인 픽셀 회로의 평면도이다.
본 개시에 기술된 다양한 특징들 및 장점들은 첨부된 도면들을 참조하여 이하의 기술로부터 보다 명확하게 이해될 것이다. 첨부된 도면들은 단순히 예시적이고 보다 용이한 설명을 위해 스케일대로 도시되지 않을 수도 있다는 것을 주의한다. 또한, 동일하거나 유사한 기능을 갖는 컴포넌트들은 다양한 실시예들을 기술하기 위해 도면 전체에서 동일한 참조 심볼들/번호로 표기될 수도 있다. 동일하거나 유사한 컴포넌트들의 기술들은 생략될 수도 있다.
층, 영역 또는 기판과 같은 소자가 또 다른 소자 “상” 또는 “위”에 있는 것으로 지칭될 때, 다른 소자 직상에 있을 수 있고 또는 중개하는 소자들이 또한 존재할 수도 있다는 것이 이해될 것이다. 반대로, 일 소자가 또 다른 소자 “직상 (directly on)” 또는 “바로 위”로 지칭되는 경우, 중개하는 소자가 존재하지 않는다. 일 소자가 또 다른 소자에 “연결된” 또는 “커플링된” 것으로 지칭되는 경우, 다른 소자에 바로 연결되거나 커플링될 수 있고 또는 중개하는 소자들이 존재할 수도 있다는 것이 또한 이해될 것이다. 반대로, 소자가 또 다른 소자에 “바로 연결된” 또는 “바로 커플링된” 것으로 지칭되는 경우, 중개하는 소자들이 존재하지 않는다. 또한, 소자가 또 다른 소자와 “중첩되는” 것으로 지칭되는 경우, 일 소자의 적어도 일부 부분이 다른 소자의 위 또는 아래에 위치될 수 있다는 것이 이해될 것이다. 더욱이, 일부 소자들이 수적 용어들 (예를 들어, 제 1, 제 2, 제 3, 등) 로 지정되지만, 이러한 지정들은 유사한 소자들의 그룹으로부터 일 소자를 명시하도록 사용될 뿐, 임의의 특정한 순서로 소자를 제한하지 않는다는 것이 이해되어야 한다. 이와 같이, 제 1 소자로 지정된 소자는 예시적인 실시예들의 범위로부터 벗어나지 않고 제 2 소자 또는 제 3 소자로 지정될 수 있다.
본 발명의 다양한 예시적인 실시예들의 각각의 특징들은 서로 부분적으로 또는 전체적으로 결합되거나 조합될 수 있고, 당업자에게 충분히 이해되는 바와 같이, 다양한 상호연동 (interworking) 또는 구동이 기술적으로 달성될 수 있고 각각의 예시적인 실시예들은 서로 독립적으로 실행될 수도 있고 또는 연관 관계를 통해 함께 실행될 수도 있다. 이하, 본 발명의 다양한 실시예들은 첨부 도면들을 참조하여 상세히 기술될 것이다.
도 1은 전자 디바스들에 통합될 수도 있는 예시적인 디스플레이를 예시한다. 디스플레이 디바이스 (100) 는 적어도 하나의 디스플레이 영역을 포함하고, 디스플레이 영역은 내부에 디스플레이 픽셀들의 어레이가 형성된다. 하나 이상의 비디스플레이 영역들은 디스플레이 영역의 외측부에 제공될 수도 있다. 즉, 비디스플레이 영역은 디스플레이 영역의 하나 이상의 측면들에 인접할 수도 있다.
도 1에서, 비디스플레이 영역은 직사각형 디스플레이 영역을 둘러싼다. 그러나, 디스플레이 영역의 형상들 및 디스플레이 영역에 인접한 비디스플레이 영역의 배열은 도 1에 도시된 예시적인 디스플레이 디바이스 (100) 로 구체적으로 제한되지 않는다는 것이 이해되어야 한다. 디스플레이 영역 및 비디스플레이 영역은 디스플레이 디바이스 (100) 를 채용하는 전자 디바이스의 설계에 적합한 임의의 형상일 수도 있다. 디스플레이 디바이스 (100) 의 디스플레이 영역 형상들의 비제한적인 예들은 오각형, 육각형, 원형, 타원형 등을 포함한다.
다양한 디바이스들에 채용된 디스플레이들은 일반적으로 LED들 (light-emitting diodes), OLED들, 플라즈마 셀들, 전기습윤 픽셀들 (electrowetting pixels), 전기영동 픽셀들, LCD (liquid crystal display) 컴포넌트들, 또는 다른 적합한 이미지 픽셀 구조체들을 포함할 수도 있다. 일부 상황들에서, 디스플레이 디바이스 (100) 를 형성하기 위해 OLED들을 사용하는 것이 바람직할 수도 있고, 디스플레이 디바이스 (100) 를 위한 이러한 구성들은 때때로 본 개시의 OLED 디스플레이를 사용하여 기술된다. 그러나, 본 발명읜 다른 타입들의 디스플레이 기술들, 예컨대 액정 소자들 및 백라이트 구조체들을 갖는 디스플레이에 사용될 수 있다는 것을 주의해야 한다.
디스플레이 영역의 픽셀 각각은, 디스플레이 디바이스 (100) 의 백플레인 상에 제조된 하나 이상의 TFT들을 포함하는, 픽셀 회로와 연관될 수도 있다. 픽셀 회로 각각은 하나 이상의 구동 회로들, 예컨대 디스플레이 디바이스 (100) 의 비디스플레이 영역에 위치된 게이트 드라이버 및 데이터 드라이버와 통신하기 위해 게이트 라인 및 데이터 라인에 전기적으로 연결될 수도 있다.
하나 이상의 구동 회로들은 도 1에 도시된 바와 같은 비디스플레이 영역 내에 제조된 TFT들로 구현될 수도 있다. 예를 들어, 게이트 드라이버는 디스플레이 디바이스 (100) 의 기판 상의 복수의 TFT들을 사용하여 구현될 수도 있다. 이러한 게이트 드라이버는 GIP (gate-in-panel) 로 지칭될 수도 있다. 디스플레이 디바이스 (100) 의 픽셀들을 동작시키기 위해 또는 다른 컴포넌트들을 제어하기 위해 다양한 신호들을 생성하기 위한 다양한 부가적인 회로들이 기판 상에 제조된 TFT들로 구현될 수도 있다. 백플레인의 TFT들로 구현될 수 있는 회로들의 비제한적인 예들은 인버터 회로, 멀티플렉서, ESD (electro static discharge) 회로 등을 포함한다. 상부에 TFT의 어레이가 구현되는 기판은 유리 기판 또는 폴리머 기판일 수도 있다. 디스플레이가 플렉서블 디스플레이인 경우 기판은 플렉서블 기판일 수도 있다.
일부 구동 회로들은 IC (integrated circuit) 칩으로서 제공될 수 있고, COG (chip-on-glass) 또는 다른 유사한 방법을 사용하여 디스플레이 디바이스 (100) 의 비디스플레이 영역 내에 장착될 수 있다. 또한, 일부 구동 회로들은 또 다른 기판 상에 장착될 수 있고, 플렉서블 PCB (printed circuit board) 와 같은 인쇄 회로, COF (chip-on-film), TCP (tape-carrier-package) 또는 다른 적합한 기술들을 사용하여 비디스플레이 영역에 배치된 연결 인터페이스 (패드들/범프들, 핀들) 에 커플링될 수 있다.
본 개시의 실시예들에서, 적어도 2개의 상이한 타입의 TFT들이 디스플레이를 위한 TFT 백플레인에 사용된다. 픽셀 회로의 일부 및 구동 회로의 일부에 채용된 TFT들의 타입은 디스플레이의 요건에 따라 가변할 수 있다.
예를 들어, 픽셀 회로는 옥사이드 액티브 층을 갖는 TFT들로 구현될 수도 있는 한편, 구동 회로는 폴리-Si 액티브 층 (LTPS TFT) 을 갖는 TFT들로 구현된다. LTPS TFT들과 달리, 옥사이드 TFT들은 대면적에 대한 형성으로부터 발생하는 픽셀-픽셀 (from the pixel-to-pixel) 문턱 전압 변동 문제를 겪지 않는다. 따라서, 구동 TFT 및/또는 스위칭 TFT에 대한 균일한 Vth는 대형 디스플레이를 위한 픽셀 회로들의 어레이에서도 획득될 수 있다. 구동 회로를 구현하는 TFT들 간의 Vth 균일도 문제는 픽셀들의 휘도 균일도에 직접적인 영향을 덜 가질 것이다. 구동 회로들 (예를 들어, GIP) 에 대해, 목표된 인자들은 보다 고속으로 스캔 신호들을 제공하기 위한 능력 및/또는 베젤의 사이즈를 감소시키기 위한 구동 회로의 사이즈를 포함할 수도 있다.
LTPS TFT들로 구현될 백플레인 상의 구동 회로들을 사용하여, TFT 백플레인 내 전체 TFT들이 옥사이드 TFT들로 형성되는 경우보다 높은 클록으로 신호들 및 데이터가 픽셀들로 제공될 수 있다. 따라서, 고속 동작 가능한 대형 디스플레이가 무라 없이 제공될 수 있다. 즉, 옥사이드 TFT 및 LTPS TFT의 장점들은 TFT 백플레인의 설계와 조합된다.
픽셀 회로로 옥사이드 TFT들을 사용하는 것 및 구동 회로로 LTPS TFT들을 사용하는 것은 또한 디스플레이의 전력 효율 면에서 유리할 수 있다. 종래의 디스플레이들은 고정된 리프레시 레이트 (예를 들어, 60Hz, 120Hz, 240Hz, 등) 로 동작한다. 그러나, 일부 이미지 콘텐트를 위해 (예를 들어, 스틸 이미지), 디스플레이는 이렇게 고 리프레시 레이트로 동작될 필요가 없다. 일부 경우들에서, 디스플레이의 일부는 고 리프레시 레이트로 동작해야 하는 한편, 디스플레이의 또 다른 부분은 저 리프레시 레이트로 동작할 수 있다. 예를 들어, 스틸 이미지 데이터 (예를 들어, 유저 인터페이스, 텍스트) 를 디스플레이하는 액티브 영역의 일부는 신속하게 변화하는 이미지 데이터 (예를 들어, 영화) 를 디스플레이하는 액티브 영역의 다른 부분보다 낮은 레이트로 리프레시될 수도 있다. 이와 같이, 디스플레이 디바이스 (100) 는 전체 액티브 영역 또는 액티브 영역의 선택된 부분의 픽셀들이 특정한 조건 하에서 감소된 프레임 레이트로 구동된 피처를 구비할 수도 있다. 즉, 디스플레이의 리프레시 레이트는 이미지 콘텐트에 따라 조정된다.
불필요하게 고 주파수로 구동된 픽셀들의 지속기간을 감소시키는 것은 동일한 이미지 데이터를 제공하는 것으로부터 낭비된 전력을 최소화할 것이다. 감소된 리프레시 레이트로 구동된 픽셀들은, 픽셀들로 데이터 신호가 제공되지 않는 증가된 블랭크 기간을 가질 수도 있다. 옥사이드 TFT들로 구현된 픽셀 회로는, 옥사이드 TFT는 오프 상태 동안 LTPS TFT와 비교하여 매우 저 누설 전류를 갖기 때문에 상기 기술된 저 주파수 동작에 잘 맞는다. 연장된 블랭크 기간 동안 픽셀 회로들로부터 전류 누설을 감소시킴으로써, 디스플레이가 감소된 레이트로 리프레시될 때에도 픽셀들은 보다 안정한 레벨의 휘도를 달성할 수 있다.
실물 (real-estate) 기판의 효율적인 사용은 옥사이드 TFT 기반 픽셀 회로 및 LTPS TFT 기반 구동 회로를 사용하는 TFT 백플레인에 의해 제안된 또 다른 이점이다. 옥사이드 TFT의 저 전류 누설 특성은 픽셀들 각각의 커패시터의 사이즈를 감소시킬 수 있게 한다. 커패시터 사이즈의 감소는 기판 사이즈를 증가시키지 않고 고해상도 디스플레이를 제공하도록 기판의 액티브 영역 내 부가적인 픽셀들을 위한 보다 큰 공간 (room) 을 제공한다. 개별 옥사이드 TFT의 사이즈는 LTPS TFT의 사이즈보다 클 수도 있지만, 옥사이드 TFT들로 픽셀 회로를 구현함으로써 보상 회로가 제거될 수 있어서, 픽셀 회로의 전체 사이즈를 감소시킨다. 또한, LTPS TFT의 상대적으로 보다 작은 사이즈는 액티브 영역 외곽의 영역들에서 조밀한 구동회로들을 구현하는 것을 보다 용이하게 하여, 디스플레이에 대해 감소된 베젤 사이즈를 가능하게 한다.
일부 실시예들에서, 디스플레이의 훨씬 보다 정교한 최적화는 픽셀들 각각을 위한 픽셀 회로 및/또는 다수의 타입들의 TFT들로 구동 회로를 구현함으로써 달성된다. 즉, 픽셀 회로 및/또는 구동 회로 내의 개별 TFT는 픽셀 회로 내 기능성, 동작 조건 및 요건에 따라 선택된다.
기본 레벨에서, 픽셀들 각각은 스위칭 트랜지스터, 구동 트랜지스터, 커패시터 및 OLED로 구성될 수 있다. 부가적인 트랜지스터들은 보다 고 퍼포먼스 픽셀 회로를 구현하도록 채용될 수도 있다.
도 2a는 본 개시의 실시예들에서 사용될 수 있는 일 적합한 픽셀 회로를 예시한다.
제 1 스위칭 트랜지스터 (S1) 는 발광 신호 라인 (EM) 에 연결된 게이트 전극을 포함한다. 제 1 스위칭 트랜지스터 (S1) 는 제 1 노드 (N1) 에 연결된 소스 전극 및 구동 트랜지스터 (DT) 의 소스 전극에 연결된 드레인 전극을 갖는다. 제 1 노드 (N1) 의 일 단부는 전압 신호 라인 (VDD) 에 연결된다. 구동 트랜지스터 (DT) 는 제 2 노드 (N2) 에 연결된 게이트 전극 및 제 3 노드 (N3) 에 연결된 드레인 전극을 갖는다.
픽셀 회로는 또한, 데이터 신호를 수신하기 위해 데이터 라인 (VDATA) 에 연결된 소스 전극 및 제 2 노드 (N2) 에 연결된 드레인 전극을 갖는 제 2 스위칭 트랜지스터 (S2) 를 포함한다. 제 2 스위칭 트랜지스터 (S2) 의 게이트 전극은 액티브 영역의 외곽부에서 구동 회로로부터의 스캔 신호에 따라 제 2 스위칭 트랜지스터 (S2) 를 턴 온/오프하도록 스캔 라인 (SCAN1) 에 연결된다.
제 2 스캔 신호 라인 (SCAN2) 에 연결된 게이트 전극을 갖는 제 3 스위칭 트랜지스터 (S3) 가 또한 픽셀 회로에 포함된다. 제 3 스위칭 트랜지스터 (S3) 는 제 3 노드 (N3) 에 연결된 소스 전극 및 초기 신호 라인 (VINI) 에 연결된 드레인 전극을 갖는다. OLED의 애노드는 제 3 노드 (N3) 에 연결되고 OLED의 캐소드는 제 2 전압 라인 (VSS) 에 연결된다.
제 1 커패시터 (CS1) 는 제 2 노드 (N2) 에 연결된 일 단부 및 제 3 노드 (N3) 에 연결된 다른 단부를 포함한다. 제 2 커패시터 (CS2) 는 제 1 노드 (N1) 에 연결된 일 단부 및 제 3 노드 (N3) 에 연결된 또 다른 단부를 포함한다.
도 2b는 도 2a에 도시된 예시적인 4T2C 픽셀 회로의 타이밍도를 예시한다. 도 2b에 도시된 픽셀 회로의 TFT들의 타이밍은 N-타입 옥사이드 TFT들로 구현된 픽셀 회로의 동작에 기초한다.
기판 상의 모든 TFT들은 OLED 소자로부터 발광을 제어하도록 결합적으로 동작하는 한편, 픽셀 회로 내 TFT들 각각은 동작 동안 상이한 기능을 한다. 이와 같이, TFT들의 동작 조건들 및 요건들은 픽셀 회로를 형성하는 TFT들 사이에서 고르게 가변할 수 있다.
도면으로부터 알 수 있는 바와 같이, 픽셀의 구동 동안 기준 전압 및 데이터 전압은 데이터 라인 상에 교번적으로 인가된다. Scan1 상의 스캔 신호 및 EM 신호를 1H 동안 인가하는 것은 초기 및 샘플링 타이밍을 유지하는 것을 편리하게 한다. 그러나, Vth에서의 영구적인 시프팅은, 포지티브 바이어스 응력이라고 하는, 연장된 시간 기간 동안 연속적인 전류의 플로우에 의해 유발된 응력으로부터 발생할 수도 있다. 이러한 문제는 LTPS TFT들에서보다 옥사이드 TFT들에서 보다 우세하다. 상기 기술된 4T2C 픽셀 회로의 동작시, 발광 트랜지스터로서 역할을 하는 TFT는 다른 TFT들보다 훨씬 길게 “On” 상태이다. 거의 전체 프레임 동안 흐르는 전류와 함께 옥사이드 TFT로 형성된 발광 트랜지스터는 디스플레이에서 다양한 바람직하지 않은 문제들을 유발할 수도 있다.
이와 같이, 일 실시예에서, 픽셀 회로의 발광 트랜지스터는 P-타입 LTPS TFT로 형성되는 한편, N-타입 옥사이드 TFT들이 픽셀 회로의 나머지를 위해 사용된다. P-타입 LTPS TFT로 형성된 픽셀 회로의 발광 트랜지스터를 사용하여, 예시적인 4T2C 픽셀 회로는 도 2c에 도시된 타이밍도로서 동작할 수도 있다. 이 동작 스킴 하에서, 픽셀 회로의 발광 트랜지스터의 PBTS와 연관된 문제들이 억제될 수 있다.
유사한 구성은 백플레인 상의 픽셀 회로 및/또는 구동 회로의 임의의 다른 TFT들에 대해 사용될 수 있다. 즉, 픽셀 회로의 다른 TFT들에 비해 보다 많은 PBTS를 받는 픽셀 회로의 다른 TFT들은 P-타입 LTPS TFT로 형성될 수도 있다. 따라서, 보다 긴 시간 기간 동안 전류를 수용하도록 구성된 픽셀 회로의 특정한 트랜지스터들은, 포지티비 바이어스 응력에 대해 보다 강할 수도 있는 P-타입 LTPS TFT들로 형성될 수 있다.
LTPS TFT 및 옥사이드 TFT 조합의 다양한 다른 구성들은 픽셀 회로에서 사용될 수 있다. 일부 실시예들에서, 저장 커패시터 또는 저장 커패시터에 연결된 노드에 연결되는 TFT들은 누설을 최소화하도록 옥사이드 TFT로 형성될 수도 있다. 또한, 픽셀 회로 및/또는 구동 회로에 두 종류의 TFT들을 채용할 때, LTPS TFT는 옥사이드 TFT들의 오프 상태 동안 옥사이드 TFT들 사이의 노드에 남아 있는 바이어스를 제거하도록 회로 내에 전략적으로 배치될 수 있고 바이어스 응력을 최소화할 수 있다 (예를 들어, PBTS, NBTS).
도 2a 내지 도 2c를 참조하여 기술된 픽셀 회로의 옥사이드 TFT 및 LTPS TFT 조합의 구성들은 단순히 예시적이라는 것을 주의해야 한다. 이와 같이, 픽셀 회로 내에서 옥사이드 TFT 및 LTPS TFT 조합의 사용은 상기 도시된 4T2C 픽셀 회로 설계들과 다른 다양한 픽셀 회로 설계들에 적용될 수도 있다.
도 3a는 N-타입 옥사이드 TFT들로 구현된 예시적인 5T1C 픽셀 회로 및 이 픽셀 회로의 동작을 기술하는 타이밍도를 예시한다. 도 3b는 동일한 5T1C 픽셀 회로를 예시하지만, N-타입 옥사이드 TFT들 및 P-타입 LTPS TFT들의 조합으로 구현되고, 이 픽셀 회로의 동작을 기술하는 타이밍도를 예시한다.
도 3a에 도시된 바와 같이, 제 2 스캔 라인 (Scan2) 및 발광 신호 라인 (EM) 에 연결된 게이트 전극을 갖는 스위칭 트랜지스터들은 동작 동안 보다 긴 시간 기간 동안 전류를 수용하도록 구성된다. 상기 논의된 바와 같이, 이들 스위칭 트랜지스터들은 디스플레이의 불균일성을 야기할 수도 있는, 포지티브 바이어스 응력에 의해 영향을 받을 수도 있다. 따라서, 보다 높은 응력 조건 하에서 동작하는 (예를 들어, 보다 긴 시간 기간 동안 턴 온됨) 픽셀 회로의 트랜지스터들은 N-타입 LTPS TFT대신 P-타입 LTPS TFT로 형성될 수 있고, 포지티브 바이어스 응력에 보다 덜 영향을 받을 수도 있다. 도 3b를 참조하면, 제 2 스캔 라인 (Scan2) 및 발광 신호 라인 (EM) 에 의해 제어된 트랜지스터는 P-타입 LTPS TFT로 형성될 수 있다. 이러한 설정에서, 픽셀 회로의 동작은 도 3b의 타이밍도로 도시된 바와 같이 변화될 수도 있다.
픽셀 회로에 P-타입 LTPS TFT들 및 N-타입 옥사이드 TFT들의 조합을 채용하는 것은 백플레인의 구동 회로의 인버팅 회로를 제공할 필요를 제거할 수도 있다. 구동 회로로부터 인버팅 회로의 제거는 인버팅 회로를 제어하는 것과 연관된 클록 신호들의 제거를 의미한다. 디스플레이의 전력 소비는 감소된 수의 클록 신호들을 사용하여 감소될 수 있다. 또한, 통상적인 인버팅 회로는 몇몇 TFT들 (예를 들어, 5 내지 8개) 로 구현되고, 전체 구동 회로에 상당한 수의 TFT들까지 추가할 수도 있다. 따라서, 백플레인으로부터 연관된 클록 신호 라인들과 함께 인버팅 회로를 제거하는 것은 디스플레이에 보다 좁은 베젤을 허용하는 디스플레이의 비디스플레이 영역으로부터 상당한 공간을 절약할 수 있다.
백플레인에 CMOS 회로 또는 인버터 회로가 제공되는 경우, LTPS TFT 및 옥사이드 TFT의 조합으로 구현될 수 있다. 예를 들어, P-타입 LTPS TFT 및 N-타입 옥사이드 TFT는 구동 회로 및/또는 픽셀 회로의 CMOS 회로를 구현하도록 사용될 수 있다. 따라서, 인버팅 회로가 필요하면, 인버팅 회로는 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT의 조합을 사용함으로써 단순화될 수 있다. 이 설정에서, 인버팅 회로를 구현하기 위해 필요한 TFT들의 수는, N-타입 옥사이드 TFT 및 P-타입 LTPS TFT의 조합으로 구현된다면 상당히 감소될 수 있다 (예를 들어, 2).
일부 실시예들에서, 픽셀 회로들의 어레이는 옥사이드 TFT들로 구현될 수도 있는 한편, 백플레인 상에 구현된 구동 회로들은 N-타입 LTPS TFT들 및 P-타입 LTPS TFT들의 조합으로 구현될 수도 있다. 예를 들어, N-타입 LTPS TFT들 및 P-타입 LTPS TFT들이 GIP 내 CMOS 회로 (예를 들어, CMOS 인버터 회로) 를 구현하도록 사용될 수 있는 한편, 옥사이드 TFT들은 픽셀 회로들의 적어도 일부 부분에 채용된다. 전체가 P-타입 또는 N-타입 LTPS TFT들로 형성된 GIP와 달리, CMOS 회로를 사용한 GIP로부터 게이트 아웃 신호는 DC 신호들 또는 논리 하이 신호/로우 신호에 의해 제어될 수 있다. 이는 픽셀 회로로부터 GIP로의 전류 누설을 억제하기 위해 또는 게이트 라인에 연결된 픽셀들의 의도되지 않은 활성화를 억제하기 위해 블랭크 기간 동안 게이트 라인의 보다 안정한 제어를 허용한다.
픽셀 회로에 부가된 TFT 각각에 대해, 디스플레이의 픽셀 각각에 대해 할당된 제한된 공간 내에서 부가적인 게이트 라인이 라우팅되어야 한다. 이는 디스플레이의 제조를 복잡하게 할 수도 있고 고정된 치수로 달성될 수 있는 디스플레이의 최대 해상도를 제한할 수도 있다. 이 문제는 대체로 OLED 픽셀 회로가 LCD 픽셀을 위한 픽셀 회로보다 많은 TFT들을 필요로하기 때문에 OLED 디스플레이들에 대해 보다 심각하다. 바텀 발광 타입 OLED 디스플레이의 경우, 픽셀 내에서 라우팅된 게이트 라인에 의해 점유된 공간은 픽셀의 종횡비에 직접적인 영향을 준다. 따라서, 본 개시의 일부 실시예들에서, 픽셀 회로들은 게이트 라인들의 수를 감소시키기 위해 옥사이드 TFT들 및 LTPS TFT들의 조합으로 구현될 수 있다.
예를 들어, 픽셀 회로의 TFT들을 제어하기 위해 픽셀 회로에 다수의 신호 라인들이 공급될 수도 있다. 제 1 신호 라인은 하이 레벨 신호 (VGH) 를 픽셀 회로로 공급하도록 구성될 수도 있는 한편, 제 2 신호 라인은 로우 레벨 신호 (VGL) 를 공급한다. 이러한 경우들에서, 제 1 신호 라인에 의해 제어된 하나 이상의 TFT들은 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT 중 적어도 하나로 형성될 수도 있고, 제 2 신호 라인에 의해 제어된 하나 이상의 TFT들은 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT 중 또 다른 하나로 형성될 수도 있다. 이러한 설정으로, 제 1 신호 라인 및 제 2 신호 라인에 의해 제어되는, TFT들에 단일 신호 라인이 제공될 수 있다.
달리 말하면, 서로 반대되는 레벨의 신호들을 수신하도록 구성된, 픽셀 회로의 임의의 TFT들의 쌍은 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT의 조합으로 형성될 수도 있다. 보다 구체적으로, 픽셀 회로의 제 1 TFT는 하이 레벨 신호 (VGH) 를 수신하도록 구성될 수도 있는 한편, 로우 레벨 신호 (VGL) 가 동일한 픽셀 회로의 제 2 TFT에 공급된다. 이러한 경우들에서, TFT들 중 하나는 N-타입 옥사이드 TFT로 형성될 수 있는 한편, 다른 TFT는 P-타입 LTPS TFT로 형성될 수 있고, 이들 두 TFT들의 게이트들은 동일한 신호 라인에 연결될 수 있다. 이러한 설정으로, 신호 라인 상의 하이 레벨 신호 (VGH) 는 일 TFT를 활성화하는 한편, 로우 레벨 신호 (VGL) 는 픽셀 회로의 또 다른 TFT를 활성화한다.
도 4는 게이트 신호 라인을 공유하도록 구성된, N-타입 옥사이드 TFT들 및 P-타입 LTPS TFT들의 조합을 구비한 예시적인 픽셀 회로를 예시한다.
도 4에 도시된 픽셀 회로는 6개의 트랜지스터들 (M1 내지 M6으로 표기됨) 및 저장 커패시터 (Cst) 를 포함한다. 이 픽셀 회로에 대해, 2개의 상이한 신호 라인들 (즉, VG1, VG2) 이 픽셀 회로의 TFT들을 제어하도록 사용된다. 제 1 TFT (M1) 는 픽셀 회로에서 구동 TFT이다. 제 1 TFT (M1) 는 구동 전압 라인 (VDD) 에 연결된 일 전극 및 노드 (NET2) 에 연결된 또 다른 전극을 갖는다. 제 2 트랜지스터 (M2) 는 OLED 소자의 애노드에 연결된 일 전극 및 제 1 TFT (M1) 사이의 노드에 연결된 또 다른 전극을 갖는다. 제 3 트랜지스터 (M3) 는 기준 전압 라인 (Vref) 에 연결되고, 구동 TFT (M1) 의 게이트에 연결되는 노드 (NET1) 에 기준 전압을 공급하도록 구성된 일 전극을 갖는다. 제 4 TFT (M4) 는 기준 전압 라인 (Vref) 에 연결된 일 전극 및 저장 커패시터 (C1) 에 연결되는 노드 (NET3) 에 연결된 또 다른 전극을 갖는다. 제 5 TFT (M5) 는 구동 TFT (M1) 와 발광 TFT (M2) 사이의 노드 (NET2) 에 연결된 일 전극을 갖는다. 제 6 트랜지스터 (M6) 는 디스플레이의 데이터 신호 라인에 연결된 일 전극을 갖고, 게이트 라인으로부터의 신호에 응답하여 데이터 신호 라인으로 데이터 신호를 송신한다.
특히, 제 3 TFT (M3) 의 게이트는 제 1 신호 라인 (VG1) 에 연결되고, 제 2 TFT (M2), 제 4 TFT (M4), 제 5 TFT (M5) 및 제 6 TFT (M6) 의 게이트들은 제 2 신호 라인 (VG2) 에 연결된다. 이 회로 구성에서, 제 2 TFT (M2) 및 제 4 TFT (M4) 는 제 5 TFT (M5) 및 제 6 TFT (M6) 와 반대되는 타이밍으로 활성화되도록 구성된다.
따라서, 일 적합한 실시예에서, 제 2 TFT (M2) 및 제 4 TFT (M4) 는 N-타입 옥사이드 TFT로 형성될 수 있고, 제 5 TFT (M5) 및 제 6 TFT (M6) 는 P-타입 LTPS TFT로 형성될 수 있다. 대안적인 실시예에서, 제 2 TFT (M2) 및 제 4 TFT (M4) 는 P-타입 LTPS TFT로 형성될 수 있고, 제 5 TFT (M5) 및 제 6 TFT (M6) 는 N-타입 옥사이드 TFT로 형성될 수 있다. 제 2 TFT (M2) 및 제 4 TFT (M4) 는 제 5 TFT (M5) 및 제 6 TFT (M6) 의 타이밍과 반대되는 타이밍으로 활성화되어야 하고, 제 6 TFT (M2) 및 제 4 TFT (M4) 는 P-타입 옥사이드 TFT로 형성될 수 있는 한편, 제 5 TFT (M5) 및 제 6 TFT (M6) 는 N-타입 LTPS TFT로 형성된다. 또 다른 실시예에서, 제 2 TFT (M2) 및 제 4 TFT (M4) 는 N-타입 LTPS TFT로 형성될 수 있는 한편, 제 5 TFT (M5) 및 제 6 TFT (M6) 는 P-타입 옥사이드 TFT로 형성된다.
동일한 기판 상의 다수의 타입들의 TFT들의 용도는 GIP의 스테이지 레벨 또는 단일 픽셀 회로로 한정될 필요는 없다. 즉, GIP의 시프트 레지스터의 일 스테이지의 TFT들 중 적어도 하나는 일 옥사이드 TFT로 형성될 수도 있는 한편, 시프트 레지스터의 또 다른 스테이지의 TFT들 중 하나는 LTPS TFT로 형성된다. 유사하게, 픽셀 회로의 TFT들 중 하나는 옥사이드 TFT로 형성될 수도 있는 한편, 또 다른 픽셀 회로의 TFT들 중 하나는 LTPS TFT로 형성될 수도 있다.
도 5는 2개의 픽셀 회로들의 예시적인 구성을 예시하고, 픽셀 회로 중 하나는 N-타입 옥사이드 TFT를 구비하고 다른 픽셀 회로는 P-타입 LTPS TFT를 구비한다. 도 5에 도시된 바와 같이, 제 1 픽셀 회로는 N-타입 옥사이드 TFT로 형성된 스위칭 TFT를 포함하고, 제 2 픽셀 회로의 대응하는 TFT는 P-타입 LTPS TFT로 형성된다. 제 1 픽셀 회로는 디스플레이의 홀수 라인의 픽셀과 연관될 수도 있는 한편, 제 2 픽셀 회로는 디스플레이의 짝수 라인의 픽셀과 연관될 수도 있다. 이러한 설정으로, 제 1 픽셀 회로의 N-타입 옥사이드 TFT의 게이트 및 제 2 픽셀 회로의 P-타입 LTPS TFT의 게이트는 단일 게이트 라인에 연결될 수도 있다. 이러한 방식으로, 게이트 라인들의 수는 디스플레이에서 감소될 수 있다.
게이트 라인을 공유하는, 픽셀 회로 각각의 TFT들은 공유된 게이트 라인 상의 게이트 신호에 응답하여 데이터 신호를 제공하도록 구성된 TFT일 수도 있다. 일 예시적인 예에서, 픽셀 회로를 제어하기 위한 신호들은 다음과 같이 설정될 수도 있다: 0 내지 5V의 데이터 신호 (VDATA), -10V의 VGL, 3V의 VGO, 15V의 VGH, 1V의 VREF. 이러한 설정으로, 제 1 픽셀 회로의 N-타입 옥사이드 TFT 및 제 2 픽셀 회로의 P-타입 LTPS TFT의 문턱 전압은 3V 및 -2.5V로 각각 설정될 수도 있다.
제 1 픽셀 회로 및 제 2 픽셀 회로의 OLED 소자에 연결된 구동 TFT는 구체적으로 제한되지 않고, N-타입 옥사이드 TFT 및 P-타입 LTPS TFT 중 어느 하나로 형성될 수 있다. 원한다면, 제 1 픽셀 회로 및 제 2 픽셀 회로의 구동 TFT들은 서로 상이한 타입의 TFT로 형성될 수도 있다.
제 1 픽셀 회로의 N-타입 옥사이드 TFT 및 제 2 픽셀 회로의 P-타입 LTPS TFT는 데이터 신호 라인에 연결된 TFT로 제한되지 않는다는 것이 이해되어야 한다. 픽셀 회로의 설계 및 구동 스킴에 따라, 다른 스위칭 TFT들, 예를 들어 2개의 픽셀 회로의 기준 신호 라인에 연결된 TFT는 서로 상이한 종류들의 TFT로 구성될 수도 있다. 인접한 픽셀 회로들의 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT의 용도는 투명 디스플레이에서 특히 유리할 수도 있는, 2개의 인접한 픽셀들의 보더 (border) 에서 게이트 라인의 수를 감소시키게 한다. 발광 영역 (즉, 픽셀 회로를 갖는 영역) 및 투명 영역으로 분할된 픽셀들을 구비한 투명 디스플레이에서, 2개의 인접한 픽셀들 (예를 들어, 홀수 라인 픽셀 및 짝수 라인 픽셀) 의 발광 영역은 공유된 게이트 라인 옆에 위치될 수 있다. 이 구성은 픽셀의 투명 영역들을 서로 옆에 위치되게 하여, 디스플레이의 투명도를 개선할 수도 있다.
본 개시에 기술된 바와 같이 동일한 기판 상에 다수의 타입들의 TFT들을 제공하는 것은 어려운 프로세스일 수 있다. 일 타입의 TFT를 형성하는 것과 관련된 프로세스들 중 일부는 동일한 백플레인 상의 다른 타입의 TFT를 손상시키거나 그렇지 않으면 열화시킬 수도 있다. 예를 들어 다결정 반도체 층을 형성하기 위한 어닐링 프로세스는 금속 옥사이드 반도체 층을 손상시킬 수도 있다. 이와 같이, 금속 옥사이드 층을 제공하기 전에 옥사이드 TFT의 액티브 층으로서 역할을 하도록, 백플레인 상의 LTPS TFT 제조시 어닐링 프로세스를 수행하는 것이 바람직할 수도 있다. 또한, 다수의 타입들의 TFT들을 갖는 백플레인을 제조하는 것은 마스크들의 수를 증가시킬 수도 있고, 결국 수율을 하강시키고, 디스플레이의 제조 비용을 증가시킨다.
도 6a는 본 개시의 실시예에 따른, 다수의 타입들의 TFT들을 사용하여 구현된 예시적인 백플레인의 단면도이다.
플렉서블 디스플레이의 백플레인이 옥사이드 반도체를 포함하는 다수의 종류들의 반도체 재료들로 구현될 때, 금속 옥사이드 반도체 층은 LTPS TFT의 전극들로 패터닝되고 선택적으로 변화될 수 있다. 보다 구체적으로, 금속 옥사이드 반도체 층은 옥사이드 TFT의 액티브 층뿐만 아니라 LTPS TFT를 위한 하나 이상의 전극들로서 패터닝될 수 있다. 캐리어 농도를 상승시키기 위한 플라즈마 처리 또는 다른 주입 및/또는 열적 어닐링 프로세스들과 같은 후-처리들은 처리된 부분들로 하여금 옥사이드 TFT의 채널 영역 간의 S/D 영역들로서 역할을 하게 하도록 패터닝된 옥사이드 반도체 층의 일부 부분 상에서 수행될 수 있다. LTPS TFT의 하나 이상의 전극들의 자리에서 패터닝된 금속 옥사이드 층이 LTPS TFT의 전극으로서 역할을 할 수 있도록 동일한 프로세스가 패터닝된 금속 옥사이드 층 상에서 수행될 수 있다.
LTPS TFT 내의 하나 이상의 전극들로서 옥사이드 TFT의 액티브 층을 형성하기 위해 금속 옥사이드 층을 사용하는 것은 다수의 타입들의 TFT들을 갖는 백플레인을 제조하는데 필요한 마스크들의 수를 감소시키게 한다. 또한, 백플레인 상에 LTPS TFT를 형성하는데 사용된 절연층들 중 일부는 옥사이드 TFT를 위한 절연층으로서 역할을 하게 할 수 있지만, 절연층의 구체적인 기능은 TFT와 상이할 수도 있다. 일 타입의 TFT의 절연층을 또 다른 타입의 TFT의 절연층으로서 활용하는 것은 또한 백플레인의 제조 프로세스를 단순화하고 마스크들의 수를 감소시키는 것을 도울 수 있다.
도 6b 내지 도 6h는 도 6a에 도시된 구성의 백플레인 상에 옥사이드 TFT 및 LTPS TFT를 제조하는 동안 옥사이드 TFT 및 LTPS TFT의 구성을 도시하는 단면도들이다. 도 6b를 참조하면, 버퍼층 (604) 은 기판 (602) 상에 형성된다. LTPS TFT를 형성하기 위한 영역 (“LTPS TFT 영역”으로 표기됨) 에서, 폴리-실리콘 액티브 층 (606) 은 버퍼층 (604) 상에 형성된다. 도 6b에 도시된 바와 같이 LTPS TFT의 폴리-실리콘 액티브 층 (606) 을 제조하는 것은 (폴리-실리콘 액티브 층 패터닝을 위한) 제 1 마스크를 필요로 할 것이다. 언급된 바와 같이, 비정질 실리콘 층을 폴리-실리콘 액티브 층 (606) 으로 바꾸기 위한 레이저 어닐링 또는 다른 적합한 프로세스들은 백플레인 상의 금속 옥사이드 층의 증착 전에 수행될 수 있다.
도 6c를 참조하면, 제 1 절연층 (608) 은 게이트 절연층 (GI_L) 으로 역할을 하도록 폴리-실리콘 액티브 층 (606) 상에 제공된다. 원한다면, 제 1 절연층 (608) 은 옥사이드 TFT의 액티브 층 아래에서 추가 버퍼층으로서 역할을 하도록 옥사이드 TFT (“옥사이드 TFT 영역”으로 표기됨) 를 형성하기 위한 영역에 제공될 수 있다. 이어서, 금속 옥사이드 층 (610) 이 옥사이드 TFT 영역 내에 제공되고, 옥사이드 TFT의 액티브 층으로서 역할을 할 것이다. LTPS TFT의 게이트를 위해 별도의 도전층을 제공하는 대신, 금속 옥사이드 층 (610) 은 LTPS TFT 영역의 게이트 절연층 (608) 상에 패터닝된다. 즉, 금속 옥사이드 층 (610) 은 LTPS TFT의 게이트 전극으로서 그리고 또한 옥사이드 TFT의 액티브 층으로서 사용된다.
상기 간략히 논의된 바와 같이, 하나 이상의 후-프로세스들 (예를 들어, 플라즈마 처리, 도핑, 주입, 어닐링, 등) 은 금속 옥사이드 층 (610) 의 선택적인 부분들에서 전도도를 상승시키도록 수행될 수 있다. 특히, 후-프로세스는 옥사이드 TFT 영역에서 금속 옥사이드 층 (610) 의 S/D 영역들에서 전도도를 상승시키도록 수행될 수 있다. 옥사이드 TFT의 금속 옥사이드 층 (610) 에 S/D 영역들을 형성하는 후-프로세스는 또한 LTPS TFT 영역에서 게이트 절연층 (608) 상에 패터닝된 금속 옥사이드 층 (610) 의 전도도를 상승시킨다. 상승된 전도도를 가져, LTPS TFT 영역에서 금속 옥사이드 층 (610) 은 LTPS TFT의 게이트 전극으로서 실질적으로 역할을 할 수 있다. LTPS TFT의 게이트 전극을 형성하기 위한 금속 옥사이드 층 (610) 의 용도는 다수의 타입들의 TFT들을 갖는 백플레인을 제조하는데 필요한 마스크를 감소시킨다.
이러한 관점에서, 포토레지스트 (PR) 층이 LTPS TFT 영역 및 옥사이드 TFT 영역의 금속 옥사이드 층 위에 제공될 수 있고, 이어서 PR 층들 중 선택적인 부분들은 제 2 마스크를 통해 노출된다. 여기서, HTM (half-tone mask) 프로세스는, 옥사이드 TFT 영역의 채널 영역 위의 PR 층이 금속 옥사이드 층 (610) 의 다른 부분들 위의 PR 층보다 큰 두께로 남겨지도록 사용될 수 있다. 즉, 옥사이드 TFT의 액티브 층의 채널 영역 위의 PR 층은 옥사이드 TFT의 액티브 층의 S/D 영역들 위의 PR 층보다 큰 두께로 남겨질 수 있다. 또한, 옥사이드 TFT의 액티브 층의 채널 영역 위의 PR 층은 LTPS TFT의 게이트 전극으로서 역할을 하는, LTPS TFT 영역의 금속 옥사이드 층 (610) 위의 PR 층보다 큰 두께로 남겨질 수 있다. 옥사이드 TFT의 채널 영역 위의 PR 층의 초과 두께는 LTPS TFT 영역에서 금속 옥사이드 층 (610) 을 게이트 전극으로 바꾸기 위해 금속 옥사이드 층 (610) 의 전도도를 상승시키기 위한 프로세스들 후에도 반도체 특성을 유지하게 한다.
도 6d를 참조하면, 제 2 절연층 (612) 이 LTPS TFT 영역 및 옥사이드 TFT 영역 위에 제공된다. 여기서, 제 3 마스크는, LTPS TFT 영역에서 층간 절연층 (ILD) 으로서 그리고 또한 옥사이드 TFT 영역 내에서 게이트 절연층 (GI_O) 으로서 역할을 하도록 제 2 절연층 (612) 을 패터닝하는데 사용될 수 있다. 이러한 관점에서, HTM 프로세스는 선택적인 영역들에서 제 2 절연층 (612) 의 두께를 제어하도록 사용될 수 있다. 보다 구체적으로, 제 2 절연층 (612) 은 LTPS TFT 영역에서 ILD로서 역할을 하기에 적합한, 제 1 두께로 형성될 수 있다. 제 2 절연층 (612) 은 옥사이드 TFT 영역에서 게이트 절연층 (GI_O) 으로 역할을 하기에 적합한, 제 2 두께로 형성될 수 있다. 예를 들어, 제 2 절연층 (612) 의 두께는 LTPS TFT 영역에서 약 4000Å의 두께를 가질 수도 있고 옥사이드 TFT 영역에서 약 2000Å의 두께를 가질 수도 있다. 도 6d에 도시된 바와 같이, 컨택 홀들은 폴리-실리콘 액티브 층 (606) 의 S/D 영역들을 노출시키는, 컨택 홀들을 구비할 수 있다.
도 6e를 참조하면, 제 1 금속층 (614) 은 제 2 절연층 (612) 위에 제공될 수 있다. 제 4 마스크는 제 1 금속층 (614) 을 패터닝하도록 사용된다. LTPS TFT 영역에서, 제 1 금속층 (614) 은 LTPS TFT의 S/D 전극들을 형성하도록 패터닝된다. 옥사이드 TFT 영역에서, 제 1 금속층 (614) 은 옥사이드 TFT의 게이트 전극을 형성하도록 패터닝된다.
도 6f를 참조하면, 제 3 절연층 (616) 이 LTPS TFT 영역 및 옥사이드 TFT 영역 위에 제공된다. 제 5 마스크를 사용하여, 제 3 절연층 (616) 은 LTPS TFT의 S/D 전극들 위의 패시베이션 층으로서 역할을 하도록 그리고 옥사이드 TFT를 위한 ILD로서 역할을 하도록 패터닝된다. 제 3 절연층 (616) 이 LTPS TFT의 S/D 전극들 위의 패시베이션 층으로서 역할을 하기 때문에, 제 3 절연층 (616) 을 관통하는 하나 이상의 컨택 홀들은 LTPS TFT의 S/D 전극들의 일부 부분들을 노출하도록 제공될 수 있다. 제 3 절연층 (616) 은 신호 라인 및/또는 다른 전극들을 LTPS TFT의 S/D에 연결하도록 사용될 수 있다.
도 6g를 참조하면, 제 2 금속층 (618) 이 제 3 절연층 (616) 위에 제공된다. 제 6 마스크를 사용하여, 제 2 금속층 (618) 은 제 3 절연층 (616) 의 컨택 홀을 통해 LTPS TFT의 S/D 드레인 전극에 연결된, LTPS TFT 영역의 층간 금속층 (INT) 으로서 패터닝될 수 있다. LTPS TFT 영역 내의 제 2 금속층 (618) 이 이 구체적인 실시예에서 층간 금속층으로 기술되지만, 제 2 금속층 (618) 의 기능성은 이로 제한되지 않는다. 따라서, 제 2 금속층 (618) 은 백플레인에서 신호 라인, 전극 및 다양한 다른 목적들로서 역할을 할 수도 있다. 옥사이드 TFT 영역에서, 제 2 금속층 (618) 은 옥사이드 TFT의 S/D 전극들로서 역할을 하도록 패터닝될 수 있다.
도 6h를 참조하면, 제 4 절연층 (620) 이 LTPS TFT 및 옥사이드 TFT 양자 위에 제공된다. 제 4 절연층 (620) 은 LTPS TFT 영역 및 옥사이드 TFT 영역 위에 편평한 표면을 제공하기 위한 평탄화 층 (PLN) 일 수도 있다. 제 7 마스크를 사용하여, 제 2 금속층 (618) 의 선택적인 부분들을 노출하도록 제 4 절연층 (620) 을 통해 컨택 홀이 제공될 수도 있다. 도 6h에서, 층간 금속층 (INT) 은 제 4 절연층 (620) 의 컨택 홀을 통해 노출된다. 제 4 절연층 (620) 이 LTPS TFT 및 옥사이드 TFT 양자 위에서 평탄화 층 (PLN) 으로서 역할을 하는 동안, 옥사이드 TFT의 S/D 전극들 위에서 패시베이션층으로서 또한 역할한다. 따라서, 일부 실시예들에서, 제 4 절연층 (620) 은 옥사이드 TFT의 S/D 전극들을 노출시키기 위한 하나 이상의 컨택 홀들을 구비할 수도 있다.
도 6a를 참조하면, 에칭 마스크를 사용함으로써 제 4 절연층 (620) 위의 목표된 영역에 제 3 금속층 (622) 이 패터닝될 수 있다. 제 3 금속층 (622) 은 제 4 절연층 (620) 을 통해 제 2 금속층 (618) 과 접촉할 수 있다. 예를 들어, 도 6a에 도시된 바와 같이 제 3 금속층 (622) 은 층간 금속층 (INT) 과 접촉할 수도 있다. 일부 다른 실시예들에서, 제 4 절연층 (620) 위에 패터닝된 제 3 금속층 (622) 은 옥사이드 TFT의 S/D 전극과 접촉할 수 있다.
도 6a에 도시된 LTPS TFT 및 옥사이드 TFT는 백플레인에서 다양한 목적들로 역할을 하도록 구성될 수 있다는 것이 이해되어야 한다. 본 개시에 기술된 옥사이드 TFT 및 LTPS TFT의 모든 조합된 용도는 도 6a에 도시된 옥사이드 TFT 및 LTPS TFT의 구성으로 달성될 수도 있다. 도 6a에 도시된 LTPS TFT는 구동 회로에 포함된 TFT일 수도 있는 한편, 옥사이드 TFT는 픽셀 회로에 포함된 TFT일 수도 있다. 도 6a에 도시된 LTPS TFT는 픽셀 회로에 포함된 TFT일 수도 있는 한편, 옥사이드 TFT는 구동 회로에 포함된 TFT일 수도 있다. 도 6a에 도시된 LTPS TFT 및 옥사이드 TFT 양자는 단일 픽셀 회로 또는 다수의 픽셀 회로들에 포함된 TFT들일 수도 있다.
따라서, 백플레인의 제 3 금속층 (622) 의 기능성은 백플레인 내에서 제 3 금속층 (622) 의 위치뿐만 아니라 제 3 금속층 (622) 에 연결된 TFT의 기능 및 위치에 따라 가변할 수도 있다. 예로서, 도 6a에 도시된 LTPS TFT는 픽셀 회로 내 TFT일 수도 있고, 제 3 금속층 (622) 은 OLED 소자의 애노드로서 역할을 할 수도 있다. 일부 경우들에서, 도 6a에 도시된 LTPS TFT는 픽셀 회로의 스위칭 TFT일 수도 있고, 제 3 금속층 (622) 은 구동 회로로부터 신호를 송신하는 신호 라인일 수도 있다. 일부 경우들에서, LTPS TFT는 디스플레이의 비디스플레이 영역에 제공된 구동 회로를 구동하는 TFT들 중 하나일 수도 있고, 제 3 금속층 (622) 은 각각의 구동 회로로부터 신호를 송신하기 위한 신호 라인으로서 역할을 할 수도 있다. 상기 언급된 바와 같이, LTPS TFT 대신, 제 3 금속층 (622) 은 옥사이드 TFT의 S/D 전극들과 접촉할 수도 있고, 각각의 옥사이드 TFT와 연관된 기능을 제공한다.
도 6a의 구성에서, LTPS TFT의 게이트는 금속 옥사이드 층으로 형성되고, 이는 옥사이드 TFT의 반도체 층을 형성한다. 또한, 백플레인에 제공된 몇몇 절연층들은 LTPS TFT 영역에서 일 목적으로 그리고 옥사이드 TFT 영역에서 또 다른 목적으로 역할을 한다. 이는 다수 타입들의 TFT들을 갖는 백플레인을 제조하는 보다 효율적인 방법을 제공할 수 있다.
도 7a는 본 개시의 실시예에 따른, 백플레인의 옥사이드 TFT 및 LTPS TFT의 또 다른 예시적인 구성을 예시한다. 도 7b 내지 도 7g는 도 7a에 도시된 구성의 백플레인 상에 옥사이드 TFT 및 LTPS TFT를 제조하는 동안 옥사이드 TFT 및 LTPS TFT의 구성을 도시하는 단면도들이다.
도 7b 및 도 7c를 참조하면, 기판 (702) 상의 버퍼층 (704) 및 폴리-실리콘 액티브 층 (706) 의 구성이 도 6b 내지 도 6h를 참조하여 기술된 구성과 동일하다. 따라서, 금속 옥사이드 층 (710) 으로 LTPS TFT의 게이트 전극을 형성하는 것은 2개의 마스크들을 필요로 한다.
필요한 마스크들의 수의 추가 감소는 도 7d에 도시된 구성에 의해 실현된다. LTPS TFT 및 옥사이드 TFT 층간 유전체 층들 (ILD) 은 도 6a의 구성과 상이한 절연층들로 형성된다는 것을 주의해야 한다. 즉, LTPS TFT를 위한 ILD는 제 2 절연층 (612) 으로 형성되는 한편, 옥사이드 TFT를 위한 ILD는 제 3 절연층 (616) 으로 형성된다.
그러나, 도 7d에 도시된 구성에서, 동일한 절연층이 LTPS TFT 및 옥사이드 TFT 양자를 위한 ILD로서 역할을 하도록 사용된다. 보다 구체적으로, LTPS TFT를 위한 ILD로서 역할을 하는 제 2 절연층 (712) 은 또한 옥사이드 TFT를 위한 ILD로서 역할을 한다.
이에 더하여, 제 2 절연층 (712) 은 옥사이드 TFT를 위한 또 다른 목적으로 역할을 한다. 특히, 제 2 절연층 (712) 은 또한 옥사이드 TFT의 게이트 절연층 (GI_O) 으로서 역할을 하도록 제 3 마스크를 사용하여 패터닝된다. LTPS TFT를 위한 ILD와 함께 옥사이드 TFT를 위한 게이트 절연층 (GI_O) 및 ILD를 형성하는 것은 백플레인에 다수의 타입들의 TFT들을 제공하는 제조 프로세스 동안 적어도 하나의 마스크에 대한 필요성을 제거한다.
LTPS TFT에 적합한 ILD의 두께는 옥사이드 TFT에 적한한 ILD의 두께와 상이할 수도 있다는 것을 주의해야 한다. 또한, 게이트 절연층 (GI_O) 의 두께는 일반적으로 ILD의 두께와 상이하다. 따라서, 제 2 절연층 (712) 은 백플레인의 상이한 부분들에서 제 2 절연층 (712) 의 두께를 제어하기 위해 HTM를 사용하여 패터닝될 수 있다. 예로서, LTPS TFT 영역에서, 제 2 절연층 (712) 은 LTPS TFT를 위한 ILD로서 역할을 하기에 적합한 제 1 두께로 제공될 수도 있다. 옥사이드 TFT 영역에서, ILD로서 역할을 하는 제 2 절연층 (712) 의 부분들은 제 2 두께로 제공될 수 있는 한편, 게이트 절연층 (GI_O) 으로서 역할을 하는 다른 부분들이 제 3 두께로 제공된다.
일부 경우들에서, LTPS TFT 영역 및 옥사이드 TFT 영역의 제 2 절연층 (712) 을 위한 제 1 두께 및 제 2 두께는 동일할 수도 있다. 일 적합한 실시예에서, 제 2 절연층 (712) 이 ILD로서 역할을 하면 약 4000Å의 두께로 제공될 수도 있지만, 옥사이드 TFT의 게이트 절연층 (GI_O) 으로서 역할을 하면 약 2000Å의 두께로 제공될 수도 있다.
도 7e를 참조하면, 제 1 금속층 (714) 이 제 2 절연층 (712) 위에 제공된다. 제 4 마스크를 사용하여, 제 1 금속층 (714) 은 LTPS TFT의 S/D 전극들뿐만 아니라 옥사이드 TFT의 게이트 전극을 제공하도록 패터닝된다. 도 6a에 도시된 구성과 달리, 제 1 금속층 (714) 은 또한 도 7e에 도시된 바와 같은 옥사이드 TFT의 S/D 전극들을 형성한다. 즉, LTPS TFT의 게이트 전극을 배제한, LTPS TFT 및 옥사이드 TFT를 위한 모든 전극들은 동일한 금속층 (즉, 제 1 금속층 (714)) 으로 형성된다. 옥사이드 TFT의 게이트 전극과 함께 옥사이드 TFT 및 LTPS TFT의 S/D 전극들을 단일 금속층으로 형성함으로써 적어도 하나 보다 적은 마스크가 필요하다.
도 7f를 참조하면, 제 3 절연층 (716) 및 제 4 절연층 (720) 이 제 1 금속층 (714) 위에 제공된다. 제 3 절연층 (716) 은 LTPS TFT 및 옥사이드 TFT 양자의 S/D 전극들을 위한 패시베이션층으로서 역할을 할 수도 있다. 제 4 절연층 (720) 은 제 3 절연층 (716) 위에 제공된다. 제 4 절연층 (720) 은 LTPS TFT 및 옥사이드 TFT 위에 평탄한 표면을 제공하는 평탄화 층으로서 역할을 할 수 있다.
도 6a에 도시된 구성에서, LTPS TFT를 위한 패시베이션층으로 역할을 하는 제 3 절연층 (616) 은 옥사이드 TFT를 위한 ILD로서 역할을 해야 한다는 것을 주의해야 한다. 따라서, S/D 전극들을 위한 컨택 홀들은 제 3 절연층 (616) 위에 제 4 절연층 (620) 을 제공하기 전에 생성되어야 하고, 이어서 별도의 프로세스가 제 4 절연층 (620) 을 통해 또 다른 컨택 홀(들)을 생성하기 위해 필요하다.
그러나, 도 7a에 도시된 바와 같이 구성된 실시예들에서, 제 3 절연층 (716) 및 제 4 절연층 (720) 각각은 LTPS TFT 및 옥사이드 TFT를 위해 동일한 기능으로 역할을 한다. 특히, 제 3 절연층 (716) 은 LTPS TFT 및 옥사이드 TFT 양자를 위한 패시베이션층으로 역할을 하고, 따라서 제 4 절연층 (720) 을 제공하기 전에 제 3 절연층 (716) 을 패터닝할 필요가 없다. 대신, S/D 전극 접촉부를 위한 컨택 홀(들)은 제 3 절연층 (716) 및 제 4 절연층 (720) 을 제공한 후 단일 마스크로 생성될 수 있다.
도 7g를 참조하면, 제 2 금속층 (718) 이 TFT들 중 하나의 S/D 전극과 접촉하도록 제 4 절연층 (716) 위에 제공된다. 도 7g에서, 제 2 금속층 (718) 은 제 3 절연층 및 제 4 절연층에 제공된 컨택 홀을 통해 옥사이드 TFT의 S/D 전극과 접촉되는 것으로 도시된다. 그러나, 이는 단지 예시이다. 원한다면, 제 2 금속층 (718) 이 LTPS TFT의 S/D 전극과 접촉할 수 있도록 컨택 홀이 제 3 절연층 및 제 4 절연층에 제공될 수도 있다. 상기 기술된 바와 같이, LTPS TFT 및 옥사이드 TFT는 본 개시에 기술된 임의의 예시적인 구성들을 위해 백플레인 내에서 사용될 수도 있다. 따라서, 제 2 금속층 (718) 의 기능성은 제 2 금속층 (718) 이 접촉하고 있는 특정한 TFT의 용도에 따라 가변할 수 있다.
도 8은 다수의 타입들의 TFT들 (즉, 적어도 하나의 LTPS TFT 및 적어도 하나의 옥사이드 TFT) 로 구성된 예시적인 픽셀 회로의 평면도이다.
예를 들어 도 7a와 같이 구성된, S/D 전극들 및 게이트 전극이 단일 금속층으로 형성되는 실시예들에서, 게이트 라인 및 S/D 라인은 서로 교차할 수도 있다. 물론, 게이트 라인 및 S/D 라인은 서로 접촉하지 않아야 한다. 따라서, 액티브 층 옥사이드 TFT로서 사용되는, 금속 옥사이드 층은 또한 쇼트 (short) 를 생성하지 않고 서로 교차하는 라인들을 라우팅하기 위한 수단으로서 사용될 수 있다.
도 8을 참조하면, 제 1 라인 (810) 은 수평 방향으로 배열되고, 제 2 라인 (820) 은 수직 방향으로 배열된다. 제 1 라인 (810) 은 “X”로 표기된 영역에서 분리되는 다수의 부분들 (예를 들어, 810A, 810B) 에 제공된다. 그렇지 않으면, 제 1 라인 (810) 은 제 2 라인 (820) 을 가로질러 진행하여, 교차 영역 “X”에서 라인들 간의 쇼트를 생성한다. 또한, 제 1 라인 및 제 2 라인 (810, 820) 의 금속층 아래 금속 옥사이드 층은 교차 영역 “X”에서 제공되도록 패터닝된다. 교차 영역 “X”에서 금속 옥사이드 층의 전도도는 LTPS TFT의 게이트 전극으로 구성된 금속 옥사이드 층과 유사한 방식으로 상승될 수 있다. 컨택 홀들이 제 1 라인 (810) 의 제 1 부분 (810A) 및 제 2 부분 (810B) 은 아래의 금속 옥사이드 층과 접촉하도록 금속 옥사이드 층 위에 제공된 절연층을 통해 제공될 수 있다. 이러한 방식으로, 교차 영역 “X”에 제공된 금속 옥사이드 층은 제 1 라인의 부분들 (810A, 810B) 을 연결하기 위한 브리지로서 역할을 할 수 있다. 따라서, 제 1 라인 (810) 및 제 2 라인 (820) 은 TFT의 S/D 전극 및 게이트 전극이 단일 금속층을 구비하는 실시예들에서도 서로 가로질러 라우팅될 수 있다.
본 개시에서, 옥사이드 TFT의 액티브 층로서 역할을 하는 금속 옥사이드 층은 인듐-갈륨-아연-옥사이드로 조성된 것으로 기술된다. 그러나, 이는 단지 예시이다. 다양한 다른 조성들이 본 개시의 금속 옥사이드 층으로 사용될 수 있다. 금속 옥사이드 층의 구성 재료의 예들은 인듐-주석-갈륨-아연 옥사이드 (In-Sn-Ga-Zn-O)-계 재료와 같은 4가 금속 옥사이드, 인듐-갈륨-아연-옥사이드 (In-Ga-Zn-O)-계 재료, 인듐-주석-아연-옥사이드 (In-Sn-Zn-O)-계 재료, 인듐-알루미늄-아연-옥사이드 (In-Al-Zn-O)-계 재료, 인듐-하프늄-아연-옥사이드 (In-Hf-Zn-O)-계 재료, 주석-갈륨-아연-옥사이드 (Sn-Ga-Zn-O)-계 재료, 알루미늄-갈륨-아연-옥사이드 (Al-Ga-Zn-O-계 재료) 및 주석-알루미늄-아연-옥사이드 (Sn-Al-Zn-O)-계 재료와 같은 3가 금속 옥사이드, 및 인듐-아연-옥사이드 (In-Zn-O)-계 재료, 주석-알루미늄-아연-옥사이드 (Sn-Zn-O)-계 재료, 알루미늄-아연-옥사이드 (Al-Zn-O)-계 재료, 아연-마그네슘-옥사이드 (Zn-Mg-O)-계 재료, 주석-마그네슘-옥사이드 (Sn-Mg-O)-계 재료, 인듐-마그네슘-옥사이드 (In-Mg-O)-계 재료, 인듐-갈륨-옥사이드 (In-Ga-O)-계 재료, 인듐-옥사이드 (In-O)-계 재료, 주석-옥사이드 (Sn-O)-계 재료 및 아연-옥사이드 (Zn-O)-계 재료와 같은 2가 금속 옥사이드를 포함한다. 각각의 금속 옥사이드 층에 포함된 원소들의 조성 비들은 구체적으로 제한되지 않고, 다양한 조성 비들로 조정될 수도 있다.
본 개시는 바람직한 실시예들에 대해 구체적으로 도시되고 기술되지만, 전술한 형태들 및 상세들 및 이들의 다른 변화들은 본 개시의 정신 및 범위로부터 벗어나지 않고 이루어질 수도 있다는 것이 당업자에게 이해될 것이다. 따라서, 본 개시는 기술되고 예시된 정확한 형태들 및 상세들로 제한되지 않지만, 첨부된 청구항들의 범위 내에 있는 것으로 의도된다. 저 리프레시 레이트 구동 모드 및 이러한 구동 모드에 적합한 TFT 백플레인이 OLED 디스플레이의 맥락에서 기술되었지만, 본 개시에 개시된 실시예들의 유사한 TFT 백플레인은 LCD (liquid crystal display) 및 다양한 다른 타입들의 디스플레이들에 사용될 수 있다는 것이 이해되어야 한다.

Claims (20)

  1. 제 1 영역 및 제 2 영역으로 규정된 기판;
    상기 제 1 영역에 제공된 LTPS (low-temperature-poly-silicon) 층;
    상기 제 1 영역 내의 상기 LTPS 층 상에 제공된 제 1 절연층;
    상기 제 1 영역 및 상기 제 2 영역 내에 제공된 금속 옥사이드 층으로서, 상기 제 1 영역의 상기 금속 옥사이드 층은 상기 제 1 절연층 상에 제공되는, 상기 금속 옥사이드 층;
    상기 제 1 영역 및 상기 제 2 영역 내에 제공된 제 2 절연층으로서, 상기 제 1 영역 내의 상기 제 2 절연층은 그 아래의 상기 LTPS 층의 적어도 일부 부분을 노출하기 위한 컨택 홀들을 갖고, 상기 제 2 영역 내의 상기 제 2 절연층은 상기 제 2 절연층에 의해 커버된 부분에 의해 분리된 상기 금속 옥사이드 층의 적어도 2 개의 부분들을 노출하도록 상기 금속 옥사이드 층 상에 배열되는, 상기 제 2 절연층;
    상기 제 1 영역 및 상기 제 2 영역 내의 제 1 금속층으로서, 상기 제 1 영역 내의 상기 제 1 금속층은 상기 LTPS 층의 상기 노출된 부분들과 접촉하고, 상기 제 2 영역 내의 상기 제 1 금속층은 그 아래의 상기 제 2 절연층에 의해 상기 금속 옥사이드 층으로부터 절연되는, 상기 제 1 금속층;
    상기 제 1 영역 및 상기 제 2 영역의 상기 제 1 금속층을 커버하는 제 3 절연층;
    상기 제 1 영역 및 상기 제 2 영역 내에 제공된 제 2 금속층으로서, 상기 제 1 영역 내의 상기 제 2 금속층은 상기 제 3 절연층을 관통하여 컨택 홀을 통해 상기 제 1 금속층과 접촉하고, 상기 제 2 영역 내의 상기 제 2 금속층은 상기 제 3 절연층을 관통하여 컨택 홀을 통해 상기 금속 옥사이드 층과 접촉하는, 상기 제 2 금속층; 및
    상기 제 1 영역 및 상기 제 2 영역 내에서 상기 제 2 금속층 위에 제공된 제 4 절연층으로서, 상기 제 1 영역 내의 상기 금속 옥사이드 층은 상기 제 2 영역 내의 상기 제 2 절연층에 의해 커버된 상기 금속 옥사이드 층의 부분보다 높은 전기 전도도를 갖는, 상기 제 4 절연층을 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 제 4 절연층 상의 제 3 금속층을 더 포함하고, 상기 제 3 금속층은 상기 제 4 절연층을 관통하여 컨택 홀을 통해 상기 제 1 영역 내 상기 제 2 금속층 또는 상기 제 2 영역 내의 상기 제 2 금속층과 접촉하는, 장치.
  3. 제 1 항에 있어서,
    상기 LTPS 층은 LTPS TFT (thin-film-transistor) 의 액티브 층으로서 역할을 하고 상기 제 2 영역의 상기 금속 옥사이드 층은 옥사이드 TFT의 액티브 층으로서 역할을 하는, 장치.
  4. 제 3 항에 있어서,
    상기 제 1 영역의 상기 금속 옥사이드 층은 상기 LTPS TFT의 게이트 전극으로서 역할을 하는, 장치.
  5. 제 3 항에 있어서,
    상기 제 2 절연층은 상기 제 1 영역의 상기 LTPS TFT의 층간 유전체 층 (ILD : interlayer dielectric layer) 으로서 역할을 하고, 상기 제 2 영역의 상기 옥사이드 TFT의 게이트 절연층으로서 역할을 하는, 장치.
  6. 제 3 항에 있어서,
    상기 제 2 영역의 상기 금속 옥사이드 층과 상기 제 1 금속층 사이에 개재된 상기 제 2 절연층은 상기 제 1 영역에 제공된 상기 제 2 절연층보다 얇은, 장치.
  7. 제 3 항에 있어서,
    상기 제 1 금속층은 상기 제 1 영역의 상기 LTPS TFT의 소스 전극 및 드레인 전극을 제공하고, 상기 제 1 금속층은 상기 제 2 영역의 상기 옥사이드 TFT의 게이트 전극을 제공하는, 장치.
  8. 제 3 항에 있어서,
    상기 제 3 절연층은 상기 제 1 영역의 상기 LTPS TFT를 위한 패시베이션층으로서 역할을 하고, 상기 제 2 영역의 상기 옥사이드 TFT를 위한 ILD 층으로서 역할을 하는, 장치.
  9. 제 3 항에 있어서,
    상기 제 2 금속층과 접촉하는 상기 제 3 금속층은 유기 발광 엘리먼트의 애노드인, 장치.
  10. 제 3 항에 있어서,
    상기 제 2 금속층과 접촉하는 상기 제 3 금속층은 신호 라인인, 장치.
  11. 적어도 하나의 옥사이드 TFT 및 적어도 하나의 LTPS TFT를 포함하는 TFT들의 어레이를 포함하고, 상기 적어도 하나의 옥사이드 TFT의 액티브 층 및 상기 적어도 하나의 LTPS TFT의 게이트 전극은 금속 옥사이드 층으로 이루어지는, 디스플레이.
  12. 제 11 항에 있어서,
    상기 적어도 하나의 LTPS TFT의 ILD 층 및 상기 적어도 하나의 옥사이드 TFT의 게이트 절연층은 동일한 절연층으로 이루어지는, 디스플레이.
  13. 제 12 항에 있어서,
    상기 적어도 하나의 LTPS TFT의 소스/드레인 전극 및 상기 적어도 하나의 옥사이드 TFT의 게이트 전극은 동일한 금속층으로 이루어지는, 디스플레이.
  14. 제 13 항에 있어서,
    상기 적어도 하나의 LTPS TFT의 소스/드레인 전극 및 상기 적어도 하나의 옥사이드 TFT의 소스/드레인 전극과 접촉하는 층간 금속층이 동일한 금속층으로 이루어지는, 디스플레이.
  15. 제 14 항에 있어서,
    상기 적어도 하나의 옥사이드 TFT는 상기 디스플레이의 디스플레이 영역에 제공되고 상기 적어도 하나의 LTPS TFT는 상기 디스플레이의 비디스플레이 영역에 제공되는, 디스플레이.
  16. 제 14 항에 있어서,
    상기 디스플레이 영역의 디스플레이 픽셀과 연관된 픽셀 회로;
    상기 픽셀 회로로 복수의 신호들을 제공하도록 구성된 상기 비디스플레이 영역의 구동 회로를 더 포함하고,
    상기 픽셀 회로는 상기 옥사이드 TFT로 구현되고, 상기 구동 회로는 상기 LTPS TFT로 구현되는, 디스플레이.
  17. 제 14 항에 있어서,
    상기 TFT들의 어레이는 상기 디스플레이 영역의 복수의 디스플레이 픽셀들과 연관된 픽셀 회로들의 어레이를 포함하고, 상기 픽셀 회로들의 어레이는 상기 TFT 및 상기 LTPS TFT를 포함하는, 디스플레이.
  18. 제 17 항에 있어서,
    단일 디스플레이 픽셀과 연관된 상기 픽셀 회로 중 하나는 상기 옥사이드 TFT 및 상기 LTPS TFT를 포함하는, 디스플레이.
  19. 제 14 항에 있어서,
    상기 디스플레이 영역의 복수의 디스플레이 픽셀들과 연관된 픽셀 회로들의 어레이로 복수의 신호들을 제공하도록 구성된 상기 비디스플레이 영역의 구동 회로를 더 포함하고,
    상기 비디스플레이 영역의 상기 구동 회로는 상기 적어도 하나의 옥사이드 TFT 및 상기 적어도 하나의 LTPS TFT를 포함하는, 디스플레이.
  20. 제 13 항에 있어서,
    상기 TFT들의 어레이는 픽셀 회로들의 어레이를 포함하고, 픽셀 회로 각각은 OLED (organic light-emitting diode) 엘리먼트와 연관되고, 상기 OLED 엘리먼트의 애노드는 상기 적어도 하나의 옥사이드 TFT 또는 상기 적어도 하나의 LTPS TFT에 연결되는, 디스플레이.
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