KR20230025508A - 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인 - Google Patents

다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인 Download PDF

Info

Publication number
KR20230025508A
KR20230025508A KR1020237005255A KR20237005255A KR20230025508A KR 20230025508 A KR20230025508 A KR 20230025508A KR 1020237005255 A KR1020237005255 A KR 1020237005255A KR 20237005255 A KR20237005255 A KR 20237005255A KR 20230025508 A KR20230025508 A KR 20230025508A
Authority
KR
South Korea
Prior art keywords
tft
transistor
tfts
oxide
ltps
Prior art date
Application number
KR1020237005255A
Other languages
English (en)
Inventor
권회용
김형수
이미름
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/588,205 external-priority patent/US9634038B2/en
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority claimed from KR1020177015640A external-priority patent/KR102501162B1/ko
Publication of KR20230025508A publication Critical patent/KR20230025508A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0417—Special arrangements specific to the use of low carrier mobility technology
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

옥사이드 액티브 층을 갖는 적어도 하나의 TFT 및 폴리-실리콘 액티브 층을 갖는 적어도 하나의 TFT를 갖는 디스플레이 백플레인이 제공된다. 본 발명의 실시예들에서, 액티브 영역 내 픽셀들의 회로를 구현하는 적어도 하나의 TFT들은 옥사이드 TFT (즉, 옥사이드 반도체를 갖는 TFT) 이고, 액티브 영역 옆에 구동 회로를 구현하는 적어도 하나의 TFT들은 LTPS TFT (즉, poly-Si 반도체를 갖는 TFT) 이다.

Description

다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인{DISPLAY BACKPLANE HAVING MULTIPLE TYPES OF THIN-FILM-TRANSISTORS}
본 개시는 일반적으로 디스플레이 디바이스에 관한 것이고, 보다 구체적으로, 디스플레이 디바이스의 박막 트랜지스터 (TFT : thin-film-transistor) 의 어레이에 관한 것이다.
평판 디스플레이 (FPD : flat panel display) 는 휴대 전화들, 태블릿들, 노트북 컴퓨터들 뿐만 아니라 텔레비전들 및 모니터들과 같은 다양한 전자 디바이스들에 채용된다. 예를 들어, FPD는 액정 디스플레이 (LCD : liquid crystal display), 플라즈마 디스플레이 (PDP : plasma display panel), 유기 발광 다이오드 (OLED : organic light emitting diode) 디스플레이뿐만 아니라 전기 영동 디스플레이 (EPD : electrophoretic display) 를 포함한다. FPD들의 픽셀들은 매트릭스 형태로 배열되고 픽셀 회로들의 어레이에 의해 제어된다. 픽셀 회로들의 어레이를 제어하기 위한 신호들을 제공하는 구동 회로들 중 일부는 픽셀 회로들의 어레이와 동일한 기판 상에서 TFT들을 사용하여 구현된다. 상부에 픽셀 회로들 및 구동 회로들이 형성되는 기판은 TFT 백플레인으로 지칭된다.
TFT 백플레인은, 개별 픽셀 각각으로 흐르는 전류를 제어하도록 일련의 스위치들로서 기능하는, FPD의 주요 부품이다. 최근까지, 비정질 실리콘 (a-Si : amorphous silicon) 액티브 층을 갖는 TFT들을 사용하는 기술 및 다결정 실리콘 (poly-Si : polycrystalline silicon) 액티브 층을 갖는 TFT들을 사용하는 기술과 같은 두가지 주요 TFT 백플레인 기술들이 있었다. 일반적으로, 비정질 실리콘 TFT들을 사용하여 TFT 백플레인을 제작하는 것이 다른 타입들의 TFT들을 사용하여 TFT 백플레인을 형성하는 것보다 저렴하고 용이하다. 그러나, a-Si TFT는 캐리어 이동도 (mobility)가 낮으므로, 디스플레이에 a-Si TFT를 사용하여 고속 백플레인을 형성하는 것은 어렵다.
a-Si TFT들의 이동도를 개선하기 위해, a-Si는 poly-Si 액티브 층을 형성하기 위해 Si 층을 어닐링하는 레이저 빔을 사용하여 열처리된다. 이 프로세스의 재료는 일반적으로 저온 poly-Si, 또는 LTPS (low-temperature poly-Si) 로 지칭된다. LTPS TFT들의 캐리어 이동도는 a-Si TFT들보다 100배 정도 (>100 cm2/V. s) 높다. 작은 면적에서도, LTPS TFT는 우수한 캐리어 이동도를 제공하므로, 제한된 공간 내에 고속 회로들을 제작하기 위한 이상적인 선택일 수 있다. 그러나, 전술한 장점들에도 불구하고, 초기 문턱 전압들은 poly-Si 반도체 층의 입자 경계로 인해 백플레인 내의 LTPS TFT들 사이에서 가변될 수 있다.
그러나, LTPS TFT들은, 액티브 층의 다결정성으로 인해, “무라 (mura)” 로 지칭되는 디스플레이 불균일도를 유발할 수 있는, 백플레인 내의 TFT들 간의 문턱 전압 (Vth) 이 큰 변동을 갖는 경향이 있다. 이러한 이유로, LTPS TFT들로 구현된 디스플레이 구동 회로는 종종 부가적인 보상 회로를 필요로 하고, 이는 결국 디스플레이의 제조 시간 및 비용을 증가시킨다.
인듐-갈륨-아연-옥사이드 (IGZO : Indium-gallium-zinc-oxide) 반도체 층과 같은 옥사이드 재료 기반 반도체 층 (이하 “옥사이드 TFT”로 지칭됨)을 적용하는 TFT는 많은 측면에서 LTPS TFT와 다르다. 옥사이드 TFT들은 LTPS TFT들보다 낮은 제조 비용으로 a-Si TFT들보다 높은 캐리어 이동도를 제공한다. 또한, LTPS TFT들보다 상대적으로 낮은 초기 문턱 전압 변동들은 모든 유리 사이즈에 대한 확장성 (scalability) 을 제공한다. LTPS TFT보다 낮은 이동도에도 불구하고, 옥사이드 TFT는 전력 효율 면에서 LTPS TFT보다 대체로 유리하다. 이에 더하여, 오프 상태에서 옥사이드 TFT들의 낮은 누설 전류는 전력 효율 회로들을 설계하는데 장점일 수 있다. 예를 들어, 회로들은 픽셀들의 높은 프레임 레이트 구동이 필요하지 않은 경우 감소된 프레임 레이트에서 픽셀들을 동작시키도록 설계될 수 있다.
옥사이드 TFT 기반 백플레인의 안정적인 고수율 생산은 TFT 설계, 유전체 및 패시베이션 재료들, 옥사이드 막 증착 균일도, 어닐링 조건들, 등의 최적화를 요구한다. 한가지 이슈를 해결하는 것은 종종 또 다른 이슈의 성능과의 트레이드 오프를 의미하고, 디스플레이의 백플레인의 집적도는 a-Si 또는 poly-Si보다 낮아질 수도 있다.
따라서, 디스플레이의 최대 퍼포먼스는 동일한 타입들의 TFT들로 구현된 TFT 백플레인을 사용하여 얻을 수 없다. 더욱이, 디스플레이 자체가 시각적 품질 (예를 들어, 휘도, 균일도), 전력 효율, 높은 픽셀 밀도, 베젤의 감소, 등과 같은 다양한 요건들을 가질 수 있다. 단일 타입 TFT들로 구현된 TFT 백플레인을 사용하여 2개 이상의 이들 요건들을 충족하는 것은 어려운 과제일 수 있다.
상기 문제들의 관점에서, 본 발명의 실시예들의 발명자들은 단일 타입의 TFT들이 사용된 TFT 백플레인을 사용하여 낮은 소비 전력으로 높은 해상도를 갖는 디스플레이들을 제공하는데 한계가 있다는 것을 인식하였다. 다목적 픽셀 구동 방법들에 대한 디바이스들 내에서 FPD들의 애플리케이션들을 보다 확장하는 것은 poly-Si TFT들의 장점들과 옥사이드 TFT들의 장점들을 결합하는 TFT 백플레인을 제공할 필요성들을 더 부가한다.
본 발명의 양태들에 따라, 옥사이드 액티브 층을 갖는 적어도 하나의 TFT 및 poly-Si 액티브 층을 갖는 적어도 하나의 TFT를 갖는 TFT 백플레인을 제공한다.
본 발명의 실시예들에서, 디스플레이 영역에서 픽셀들의 회로를 구현하는 적어도 하나의 TFT들은 옥사이드 TFT (즉, 옥사이드 반도체를 갖는 TFT) 이고, 디스플레이 영역 옆에 구동 회로를 구현하는 적어도 하나의 TFT들은 LTPS TFT (즉, poly-Si 반도체를 갖는 TFT) 이다. 일 실시예에서, OLED (organic light emitting diode) 에 연결된 구동 트랜지스터 및 발광 트랜지스터는 액티브 층이 poly-Si 반도체로 형성된 LTPS 트랜지스터를 사용함으로써 구현된다. 일 실시예에서, 스위칭 트랜지스터는 옥사이드로 구현된다.
본 발명에 기술된 실시예들은 전술한 배경기술 및 발명의 내용에 제시된 모든 명시적 또는 암시적 이론에 얽매이거나 달리 제한하는 것으로 의도되지 않는다는 것을 주의해야 한다. 이하의 상세한 기술은 본질적으로 단순히 예시적이고, 이들의 실시예 또는 애플리케이션 및 용도들로 제한하도록 의도되지 않았다는 것이 또한 이해되어야 한다. 이하, 예시적인 실시예들이 첨부된 도면들을 참조하여 상세히 기술될 것이다.
도 1은 전자 디바이스들에 포함될 수도 있는 예시적인 디스플레이이다.
도 2a는 본 발명의 실시예들에 사용될 수 있는 하나의 적합한 픽셀 회로이다.
도 2b는 도 2a에 도시된 예시적인 4T2C 픽셀 회로의 타이밍도이다.
도 2c는 다수의 타입들의 TFT들이 구비되어 도 2a에 도시된 예시적인 4T2C 픽셀 회로의 타이밍도이다.
도 3a는 N-타입 옥사이드 TFT들로 구현된 예시적인 5T1C 픽셀 회로 및 픽셀 회로의 동작을 기술하는 타이밍도이다.
도 3b는 N-타입 옥사이드 TFT들 및 P-타입 LTPS TFT들의 조합으로 구현된 동일한 5T1C 픽셀 회로, 및 픽셀 회로의 동작을 기술하는 타이밍도이다.
도 4는 게이트 신호 라인을 공유하도록 구성된, N-타입 옥사이드 TFT들 및 P-타입 LTPS TFT들의 조합을 구비한 예시적인 픽셀 회로이다.
도 5는 2개의 픽셀 회로들로서, 픽셀 회로 중 하나는 N-타입 옥사이드 TFT를 구비하고, 다른 픽셀 회로는 P-타입 LTPS TFT를 구비한, 픽셀 회로들의 예시적인 구성이다.
도 6a는 본 발명의 일 실시예에 따른, 다수 타입들의 TFT들로 구현된 예시적인 백플레인의 단면도이다.
도 6b 내지 도 6h는 도 6a에 도시된 구성의 백플레인 상에 옥사이드 TFT 및 LTPS TFT를 제조하는 과정의 옥사이드 TFT 및 LTPS TFT의 구성을 도시한 단면도들이다.
도 7a는 본 발명의 다른 실시예에 따른, 다수 타입들의 TFT들로 구현된 예시적인 백플레인의 단면도이다.
도 7b 내지 도 7g는 도 7a에 도시된 구성의 백플레인 상에 옥사이드 TFT 및 LTPS TFT를 제조하는 과정의 옥사이드 TFT 및 LTPS TFT의 구성을 도시한 단면도들이다.
도 8은 다수의 타입의 TFT들 (즉, 적어도 하나의 LTPS TFT 및 적어도 하나의 옥사이드 TFT) 로 구성된 예시적인 픽셀 회로의 평면도이다.
본 출원은 전체가 본 명세서에 참조로서 인용된, 2014년 2월 25일 출원된 미국 특허 가출원 번호 제 61/944,464 호 및 2014년 2월 25일 출원된 미국 특허 가출원 번호 제 61/944,469 호의 우선권을 주장한다.
본 개시에 기술된 다양한 특징들 및 장점들은 첨부된 도면들을 참조하여 이하의 기술로부터 보다 명확하게 이해될 것이다. 첨부된 도면들은 단순히 예시적이고 보다 용이한 설명을 위해 스케일대로 도시되지 않을 수도 있다는 것을 주의한다. 또한, 동일하거나 유사한 기능을 갖는 컴포넌트들은 다양한 실시예들을 기술하기 위해 도면 전체에서 동일한 참조 심볼들/번호로 표기될 수도 있다. 동일하거나 유사한 컴포넌트들의 기술들은 생략될 수도 있다.
층, 영역 또는 기판과 같은 소자가 또 다른 소자 “상” 또는 “위”에 있는 것으로 지칭될 때, 다른 소자 직상에 있을 수 있고 또는 중개하는 소자들이 또한 존재할 수도 있다는 것이 이해될 것이다. 반대로, 일 소자가 또 다른 소자 “직상 (directly on)” 또는 “바로 위”로 지칭되는 경우, 중개하는 소자가 존재하지 않는다. 일 소자가 또 다른 소자에 “연결된” 또는 “커플링된” 것으로 지칭되는 경우, 다른 소자에 바로 연결되거나 커플링될 수 있고 또는 중개하는 소자들이 존재할 수도 있다는 것이 또한 이해될 것이다. 반대로, 소자가 또 다른 소자에 “바로 연결된” 또는 “바로 커플링된” 것으로 지칭되는 경우, 중개하는 소자들이 존재하지 않는다. 또한, 소자가 또 다른 소자와 “중첩되는” 것으로 지칭되는 경우, 일 소자의 적어도 일부 부분이 다른 소자의 위 또는 아래에 위치될 수 있다는 것이 이해될 것이다. 더욱이, 일부 소자들이 수적 용어들 (예를 들어, 제 1, 제 2, 제 3, 등) 로 지정되지만, 이러한 지정들은 유사한 소자들의 그룹으로부터 일 소자를 명시하도록 사용될 뿐, 임의의 특정한 순서로 소자를 제한하지 않는다는 것이 이해되어야 한다. 이와 같이, 제 1 소자로 지정된 소자는 예시적인 실시예들의 범위로부터 벗어나지 않고 제 2 소자 또는 제 3 소자로 지정될 수 있다.
본 발명의 다양한 예시적인 실시예들의 각각의 특징들은 서로 부분적으로 또는 전체적으로 결합되거나 조합될 수 있고, 당업자에게 충분히 이해되는 바와 같이, 다양한 상호연동 (interworking) 또는 구동이 기술적으로 달성될 수 있고 각각의 예시적인 실시예들은 서로 독립적으로 실행될 수도 있고 또는 연관 관계를 통해 함께 실행될 수도 있다. 이하, 본 발명의 다양한 실시예들은 첨부 도면들을 참조하여 상세히 기술될 것이다.
도 1은 전자 디바스들에 포함될 수도 있는 예시적인 디스플레이이다. 디스플레이 디바이스 (100) 는 적어도 하나의 디스플레이 영역을 포함하고, 디스플레이 영역은 내부에 디스플레이 픽셀들의 어레이가 형성된다. 하나 이상의 비디스플레이 영역들은 디스플레이 영역의 주변에 제공될 수도 있다. 즉, 비디스플레이 영역은 디스플레이 영역의 하나 이상의 측면들에 인접할 수도 있다.
도 1에서, 비디스플레이 영역은 직사각형의 디스플레이 영역을 둘러싼다. 그러나, 디스플레이 영역의 형상들 및 디스플레이 영역에 인접한 비디스플레이 영역의 배치는 도 1에 도시된 예시적인 디스플레이 디바이스 (100) 로 제한되지 않는다. 디스플레이 영역 및 비디스플레이 영역은 디스플레이 디바이스 (100) 를 적용하는 전자 디바이스의 설계에 적합한 임의의 형상일 수도 있다. 디스플레이 디바이스 (100) 의 디스플레이 영역의 형상들의 비제한적인 예들은 오각형, 육각형, 원형, 타원형 등을 포함한다.
다양한 디바이스들에 적용된 디스플레이들은 일반적으로 발광 소자들 (LEDs : light-emitting diodes), 유기 발광 소자들 (OLEDs), 플라즈마 셀들 (plasma cells), 전기습윤 픽셀들 (electrowetting pixels), 전기영동 픽셀들 (electrophoretic pixels), 액정 디스플레이 요소들 (LCD components), 또는 다른 적합한 이미지 픽셀 구조들을 포함할 수도 있다. 일부 상황들에서, 디스플레이 디바이스 (100) 를 형성하기 위해 OLED들을 사용할 수도 있으므로, 디스플레이 디바이스 (100) 를 위한 구성들은 때때로 본 발명의 OLED 디스플레이를 사용하여 기술된다. 그러나, 본 발명은 다른 타입들의 디스플레이 기술들, 예컨대 액정 소자들 및 백라이트 구조체들을 갖는 디스플레이에 사용될 수도 있다.
디스플레이 영역의 픽셀 각각은, 디스플레이 디바이스 (100) 의 백플레인 상에 제조된 하나 이상의 TFT들을 포함하는, 픽셀 회로와 연관될 수 있다. 픽셀 회로 각각은 디스플레이 디바이스 (100) 의 비디스플레이 영역에 배치된 게이트 드라이버 및 데이터 드라이버와 같은 하나 이상의 구동회로들과 통신하기 위해 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다.
하나 이상의 구동 회로들은 도 1에 도시된 바와 같은 비디스플레이 영역 내에 형성된 TFT들로 구현될 수 있다. 예를 들어, 게이트 드라이버는 디스플레이 디바이스 (100) 의 기판 상의 복수의 TFT들을 사용하여 구현될 수 있다. 이러한 게이트 드라이버는 GIP (gate-in-panel) 로 지칭될 수도 있다. 디스플레이 디바이스 (100) 의 픽셀들을 동작시키기 위해 또는 다른 컴포넌트들을 제어하기 위한 다양한 신호들을 생성하기 위해 다양한 부가적인 회로들이 기판 상에 형성된 TFT들로 구현될 수 있다. 백플레인의 TFT들로 구현될 수 있는 회로들의 비제한적인 예들은 인버터 회로, 멀티플렉서 (multiplexer), 정전기 방지회로 (ESD; electro static discharge) 회로 등을 포함한다. TFT의 어레이가 상부에 구현되는 기판은 유리 기판 또는 폴리머 기판일 수 있다. 디스플레이가 플렉서블 디스플레이인 경우 기판은 플렉서블 기판일 수 있다.
일부 구동 회로들은 IC (integrated circuit) 칩으로서 제공될 수 있고, COG (chip-on-glass) 또는 다른 유사한 방법을 사용하여 디스플레이 디바이스 (100) 의 비디스플레이 영역 내에 구성될 수 있다. 또한, 일부 구동 회로들은 다른 기판 상에 장착될 수 있고, 연성 인쇄 회로 기판 (flexible PCB : flexible printed circuit board)과 같은 인쇄 회로, COF (chip-on-film), TCP (tape-carrier-package) 또는 다른 적합한 기술들을 사용하여 비디스플레이 영역에 배치된 연결 인터페이스 (패드들/범프들, 핀들) 에 커플링될 수 있다.
본 발명의 실시예들에서, 적어도 2개의 다른 타입의 TFT들이 디스플레이를 위한 TFT 백플레인에 사용된다. 픽셀 회로의 일부 및 구동 회로의 일부에 적용된 TFT들의 타입은 디스플레이의 요건에 따라 변할 수 있다.
예를 들어, 픽셀 회로는 옥사이드 액티브 층을 갖는 TFT들로 구현될때, 구동 회로는 poly-Si 액티브 층 (LTPS TFT)을 갖는 TFT들로 구현될 수 있다. LTPS TFT들과 달리, 옥사이드 TFT들은 대면적 형성으로부터 발생하는 픽셀과 픽셀 간의 (from the pixel-to-pixel) 문턱 전압(Vth) 변동 문제를 겪지 않는다. 따라서, 구동 TFT 및/또는 스위칭 TFT에 대한 균일한 Vth는 대형 디스플레이를 위한 픽셀 회로들의 어레이에서도 획득될 수 있다. 구동 회로를 구현하는 TFT들 간의 Vth 균일도 문제는 픽셀들의 휘도 균일도에 직접적인 영향을 덜 가질 것이다. 구동 회로들 (예를 들어, GIP) 에 대해, 요구된 인자들은 보다 고속으로 스캔 신호들을 제공하기 위한 능력 및/또는 베젤의 사이즈를 감소시키기 위한 구동 회로의 사이즈를 포함할 수 있다.
LTPS TFT들로 구현된 백플레인 상의 구동 회로들을 사용하는 것은, TFT 백플레인 내의 전체 TFT들이 옥사이드 TFT들로 형성되는 경우보다 픽셀들로의 신호들 및 데이터가 높은 클록(clock)에서 제공될 수 있다. 따라서, 고속 동작이 가능한 대형 사이즈의 디스플레이가 무라 없이 제공될 수 있다. 즉, 옥사이드 TFT 및 LTPS TFT의 장점들이 TFT 백플레인의 설계에서 결합된다.
픽셀 회로로 옥사이드 TFT들을 사용하는 것 및 구동 회로로 LTPS TFT들을 사용하는 것은 디스플레이의 전력 효율 면에서도 유리할 수 있다. 기존의 디스플레이들은 고정된 리프레시 레이트 (예를 들어, 60Hz, 120Hz, 240Hz, 등) 로 동작한다. 그러나, 일부 이미지 콘텐트 (image content, 예를 들어, 스틸 이미지, 정지화면)를 위해, 디스플레이는 높은 리프레시 레이트 (refresh rate) 로 동작될 필요가 없다. 일부 경우들에서, 디스플레이의 일부는 높은 리프레시 레이트로 동작하고, 디스플레이의 다른 부분은 낮은 리프레시 레이트로 동작할 수 있다. 예를 들어, 스틸 이미지 데이터 (예를 들어, 유저 인터페이스, 텍스트)를 디스플레이하는 액티브 영역의 일부는 빠르게게 변하는 이미지 데이터 (예를 들어, 영화) 를 디스플레이하는 액티브 영역의 다른 부분보다 낮은 레이트로 리프레시될 수 있다. 이와 같이, 디스플레이 디바이스 (100) 는 전체 액티브 영역 또는 액티브 영역의 선택된 부분의 픽셀들이 특정한 조건 하에서 감소된 프레임 레이트로 구동된 특징이 제공될 수 있다. 즉, 디스플레이의 리프레시 레이트는 이미지 콘텐트에 따라 조정된다.
불필요하게 고 주파수로 구동된 픽셀들의 지속기간을 감소시키는 것은 동일한 이미지 데이터를 제공하는 것으로부터 낭비된 전력을 최소화한다. 감소된 리프레시 레이트로 구동된 픽셀들은, 픽셀들로 데이터 신호가 제공되지 않는 블랭크 기간을 증가시킬 수 있다. 옥사이드 TFT들로 구현된 픽셀 회로는, 옥사이드 TFT가 LTPS TFT와 비교하여 오프 상태 동안 매우 낮은 누설 전류를 갖기 때문에 상기 기재된 저 주파수 동작에 잘 맞는다. 길어진 블랭크 기간 동안 픽셀 회로들로부터 전류 누설을 감소시킴으로써, 디스플레이가 감소된 레이트로 리프레시될 때에도 픽셀들은 보다 안정된 레벨의 휘도를 달성할 수 있다.
실물 (real-estate) 기판의 효율적인 사용은 옥사이드 TFT 기반 픽셀 회로 및 LTPS TFT 기반 구동 회로를 사용하는 TFT 백플레인에 의해 제안된 또 다른 이점이다. 옥사이드 TFT의 저 전류 누설 특성은 픽셀들 각각의 커패시터의 사이즈를 감소시킬 수 있게 한다. 커패시터 사이즈의 감소는 기판 사이즈를 증가시키지 않고 고해상도 디스플레이를 제공하도록 기판의 액티브 영역 내 부가적인 픽셀들을 위한 보다 큰 공간 (room) 을 제공한다. 개별 옥사이드 TFT의 사이즈는 LTPS TFT의 사이즈보다 클 수도 있지만, 옥사이드 TFT들로 픽셀 회로를 구현함으로써 보상 회로가 제거될 수 있어서, 픽셀 회로의 전체 사이즈를 감소시킨다. 또한, LTPS TFT의 상대적으로 보다 작은 사이즈는 액티브 영역 외곽의 영역들에서 조밀한 구동회로들을 구현하는 것을 보다 용이하게 하여, 디스플레이의 베젤 사이즈를 감소시킬 수 있다.
몇몇 실시예들에서, 디스플레이의 보다 정교한 최적화는 픽셀들 각각을 위한 픽셀 회로 및/또는 구동 회로는 다수의 타입들이 TFT들로 구현함으로써 이루어진다. 즉, 픽셀 회로 및/또는 구동 회로 내의 개별 TFT는 픽셀 회로 내 기능성, 동작 조건 및 요건에 따라 선택된다.
기본 레벨에서, 픽셀들 각각은 스위칭 트랜지스터, 구동 트랜지스터, 커패시터 및 OLED로 구성될 수 있다. 부가적인 트랜지스터들은 고성능의 픽셀 회로를 구현하기 위해 적용될 수도 있다.
도 2a는 본 발명의 실시예들에서 사용될 수 있는 하나의 적합한 픽셀 회로이다.
제 1 스위칭 트랜지스터 (S1) 는 발광 신호 라인 (EM) 에 연결된 게이트 전극을 포함한다. 제 1 스위칭 트랜지스터 (S1) 는 제 1 노드 (N1) 에 연결된 소스 전극 및 구동 트랜지스터 (DT) 의 소스 전극에 연결된 드레인 전극을 갖는다. 제 1 노드 (N1) 의 일 단부는 제 1 전원 전압 신호 라인 (VDD) 에 연결된다. 구동 트랜지스터 (DT) 는 제 2 노드 (N2) 에 연결된 게이트 전극 및 제 3 노드 (N3) 에 연결된 드레인 전극을 갖는다.
픽셀 회로는 또한, 데이터 신호 (Vdata) 를 수신하기 위해 데이터 라인에 연결된 소스 전극 및 제 2 노드 (N2) 에 연결된 드레인 전극을 갖는 제 2 스위칭 트랜지스터 (S2) 를 포함한다. 제 2 스위칭 트랜지스터 (S2) 의 게이트 전극은 액티브 영역의 외곽부에서 구동 회로로부터의 스캔 신호에 따라 제 2 스위칭 트랜지스터 (S2) 를 턴 온/오프하기 위한 제 1 스캔 신호 라인 (SCAN1) 에 연결된다.
또한, 제 2 스캔 신호 라인 (SCAN2) 에 연결된 게이트 전극을 갖는 제 3 스위칭 트랜지스터 (S3) 가 픽셀 회로에 포함된다. 제 3 스위칭 트랜지스터 (S3) 는 제 3 노드 (N3) 에 연결된 소스 전극 및 초기 신호 라인 (Vinit) 에 연결된 드레인 전극을 갖는다. OLED의 애노드는 제 3 노드 (N3) 에 연결되고 OLED의 캐소드는 제 2 전원 전압 신호 라인 (VSS) 에 연결된다.
제 1 커패시터 (CS1) 는 제 2 노드 (N2) 에 연결된 일 단부 및 제 3 노드 (N3) 에 연결된 다른 단부를 포함한다. 제 2 커패시터 (CS2) 는 제 1 노드 (N1) 에 연결된 일 단부 및 제 3 노드 (N3) 에 연결된 또 다른 단부를 포함한다.
도 2b는 도 2a에 도시된 예시적인 4T2C 픽셀 회로의 타이밍도이다. 도 2b에 도시된 픽셀 회로의 TFT들의 타이밍은 N-타입 옥사이드 TFT들로 구현된 픽셀 회로의 동작에 기초한다.
기판 상의 모든 TFT들은 OLED 소자로부터 발광을 제어하도록 결합적으로 동작하지만, 동작하는 동안 픽셀 회로 내 TFT들 각각은 다른 기능을 수행한다. 이와 같이, TFT들의 동작 조건들 및 요건들은 픽셀 회로를 형성하는 TFT들 사이에서 고르게 달라질 수 있다.
도면으로부터 알 수 있는 바와 같이, 픽셀을 구동하는 동안 기준 전압 및 데이터 전압은 데이터 라인에 교번적으로 인가된다. SCAN1 상의 스캔 신호 및 EM 신호를 1H 동안 인가하는 것은 초기 및 샘플링 타이밍을 유지하는 것을 편리하게 한다. 그러나, Vth의 영구적인 시프트는, 포지티브 바이어스 스트레스 (positive bias stress) 라고 하는, 시간의 연장된 기간 동안 전류의 연속적인 흐름에 의해 유발된 스트레스로부터 발생할 수도 있다. 이러한 문제는 LTPS TFT들에서보다 옥사이드 TFT들에서 보다 일반적이다. 상기 기재된 4T2C 픽셀 회로의 동작 시, 발광 트랜지스터로서 역할을 하는 TFT는 다른 TFT들보다 훨씬 길게 “On” 상태이다. 거의 전체 프레임 동안 전류가 흐르는 옥사이드 TFT로 형성된 발광 트랜지스터는 디스플레이에서 다양한 원하지 않는 문제들을 유발할 수도 있다.
이와 같이, 일 실시예에서, 픽셀 회로의 발광 트랜지스터는 P-타입 LTPS TFT로 형성되고, 나머지 픽셀 회로에서 N-타입 옥사이드 TFT들이 사용된다. P-타입 LTPS TFT로 형성된 픽셀 회로의 발광 트랜지스터를 사용하여, 예시적인 4T2C 픽셀 회로는 도 2c에 도시된 타이밍도로서 동작할 수 있다. 이 동작 도식에서, 픽셀 회로의 발광 트랜지스터의 PBTS와 연관된 문제들이 억제될 수 있다.
유사한 구성은 백플레인 상의 픽셀 회로 및/또는 구동 회로의 다른 TFT들에 대해 사용될 수 있다. 즉, 픽셀 회로의 다른 TFT들에 비해 보다 많은 PBTS를 받는 픽셀 회로의 다른 TFT들은 P-타입 LTPS TFT로 형성될 수 있다. 따라서, 보다 긴 시간 기간 동안 전류를 수용하도록 구성된 픽셀 회로의 특정 트랜지스터들은, 포지티비 바이어스 스트레스에 대해 보다 강할 수도 있는 P-타입 LTPS TFT들로 형성될 수 있다.
LTPS TFT 및 옥사이드 TFT 조합의 다양한 다른 구성들은 픽셀 회로에서 사용될 수 있다. 몇몇 실시예들에서, 저장 커패시터 또는 저장 커패시터에 연결된 노드에 연결되는 TFT들은 누설을 최소화하도록 옥사이드 TFT로 형성될 수 있다. 또한, 픽셀 회로 및/또는 구동 회로에 두 종류의 TFT들을 적용할 때, LTPS TFT는 옥사이드 TFT들의 오프 상태 동안 옥사이드 TFT들 사이의 노드에 남아 있는 바이어스를 제거하도록 회로 내에 전략적으로 배치될 수 있고 바이어스 스트레스를 최소화할 수 있다 (예를 들어, PBTS, NBTS).
도 2a 내지 도 2c를 참조하여 기술된 픽셀 회로의 옥사이드 TFT 및 LTPS TFT 조합의 구성들은 단지 예시임을 주의해야 한다. 이와 같이, 픽셀 회로 내에서 옥사이드 TFT 및 LTPS TFT 조합의 사용은 상기 도시된 4T2C 픽셀 회로 설계들과 다른 다양한 픽셀 회로 설계들에 적용될 수도 있다.
도 3a는 N-타입 옥사이드 TFT들로 구현된 예시적인 5T1C 픽셀 회로 및 픽셀 회로의 동작을 기술하는 타이밍도이다. 도 3b는 동일한 5T1C 픽셀 회로를 도시하지만, N-타입 옥사이드 TFT들 및 P-타입 LTPS TFT들의 조합으로 구현되고, 이 픽셀 회로의 동작을 기술하는 타이밍도이다.
도 3a에 도시된 바와 같이, 제 2 스캔 신호 라인 (SCAN2) 및 발광 신호 라인 (EM) 에 연결된 게이트 전극을 갖는 스위칭 트랜지스터들은 동작하는 동안 긴 시간 기간 동안 전류를 수용하도록 구성된다. 상기 논의된 바와 같이, 이들 스위칭 트랜지스터들은 디스플레이의 불균일성을 야기할 수 있는, 포지티브 바이어스 스트레스에 의해 영향을 받을 수도 있다. 따라서, 높은 스트레스 조건 (예를 들어, 보다 긴 시간 기간 동안 턴 온됨) 하에서 동작하는 픽셀 회로의 트랜지스터들은 N-타입 LTPS TFT대신 P-타입 LTPS TFT로 형성될 수 있고, 포지티브 바이어스 스트레스에의 영향을 덜 받을 수 있다. 도 3b를 참조하면, 제 2 스캔 신호 라인 (SCAN2) 및 발광 신호 라인 (EM) 에 의해 제어된 트랜지스터는 P-타입 LTPS TFT로 형성될 수 있다. 이때, 픽셀 회로의 동작은 도 3b의 타이밍도로 도시된 바와 같이 변할 수 있다.
픽셀 회로에 P-타입 LTPS TFT들 및 N-타입 옥사이드 TFT들의 조합을 적용함으로써 백플레인의 구동 회로의 인버팅 회로를 생략할 수 있다. 구동 회로로부터 인버팅 회로의 생략은 인버팅 회로의 제어와 연관된 클록 신호들의 제거를 의미한다. 디스플레이의 소비 전력은 클록 신호들의 수를 감소함으로써 감소될 수 있다. 또한, 통상적인 인버팅 회로는 몇몇 TFT들 (예를 들어, 5 내지 8개)로 구현되고, 전체 구동 회로에 상당한 수의 TFT들까지 추가할 수도 있다. 따라서, 백플레인으로부터 연관된 클록 신호 라인들과 함께 인버팅 회로를 제거하는 것은 디스플레이에서 좁은 베젤이 가능한, 디스플레이의 비디스플레이 영역의 상당한 공간을 절약할 수 있다.
백플레인에 CMOS 회로 또는 인버터 회로가 제공되는 경우, LTPS TFT 및 옥사이드 TFT의 조합으로 구현될 수 있다. 예를 들어, P-타입 LTPS TFT 및 N-타입 옥사이드 TFT는 구동 회로 및/또는 픽셀 회로의 CMOS 회로를 구현하도록 사용될 수 있다. 따라서, 인버터 회로가 필요하면, 인버터 회로는 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT의 조합을 사용함으로써 단순화될 수 있다. 이때, 인버터 회로를 구현하기 위해 필요한 TFT들의 수는, N-타입 옥사이드 TFT 및 P-타입 LTPS TFT의 조합으로 구현된다면 상당히 감소될 수 있다 (예를 들어, 2개).
몇몇 실시예들에서, 픽셀 회로들의 어레이는 옥사이드 TFT들로 구현될 수 있고, 백플레인 상에 구현된 구동 회로들은 N-타입 LTPS TFT들 및 P-타입 LTPS TFT들의 조합으로 구현될 수 있다. 예를 들어, N-타입 LTPS TFT들 및 P-타입 LTPS TFT들이 GIP 내의 CMOS 회로 (예를 들어, CMOS 인버터 회로) 를 구현하도록 사용될 수 있고, 옥사이드 TFT들은 픽셀 회로들의 적어도 일부 부분에 적용된다. 전체가 P-타입 또는 N-타입 LTPS TFT들로 형성된 GIP와 달리, CMOS 회로를 사용한 GIP로부터의 게이트 아웃 신호는 DC 신호들 또는 논리 하이 신호/로우 신호에 의해 제어될 수 있다. 이는 픽셀 회로로부터 GIP로의 전류 누설을 억제하기 위해 또는 게이트 라인에 연결된 픽셀들의 의도되지 않은 활성화를 억제하기 위해 블랭크 기간 동안 게이트 라인의 보다 안정적인 제어를 허용한다.
픽셀 회로에 부가된 TFT 각각에 대해, 디스플레이의 픽셀 각각에 대해 할당된 제한된 공간 내에서 부가적인 게이트 라인이 라우팅될 필요가 있다. 이는 디스플레이의 제조를 복잡하게 할 수도 있고 고정된 치수로 얻을 수 있는 디스플레이의 최대 해상도를 제한할 수도 있다. 이 문제는 대체로 OLED 픽셀 회로가 LCD 픽셀을 위한 픽셀 회로보다 많은 TFT들을 필요로하기 때문에 OLED 디스플레이들에 대해 보다 심각하다. 바텀 발광 타입 OLED 디스플레이의 경우, 픽셀 내에서 라우팅된 게이트 라인에 의해 점유된 공간은 픽셀의 개구율에 직접적인 영향을 준다. 따라서, 본 발명의 일부 실시예들에서, 픽셀 회로들은 게이트 라인들의 수를 감소시키기 위해 옥사이드 TFT들 및 LTPS TFT들의 조합으로 구현될 수 있다.
예를 들어, 픽셀 회로의 TFT들을 제어하기 위해 픽셀 회로에 다수의 신호 라인들이 공급될 수도 있다. 제 2 신호 라인이 로우 레벨 신호 (VGL) 를 공급할 때, 제 1 신호 라인은 하이 레벨 신호 (VGH) 를 픽셀 회로로 공급하도록 구성될 수 있다. 이때, 제 1 신호 라인에 의해 제어된 하나 이상의 TFT들은 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT 중 적어도 하나로 형성될 수 있고, 제 2 신호 라인에 의해 제어된 하나 이상의 TFT들은 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT 중 또 다른 하나로 형성될 수 있다. 따라서, 제 1 신호 라인 및 제 2 신호 라인에 의해 제어되는, TFT들에 단일 신호 라인이 제공될 수 있다.
달리 말하면, 서로 반대되는 레벨의 신호들을 수신하도록 구성된, 픽셀 회로의 임의의 TFT들의 쌍은 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT의 조합으로 형성될 수 있다. 구체적으로, 픽셀 회로의 제 1 TFT는, 로우 레벨 신호 (VGL) 가 동일한 픽셀 회로의 제 2 TFT에 공급되는 동안, 하이 레벨 신호 (VGH) 를 수신하도록 구성될 수 있다. 즉, TFT들 중 하나는 N-타입 옥사이드 TFT로 형성될 수 있고, 다른 TFT는 P-타입 LTPS TFT로 형성될 수 있으며, N-타입 옥사이드 TFT 및 P-타입 LTPS TFT의 게이트들은 동일한 신호 라인에 연결될 수 있다. 따라서, 신호 라인 상의 하이 레벨 신호 (VGH) 는 하나의 TFT를 활성화하고, 로우 레벨 신호 (VGL) 는 픽셀 회로의 다른 TFT를 활성화한다.
도 4는 게이트 신호 라인을 공유하도록 구성된, N-타입 옥사이드 TFT들 및 P-타입 LTPS TFT들의 조합을 구비한 예시적인 픽셀 회로이다.
도 4에 도시된 픽셀 회로는 6개의 트랜지스터들 (M1 내지 M6으로 표기됨) 및 저장 커패시터 (Cst) 를 포함한다. 이 픽셀 회로에 대해, 2개의 다른 신호 라인들 (즉, VG1, VG2) 이 픽셀 회로의 TFT들을 제어하기 위해 사용된다. 제 1 트랜지스터 (M1) 는 픽셀 회로에서 구동 트랜지스터이다. 제 1 트랜지스터 (M1) 는 제 1 전원 전압 신호 라인 (VDD) 에 연결된 일 전극 및 노드 (NET2) 에 연결된 또 다른 전극을 갖는다. 제 2 트랜지스터 (M2) 는 OLED 소자의 애노드에 연결된 일 전극 및 제 1 트랜지스터 (M1) 와의 사이의 노드에 연결된 또 다른 전극을 갖는다. 제 3 트랜지스터 (M3) 는 기준 전압 라인 (Vref) 에 연결되고, 제 1 트랜지스터 (M1) 의 게이트에 연결된 노드 (NET1) 에 기준 전압을 공급하도록 구성된다. 제 4 트랜지스터 (M4) 는 기준 전압 라인 (Vref) 에 연결된 일 전극 및 저장 커패시터 (C1) 에 연결된 노드 (NET3) 에 연결된 또 다른 전극을 갖는다. 제 5 트랜지?? (M5) 는 제 1 트랜지스터 (M1) 와 제 2 트랜지스터 (M2) 사이의 노드 (NET2) 에 연결된 일 전극을 갖는다. 제 6 트랜지스터 (M6) 는 디스플레이의 데이터 신호 라인에 연결된 일 전극을 갖고, 게이트 라인으로부터의 신호에 응답하여 데이터 신호 라인으로 데이터 신호를 송신한다.
특히, 제 3 트랜지스터 (M3) 의 게이트는 제 1 신호 라인 (VG1) 에 연결되고, 제 2 트랜지스터 (M2), 제 4 트랜지스터 (M4), 제 5 트랜지스터 (M5) 및 제 6 트랜지스터 (M6) 의 게이트들은 제 2 신호 라인 (VG2) 에 연결된다. 이 회로 구성에서, 제 2 트랜지스터 (M2) 및 제 4 트랜지스터 (M4) 는 제 5 트랜지스터 (M5) 및 제 6 트랜지스터 (M6) 와 반대되는 타이밍으로 활성화되도록 구성된다.
따라서, 하나의 적합한 실시예에서, 제 2 트랜지스터 (M2) 및 제 4 트랜지스터 (M4) 는 N-타입 옥사이드 TFT로 형성될 수 있고, 제 5 트랜지스터 (M5) 및 제 6 트랜지스터 (M6) 는 P-타입 LTPS TFT로 형성될 수 있다. 다른 실시예에서, 제 2 트랜지스터 (M2) 및 제 4 트랜지스터 (M4) 는 P-타입 LTPS TFT로 형성될 수 있고, 제 5 트랜지스터 (M5) 및 제 6 트랜지스터 (M6) 는 N-타입 옥사이드 TFT로 형성될 수 있다. 제 2 트랜지스터 (M2) 및 제 4 트랜지스터 (M4) 는 제 5 트랜지스터 (M5) 및 제 6 트랜지스터 (M6) 의 타이밍과 반대되는 타이밍으로 활성화되어야 하고, 제 6 트랜지스터 (M2) 및 제 4 트랜지스터 (M4) 는 P-타입 옥사이드 TFT로 형성될 수 있으며, 제 5 트랜지스터 (M5) 및 제 6 트랜지스터 (M6) 는 N-타입 LTPS TFT로 형성된다. 또 다른 실시예에서, 제 2 트랜지스터 (M2) 및 제 4 트랜짓터 (M4) 는 N-타입 LTPS TFT로 형성될 수 있고, 제 5 트랜지스터TFT (M5) 및 제 6 트랜지스터TFT (M6) 는 P-타입 옥사이드 TFT로 형성될 수 있다.
동일한 기판 상의 다수의 타입들의 TFT들의 용도는 GIP의 스테이지 레벨 (stage level) 또는 단일 픽셀 회로로 한정될 필요는 없다. 즉, GIP의 시프트 레지스터 (shift register) 의 일 스테이지의 TFT들 중 적어도 하나는 옥사이드 TFT로 형성될 수 있고, 시프트 레지스터의 또 다른 스테이지의 TFT들 중 하나는 LTPS TFT로 형성된다. 유사하게, 픽셀 회로의 TFT들 중 하나는 옥사이드 TFT로 형성될 수 있고, 또 다른 픽셀 회로의 TFT들 중 하나는 LTPS TFT로 형성될 수 있다.
도 5는 2개의 픽셀 회로들의 예시적인 구성이고, 픽셀 회로 중 하나는 N-타입 옥사이드 TFT를 구비하고 다른 픽셀 회로는 P-타입 LTPS TFT를 구비한다. 도 5에 도시된 바와 같이, 제 1 픽셀 회로는 N-타입 옥사이드 TFT로 형성된 스위칭 TFT를 포함하고, 제 2 픽셀 회로의 대응하는 TFT는 P-타입 LTPS TFT로 형성된다. 제 1 픽셀 회로는 디스플레이의 홀수 라인의 픽셀과 연관될 수 있고, 제 2 픽셀 회로는 디스플레이의 짝수 라인의 픽셀과 연관될 수 있다. 또한, 제 1 픽셀 회로의 N-타입 옥사이드 TFT의 게이트 및 제 2 픽셀 회로의 P-타입 LTPS TFT의 게이트는 단일 게이트 라인에 연결될 수도 있다. 따라서, 게이트 라인들의 수는 디스플레이에서 감소될 수 있다.
게이트 라인을 공유하는 픽셀 회로 각각의 TFT들은, 공유된 게이트 라인의 게이트 신호에 응답하여 데이터 신호를 제공하도록 구성된 TFT일 수 있다. 일 예로, 픽셀 회로를 제어하기 위한 신호들은 다음과 같이 설정될 수 있다: 0 내지 5V의 데이터 신호 (Vdata), -10V의 VGL, 3V의 VGO, 15V의 VGH, 1V의 VREF. 또한, 제 1 픽셀 회로의 N-타입 옥사이드 TFT 및 제 2 픽셀 회로의 P-타입 LTPS TFT의 문턱 전압은 3V 및 -2.5V로 각각 설정될 수 있다.
제 1 픽셀 회로 및 제 2 픽셀 회로의 OLED 소자에 연결된 구동 TFT는 구체적으로 제한되지 않고, N-타입 옥사이드 TFT 및 P-타입 LTPS TFT 중 어느 하나로 형성될 수 있다. 경우에 따라, 제 1 픽셀 회로 및 제 2 픽셀 회로의 구동 TFT들은 서로 다른 타입의 TFT로 형성될 수도 있다.
제 1 픽셀 회로의 N-타입 옥사이드 TFT 및 제 2 픽셀 회로의 P-타입 LTPS TFT는 데이터 신호 라인에 연결된 TFT로 제한되지는 않는다. 픽셀 회로의 설계 및 구동 도식에 따라, 다른 스위칭 TFT들, 예를 들어 2개의 픽셀 회로의 기준 신호 라인에 연결된 TFT는 서로 다른 종류들의 TFT로 구성될 수 있다. 인접한 픽셀 회로들의 N-타입 옥사이드 TFT 및 P-타입 LTPS TFT의 사용은 투명 디스플레이에서 특히 유리할 수도 있는, 2개의 인접한 픽셀들의 경계 (border) 에서 게이트 라인의 수를 감소시키게 한다. 발광 영역 (즉, 픽셀 회로를 갖는 영역) 및 투명 영역으로 분할된 픽셀들을 구비한 투명 디스플레이에서, 2개의 인접한 픽셀들 (예를 들어, 홀수 라인 픽셀 및 짝수 라인 픽셀) 의 발광 영역은 공유된 게이트 라인 옆에 위치될 수 있다. 이 구성은 픽셀의 투명 영역들을 서로 옆에 위치되게 하여, 디스플레이의 투명도를 개선할 수 있다.
본 발명에 기술된 바와 같이 동일한 기판 상에 다수의 타입들의 TFT들을 제공하는 것은 어려운 프로세스일 수 있다. 일 타입의 TFT를 형성하는 것과 관련된 프로세스들 중 일부는 동일한 백플레인 상의 다른 타입의 TFT를 손상시키거나 열화시킬 수 있다. 예를 들어, 다결정 반도체 층을 형성하기 위한 어닐링 (annealing) 프로세스는 금속 옥사이드 반도체 층을 손상시킬 수도 있다. 즉, 옥사이드 TFT의 액티브 층으로서 역할을 할 수 있도록, 백플레인 상의 LTPS TFT 제조 시 금속 옥사이드 층을 제공하기 전에 어닐링 프로세스를 수행하는 것이 바람직할 수도 있다. 또한, 다수의 타입들의 TFT들을 갖는 백플레인을 제조하는 것은 마스크의 수를 증가시킬 수 있으므로, 수율을 감소시키고, 디스플레이의 제조 비용을 증가시킬 수 있다.
도 6a는 본 발명의 일 실시예에 따른, 다수의 타입들의 TFT들을 사용하여 구현된 예시적인 백플레인의 단면도이다.
플렉서블 디스플레이의 백플레인이 옥사이드 반도체를 포함하는 다수의 종류들의 반도체 재료들로 구현될 때, 금속 옥사이드 반도체 층은 패터닝되어 선택적으로 LTPS TFT의 전극들로 변화될 수 있다. 구체적으로, 금속 옥사이드 반도체 층은 옥사이드 TFT의 액티브 층뿐만 아니라 LTPS TFT를 위한 하나 이상의 전극들로서 패터닝될 수 있다. 캐리어 농도를 상승시키기 위한 플라즈마 처리 또는 다른 주입 및/또는 열적 어닐링 프로세스들과 같은 후-처리들은 처리된 부분들로 하여금 옥사이드 TFT의 채널 영역 간의 S/D 영역들로서 역할을 하도록 패터닝된 옥사이드 반도체 층의 일부 부분에서 수행될 수 있다. LTPS TFT의 하나 이상의 전극들 대신에 패터닝된 금속 옥사이드 층이 LTPS TFT의 전극으로서 역할을 할 수 있도록 동일한 프로세스가 패터닝된 금속 옥사이드 층 상에서 수행될 수 있다.
LTPS TFT 내의 하나 이상의 전극들로서 옥사이드 TFT의 액티브 층을 형성하기 위해 금속 옥사이드 층을 사용하는 것은 다수의 타입들의 TFT들을 갖는 백플레인을 제조하는데 필요한 마스크의 수를 감소시킨다. 또한, 백플레인 상에 LTPS TFT를 형성하는데 사용된 절연층들 중 일부는 옥사이드 TFT를 위한 절연층으로서 역할을 하게 할 수 있지만, 절연층의 구체적인 기능은 서로 다를 수도 있다. 일 타입의 TFT의 절연층을 또 다른 타입의 TFT의 절연층으로서 활용하는 것은 또한 백플레인의 제조 프로세스를 단순화하고 마스크의 수를 감소시키는 데에 도움을 줄 수 있다.
도 6b 내지 도 6h는 도 6a에 도시된 구성의 백플레인 상에 옥사이드 TFT 및 LTPS TFT를 제조하는 과정의 옥사이드 TFT 및 LTPS TFT의 구성을 도시한 단면도들이다. 도 6b를 참조하면, 버퍼층 (604) 은 기판 (602) 상에 형성된다. LTPS TFT를 형성하기 위한 영역 (“LTPS TFT 영역”으로 표기됨) 에서, 폴리-실리콘 액티브 층 (606) 은 버퍼층 (604) 상에 형성된다. 도 6b에 도시된 바와 같이 LTPS TFT의 폴리-실리콘 액티브 층 (606)을 제조하는 것은 (폴리-실리콘 액티브 층 패터닝을 위한) 제 1 마스크를 필요로 한다. 언급된 바와 같이, 비정질 실리콘 층을 폴리-실리콘 액티브 층 (606)으로 바꾸기 위한 레이저 어닐링 또는 다른 적합한 프로세스들은 백플레인 상의 금속 옥사이드 층의 증착 전에 수행될 수 있다.
도 6c를 참조하면, 제 1 절연층 (608) 은 게이트 절연층 (GI_L)으로 역할을 하도록 폴리-실리콘 액티브 층 (606) 상에 제공된다. 경우에 따라, 제 1 절연층 (608) 은 옥사이드 TFT의 액티브 층 아래에서 추가 버퍼층으로서 역할을 하도록 옥사이드 TFT (“옥사이드 TFT 영역”으로 표기됨) 를 형성하기 위한 영역에 제공될 수 있다. 이어서, 금속 옥사이드 층 (610) 이 옥사이드 TFT 영역 내에 제공되고, 옥사이드 TFT의 액티브 층으로서 역할을 한다. LTPS TFT의 게이트를 위해 별도의 도전층을 제공하는 대신, 금속 옥사이드 층 (610) 은 LTPS TFT 영역의 게이트 절연층 (608) 상에 패터닝된다. 즉, 금속 옥사이드 층 (610) 은 LTPS TFT의 게이트 전극으로서 그리고 또한 옥사이드 TFT의 액티브 층으로서 사용된다.
상기 간략히 논의된 바와 같이, 하나 이상의 후-프로세스들 (예를 들어, 플라즈마 처리, 도핑, 주입, 어닐링, 등) 은 금속 옥사이드 층 (610) 의 선택된 부분들에서 전도도를 상승시키도록 수행될 수 있다. 특히, 후-프로세스는 옥사이드 TFT 영역에서 금속 옥사이드 층 (610) 의 S/D 영역들에서 전도도를 상승시키도록 수행될 수 있다. 옥사이드 TFT의 금속 옥사이드 층 (610) 에 S/D 영역들을 형성하는 후-프로세스는 또한 LTPS TFT 영역에서 게이트 절연층 (608) 상에 패터닝된 금속 옥사이드 층 (610) 의 전도도를 상승시킨다. 상승된 전도도를 가지는, LTPS TFT 영역에서 금속 옥사이드 층 (610) 은 LTPS TFT의 게이트 전극으로서 실질적으로 역할을 할 수 있다. LTPS TFT의 게이트 전극을 형성하기 위한 금속 옥사이드 층 (610) 의 용도는 다수의 타입들의 TFT들을 갖는 백플레인을 제조하는데 필요한 마스크를 감소시킨다.
또한, 포토레지스트 (PR) 층이 LTPS TFT 영역 및 옥사이드 TFT 영역의 금속 옥사이드 층 위에 제공될 수 있고, 이어서 PR 층들 중 선택된 부분들은 제 2 마스크를 통해 노출된다. 여기서, HTM (half-tone mask) 프로세스는, 옥사이드 TFT 영역의 채널 영역 위의 PR 층이 금속 옥사이드 층 (610) 의 다른 부분들 위의 PR 층보다 큰 두께로 남겨지도록 사용될 수 있다. 즉, 옥사이드 TFT의 액티브 층의 채널 영역 위의 PR 층은 옥사이드 TFT의 액티브 층의 S/D 영역들 위의 PR 층보다 큰 두께로 남겨질 수 있다. 또한, 옥사이드 TFT의 액티브 층의 채널 영역 위의 PR 층은 LTPS TFT의 게이트 전극으로서 역할을 하는, LTPS TFT 영역의 금속 옥사이드 층 (610) 위의 PR 층보다 큰 두께로 남겨질 수 있다. 옥사이드 TFT의 채널 영역 위의 PR 층의 초과 두께는 LTPS TFT 영역에서 금속 옥사이드 층 (610)을 게이트 전극으로 바꾸기 위해 금속 옥사이드 층 (610) 의 전도도를 상승시키기 위한 프로세스들 후에도 반도체 특성을 유지하게 한다.
도 6d를 참조하면, 제 2 절연층 (612) 이 LTPS TFT 영역 및 옥사이드 TFT 영역 위에 제공된다. 여기서, 제 3 마스크는, LTPS TFT 영역에서 층간 절연층 (ILD) 으로서 그리고 또한 옥사이드 TFT 영역 내에서 게이트 절연층 (GI_O) 으로서 역할을 하도록 제 2 절연층 (612) 을 패터닝하는데 사용될 수 있다. 따라서, HTM 프로세스는 선택된 영역들에서 제 2 절연층 (612) 의 두께를 제어하도록 사용될 수 있다. 구체적으로, 제 2 절연층 (612) 은 LTPS TFT 영역에서 ILD로서 역할을 하기에 적합한, 제 1 두께로 형성될 수 있다. 제 2 절연층 (612) 은 옥사이드 TFT 영역에서 게이트 절연층 (GI_O) 으로 역할을 하기에 적합한, 제 2 두께로 형성될 수 있다. 예를 들어, 제 2 절연층 (612) 의 두께는 LTPS TFT 영역에서 약 4000Å의 두께를 가질 수도 있고 옥사이드 TFT 영역에서 약 2000Å의 두께를 가질 수도 있다. 도 6d에 도시된 바와 같이, 컨택 홀들은 폴리-실리콘 액티브 층 (606) 의 S/D 영역들을 노출시키는, 컨택 홀들을 구비할 수 있다.
도 6e를 참조하면, 제 1 금속층 (614) 은 제 2 절연층 (612) 위에 제공될 수 있다. 제 4 마스크는 제 1 금속층 (614)을 패터닝하도록 사용된다. LTPS TFT 영역에서, 제 1 금속층 (614) 은 LTPS TFT의 S/D 전극들을 형성하도록 패터닝된다. 옥사이드 TFT 영역에서, 제 1 금속층 (614)은 옥사이드 TFT의 게이트 전극을 형성하도록 패터닝된다.
도 6f를 참조하면, 제 3 절연층 (616)이 LTPS TFT 영역 및 옥사이드 TFT 영역 위에 제공된다. 제 5 마스크를 사용하여, 제 3 절연층 (616)은 LTPS TFT의 S/D 전극들 위의 패시베이션 층으로서 역할을 하도록 그리고 옥사이드 TFT를 위한 ILD로서 역할을 하도록 패터닝된다. 제 3 절연층 (616) 이 LTPS TFT의 S/D 전극들 위의 패시베이션 층으로서 역할을 하기 때문에, 제 3 절연층 (616)을 관통하는 하나 이상의 컨택 홀들은 LTPS TFT의 S/D 전극들의 일부 부분들을 노출하도록 제공될 수 있다. 제 3 절연층 (616) 을 관통하는 컨택 홀들은 신호 라인 및/또는 다른 전극들을 LTPS TFT의 S/D에 연결하도록 사용될 수 있다.
도 6g를 참조하면, 제 2 금속층 (618) 이 제 3 절연층 (616) 위에 제공된다. 제 6 마스크를 사용하여, 제 2 금속층 (618) 은 제 3 절연층 (616) 의 컨택 홀을 통해 LTPS TFT의 S/D 전극에 연결된, LTPS TFT 영역의 층간 금속층 (INT) 으로서 패터닝될 수 있다. LTPS TFT 영역 내의 제 2 금속층 (618) 이 이 구체적인 실시예에서 층간 금속층으로 기술되지만, 제 2 금속층 (618) 의 기능은 이로 제한되지 않는다. 따라서, 제 2 금속층 (618) 은 백플레인에서 신호 라인, 전극 및 다양한 다른 목적들로서 역할을 할 수도 있다. 옥사이드 TFT 영역에서, 제 2 금속층 (618) 은 옥사이드 TFT의 S/D 전극들로서 역할을 하도록 패터닝될 수 있다.
도 6h를 참조하면, 제 4 절연층 (620) 이 LTPS TFT 및 옥사이드 TFT 양자 위에 제공된다. 제 4 절연층 (620) 은 LTPS TFT 영역 및 옥사이드 TFT 영역 위에 평탄한 표면을 제공하기 위한 평탄화 층 (PLN) 일 수 있다. 제 7 마스크를 사용하여, 제 2 금속층 (618) 의 선택적인 부분들을 노출하도록 제 4 절연층 (620) 을 통해 컨택 홀이 제공될 수도 있다. 도 6h에서, 층간 금속층 (INT) 은 제 4 절연층 (620) 의 컨택 홀을 통해 노출된다. 제 4 절연층 (620) 이 LTPS TFT 및 옥사이드 TFT 위에서 평탄화 층 (PLN) 으로서 역할을 하는 동안, 옥사이드 TFT의 S/D 전극들 위에서 패시베이션층으로서 또한 역할한다. 따라서, 일부 실시예들에서, 제 4 절연층 (620) 은 옥사이드 TFT의 S/D 전극들을 노출시키기 위한 하나 이상의 컨택 홀들을 구비할 수도 있다.
도 6a를 참조하면, 제 8 마스크를 사용함으로써 제 4 절연층 (620) 위의 정해진 영역에 제 3 금속층 (622) 이 패터닝될 수 있다. 제 3 금속층 (622) 은 제 4 절연층 (620)을 통해 제 2 금속층 (618) 과 접촉할 수 있다. 예를 들어, 도 6a에 도시된 바와 같이 제 3 금속층 (622) 은 층간 금속층 (INT) 과 접촉할 수 있다. 일부 다른 실시예들에서, 제 4 절연층 (620) 위에 패터닝된 제 3 금속층 (622) 은 옥사이드 TFT의 S/D 전극과 접촉할 수 있다.
도 6a에 도시된 LTPS TFT 및 옥사이드 TFT는 백플레인에서 다양한 목적들로 역할을 하도록 구성될 수 있다. 본 발명에 기술된 옥사이드 TFT 및 LTPS TFT의 모든 조합은 도 6a에 도시된 옥사이드 TFT 및 LTPS TFT의 구성으로 달성될 수 있다. 도 6a에 도시된 LTPS TFT는 구동 회로에 포함된 TFT일 수도 있고, 옥사이드 TFT는 픽셀 회로에 포함된 TFT일 수도 있다. 도 6a에 도시된 LTPS TFT는 픽셀 회로에 포함된 TFT일 수도 있고, 옥사이드 TFT는 구동 회로에 포함된 TFT일 수도 있다. 도 6a에 도시된 LTPS TFT 및 옥사이드 TFT 양자는 단일 픽셀 회로 또는 다수의 픽셀 회로들에 포함된 TFT들일 수도 있다.
따라서, 백플레인의 제 3 금속층 (622) 의 기능은 백플레인 내에서 제 3 금속층 (622) 의 위치뿐만 아니라 제 3 금속층 (622) 에 연결된 TFT의 기능 및 위치에 따라 변할 수 있다. 예로서, 도 6a에 도시된 LTPS TFT는 픽셀 회로 내 구동 TFT일 수도 있고, 제 3 금속층 (622) 은 OLED 소자의 애노드로서 역할을 할 수도 있다. 일부 경우들에서, 도 6a에 도시된 LTPS TFT는 픽셀 회로의 스위칭 TFT일 수도 있고, 제 3 금속층 (622) 은 구동 회로로부터 신호를 송신하는 신호 라인일 수도 있다. 일부 경우들에서, LTPS TFT는 디스플레이의 비디스플레이 영역에 제공된 구동 회로를 구동하는 TFT들 중 하나일 수도 있고, 제 3 금속층 (622) 은 각각의 구동 회로로부터 신호를 송신하기 위한 신호 라인으로서 역할을 할 수도 있다. 상기 언급된 바와 같이, LTPS TFT 대신, 제 3 금속층 (622) 은 옥사이드 TFT의 S/D 전극들과 접촉할 수도 있고, 각각의 옥사이드 TFT와 연관된 기능을 제공한다.
도 6a의 구성에서, LTPS TFT의 게이트는 금속 옥사이드 층으로 형성되고, 금속 옥사이드 층은 옥사이드 TFT의 반도체 층을 형성한다. 또한, 백플레인에 제공된 몇몇 절연층들은 LTPS TFT 영역에서 일 목적으로 그리고 옥사이드 TFT 영역에서 또 다른 목적으로 역할을 한다. 이는 다수 타입들의 TFT들을 갖는 백플레인을 제조하는 보다 효율적인 방법을 제공할 수 있다.
도 7a는 본 발명의 실시예에 따른, 백플레인의 옥사이드 TFT 및 LTPS TFT의 또 다른 예시적인 구성이다. 도 7b 내지 도 7g는 도 7a에 도시된 구성의 백플레인 상에 옥사이드 TFT 및 LTPS TFT를 제조하는 과정의 옥사이드 TFT 및 LTPS TFT의 구성을 도시한 단면도들이다.
도 7b 및 도 7c를 참조하면, 기판 (702) 상의 버퍼층 (704) 및 폴리-실리콘 액티브 층 (706) 의 구성이 도 6b 내지 도 6h를 참조하여 기술된 구성과 동일하다. 따라서, 금속 옥사이드 층 (710)으로 LTPS TFT의 게이트 전극을 형성하는 것은 2개의 마스크들을 필요로 한다.
필요한 마스크들의 수의 추가 감소는 도 7d에 도시된 구성에 의해 구현된다. LTPS TFT 및 옥사이드 TFT 층간 유전체 층들 (ILD) 은 도 6a의 구성과 상이한 절연층들로 형성된다. 즉, LTPS TFT를 위한 ILD는 제 2 절연층 (612)으로 형성되고, 옥사이드 TFT를 위한 ILD는 제 3 절연층 (616) 으로 형성된다.
그러나, 도 7d에 도시된 구성에서, 동일한 절연층이 LTPS TFT 및 옥사이드 TFT를 위한 ILD로서 역할을 하도록 사용된다. 구체적으로, LTPS TFT를 위한 ILD로서 역할을 하는 제 2 절연층 (712) 은 또한 옥사이드 TFT를 위한 ILD로서 역할을 한다.
또한, 제 2 절연층 (712) 은 옥사이드 TFT를 위한 또 다른 목적으로 역할을 한다. 특히, 제 2 절연층 (712) 은 또한 옥사이드 TFT의 게이트 절연층 (GI_O) 으로서 역할을 하도록 제 3 마스크를 사용하여 패터닝된다. LTPS TFT를 위한 ILD와 함께 옥사이드 TFT를 위한 게이트 절연층 (GI_O) 및 ILD를 형성하는 것은 백플레인에 다수의 타입들의 TFT들을 제공하는 제조 프로세스 동안 적어도 하나의 마스크에 대한 필요성을 제거한다.
LTPS TFT에 적합한 ILD의 두께는 옥사이드 TFT에 적한한 ILD의 두께와 상이할 수도 있다. 또한, 게이트 절연층 (GI_O) 의 두께는 일반적으로 ILD의 두께와 상이하다. 따라서, 제 2 절연층 (712) 은 백플레인의 서로 다른 부분들에서 제 2 절연층 (712) 의 두께를 제어하기 위해 HTM를 사용하여 패터닝될 수 있다. 예로서, LTPS TFT 영역에서, 제 2 절연층 (712) 은 LTPS TFT를 위한 ILD로서 역할을 하기에 적합한 제 1 두께로 제공될 수 있다. 옥사이드 TFT 영역에서, ILD로서 역할을 하는 제 2 절연층 (712) 의 부분들은 제 2 두께로 제공될 수 있고, 게이트 절연층 (GI_O) 으로서 역할을 하는 다른 부분들이 제 3 두께로 제공될 수 있다.
일부 경우들에서, LTPS TFT 영역 및 옥사이드 TFT 영역의 제 2 절연층 (712)을 위한 제 1 두께 및 제 2 두께는 동일할 수도 있다. 일 실시예에서, 제 2 절연층 (712) 이 ILD로서 역할을 하면 약 4000Å의 두께로 제공될 수도 있지만, 옥사이드 TFT의 게이트 절연층 (GI_O) 으로서 역할을 하면 약 2000Å의 두께로 제공될 수도 있다.
도 7e를 참조하면, 제 1 금속층 (714) 이 제 2 절연층 (712) 위에 제공된다. 제 4 마스크를 사용하여, 제 1 금속층 (714) 은 LTPS TFT의 S/D 전극들뿐만 아니라 옥사이드 TFT의 게이트 전극을 제공하도록 패터닝된다. 도 6a에 도시된 구성과 달리, 제 1 금속층 (714) 은 또한 도 7e에 도시된 바와 같은 옥사이드 TFT의 S/D 전극들을 형성한다. 즉, LTPS TFT의 게이트 전극을 배제한, LTPS TFT 및 옥사이드 TFT를 위한 모든 전극들은 동일한 금속층 (즉, 제 1 금속층 (714))으로 형성된다. 옥사이드 TFT의 게이트 전극과 함께 옥사이드 TFT 및 LTPS TFT의 S/D 전극들을 단일 금속층으로 형성함으로써 적어도 하나 적은 마스크가 필요하다.
도 7f를 참조하면, 제 3 절연층 (716) 및 제 4 절연층 (720) 이 제 1 금속층 (714) 위에 제공된다. 제 3 절연층 (716) 은 LTPS TFT 및 옥사이드 TFT 양자의 S/D 전극들을 위한 패시베이션층으로서 역할을 할 수 있다. 제 4 절연층 (720) 은 제 3 절연층 (716) 위에 제공된다. 제 4 절연층 (720) 은 LTPS TFT 및 옥사이드 TFT 위에 평탄한 표면을 제공하는 평탄화 층으로서 역할을 할 수 있다.
도 6a에 도시된 구성에서, LTPS TFT를 위한 패시베이션층으로 역할을 하는 제 3 절연층 (616) 은 옥사이드 TFT를 위한 ILD로서 역할을 한다. 따라서, S/D 전극들을 위한 컨택홀들은 제 3 절연층 (616) 위에 제 4 절연층 (620)을 제공하기 전에 형성되어야 하고, 이어서 별도의 프로세스가 제 4 절연층 (620)을 통해 또 다른 컨택홀(들)을 형성하기 위해 필요하다.
그러나, 도 7a에 도시된 바와 같이 구성된 실시예들에서, 제 3 절연층 (716) 및 제 4 절연층 (720) 각각은 LTPS TFT 및 옥사이드 TFT를 위해 동일한 기능으로 역할을 한다. 특히, 제 3 절연층 (716) 은 LTPS TFT 및 옥사이드 TFT를 위한 패시베이션층으로 역할을 하므로, 제 4 절연층 (720)을 제공하기 전에 제 3 절연층 (716)을 패터닝할 필요가 없다. 대신, S/D 전극 접촉을 위한 컨택홀(들)은 제 3 절연층 (716) 및 제 4 절연층 (720)을 제공한 후 단일 마스크로 생성될 수 있다.
도 7g를 참조하면, 제 2 금속층 (718)이 TFT들 중 하나의 S/D 전극과 접촉하도록 제 4 절연층 (716) 위에 제공된다. 도 7g에서, 제 2 금속층 (718) 은 제 3 절연층 및 제 4 절연층에 제공된 컨택홀을 통해 옥사이드 TFT의 S/D 전극과 접촉되는 것으로 도시된다. 그러나, 이는 단지 예시이다. 경우에 다라, 제 2 금속층 (718) 이 LTPS TFT의 S/D 전극과 접촉할 수 있도록 컨택홀이 제 3 절연층 및 제 4 절연층에 제공될 수도 있다. 상기 기술된 바와 같이, LTPS TFT 및 옥사이드 TFT는 본 발명에 기술된 임의의 예시적인 구성들을 위해 백플레인 내에서 사용될 수도 있다. 따라서, 제 2 금속층 (718) 의 기능은 제 2 금속층 (718) 이 접촉하고 있는 특정한 TFT의 용도에 따라 변할 수 있다.
도 8은 다수의 타입들의 TFT들 (즉, 적어도 하나의 LTPS TFT 및 적어도 하나의 옥사이드 TFT) 로 구성된 예시적인 픽셀 회로의 평면도이다.
예를 들어 도 7a와 같이 구성된, S/D 전극들 및 게이트 전극이 단일 금속층으로 형성되는 실시예들에서, 게이트 라인 및 S/D 라인은 서로 교차할 수도 있다. 물론, 게이트 라인 및 S/D 라인은 서로 접촉하지 않아야 한다. 따라서, 액티브 층 옥사이드 TFT로서 사용되는, 금속 옥사이드 층은 또한 쇼트 (short) 되지 않고 서로 교차하는 라인들을 라우팅하기 위한 수단으로서 사용될 수 있다.
도 8을 참조하면, 제 1 라인 (810) 은 수평 방향으로 배열되고, 제 2 라인 (820) 은 수직 방향으로 배열된다. 제 1 라인 (810) 은 “X”로 표기된 영역에서 분리되는 다수의 부분들 (예를 들어, 810A, 810B) 에 제공된다. 그렇지 않으면, 제 1 라인 (810) 은 제 2 라인 (820)을 가로질러 진행하여, 교차 영역 “X”에서 라인들 간의 쇼트가 발생한다. 또한, 제 1 라인 (810) 및 제 2 라인 (820) 의 금속층 아래 금속 옥사이드 층은 교차 영역 “X”에서 제공되도록 패터닝된다. 교차 영역 “X”에서 금속 옥사이드 층의 전도도는 LTPS TFT의 게이트 전극으로 구성된 금속 옥사이드 층과 유사한 방식으로 증가될 수 있다. 컨택홀들이 제 1 라인 (810) 의 제 1 부분 (810A) 및 제 2 부분 (810B) 은 아래의 금속 옥사이드 층과 접촉하도록 금속 옥사이드 층 위에 제공된 절연층을 통해 제공될 수 있다. 이러한 방식으로, 교차 영역 “X”에 제공된 금속 옥사이드 층은 제 1 라인의 부분들 (810A, 810B) 을 연결하기 위한 브리지 (bridge) 로서 역할을 할 수 있다. 따라서, 제 1 라인 (810) 및 제 2 라인 (820) 은 TFT의 S/D 전극 및 게이트 전극이 단일 금속층을 구비하는 실시예들에서도 서로 가로질러 라우팅될 수 있다.
본 발명에서, 옥사이드 TFT의 액티브 층로서 역할을 하는 금속 옥사이드 층은 인듐-갈륨-아연-옥사이드로 조성된 것으로 기술된다. 그러나, 이는 단지 예시이다. 다양한 다른 조성들이 본 발명의 금속 옥사이드 층으로 사용될 수 있다. 금속 옥사이드 층의 구성 재료의 예들은 인듐-주석-갈륨-아연 옥사이드 (In-Sn-Ga-Zn-O)-계 재료와 같은 4가 금속 옥사이드, 인듐-갈륨-아연-옥사이드 (In-Ga-Zn-O)-계 재료, 인듐-주석-아연-옥사이드 (In-Sn-Zn-O)-계 재료, 인듐-알루미늄-아연-옥사이드 (In-Al-Zn-O)-계 재료, 인듐-하프늄-아연-옥사이드 (In-Hf-Zn-O)-계 재료, 주석-갈륨-아연-옥사이드 (Sn-Ga-Zn-O)-계 재료, 알루미늄-갈륨-아연-옥사이드 (Al-Ga-Zn-O-계 재료) 및 주석-알루미늄-아연-옥사이드 (Sn-Al-Zn-O)-계 재료와 같은 3가 금속 옥사이드, 및 인듐-아연-옥사이드 (In-Zn-O)-계 재료, 주석-아연-옥사이드 (Sn-Zn-O)-계 재료, 알루미늄-아연-옥사이드 (Al-Zn-O)-계 재료, 아연-마그네슘-옥사이드 (Zn-Mg-O)-계 재료, 주석-마그네슘-옥사이드 (Sn-Mg-O)-계 재료, 인듐-마그네슘-옥사이드 (In-Mg-O)-계 재료, 인듐-갈륨-옥사이드 (In-Ga-O)-계 재료와 같은 2가 금속 옥사이드, 및 인듐-옥사이드 (In-O)-계 재료, 주석-옥사이드 (Sn-O)-계 재료 및 아연-옥사이드 (Zn-O)-계 재료와 같은 금속 옥사이드를 포함한다. 각각의 금속 옥사이드 층에 포함된 원소들의 조성 비들은 구체적으로 제한되지 않고, 다양한 조성 비들로 조정될 수도 있다.
본 발명은 바람직한 실시예들에 대해 구체적으로 도시되고 기술되지만, 전술한 형태들 및 상세들 및 이들의 다른 변화들은 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어질 수도 있다는 것이 당업자에게 이해될 것이다. 따라서, 본 발명은 기술되고 예시된 정확한 형태들 및 상세들로 제한되지 않지만, 첨부된 청구항들의 범위 내에 있는 것으로 의도된다. 낮은 리프레시 레이트 구동 모드 및 이러한 구동 모드에 적합한 TFT 백플레인이 OLED 디스플레이의 맥락에서 기술되었지만, 본 발명에 개시된 실시예들의 유사한 TFT 백플레인은 LCD (liquid crystal display) 및 다양한 다른 타입들의 디스플레이들에 사용될 수 있다.

Claims (13)

  1. 디스플레이 영역 및 상기 디스플레이 영역의 주변에 배치되는 비디스플레이 영역을 포함하는 기판;
    상기 디스플레이 영역에 배치되는 복수의 픽셀; 및
    상기 비디스플레이 영역에 배치되는 게이트 드라이버를 포함하고,
    상기 복수의 픽셀은 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 게이트 드라이버는 제3 트랜지스터를 포함하며,
    상기 제1 트랜지스터 및 상기 제3 트랜지스터는 LTPS(low-temperature-poly-silicon) TFT이고,
    상기 제2 트랜지스터는 옥사이드(oxide) TFT인, 표시 장치.
  2. 제1항에 있어서,
    상기 게이트 드라이버와 상기 복수의 픽셀 사이에 배치되는 스캔 신호 라인 및 발광 신호 라인을 더 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 게이트 드라이버는 상기 스캔 신호 라인 및 상기 발광 신호 라인을 통해 상기 복수의 픽셀로 스캔 신호 및 발광 신호를 인가하도록 구성되는, 표시 장치.
  4. 제1항에 있어서,
    상기 복수의 픽셀은 OLED(organic light-emitting diode) 소자를 더 포함하고,
    상기 제1 트랜지스터는 상기 OLED 소자의 애노드와 전기적으로 연결되는, 표시 장치.
  5. 제4항에 있어서,
    상기 제1 트랜지스터와 상기 애노드를 연결하는 연결 전극을 더 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 연결 전극과 상기 제2 트랜지스터를 커버하는 평탄화층을 더 포함하고,
    상기 애노드는 상기 평탄화층 상에 배치되는, 표시 장치.
  7. 제1항에 있어서,
    상기 제1 트랜지스터의 반도체층과 게이트 전극 사이에 배치되는 게이트 절연층을 더 포함하고,
    상기 제2 트랜지스터는 상기 게이트 절연층 상에 배치되는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트 전극을 커버하는 절연층을 더 포함하고,
    상기 제2 트랜지스터의 게이트 전극은 상기 절연층 상에 배치되는, 표시 장치.
  9. 제1항에 있어서,
    상기 제2 트랜지스터는 데이터 신호 라인과 연결되는, 표시 장치.
  10. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터를 커버하는 절연층을 더 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 복수의 픽셀은 제4 트랜지스터 및 제5 트랜지스터를 더 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제2 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 스위칭 트랜지스터인, 표시 장치.
  13. 제1항에 있어서,
    상기 비디스플레이 영역에 배치되는 인버터 회로, 멀티플렉서 또는 정전기 방지회로를 더 포함하는, 표시 장치.
KR1020237005255A 2014-12-31 2015-12-09 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인 KR20230025508A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14/588,205 US9634038B2 (en) 2014-02-25 2014-12-31 Display backplane having multiple types of thin-film-transistors
US14/588,205 2014-12-31
KR1020177015640A KR102501162B1 (ko) 2014-02-25 2015-12-09 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
PCT/KR2015/013439 WO2016108464A1 (en) 2014-12-31 2015-12-09 Display backplane having multiple types of thin-film-transistors

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020177015640A Division KR102501162B1 (ko) 2014-02-25 2015-12-09 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인

Publications (1)

Publication Number Publication Date
KR20230025508A true KR20230025508A (ko) 2023-02-21

Family

ID=56287634

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237005255A KR20230025508A (ko) 2014-12-31 2015-12-09 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인

Country Status (2)

Country Link
KR (1) KR20230025508A (ko)
WO (1) WO2016108464A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180024817A (ko) * 2016-08-31 2018-03-08 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
CN106653766A (zh) * 2016-11-21 2017-05-10 昆山工研院新型平板显示技术中心有限公司 显示器背板的制作方法及具有该显示器背板的显示器
JP7234380B2 (ja) * 2020-06-23 2023-03-07 武漢華星光電半導体顕示技術有限公司 アレイ基板及びその製造方法
CN113053914B (zh) 2021-03-08 2023-05-02 武汉华星光电半导体显示技术有限公司 显示面板及显示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI412125B (zh) * 2007-07-17 2013-10-11 Creator Technology Bv 電子元件及電子元件之製法
US20090085039A1 (en) * 2007-09-28 2009-04-02 Tpo Displays Corp. Image display system and fabrication method thereof
TWI423194B (zh) * 2010-09-21 2014-01-11 Waltop Int Corp 整合電磁式感應輸入之平面顯示裝置與薄膜電晶體陣列基板
CN102645801B (zh) * 2011-04-07 2014-10-29 京东方科技集团股份有限公司 薄膜晶体管阵列基板、彩膜基板、制作方法和显示设备
CN103000632B (zh) * 2012-12-12 2015-08-05 京东方科技集团股份有限公司 一种cmos电路结构、其制备方法及显示装置

Also Published As

Publication number Publication date
WO2016108464A1 (en) 2016-07-07

Similar Documents

Publication Publication Date Title
KR102404159B1 (ko) 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
CN107004682B (zh) 显示器背板以及包括该显示器背板的显示器
KR102566477B1 (ko) 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
JP7359701B2 (ja) 表示パネルおよび表示装置
WO2016011719A1 (zh) 像素驱动电路、驱动方法、阵列基板及显示装置
KR20160081709A (ko) 표시 장치
KR20230025508A (ko) 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
JP2016157073A (ja) 表示装置
KR102501162B1 (ko) 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
KR102479304B1 (ko) 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
KR20140127441A (ko) 박막 트랜지스터 및 유기 발광 표시 장치
KR102720495B1 (ko) 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
KR20240155374A (ko) 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal