KR20190064101A

KR20190064101A - 유기 발광 표시 장치

Info

Publication number: KR20190064101A
Application number: KR1020170163396A
Authority: KR
Inventors: 김지아; 조승완
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-11-30
Filing date: 2017-11-30
Publication date: 2019-06-10
Also published as: KR102475639B1

Abstract

본 출원은 화소가 발광하는 구간에서 구동 전압 라인과 기준 전원 전압 라인 사이가 전기적으로 연결되더라도 기준 전원 전압이 상승하는 IR 라이징 현상을 방지할 수 있는 유기 발광 표시 장치에 관한 것이다. 본 출원에 따른 유기 발광 표시 장치는 화상을 표시하는 화소, 화소와 연결되어 점등 검사를 수행하는 점등 검사 트랜지스터, 점등 검사 트랜지스터를 턴-온 시키는 인에이블 신호를 공급하는 인에이블 라인, 점등 검사를 수행하기 위한 점등 검사 데이터를 공급하는 점등 검사 데이터 라인, 화소의 기준 전원 전압을 공급하는 기준 전원 전압 라인, 및 점등 검사 데이터 라인과 기준 전원 전압 라인을 전기적으로 연결하는 연결부를 포함한다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}

본 출원은 유기 발광 표시 장치에 관한 것이다.

정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치 분야 기술이 많이 개발되고 있다. 표시 장치 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 화상을 표시한다. 유기 발광 표시 장치는 빠른 응답속도를 가짐과 동시에 자발광에 따라 저계조 표현력이 가능하여 차세대 디스플레이로 각광받고 있다.

유기 발광 표시 장치는 화상을 표시하는 화소들이 마련된 표시 영역과 표시 영역의 외곽에 배치되어 화상을 표시하지 않는 비표시 영역을 갖는 표시 패널을 포함한다. 화소들 각각은 스캔 신호에 의해 구동하며, 데이터 전압의 크기에 대응하는 밝기로 발광한다.

기준 전원 전압 라인의 물리적인 크기가 충분하지 않은 경우, 기준 전원 전압이 상승하는 현상이 발생한다. 기준 전원 전압이 상승하는 현상을 IR 라이징 현상이라고 정의한다. IR 라이징 현상이 발생하는 경우, 기준 전원 전압이 화소 별로 상이하게 공급되어 표시 영역 내에서 휘도 편차가 발생한다.

본 출원은 화소가 발광하는 구간에서 구동 전압 라인과 기준 전원 전압 라인 사이가 전기적으로 연결되더라도 기준 전원 전압이 상승하는 IR 라이징 현상을 방지할 수 있는 유기 발광 표시 장치를 제공하고자 한다.

본 출원에 따른 유기 발광 표시 장치는 화상을 표시하는 화소, 화소와 연결되어 점등 검사를 수행하는 점등 검사 트랜지스터, 점등 검사 트랜지스터를 턴-온 시키는 인에이블 신호를 공급하는 인에이블 라인, 점등 검사를 수행하기 위한 점등 검사 데이터를 공급하는 점등 검사 데이터 라인, 화소의 기준 전원 전압을 공급하는 기준 전원 전압 라인, 및 점등 검사 데이터 라인과 기준 전원 전압 라인을 전기적으로 연결하는 연결부를 포함한다.

본 출원은 점등 검사 데이터 라인과 기준 전원 전압 라인을 전기적으로 연결하여 기준 전원 전압 라인의 물리적인 크기를 증가시킨다. 기준 전원 전압 라인의 물리적인 크기가 증가함에 따라, 화소가 발광하는 구간에서 구동 전압 라인과 기준 전원 전압 라인 사이가 전기적으로 연결되더라도 기준 전원 전압이 상승하는 IR 라이징 현상을 방지할 수 있다.

도 1은 본 출원에 따른 유기 발광 표시 장치의 개념적 블록도이다.
도 2는 본 출원의 일 예에 따른 화소의 내부 회로도이다.
도 3은 본 출원의 일 예에 따른 화소의 단면도이다.
도 4는 본 출원에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 도면이다.
도 5는 일 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 회로도이다.
도 6은 일 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 평면도이다.
도 7은 도 6의 Ⅰ-Ⅰ`를 나타낸 단면도이다.
도 8은 도 6의 Ⅱ-Ⅱ`를 나타낸 단면도이다.
도 9는 다른 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 회로도이다.
도 10은 다른 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 평면도이다.
도 11은 도 10의 Ⅲ-Ⅲ`를 나타낸 단면도이다.
도 12는 또 다른 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 회로도이다.
도 13은 또 다른 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 평면도이다.
도 14는 도 13의 Ⅳ-Ⅳ`를 나타낸 단면도이다.
도 15는 본 출원에 따른 유기 발광 표시 장치의 점등 검사 영역 및 구동 영역에서의 인에이블 신호, 점등 검사 데이터, 반전 인에이블 신호, 및 디지털 비디오 데이터를 나타낸 파형도이다.

본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원은 청구항의 범주에 의해 정의될 뿐이다.

본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.

"제 1 수평 축 방향", "제 2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 출원의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는 본 출원에 따른 유기 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.

도 1은 도 1은 본 출원에 따른 유기발광 표시장치의 개념적 블록도이다. 본 출원에 따른 유기 발광 표시 장치는 표시 패널(100), 게이트 구동부(110), 데이터 구동부(120), 및 타이밍 컨트롤러(Timing Controller, T-CON)(130)를 포함한다.

표시 패널(100)은 표시영역과 표시영역의 주변에 마련된 비표시영역을 포함한다. 표시영역은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 비표시영역은 표시 패널(100)의 외곽에 있으며, 표시영역을 외부의 충격으로부터 보호하는 영역이다. 표시 패널(100)에는 게이트 라인들(GL1~GLp, p는 2 이상의 양의 정수), 데이터 라인들(DL1~DLq, q는 2 이상의 양의 정수) 및 센싱 라인들(SL1~SLq)이 마련된다.

데이터 라인들(DL1~DLq) 및 센싱 라인들(SL1~SLq)은 게이트 라인들(GL1~GLp)과 교차할 수 있다. 데이터 라인들(DL1~DLq)과 센싱 라인들(SL1~SLq)은 서로 평행할 수 있다. 표시 패널(100)은 화소(P)들이 마련되는 하부기판과 외부의 이물질로부터 화소(P)들을 보호하기 위한 봉지(Encapsulation) 기능을 수행하는 상부기판을 포함할 수 있다. 화소(P)들 각각은 게이트 라인들(GL1~GLp) 중 어느 하나, 데이터 라인들(DL1~DLq) 중 어느 하나 및 센싱 라인들(SL1~SLq) 중 어느 하나에 접속될 수 있다.

게이트 구동부(120)는 타이밍 컨트롤러(130)로부터 게이트 구동부 제어 신호(GCS)를 공급받고, 게이트 구동부 제어 신호(GCS)에 따라 게이트 신호들을 생성하여 게이트 라인들(GL1~GLp)에 공급한다.

데이터 구동부(120)는 타이밍 컨트롤러(130)로부터 데이터 구동부 제어 신호(DCS)를 공급받고, 데이터 구동부 제어 신호(DCS)에 따라 데이터전압들을 생성하여 데이터 라인들(DL1~DLq)에 공급한다. 또한, 데이터 구동부(120)는 화소(P)들 각각의 전압 및 전류 특성을 센싱하여 센싱 데이터(SEN)를 생성하여 타이밍 컨트롤러(130)로 공급한다.

타이밍 컨트롤러(130)는 외부로부터 화상의 표시 타이밍을 제어하는 타이밍 신호(TS)와 화상을 구현하기 위한 색상 별 정보를 포함하고 있는 디지털 비디오 데이터(DATA)를 공급받는다. 타이밍 컨트롤러(130)의 입력단에는 타이밍 신호(TS)와 디지털 비디오 데이터(DATA)가 설정된 프로토콜에 의해 입력된다. 또한, 타이밍 컨트롤러(130)는 데이터 구동부(120)로부터 화소(P)들 각각의 전압 및 전류 특성에 따른 센싱 데이터(SEN)를 공급받는다.

타이밍 신호(TS)는 수직 동기 신호(Vertical sync signal, Vsync), 수평 동기 신호(Horizontal sync signal, Hsync), 데이터 인에이블 신호(Data Enable signal, DE), 및 도트 클럭(Dot clock, DCLK)을 포함한다. 타이밍 컨트롤러(130)는 센싱 데이터(SEN)에 기초하여 디지털 비디오 데이터(DATA)를 보상한다.

타이밍 컨트롤러(130)는 게이트 구동부(110), 데이터 구동부(120), 스캔 구동부 및 센싱 구동부의 동작 타이밍을 제어하기 위한 구동부 제어 신호들을 생성한다. 구동부 제어 신호들은 게이트 구동부(110)의 동작 타이밍을 제어하기 위한 게이트 구동부 제어 신호(GCS), 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 구동부 제어 신호(DCS), 스캔 구동부의 동작 타이밍을 제어하기 위한 스캔 구동부 제어 신호 및 센싱 구동부의 동작 타이밍을 제어하기 위한 센싱 구동부 제어 신호를 포함한다.

타이밍 컨트롤러(130)는 모드 신호에 따라 표시 모드와 센싱 모드 중 어느 하나의 모드로 데이터 구동부(120), 스캔 구동부 및 센싱 구동부를 동작시킨다. 표시 모드는 표시 패널(100)의 화소(P)들이 화상을 표시하는 모드이고, 센싱 모드는 표시 패널(100)의 화소(P)들 각각의 구동 트랜지스터(DT)의 전류를 센싱하는 모드이다. 표시 모드와 센싱 모드 각각에서 화소(P)들 각각에 공급되는 스캔 신호의 파형과 센싱 신호의 파형이 변경되는 경우, 표시 모드와 센싱 모드 각각에서 데이터 구동부 제어 신호(DCS), 스캔 구동부 제어 신호 및 센싱 구동부 제어 신호 역시 변경될 수 있다. 따라서, 타이밍 컨트롤러(130)는 표시 모드와 센싱 모드 중 어느 모드인지에 따라 해당하는 모드에 대응하여 데이터 구동부 제어 신호(DCS), 스캔 구동부 제어 신호 및 센싱 구동부 제어 신호를 생성한다.

타이밍 컨트롤러(130)는 게이트 구동부 제어 신호(GCS)를 게이트 구동부(110)로 출력한다. 타이밍 컨트롤러(130)는 보상 디지털 비디오 데이터와 데이터 구동부 제어 신호(DCS)를 데이터 구동부(120)로 출력한다. 타이밍 컨트롤러(130)는 스캔 구동부 제어 신호를 스캔 구동부로 출력한다. 타이밍 컨트롤러(130)는 센싱 구동부 제어 신호를 센싱 구동부로 출력한다.

또한, 타이밍 컨트롤러(130)는 데이터 구동부(120), 스캔 구동부 및 센싱 구동부를 표시 모드와 센싱 모드 중에 어느 모드로 구동할지에 따라 해당 모드를 구동하기 위한 모드 신호를 생성한다. 타이밍 컨트롤러(130)는 모드 신호에 따라 표시 모드와 센싱 모드 중 어느 하나의 모드로 데이터 구동부(120), 스캔 구동부 및 센싱 구동부를 동작시킨다.

도 2는 본 출원의 일 예에 따른 화소(P)의 내부 회로도이다. 일 예에 따른 화소(P)는 구동 트랜지스터(DT), 발광 소자(EL), 스토리지 커패시터(Cst), 및 제 1 내지 제 6 트랜지스터(T1~T6)을 포함한다. 이하의 설명에서, 본 출원의 일 예에 다른 구동 트랜지스터(DT) 및 제 1 내지 제 6 트랜지스터(T1~T6)는 게이트(gate) 전극, 소스(source) 전극, 및 드레인(drain) 전극을 갖는 P형 MOSFET으로 구현되는 것으로 가정하기로 한다.

구동 트랜지스터(DT)의 게이트 전극은 스토리지 커패시터(Cst)의 일 측 전극, 제 1 트랜지스터(T1)의 드레인 전극, 및 제 5 트랜지스터(T5)의 드레인 전극이 연결된 제 1 노드(Node)(N1)에 접속된다. 구동 트랜지스터(DT)의 소스 전극은 화소 구동 전원(ELVDD)을 소스 전극으로 공급받는 제 3 트랜지스터(T3)의 드레인 전극과 연결된다. 구동 트랜지스터(DT)의 드레인 전극은 제 4 트랜지스터(T4)의 소스 전극과 연결된다.

구동 트랜지스터(DT)의 게이트 전극에 문턱 전압보다 큰 전압이 공급되는 경우 턴-온 된다. 턴-온 된 구동 트랜지스터(DT)는 소스 전극에서 드레인 전극으로 구동 전류를 흘린다.

발광 소자(EL)는 애노드 전극 및 캐소드 전극을 포함한다. 발광 소자(EL)는 애노드 전극으로부터 캐소드 전극으로 구동 전류를 흘린다. 발광 소자(EL)의 애노드 전극은 제 4 트랜지스터(T4)의 드레인 전극이 연결된 제 2 노드(N2)에 접속된다. 발광 소자(EL)의 캐소드 전극은 저전위 전원 전압(ELVSS)이 형성된 접지 라인에 캐소드 전극이 연결된다. 발광 소자(EL)는 구동 트랜지스터(DT)로부터 흐르는 구동 전류에 대응하는 밝기로 발광한다.

스토리지 커패시터(Cst)는 양 측 전극을 갖는다. 스토리지 커패시터(Cst)의 일 측 전극은 제 1 노드(N1)에 연결된다. 스토리지 커패시터(Cst)의 타 측 전극은 화소 구동 전원(ELVDD) 라인에 연결된다.

스토리지 커패시터(Cst)는 제 1 노드(N1)에 연결된 제 5 트랜지스터(T5)가 턴-온 된 경우 화소 구동 전원(ELVDD)과 제 1 노드(N1)의 차전압을 저장한다. 스토리지 커패시터(Cst)는 제 5 트랜지스터(T5)가 턴-오프 된 경우 제 1 노드(N1)에 저장한 차전압을 유지한다. 또한, 스토리지 커패시터(Cst)는 저장되어 유지한 전압을 이용하여 구동 트랜지스터(DT)의 구동을 제어할 수 있다.

제 1 트랜지스터(T1)의 게이트 전극은 제 2 스캔 신호(Scan2)를 공급받는다. 제 1 트랜지스터(T1)의 소스 전극은 구동 트랜지스터(DT)의 드레인 전극과 연결된다. 제 1 트랜지스터(T1)의 드레인 전극은 제 1 노드(N1)와 연결된다. 제 1 트랜지스터(T1)는 제 2 스캔 신호(Scan2)에 의해 턴-온 되어, 제 1 노드(N1)의 전압을 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱 전압(Vtp)의 합인 Vdata+Vtp까지 상승시킨다.

제 2 트랜지스터(T2)의 게이트 전극은 제 2 스캔 신호(Scan2)를 공급받는다. 제 2 트랜지스터(T2)의 소스 전극은 데이터 라인(DL)과 연결되어 데이터 전압(Vdata)을 공급받는다. 제 2 트랜지스터(T2)의 드레인 전극은 구동 트랜지스터(DT)의 소스 전극과 연결된다. 제 2 트랜지스터(T1)는 제 2 스캔 신호(Scan2)에 의해 턴-온 되어, 구동 트랜지스터(DT)의 소스 전극에 데이터 전압(Vdata)을 공급한다.

제 3 트랜지스터(T3)의 게이트 전극은 발광 제어 신호(EM)를 공급받는다. 제 3 트랜지스터(T3)의 소스 전극은 화소 구동 전원(ELVDD)을 공급받는다. 제 3 트랜지스터(T3)의 드레인 전극은 구동 트랜지스터(DT)의 소스 전극과 연결된다. 제 3 트랜지스터(T3)는 발광 제어 신호(EM)에 의해 턴-온 되어, 구동 트랜지스터(DT)에 화소 구동 전원(ELVDD)을 공급하여 구동 트랜지스터(DT)가 구동 전류를 흐르게 한다.

제 4 트랜지스터(T4)의 게이트 전극은 발광 제어 신호(EM)를 공급받는다. 제 4 트랜지스터(T4)의 소스 전극은 구동 트랜지스터(DT)의 드레인 전극과 연결된다. 제 4 트랜지스터(T4)의 드레인 전극은 제 2 노드(N2)와 연결된다. 제 4 트랜지스터(T4)는 발광 제어 신호(EM)에 의해 턴-온 되어, 구동 전류가 발광 소자(EL)를 흐르게 하여 발광 소자(EL)를 발광시킨다.

제 5 트랜지스터(T5)의 게이트 전극은 제 1 스캔 신호(Scan1)를 공급받는다. 제 5 트랜지스터(T5)의 소스 전극은 초기화 전압(Vinit)을 공급받는다. 제 5 트랜지스터(T5)의 드레인 전극은 제 1 노드(N1)와 연결된다. 제 5 트랜지스터(T5)는 제 1 스캔 신호(Scan1)에 의해 턴-온 되어, 제 1 노드(N1)의 전압을 초기화 전압(Vinit)으로 초기화시킨다.

제 6 트랜지스터(T6)의 게이트 전극은 제 1 스캔 신호(Scan1)를 공급받는다. 제 6 트랜지스터(T6)의 소스 전극은 초기화 전압(Vinit)을 공급받는다. 제 6 트랜지스터(T6)의 드레인 전극은 제 2 노드(N2)와 연결된다. 제 6 트랜지스터(T6)는 제 1 스캔 신호(Scan1)에 의해 턴-온 되어, 제 2 노드(N2)의 전압을 초기화 전압(Vinit)으로 초기화시킨다.

본 발명의 제 1 실시예에 따른 화소(P)는 7개의 박막 트랜지스터(Thin Film Transistor, TFT)와 1개의 커패시터(Capacitor)로 이루어져 있어 7T1C 보상 회로로 통칭한다. 또한, 본 발명의 제 1 실시예에 따른 화소(P)는 2종류의 스캔 신호(Scan)와 1종류의 발광 제어 신호(EM)로 동작한다.

임의의 프레임(Frame)이 시작하는 시점에 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압(Vgs)은 게이트 로우 전압(VGL) 상태를 유지하고 있다. 또한, 발광 제어 신호(EM) 역시 게이트 로우 전압(VGL) 상태이다. 이에 따라, 제 3 및 제 4 트랜지스터(T3, T4)가 턴-온 된다. 이에 따라 구동 트랜지스터(DT)에 일정량의 구동 전류가 흐르게 되어 발광 소자(EL)를 발광시킨다.

이후, 발광 제어 신호(EM)가 게이트 하이 전압(VGH)을 갖고, 구동 트랜지스터(DT)의 소스 전극과 드레인 전극은 플로팅(Floating) 상태가 된다.

이후, 화소(P)는 초기화(Initialization) 단계를 갖는다. 초기화 단계에서, 제 1 스캔 신호(Scan1)가 게이트 로우 전압(VGL)이 되면 제 5 트랜지스터(T5)가 턴-온 되고, 초기화 전압(Vinit)이 제 1 노드(N1)에 인가된다. 초기화 단계 후 제 1 스캔 신호(Scan1)가 다시 게이트 하이 전압(VGH)이 되면 제 5 트랜지스터(T5)는 턴-오프 되고 제 1 노드(N1)는 플로팅 상태가 된다.

이후, 화소(P)는 프로그래밍(Programming) 단계를 갖는다. 프로그래밍 단계에서, 제 2 스캔 신호(Scan2)가 게이트 로우 전압(VGL)이 되면 제 1, 2, 6 트랜지스터(T1, T2, T6)가 턴-온 된다. 제 6 트랜지스터(T6)에 의해 발광 소자(EL)는 리셋된다. 또한, 제 2 트랜지스터(T2)가 턴-온 되어 구동 트랜지스터(DT)의 소스 전극에 데이터 전압(Vdata)이 공급된다.

본 출원의 일 예에 따른 화소(P)의 초기화 전압(Vinit)은 데이터 전압(Vdata)보다 낮다. 또한, 구동 트랜지스터(DT)의 소스 전극에 데이터 전압(Vdata)이 공급되고, 구동 트랜지스터(DT)의 게이트 전극에 초기화 전압이 공급된다. 이에 따라, 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압(Vgs)은 음(negative, -)의 전압 값을 갖게 된다.

게이트 전압과 소스 전압의 차전압(Vgs)이 음의 전압 값을 갖는 경우 구동 트랜지스터(DT)는 선형(Linear) 영역에서 동작한다. 이에 따라, 구동 트랜지스터(DT)의 드레인 전극의 전압은 상승한다. 제 1 트랜지스터(T1)가 턴-온 되어 있는 상태이기 때문에 구동 트랜지스터의 드레인 전극과 게이트 전극은 전기적으로 동일한 노드로 볼 수 있다. 결과적으로, 제1 노드(N1)의 전압은 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱 전압(Vth)을 합한 전압 값인 Vdata+Vth까지 상승한다. 여기에서 문턱 전압(Vth)은 음의 전압 값을 갖는다.

이후, 화소(P)는 문턱 전압(Vth) 센싱(sensing) 단계를 갖는다. 문턱 전압(Vth) 센싱 단계에서, 제1 노드(N1)의 전압이 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱 전압(Vth)을 합한 전압 값까지 상승한 상태이므로, 구동 트랜지스터(DT)는 턴-오프되어 누설(Subthreshold) 전류만이 흐르는 상태가 된다.

이 때, 데이터 전압(Vdata)을 기준으로 구동 트랜지스터(DT)의 게이트 전극의 전압인 Vdata+Vth를 센싱하여 문턱 전압(Vth)을 센싱할 수 있다.

이후, 발광 제어 신호(EM)가 다시 게이트 로우 전압(VGL)이 될 때 구동 트랜지스터의 드레인 전극에 화소 구동 전압(ELVDD)이 공급된다. 이에 따라 다음 프레임이 시작하고, 발광 소자(EL)는 발광한다.

도 3은 본 출원의 일 예에 따른 화소(P)의 단면도이다. 일 예에 따른 화소(P)는 베이스층(210), 버퍼층(220), 반도체층(230), 게이트 절연층(235), 제 1 금속층(240), 제 1 브릿지(241), 제 2 금속층(250), 제 1 층간 절연막(260), 제 3 금속층(270), 제 2 층간 절연막(280), 평탄화막(290), 애노드 전극(300), 발광층(320), 캐소드 전극(330), 및 격벽(340)을 포함한다.

베이스층(210)은 유기 발광 표시 장치의 최하층을 형성한다. 베이스층(210)은 상부에 마련된 회로부를 이루는 회로 소자들 및 배선들을 지지할 수 있다. 또는, 베이스층(210)은 가요성이 있는 플라스틱으로 형성되어, 유기 발광 표시 장치가 가요성이 있도록 할 수 있다.

버퍼층(220)은 베이스층(210)의 상부를 덮는다. 버퍼층(220)은 절연성이 우수한 재료로 형성된다. 버퍼층(220)은 베이스층(210)의 상부에 마련된 회로부를 이루는 회로 소자들 및 배선들을 외부의 충격 또는 정전기로부터 보호한다.

반도체층(230)은 버퍼층(220)의 상부에 배치된다. 반도체층(230)은 도핑된 반도체로 이루어진다. 반도체층(230)은 화소(P)를 구성하는 박막 트랜지스터의 채널을 형성한다. 반도체층(230)은 게이트 채널(231), 제 1 채널(232), 및 제 2 채널(233)을 포함한다. 게이트 채널(231)은 박막 트랜지스터의 게이트 전극의 채널을 형성한다. 제 1 및 제 2 전극층(233)은 박막 트랜지스터의 소스 전극 및 드레인 전극의 채널을 형성한다.

게이트 절연층(235)은 버퍼층(220) 및 반도체층(230)의 상부에 배치된다. 게이트 절연층(235)은 버퍼층(220) 및 반도체층(230)을 전체적으로 덮는다. 게이트 절연층(235)은 절연성이 우수한 재료로 형성된다. 게이트 절연층(235)은 반도체층(230)이 제 1 금속층(240)과 단락되는 것을 방지하고, 반도체층(230)이 이루는 박막 트랜지스터의 채널을 구분한다.

제 1 금속층(240)은 게이트 절연층(235)의 상부에 배치된다. 제 1 금속층(240)은 박막 트랜지스터의 게이트 전극 및 게이트 라인(GL1~GLp)을 형성하는 게이트 금속층이다. 제 1 금속층(240)은 전기 전도성이 우수한 금속 또는 합금으로 형성될 수 있다.

제 1 브릿지(241)는 게이트 절연층(235)의 상부에 배치된다. 제 1 브릿지(241)는 제 1 금속층(240)으로 마련된다. 즉, 제 1 브릿지(241)는 박막 트랜지스터의 게이트 전극 및 게이트 라인(GL1~GLp)을 형성하는 층과 동일한 층에 동일한 재료를 이용하여 형성한다.

제 1 층간 절연막(260)은 제 1 금속층(240) 및 제 1 브릿지(241)의 상부에 배치된다. 제 1 층간 절연막(260)은 전기 절연성이 우수한 물질로 형성된다.

제 3 금속층(270)은 제 1 층간 절연막(260)의 상부에 배치된다. 제 3 금속층(270)은 제 1 금속층(240) 중 박막 트랜지스터의 게이트 전극을 형성하는 제 1 금속층(240)과 중첩되어 배치된다. 제 3 금속층(270)은 박막 트랜지스터의 게이트 전극을 형성하는 제 1 금속층(240)과 상호 정전 용량을 형성한다. 제 3 금속층(270)은 스토리지 커패시턴스의 일 측 전극의 기능을 수행한다.

제 2 층간 절연막(280)은 제 1 층간 절연막(260) 및 제 3 금속층(270)의 상부에 배치된다. 제 2 층간 절연막(280)은 전기 절연성이 우수한 물질로 형성된다.

제 2 금속층(250)은 제 2 층간 절연막(280)의 상부에 배치된다. 제 2 금속층(250)은 화소(P)를 이루는 박막 트랜지스터의 제 1 전극(251) 및 제 2 전극(252)을 형성한다. 제 2 금속층(250)은 제 1 연결 트랜지스터(CT1)의 제 1 전극(253), 반전 인에이블 라인(254), 인에이블 라인(255), 및 점등 검사 데이터 라인(256)을 형성한다. 제 2 금속층(250)은 제 1 금속층(240)의 상부에 배치된 소스/드레인 금속층이다. 제 2 금속층(250)은 전기 전도성이 우수한 금속 또는 합금으로 형성될 수 있다.

제 1 및 제 2 컨택홀(CNT1, CNT2)은 제 1 및 제 2 금속층(240, 250)의 사이에 배치된 제 1 및 제 2 층간 절연막(260, 280)에 마련된다. 제 1 컨택홀(CNT1)은 제 1 연결 트랜지스터(CT1)의 제 1 전극(253)이 마련된 영역에서 제 1 및 제 2 층간 절연막(260, 280)을 관통하여 마련된다. 제 1 컨택홀(CNT1)은 제 1 연결 트랜지스터(CT1)의 제 1 전극(253)과 제 1 브릿지(241)를 연결한다. 제 2 컨택홀(CNT2)은 점등 검사 데이터 라인(256)이 마련된 영역에서 제 1 및 제 2 층간 절연막(260, 280)을 관통하여 마련된다. 제 2 컨택홀(CNT2)은 점등 검사 데이터 라인(256)과 제 1 브릿지(241)를 연결한다. 제 1 브릿지(241)는 반전 인에이블 라인(254), 인에이블 라인(255)과 전기적으로 접촉하지 않고 제 1 연결 트랜지스터(CT1)의 제 1 전극(253)과 점등 검사 데이터 라인(256)을 서로 전기적으로 연결시킬 수 있다.

평탄화막(290)은 제 2 층간 절연막(280) 및 제 2 금속층(250)의 상부에 배치된다. 평탄화막(290)은 상부면의 높이 차이를 감소시킨다. 이에 따라, 평탄화막(290)은 베이스층(210)을 기준으로 Z축 방향으로의 높이가 영역에 따라 편차가 발생하는 것을 해결할 수 있다.

애노드 전극(300)은 평탄화막(290)의 상부에 배치된다. 애노드 전극(300)은 화소(P)를 이루는 박막 트랜지스터의 제 2 전극(252)과 연결된다. 애노드 전극(300)은 박막 트랜지스터의 제 2 전극(252)에 구동 전압 또는 데이터 전압을 공급한다. 애노드 전극(300)은 화소(P) 별로 구분될 수 있다. 서로 인접한 애노드 전극(300) 사이는 격벽(340)으로 인하여 전기적으로 절연될 수 있다.

발광층(320)은 애노드 전극(300) 상에 마련된다. 발광층(320)은 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 전자 수송층(electron transporting layer)을 포함할 수 있다. 발광층(320)은 애노드 전극(300)과 캐소드 전극(330)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되어 유기 발광층에서 서로 결합하여 발광하게 된다.

캐소드 전극(330)은 발광층(320) 및 뱅크(340) 상에 마련된다. 캐소드 전극(330)은 구동 전압을 공급한다.

뱅크(340)는 화소(P)들의 애노드 전극(300) 사이에 마련된다. 뱅크(340)는 화소(P)들을 구획한다.

도 4는 본 출원에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 도면이다. 본 출원에 따른 유기 발광 표시 장치는 화소(P), 점등 검사 트랜지스터(TAP), 인에이블 라인(ENL), 점등 검사 데이터 라인(APDATL), 기준 전원 전압 라인(VSSL), 및 연결부(CON)를 포함한다.

화소(P)는 화상을 표시하는 표시 영역 내에 배치된다. 상술한 바와 같이 화소(P)는 발광 소자(EL)에 흐르는 구동 전류에 따라 화상을 표시한다. 도 3에서는 유기 발광 표시 장치의 외곽 영역에 배치된 화소(P) 하나만을 도시하였다.

점등 검사 트랜지스터(TAP)는 화소(P)와 연결된다. 점등 검사 트랜지스터(TAP)는 화소(P)의 점등 검사(Auto Probe, AP)를 수행한다.

점등 검사 트랜지스터(TAP)의 게이트 전극은 인에이블 라인(ENL)과 연결된다. 점등 검사 트랜지스터(TAP)의 제 1 전극은 화소(P)를 구성하는 데이터 라인(DL)과 연결된다. 점등 검사 트랜지스터(TAP)의 제 2 전극은 점등 검사 데이터 라인(APDATL)과 연결된다. 도 3과 같이 점등 검사 트랜지스터(TAP)가 P형 MOS 트랜지스터로 구현되는 경우, 제 1 전극은 소스 전극일 수 있고 제 2 전극은 드레인 전극일 수 있다. 그러나 이에 한정되지 않고, 점등 검사 트랜지스터(TAP)가 N형 MOS 트랜지스터로 구현되는 경우, 제 1 전극은 드레인 전극일 수 있고 제 2 전극은 소스 전극일 수 있다.

점등 검사 트랜지스터(TAP)는 인에이블 신호(EN)에 의해 턴-온 된다. 점등 검사 트랜지스터(TAP)는 턴-온 된 경우 제 1 전극을 통해 점등 검사 데이터(APDAT)를 화소(P)를 구성하는 데이터 라인(DL)에 공급한다. 점등 검사 트랜지스터(TAP)는 제 2 전극을 통해 점등 검사 데이터 라인(APDATL)으로부터 점등 검사 데이터(APDAT)를 공급받는다. 점등 검사 데이터(APDAT)는 화소(P)가 미리 설정된 영상 패턴을 표시하도록 한다. 화소(P)가 미리 설정된 영상 패턴을 정상적으로 표시하는 경우, 화소(P)가 정상적으로 구동하는 것을 확인할 수 있다.

인에이블 라인(ENL)은 화소(P)가 배치된 영역을 둘러싸도록 표시 영역의 외곽에 배치된 비표시 영역 상에 마련된다. 인에이블 라인(ENL)은 점등 검사 트랜지스터(TAP)의 게이트 전극에 접속된다. 인에이블 라인(ENL)은 인에이블 신호(EN)를 공급한다. 인에이블 신호(EN)는 점등 검사 트랜지스터(TAP)의 동작을 제어한다. 인에이블 신호(EN)는 점등 검사를 수행하는 점등 검사 구간에서 점등 검사 트랜지스터(TAP)를 턴-온 시킨다. 인에이블 신호(EN)는 점등 검사의 종료 후 유기 발광 표시 장치가 일반적인 화상을 표시하는 구동 구간에서 점등 검사 트랜지스터(TAP)를 턴-오프 시킨다.

점등 검사 데이터 라인(APDATL)은 비표시 영역 중 인에이블 라인(ENL)의 바깥쪽에 배치된다. 점등 검사 데이터 라인(APDATL)은 점등 검사 트랜지스터(TAP)의 제 1 전극과 연결된다. 점등 검사 데이터 라인(APDATL)은 점등 검사를 수행하기 위한 점등 검사 데이터(APDAT)를 공급한다.

기준 전원 전압 라인(VSSL)은 비표시 영역 중 점등 검사 데이터 라인(APDATL)의 바깥쪽에 배치된다. 기준 전원 전압 라인(VSSL)은 화소(P)의 기준 전원 전압(VSS)을 공급한다. 기준 전원 전압(VSS)은 화소(P)를 구성하는 발광 소자(EL)의 캐소드 전극에 공급되는 전압이다. 기준 전원 전압(VSS)은 그라운드(GND) 전압 또는 음수(-)의 크기를 갖는 전압일 수 있다.

연결부(CON)는 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL) 사이에 배치된다. 연결부(CON)는 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)을 전기적으로 연결한다.

점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)이 연결되지 않은 경우, 기준 전원 전압 라인(VSSL)의 배치 면적은 상대적으로 작다. 기준 전원 전압 라인(VSSL)의 배치 면적이 작은 경우, 기준 전원 전압 라인(VSSL)이 다른 라인과 전기적으로 연결되는 경우, 기준 전원 전압(VSS)의 크기가 쉽게 변화할 수 있다.

또한, 화소(P)가 발광하는 구간에서, 화소(P)에 구동 전압(VDD)을 공급하는 구동 전압 라인(VDDL)과, 화소(P)에 기준 전원 전압(VSS)을 공급하는 기준 전원 전압 라인(VSSL) 사이의 구동 트랜지스터(DT) 및 발광 제어 신호(EM)에 의해 턴-온 되는 제 3 및 제 4 트랜지스터(T3, T4)가 모두 턴-온 된다. 이에 따라, 구동 전압 라인(VDDL)과 기준 전원 전압 라인(VSSL) 사이가 전기적으로 연결된다.

구동 전압(VDD)의 크기는 화소(P)에 공급되는 전압의 크기 중 가장 크다. 따라서 구동 전압(VDD)의 크기는 기준 전원 전압(VSS)의 크기보다 크다. 이 때, 기준 전원 전압 라인(VSSL)의 물리적인 크기가 충분하지 않은 경우, 구동 전압 라인(VDDL)과 기준 전원 전압 라인(VSSL) 사이가 전기적으로 연결되는 경우, 기준 전원 전압(VSS)이 상승하는 현상이 발생한다. 기준 전원 전압(VSS)이 상승하는 현상을 IR 라이징 현상이라고 정의한다. IR 라이징 현상이 발생하는 경우, 기준 전원 전압(VSS)이 화소 별로 상이하게 공급되어 표시 영역 내에서 휘도 편차가 발생한다.

본 출원은 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)을 전기적으로 연결하는 연결부(CON)를 구비하여 기준 전원 전압 라인(VSSL)의 물리적인 크기를 증가시켰다. 점등 검사 데이터 라인(APDATL)은 점등 검사를 수행하는 점등 검사 구간에서만 사용된다. 점등 검사 데이터 라인(APDATL)은 점등 검사를 수행한 후에는 사용되지 않는다. 유기 발광 표시 장치가 화상을 표시하는 구동 구간에서 기준 전원 전압 라인(VSSL)을 구성하는 라인으로 점등 검사 데이터 라인(APDATL)을 이용하더라도 구동 상의 충돌이 발생하지 않는다.

본 출원은 연결부(CON)를 이용하여 기준 전원 전압 라인(VSSL)의 물리적인 크기를 증가시켜 기준 전원 전압 라인(VSSL)이 다른 구성 요소와 전기적으로 연결되더라도 기준 전원 전압(VSS)이 크게 변화하는 것을 방지할 수 있다. 본 출원은 화소(P)가 발광하는 구간에서 구동 전압 라인(VDDL)과 기준 전원 전압 라인(VSSL) 사이의 구동 트랜지스터(DT) 및 제 3 및 제 4 트랜지스터(T3, T4)가 모두 턴-온 되더라도 기준 전원 전압 라인(VSSL)의 기준 전원 전압(VSS)이 크게 변화하지 않는다. 이에 따라, 본 출원에 따른 유기 발광 표시 장치는 IR 라이징 현상을 방지할 수 있어, 기준 전원 전압(VSS)이 화소 별로 균일하게 공급되고, 표시 영역 내에서의 휘도 편차를 감소시킬 수 있다.

도 5는 일 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 회로도이다. 일 예에 따른 유기 발광 표시 장치는 제 1 연결 트랜지스터(CT1) 및 반전 인에이블 라인(IENL)을 더 포함한다.

제 1 연결 트랜지스터(CT1)는 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL) 사이에 배치된다. 제 1 연결 트랜지스터(CT1)의 게이트 전극은 반전 인에이블 라인(IENL)과 연결된다. 제 1 연결 트랜지스터(CT1)의 제 1 전극은 점등 검사 데이터 라인(APDATL)과 연결된다. 점등 검사 트랜지스터(TAP)의 제 2 전극은 기준 전원 전압 라인(VSSL)과 연결된다. 도 4와 같이 제 1 연결 트랜지스터(CT1)가 P형 MOS 트랜지스터로 구현되는 경우, 제 1 전극은 소스 전극일 수 있고 제 2 전극은 드레인 전극일 수 있다. 그러나 이에 한정되지 않고, 점등 검사 트랜지스터(TAP)가 N형 MOS 트랜지스터로 구현되는 경우, 제 1 전극은 드레인 전극일 수 있고 제 2 전극은 소스 전극일 수 있다.

반전 인에이블 라인(IENL)은 비표시 영역 중 인에이블 라인(ENL)의 안쪽에 배치된다. 반전 인에이블 라인(IENL)은 제 1 연결 트랜지스터(CT1)의 게이트 전극과 연결된다. 반전 인에이블 라인(IENL)은 반전 인에이블 신호(IENL)를 공급한다. 반전 인에이블 신호(EN_I)는 인에이블 신호(EN)와 위상이 반대인 신호이다.

인에이블 신호(EN)는 점등 검사 구간에서는 점등 검사 트랜지스터(TAP)를 턴-온 시키고, 구동 구간에서는 점등 검사 트랜지스터(TAP)를 턴-오프 시킨다. 반전 인에이블 신호(EN_I)는 점등 검사 구간에서는 제 1 연결 트랜지스터(CT1)를 턴-오프 시키고, 구동 구간에서는 제 1 연결 트랜지스터(CT1)를 턴-온 시킨다.

점등 검사 구간에서는 제 1 연결 트랜지스터(CT1)가 턴-오프 되어, 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)은 서로 전기적으로 차단된다. 이에 따라, 점등 검사 구간에서는 점등 검사 데이터 라인(APDATL)이 기준 전원 전압 라인(VSSL)의 영향을 받지 않는다. 점등 검사 데이터(APDAT)는 기준 전원 전압(VSS)의 영향을 받지 않고 점등 검사 트랜지스터(TAP)로 공급될 수 있다.

구동 구간에서는 제 1 연결 트랜지스터(CT1)가 턴-온 되어, 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)은 서로 전기적으로 연결된다. 점등 검사 데이터(APDAT)는 구동 구간에서는 공급되지 않는다. 점등 검사 데이터 라인(APDATL)은 본래는 전기적으로 특정한 전압 레벨을 갖지 않는 플로팅(floating) 상태이다.

점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)을 전기적으로 연결하는 경우, 점등 검사 데이터 라인(APDATL)은 기준 전원 전압 라인(VSSL)의 기능을 수행하게 된다. 이에 따라, 기준 전원 전압 라인(VSSL)의 물리적인 크기, 보다 구체적으로 폭 또는 면적이 증가한 것과 동일한 효과를 갖는다.

구동 구간에서 기준 전원 전압 라인(VSSL)의 물리적인 크기가 증가함에 따라, 구동 기간 중 구동 전압 라인(VDDL)과 기준 전원 전압 라인(VSSL) 사이의 구동 트랜지스터(DT) 및 제 3 및 제 4 트랜지스터(T3, T4)가 모두 턴-온 되더라도 기준 전원 전압 라인(VSSL)의 기준 전원 전압(VSS)이 크게 변화하지 않는다. 이에 따라, 본 출원에 따른 유기 발광 표시 장치는 IR 라이징 현상을 방지할 수 있어, 기준 전원 전압(VSS)이 화소 별로 균일하게 공급되고, 표시 영역 내에서의 휘도 편차를 감소시킬 수 있다.

도 6은 일 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 평면도이다. 일 예에 따른 유기 발광 표시 장치는 제 1 및 제 2 브릿지(BR1, BR2)와 제 1 내지 제 4 컨택홀(CNT1~CNT4)을 포함한다.

제 1 브릿지(BR1)는 제 1 연결 트랜지스터(CT1)와 점등 검사 데이터 라인(APDATL)을 연결한다. 제 1 브릿지(BR1)의 일 측은 제 1 연결 트랜지스터(CT1)의 제 1 전극과 연결된다. 제 1 브릿지(BR1)의 타 측은 점등 검사 데이터 라인(APDATL)과 연결된다. 제 1 연결 트랜지스터(CT1)의 제 1 전극과 제 1 브릿지(BR1)의 일 측은 제 1 컨택홀(CNT1)을 통해 연결된다. 점등 검사 데이터 라인(APDATL)과 제 1 브릿지(BR1)의 타 측은 제 2 컨택홀(CNT2)을 통해 연결된다.

제 2 브릿지(BR2)는 제 1 연결 트랜지스터(CT1)와 기준 전원 전압 라인(VSSL)을 연결한다. 제 2 브릿지(BR2)의 일 측은 제 1 연결 트랜지스터(CT1)의 제 2 전극과 연결된다. 제 2 브릿지(BR2)의 타 측은 기준 전원 전압 라인(VSSL)과 연결된다. 제 1 연결 트랜지스터(CT1)의 제 2 전극과 제 2 브릿지(BR2)의 일 측은 제 3 컨택홀(CNT3)을 통해 연결된다. 기준 전원 전압 라인(VSSL)과 제 2 브릿지(BR2)의 타 측은 제 4 컨택홀(CNT4)을 통해 연결된다.

도 7은 도 6의 Ⅰ-Ⅰ`를 나타낸 단면도이다. 일 예에 따른 유기 발광 표시 장치는 베이스층(210), 버퍼층(220), 반도체층(230), 게이트 절연층(235), 제 1 금속층(240), 제 1 브릿지(241), 제 2 금속층(250), 제 1 층간 절연막(260), 제 3 금속층(270), 제 2 층간 절연막(280), 평탄화막(290), 및 애노드 전극(300)을 포함한다.

애노드 전극(300)은 평탄화막(290)의 상부에 배치된다. 애노드 전극(300)은 화소(P)를 이루는 박막 트랜지스터의 제 2 전극(252)과 연결된다. 애노드 전극(300)은 박막 트랜지스터의 제 2 전극(252)에 구동 전압 또는 데이터 전압을 공급한다.

도 8은 도 6의 Ⅱ-Ⅱ`를 나타낸 단면도이다. 일 예에 따른 유기 발광 표시 장치는 베이스층(210), 버퍼층(220), 게이트 절연층(235), 제 2 브릿지(242), 제 2 금속층(250), 제 1 층간 절연막(260), 제 2 층간 절연막(280), 및 평탄화막(290)을 포함한다. 베이스층(210), 버퍼층(220), 게이트 절연층(235), 제 1 층간 절연막(260), 제 2 층간 절연막(280), 및 평탄화막(290)의 구조 및 기능은 도 6을 결부하여 설명한 바와 동일하므로, 이하에서는 이에 대한 설명은 생략하기로 한다.

제 2 브릿지(242)는 게이트 절연층(235)의 상부에 배치된다. 제 2 브릿지(242)는 제 1 금속층(240)으로 마련된다. 즉, 제 2 브릿지(242)는 박막 트랜지스터의 게이트 전극 및 게이트 라인(GL1~GLp)을 형성하는 층과 동일한 층에 동일한 재료를 이용하여 형성한다.

제 2 금속층(250)은 제 2 층간 절연막(280)의 상부에 배치된다. 제 2 금속층(250)은 제 1 연결 트랜지스터(CT1)의 제 1 전극(253), 반전 인에이블 라인(254), 인에이블 라인(255), 점등 검사 데이터 라인(256), 및 기준 전원 전압 라인(257)을 형성한다. 제 2 금속층(250)은 제 1 금속층(240)의 상부에 배치된 소스/드레인 금속층이다. 제 2 금속층(250)은 전기 전도성이 우수한 금속 또는 합금으로 형성될 수 있다.

제 3 및 제 4 컨택홀(CNT3, CNT4)은 제 1 및 제 2 금속층(240, 250)의 사이에 배치된 제 1 및 제 2 층간 절연막(260, 280)에 마련된다. 제 3 컨택홀(CNT3)은 제 1 연결 트랜지스터(CT1)의 제 2 전극(253)이 마련된 영역에서 제 1 및 제 2 층간 절연막(260, 280)을 관통하여 마련된다. 제 3 컨택홀(CNT3)은 제 1 연결 트랜지스터(CT1)의 제 2 전극(253)과 제 2 브릿지(242)를 연결한다. 제 4 컨택홀(CNT4)은 기준 전원 전압 라인(257)이 마련된 영역에서 제 1 및 제 2 층간 절연막(260, 280)을 관통하여 마련된다. 제 4 컨택홀(CNT4)은 기준 전원 전압 라인(257)과 제 2 브릿지(242)를 연결한다. 제 2 브릿지(242)는 반전 인에이블 라인(254), 인에이블 라인(255), 및 점등 검사 데이터 라인(256)과 전기적으로 접촉하지 않고 제 1 연결 트랜지스터(CT1)의 제 2 전극(253)과 기준 전원 전압 라인(257)을 서로 전기적으로 연결시킬 수 있다.

도 9는 다른 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 회로도이다.

다른 예에 따른 유기 발광 표시 장치의 점등 검사 데이터 라인(APDATL)은 제 1 라인 패턴(LP1) 및 제 2 라인 패턴(LP2)을 포함한다. 제 1 및 제 2 라인 패턴(LP1, LP2)은 서로 이격되어 있다. 제 1 라인 패턴(LP1)은 점등 검사 데이터(APDAT)를 공급받는다. 제 2 라인 패턴(LP2)은 점등 검사 트랜지스터(TAP)의 제 2 전극 및 제 1 연결 트랜지스터(CT1)의 제 1 전극과 연결되어 있다. 제 2 라인 패턴(LP2)은 점등 검사 데이터(APDAT)를 점등 검사 트랜지스터(TAP)에 공급한다.

또한, 다른 예에 따른 유기 발광 표시 장치는 제 2 연결 트랜지스터(CT2)를 더 포함한다. 제 2 연결 트랜지스터(CT2)의 게이트 전극은 인에이블 라인(ENL)과 연결된다. 제 2 연결 트랜지스터(CT2)의 제 1 전극은 제 1 라인 패턴(LP1)과 연결된다. 제 2 연결 트랜지스터(CT2)의 제 2 전극은 제 2 라인 패턴(LP1)과 연결된다. 제 2 연결 트랜지스터(CT2)가 P형 MOS 트랜지스터로 구현되는 경우, 제 1 전극은 소스 전극이고 제 2 전극은 드레인 전극일 수 있다. 그러나 이에 한정되지 않고, 제 2 연결 트랜지스터(CT2)가 N형 MOS 트랜지스터로 구현되는 경우, 제 1 전극은 드레인 전극이고 제 2 전극은 소스 전극일 수 있다.

제 2 연결 트랜지스터(CT2)는 점등 검사 구간에서 인에이블 신호(EN)에 의해 턴-온 된다. 턴-온 된 제 2 연결 트랜지스터(CT2)는 제 1 라인 패턴(LP1)과 제 2 라인 패턴(LP2)을 연결시킬 수 있다. 점등 검사 구간에서 제 1 라인 패턴(LP1)은 제 2 라인 패턴(LP2)으로 점등 검사 데이터(APDAT)를 공급할 수 있다. 제 2 라인 패턴(LP2)은 점등 검사 데이터(APDAT)를 점등 검사 트랜지스터(TAP)의 제 1 전극으로 공급할 수 있다.

제 2 연결 트랜지스터(CT2)는 구동 구간에서 턴-오프 된다. 턴-오프 된 제 2 연결 트랜지스터(CT2)는 제 1 라인 패턴(LP1)과 제 2 라인 패턴(LP2)을 차단시킬 수 있다. 구동 구간에서 제 1 라인 패턴(LP1)은 제 2 라인 패턴(LP2)으로 신호 또는 전압을 공급할 수 없다. 제 2 라인 패턴(LP2)은 전압 점등 검사 트랜지스터(TAP)로 신호 또는 전압을 공급하지 않는다.

제 2 연결 트랜지스터(CT2)를 추가로 배치하는 경우, 점등 검사 데이터 라인(APDATL)을 구성하는 제 1 라인 패턴(LP1)에서 구동 구간에 플로팅 상태의 점등 검사 데이터(APDAT)가 점등 검사 트랜지스터(TAP) 또는 제 1 제어 트랜지스터(CT1)로 공급되는 것을 방지할 수 있다. 이에 따라, 구동 구간에서 플로팅 상태의 점등 검사 데이터(APDAT)가 점등 검사 트랜지스터(TAP)를 통해 화소(P)로 공급되는 현상을 방지할 수 있다. 또한, 구동 구간에서 플로팅 상태의 점등 검사 데이터(APDAT)가 제 1 제어 트랜지스터(CT1)를 통해 기준 전원 전압 라인(VSSL)으로 공급되어 기준 전원 전압(VSS)에 영향을 미치는 현상을 방지할 수 있다.

도 10은 다른 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 평면도이다.

다른 예에 따른 유기 발광 표시 장치는 제 3 브릿지(BR3) 및 제 4 브릿지(BR4)를 포함한다.

제 3 브릿지(BR3)는 제 2 연결 트랜지스터(CT2)와 제 2 라인 패턴(LP2)을 연결한다. 제 3 브릿지(BR3)의 일 측은 제 2 라인 패턴(LP2)과 연결된다. 제 3 브릿지(BR3)의 타 측은 제 2 연결 트랜지스터(CT2)의 제 1 전극과 연결된다.

제 4 브릿지(BR4)는 제 2 연결 트랜지스터(CT2)와 제 1 라인 패턴(LP1)을 연결한다. 제 4 브릿지(BR4)의 일 측은 제 1 라인 패턴(LP1)과 연결된다. 제 4 브릿지(BR4)의 타 측은 제 2 연결 트랜지스터(CT2)의 제 2 전극과 연결된다.

제 2 연결 트랜지스터(CT2)는 비표시 영역 상에 배치된다. 제 2 연결 트랜지스터(CT2)는 화소(P)와 반전 인에이블 라인(IENL)의 사이에 배치된다. 이에 따라, 비표시 영역의 넓이를 추가적으로 증가시키지 않고 제 2 연결 트랜지스터(CT2)를 부가할 수 있다.

도 11은 도 10의 Ⅲ-Ⅲ`를 나타낸 단면도이다. 다른 예에 따른 유기 발광 표시 장치는 베이스층(210), 버퍼층(220), 게이트 절연층(235), 제 3 브릿지(243), 제 2 금속층(250), 제 1 층간 절연막(260), 제 2 층간 절연막(280), 평탄화막(290), 및 애노드 전극(300)을 포함한다. 베이스층(210), 버퍼층(220), 게이트 절연층(235), 제 1 층간 절연막(260), 제 2 층간 절연막(280), 평탄화막(290), 애노드 전극(300)의 구조 및 기능은 도 6을 결부하여 설명한 바와 동일하므로, 이하에서는 이에 대한 설명은 생략하기로 한다.

제 3 브릿지(243)는 게이트 절연층(235)의 상부에 배치된다. 제 3 브릿지(243)는 제 1 금속층(240)으로 마련된다. 즉, 제 3 브릿지(243)는 박막 트랜지스터의 게이트 전극 및 게이트 라인(GL1~GLp)을 형성하는 층과 동일한 층에 동일한 재료를 이용하여 형성한다.

제 2 금속층(250)은 제 2 층간 절연막(280)의 상부에 배치된다. 제 2 금속층(250)은 제 2 연결 트랜지스터(CT2)의 제 1 전극(253), 반전 인에이블 라인(254), 인에이블 라인(255), 및 점등 검사 데이터 라인(256)을 형성한다. 제 2 금속층(250)은 제 1 금속층(240)의 상부에 배치된 소스/드레인 금속층이다. 제 2 금속층(250)은 전기 전도성이 우수한 금속 또는 합금으로 형성될 수 있다.

제 5 및 제 6 컨택홀(CNT5, CNT6)은 제 1 및 제 2 금속층(240, 250)의 사이에 배치된 제 1 및 제 2 층간 절연막(260, 280)에 마련된다. 제 5 컨택홀(CNT5)은 제 2 연결 트랜지스터(CT2)의 제 1 전극(253)이 마련된 영역에서 제 1 및 제 2 층간 절연막(260, 280)을 관통하여 마련된다. 제 5 컨택홀(CNT5)은 제 2 연결 트랜지스터(CT2)의 제 1 전극(253)과 제 3 브릿지(243)를 연결한다. 제 6 컨택홀(CNT6)은 점등 검사 데이터 라인(256)이 마련된 영역에서 제 1 및 제 2 층간 절연막(260, 280)을 관통하여 마련된다. 제 6 컨택홀(CNT6)은 점등 검사 데이터 라인(256)과 제 3 브릿지(243)를 연결한다. 제 3 브릿지(243)는 반전 인에이블 라인(254) 및 인에이블 라인(255)과 전기적으로 접촉하지 않고 제 2 연결 트랜지스터(CT2)의 제 1 전극(253)과 점등 검사 데이터 라인(256)을 서로 전기적으로 연결시킬 수 있다.

이와 동일한 구조로, 제 7 및 제 8 컨택홀(CNT7, CNT8)은 제 1 및 제 2 금속층(240, 250)의 사이에 배치된 제 1 및 제 2 층간 절연막(260, 280)에 마련된다. 제 7 컨택홀(CNT7)은 제 2 연결 트랜지스터(CT2)의 제 2 전극이 마련된 영역에서 제 1 및 제 2 층간 절연막(260, 280)을 관통하여 마련된다. 제 7 컨택홀(CNT7)은 제 2 연결 트랜지스터(CT2)의 제 2 전극과 제 4 브릿지(BR4)를 연결한다. 제 8 컨택홀(CNT8)은 점등 검사 데이터 라인(APDATL)이 마련된 영역에서 제 1 및 제 2 층간 절연막(260, 280)을 관통하여 마련된다. 제 8 컨택홀(CNT8)은 점등 검사 데이터 라인(APDATL)과 제 4 브릿지(BR4)를 연결한다. 제 4 브릿지(BR4)는 반전 인에이블 라인(IENL) 및 인에이블 라인(ENL)과 전기적으로 접촉하지 않고 제 2 연결 트랜지스터(CT2)의 제 2 전극과 점등 검사 데이터 라인(APDATL)을 서로 전기적으로 연결시킬 수 있다.

도 12는 또 다른 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 회로도이다.

또 다른 예에 따른 유기 발광 표시 장치는 도전 패턴(CP)을 더 포함한다. 또 다른 예에 따른 유기 발광 표시 장치는 연결부(CON)를 도전 패턴(CP)으로 구현하여, 별도의 라인 또는 트랜지스터 등의 구성 요소를 부가하지 않는다. 이에 따라, 또 다른 예에 따른 유기 발광 표시 장치는 제조 비용을 감소시키고 설계 공정을 단순화할 수 있다.

도전 패턴(CP)은 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)의 사이에 배치된다. 도전 패턴(CP)은 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)을 연결한다. 도전 패턴(CP)은 은 도트(Ag Dotting) 패턴 등의 금속 패터닝 방식으로 구현할 수 있다. 도전 패턴(CP)에 의해 연결된 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)은 물리적으로 보다 두꺼운 두께를 갖는 기준 전원 전압 라인(VSSL)이 된다.

도 13은 또 다른 예에 따른 유기 발광 표시 장치의 외곽 영역을 나타낸 평면도이다.

도전 패턴(CP)은 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)의 상부층에 배치된다. 도전 패턴(CP)은 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)을 연결한다.

도 14는 도 13의 Ⅳ-Ⅳ`를 나타낸 단면도이다. 또 다른 예에 따른 유기 발광 표시 장치는 베이스층(210), 버퍼층(220), 게이트 절연층(235), 제 2 금속층(250), 제 1 층간 절연막(260), 제 2 층간 절연막(280), 평탄화막(290), 및 상부 금속층(310)을 포함한다. 베이스층(210), 버퍼층(220), 게이트 절연층(235), 제 1 층간 절연막(260), 및 제 2 층간 절연막(280)의 구조 및 기능은 도 6을 결부하여 설명한 바와 동일하므로, 이하에서는 이에 대한 설명은 생략하기로 한다.

제 2 금속층(250)은 제 2 층간 절연막(280)의 상부에 배치된다. 제 2 금속층(250)은 점등 검사 데이터 라인(256) 및 기준 전원 전압 라인(257)을 형성한다. 제 2 금속층(250)은 소스/드레인 금속층이다. 제 2 금속층(250)은 전기 전도성이 우수한 금속 또는 합금으로 형성될 수 있다.

상부 금속층(310)은 평탄화막(290)의 상부에 배치된다. 상부 금속층(310)은 도전 패턴(CP)을 형성한다. 도전 패턴(CP)을 상부 금속층(310)으로 마련하는 경우 평탄화막(290)을 형성한 공정 이후에 점등 검사 데이터 라인(256)과 기준 전원 전압 라인(257)을 연결시킬 수 있다.

소스/드레인 금속층인 제 2 금속층(250)과 상부 금속층(310) 사이에는 평탄화막(290)이 배치되어 있다. 이에 따라, 상부 금속층(310)을 평평한 상부면 상에 안정적으로 형성할 수 있다.

도 15는 본 출원에 따른 유기 발광 표시 장치의 점등 검사 영역 및 구동 영역에서의 인에이블 신호(EN), 점등 검사 데이터(APDAT), 반전 인에이블 신호(EN_I), 및 디지털 비디오 데이터(DATA)를 나타낸 파형도이다. 파형도에서 제 1 로직 레벨(L1)은 하이(high, H) 로직 레벨이고, 제 2 로직 레벨(L2)은 로우(low, L) 로직 레벨이고, 제 3 로직 레벨은 플로팅(floating, X) 로직 레벨이다. 제 2 로직 레벨의 크기는 제 1 로직 레벨의 크기보다 작다. 제 3 로직 레벨의 크기는 제 1 로직 레벨의 크기와 제 2 로직 레벨의 크기 사이의 임의의 크기를 갖는다.

또한, 도 15는 점등 검사 트랜지스터(TAP)와 제 1 및 제 2 제어 트랜지스터(CT1, CT2)가 P형 MOS 트랜지스터로 구현된 경우를 도시하였다. P형 MOS 트랜지스터는 제 1 로직 레벨(L1)이 게이트 전극으로 공급되는 경우 턴-오프 되고, 제 2 로직 레벨(L2)이 게이트 전극으로 공급되는 경우 턴-온 된다. 그러나, 반드시 이에 한정되지 않으며, 점등 검사 트랜지스터(TAP)와 제 1 및 제 2 제어 트랜지스터(CT1, CT2)가 N형 MOS 트랜지스터로 구현된 경우, 도 14와 제 1 및 제 2 로직 레벨(L1, L2)의 크기 관계가 반전된 파형들을 공급하여 동일한 구동을 수행할 수 있다.

인에이블 신호(EN)는 점등 검사 구간(AP)에서는 제 2 로직 레벨(L2)을 갖는다. 인에이블 신호(EN)는 구동 구간(DR)에서는 제 1 로직 레벨(L1)을 갖는다. 인에이블 신호(EN)는 점등 검사 구간(AP)에서 점등 검사 트랜지스터(TAP)를 턴-온 시킨다. 인에이블 신호(EN)에 의해 점등 검사 트랜지스터(TAP)가 점등 검사 데이터(APDAT)를 화소(P)에 공급할 수 있다. 인에이블 신호(EN)는 구동 구간(DR)에서 점등 검사 트랜지스터(TAP)를 턴-오프 시킨다. 이에 따라, 점등 감사의 완료 후 화상을 표시하는 동안인 구동 구간(DR)에서 인에이블 신호(EN)를 이용하여 점등 검사 트랜지스터(TAP)를 턴-오프 시킬 수 있다.

점등 검사 데이터(APDAT)는 점등 검사 구간(AP)에서 제 1 및 제 2 로직 레벨(L1, L2)을 교번하면서 갖는다. 점등 검사 데이터(APDAT)는 점등 검사 구간(AP)에서 화소(P)가 설정된 화상 패턴을 표시하도록 한다. 점등 검사 데이터(APDAT)는 구동 구간(DR)에서 제 3 로직 레벨(L3)을 갖는다.

인에이블 신호(EN)를 이용하여 점등 검사 트랜지스터(TAP)를 턴-오프 시키기 때문에 점등 검사 데이터(APDAT)는 제 3 로직 레벨(L3)을 유지할 수 있다. 즉, 일 예에 따른 유기 발광 표시 장치는 인에이블 신호(EN)를 이용하여 점등 검사 트랜지스터(TAP)를 턴-오프 시켜, 점등 검사 데이터 라인(APDATL)을 플로팅 상태로 유지한다. 이에 따라, 구동 구간(DR)에서 점등 검사 데이터(APDAT)가 화소(P)로 공급되는 현상을 방지할 수 있다.

반전 인에이블 신호(EN_I)는 점등 검사 구간(AP)에서는 제 1 로직 레벨(L1)을 갖는다. 반전 인에이블 신호(EN_I)는 구동 구간(DR)에서는 제 2 로직 레벨(L2)을 갖는다. 즉, 반전 인에이블 신호(EN_I)는 인에이블 신호(EN)가 반전된 위상을 갖는다.

반전 인에이블 신호(EN_I)는 점등 검사 구간(AP)에서 제 1 연결 트랜지스터(CT1)를 턴-오프 시킨다. 이에 따라, 반전 인에이블 신호(EN_I)는 점등 검사 구간(AP)에서 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL) 사이의 연결을 차단한다. 이에 따라, 점등 검사 구간(AP)에서 점등 검사 데이터(APDAT)가 기준 전원 전압(VSS)에 의해 크기가 변화하는 현상을 방지할 수 있다.

디지털 비디오 데이터(DATA)는 점등 검사 구간(AP)에서 제 3 로직 레벨(L3)을 갖는다. 디지털 비디오 데이터(DATA)는 구동 구간(DR)에서 제 1 및 제 2 로직 레벨(L1, L2)을 교번하면서 갖는다. 디지털 비디오 데이터(DATA)는 구동 구간(DR)에서 화소(P)가 정해진 계조에 따라 화상을 표시하도록 하는 정보를 포함하고 있다.

일 예에 따른 유기 발광 표시 장치의 점등 검사를 수행하는 점등 검사 구간(AP) 동안 공급되는 점등 검사 데이터(APDAT)는 점등 검사의 완료 후 화상을 표시하는 구동 구간(DR) 동안 공급되는 디지털 비디오 데이터(DATA)와 상이하다.

점등 검사 데이터(APDAT)는 점등 검사 구간(AP) 동안 점등 검사 데이터 라인(APDATL)에서 공급되며, 화소의 구동 이상 여부를 확인하기 위하여 설정된 패턴을 표시하도록 한다. 반면, 디지털 비디오 데이터(DATA)는 구동 구간(DR) 동안 복수의 데이터 라인들(DL)에 공급되어, 각각의 화소(P) 별로 공급되어 해당 화소(P)에서 설정된 계조에 따라 화상을 표시할 수 있도록 한다. 이에 따라, 도 15에 도시한 바와 같이 점등 검사 데이터(APDAT)와 디지털 비디오 데이터(DATA)는 공급 시점, 공급 경로, 및 수행하는 기능이 상이하다.

반전 인에이블 신호(EN_I)는 구동 구간(DR)에서 제 1 연결 트랜지스터(CT1)를 턴-온 시킨다. 일 예에 따른 유기 발광 표시 장치는 점등 검사의 완료 후 화상을 표시하는 구동 구간(DR) 동안 반전 인에이블 신호(EN_I)를 이용하여 제 1 연결 트랜지스터(CT1)를 턴-온 시킨다.

제 1 연결 트랜지스터(CT1)는 구동 구간(DR) 동안 점등 검사 데이터 라인(APDATL)과 기준 전원 전압 라인(VSSL)이 전기적으로 연결되도록 한다. 구동 구간(DR) 동안 기존에는 플로팅 상태였던 점등 검사 데이터 라인(APDATL)에 기준 전원 전압(VSS)을 공급할 수 있다. 점등 검사 데이터 라인(APDATL)에 기준 전원 전압(VSS)을 공급하며, 기준 전원 전압(VSS)을 갖는 라인의 면적 또는 폭을 증가시킬 수 있다. 이에 따라, 구동 구간(DR) 중 기준 전원 전압 라인(VSSL)이 화소(P)의 구동 전압 라인(VDDL)과 전기적으로 연결되더라도, 기준 전원 전압(VSS)이 변화량을 감소시킬 수 있다.

이상 설명한 내용을 통해 이 분야의 통상의 기술자는 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

100: 표시 패널 110: 게이트 구동부
120: 데이터 구동부 130: 타이밍 컨트롤러
P: 화소 DT: 구동 트랜지스터
EL: 발광소자 Cst: 스토리지 커패시터
T1~T6: 제 1 내지 제 6 트랜지스터 TAP: 점등 검사 트랜지스터
ENL: 인에이블 라인 APDATL: 점등 검사 데이터 라인
VSSL: 기준 전원 전압 라인 CON: 연결부
CT1, CT2: 제 1 및 제 2 연결 트랜지스터
IENL: 반전 인에이블 라인 BR1~BR4: 제 1 내지 제 4 브릿지
CNT1~CNT8: 제 1 내지 제 8 컨택홀 CP: 도전 패턴
210: 베이스층 220: 버퍼층
230: 반도체층 235: 게이트 절연층
240: 제 1 금속층 241~243: 제 1 내지 제 3 브릿지
250: 제 2 금속층 260: 제 1 층간 절연막
270: 제 3 금속층 280: 제 2 층간 절연막
290: 평탄화막 300: 애노드 전극
310: 상부 금속층

Claims

화상을 표시하는 화소;
상기 화소와 연결되어 점등 검사를 수행하는 점등 검사 트랜지스터;
상기 점등 검사 트랜지스터를 턴-온 시키는 인에이블 신호를 공급하는 인에이블 라인;
상기 점등 검사를 수행하기 위한 점등 검사 데이터를 공급하는 점등 검사 데이터 라인;
상기 화소의 기준 전원 전압을 공급하는 기준 전원 전압 라인; 및
상기 점등 검사 데이터 라인과 상기 기준 전원 전압 라인을 전기적으로 연결하는 연결부를 포함하는 유기 발광 표시 장치.
제 1 항에 있어서,
상기 점등 검사 데이터 라인과 상기 기준 전원 전압 라인 사이에 배치된 제 1 연결 트랜지스터; 및
상기 제 1 연결 트랜지스터의 게이트 전극에 반전 인에이블 신호를 공급하는 반전 인에이블 라인을 더 포함하는 유기 발광 표시 장치.
제 2 항에 있어서,
상기 제 1 연결 트랜지스터의 제 1 전극과 일 측이 연결된 제 1 브릿지; 및
상기 제 1 연결 트랜지스터의 제 2 전극과 일 측이 연결된 제 2 브릿지를 포함하며,
상기 제 1 브릿지의 타 측은 상기 점등 검사 데이터 라인과 연결되고,
상기 제 2 브릿지의 타 측은 상기 기준 전원 전압 라인과 연결된 유기 발광 표시 장치.
제 3 항에 있어서,
상기 제 1 및 제 2 브릿지는 제 1 금속층으로 마련되고,
상기 점등 검사 데이터 라인, 상기 기준 전원 전압 라인, 및 상기 제 1 연결 트랜지스터의 제 1 및 제 2 전극은 상기 제 1 금속층의 상부에 배치된 제 2 금속층으로 마련되고,
상기 제 1 연결 트랜지스터의 제 1 전극과 상기 제 1 브릿지의 일 측은 제 1 컨택홀을 통해 연결되고,
상기 점등 검사 데이터 라인과 상기 제 1 브릿지의 타 측은 제 2 컨택홀을 통해 연결되고,
상기 제 1 연결 트랜지스터의 제 2 전극과 상기 제 2 브릿지의 일 측은 제 3 컨택홀을 통해 연결되고,
상기 기준 전원 전압 라인과 상기 제 2 브릿지의 타 측은 제 4 컨택홀을 통해 연결된 유기 발광 표시 장치.
제 4 항에 있어서,
상기 제 1 금속층은 게이트 금속층이고,
상기 제 2 금속층은 소스/드레인 금속층이고,
상기 제 1 내지 제 4 컨택홀은 상기 제 1 및 제 2 금속층의 사이에 배치된 제 1 및 제 2 층간 절연막에 마련된 유기 발광 표시 장치.
제 2 항에 있어서,
상기 점등 검사 데이터 라인은 서로 이격된 제 1 라인 패턴 및 제 2 라인 패턴을 포함하며,
상기 인에이블 신호에 의해 턴-온 되어 상기 제 1 라인 패턴과 상기 제 2 라인 패턴을 연결시키는 제 2 연결 트랜지스터를 더 포함하는 유기 발광 표시 장치.
제 6 항에 있어서,
상기 제 2 라인 패턴과 일 측이 연결된 제 3 브릿지; 및
상기 제 1 라인 패턴과 일 측이 연결된 제 4 브릿지를 포함하며,
상기 제 2 연결 트랜지스터의 제 1 전극은 상기 제 3 브릿지의 타 측과 연결되고,
상기 제 2 연결 트랜지스터의 제 2 전극은 상기 제 4 브릿지의 타 측과 연결된 유기 발광 표시 장치.
제 7 항에 있어서,
상기 제 3 및 제 4 브릿지는 제 1 금속층으로 마련되고,
상기 제 1 라인 패턴, 상기 제 2 라인 패턴, 및 상기 제 2 연결 트랜지스터의 제 1 및 제 2 전극은 상기 제 1 금속층의 상부에 배치된 제 2 금속층으로 마련되고,
상기 제 2 연결 트랜지스터의 제 1 전극과 상기 제 3 브릿지의 일 측은 제 5 컨택홀을 통해 연결되고,
상기 제 2 라인 패턴과 상기 제 3 브릿지의 타 측은 제 6 컨택홀을 통해 연결되고,
상기 제 2 연결 트랜지스터의 제 2 전극과 상기 제 4 브릿지의 타 측은 제 7 컨택홀을 통해 연결되고,
상기 제 1 라인 패턴과 상기 제 4 브릿지의 타 측은 제 8 컨택홀을 통해 연결된 유기 발광 표시 장치.
제 8 항에 있어서,
상기 제 1 금속층은 게이트 금속층이고,
상기 제 2 금속층은 소스/드레인 금속층이고,
상기 제 5 내지 제 8 컨택홀은 상기 제 1 및 제 2 금속층의 사이에 배치된 제 1 및 제 2 층간 절연막에 마련된 유기 발광 표시 장치.
제 1 항에 있어서,
상기 점등 검사 데이터 라인과 기준 전원 전압 라인은 상기 점등 검사 데이터 라인과 기준 전원 전압 라인의 상부층에 배치된 도전 패턴에 의해 연결된 유기 발광 표시 장치.
제 10 항에 있어서,
상기 점등 검사 데이터 라인과 기준 전원 전압 라인은 소스/드레인 금속층으로 마련되고,
상기 도전 패턴은 상부 금속층으로 마련되고,
상기 소스/드레인 금속층과 상기 상부 금속층 사이에는 평탄화막이 배치된 유기 발광 표시 장치.
제 1 항에 있어서,
상기 점등 검사를 수행하는 동안 공급되는 점등 검사 데이터는 상기 점등 검사의 완료 후 상기 화상을 표시하는 동안 공급되는 디지털 비디오 데이터와 상이한 유기 발광 표시 장치.
제 1 항에 있어서,
상기 점등 검사의 완료 후 상기 화상을 표시하는 동안, 상기 인에이블 신호를 이용하여 상기 점등 검사 트랜지스터를 턴-오프 시키고, 상기 점등 검사 데이터 라인을 플로팅 상태로 유지하는 유기 발광 표시 장치.
제 2 항에 있어서,
상기 점등 검사의 완료 후 상기 화상을 표시하는 동안, 상기 반전 인에이블 신호를 이용하여 상기 제 1 연결 트랜지스터를 턴-온 시키는 유기 발광 표시 장치.