KR100356416B1 - 반도체기판및그제작방법 - Google Patents

반도체기판및그제작방법 Download PDF

Info

Publication number
KR100356416B1
KR100356416B1 KR1019980010435A KR19980010435A KR100356416B1 KR 100356416 B1 KR100356416 B1 KR 100356416B1 KR 1019980010435 A KR1019980010435 A KR 1019980010435A KR 19980010435 A KR19980010435 A KR 19980010435A KR 100356416 B1 KR100356416 B1 KR 100356416B1
Authority
KR
South Korea
Prior art keywords
porous
layer
substrate
thickness
porous layer
Prior art date
Application number
KR1019980010435A
Other languages
English (en)
Other versions
KR19980080688A (ko
Inventor
카즈아키 오오미
타카오 요네하라
키요후미 사카구치
Original Assignee
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 가부시끼가이샤 filed Critical 캐논 가부시끼가이샤
Publication of KR19980080688A publication Critical patent/KR19980080688A/ko
Application granted granted Critical
Publication of KR100356416B1 publication Critical patent/KR100356416B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body

Abstract

표면에 다공질층(11,12)이 형성된 제 1기판(10)위에 비다공질반도체층(13)을 형성하는 공정과, 그 표면에 절연층(15)을 형성하는 공정과, 이 절연층(15)을 제 2기판(14)에 접합하는 공정과, 이 다공질층(11,12)을 분리하는 공정을 포함하고, 그에 의해 절연층(15)과 비다공질반도체층(13)을 제 2기판(14)의 표면위에 옮기는 것을 특징으로 하는 반도체기판의 제작방법에 있어서, 접합된 기판의 분리에 앞서 다공질층의 파괴를 방지하고 접합된 기판의 분리를 안전하고 용이하게 행함으로써 균일한 SOI기판을 낮은 코스트로 결함없이 일정하게 제작하기 위해서, 제 1다공질층(11)은 저다공도를 가지고 형성되고, 제 2다공질층은 제 1기판과 제 2기판을 용이하게 분리하기 위하여 부서지기 쉬울 정도로 얇게 만들어 진다.

Description

반도체기판 및 그 제작방법{SEMICONDUCTOR SUBSTRATE AND PROCESS FOR PRODUCING SAME}
본 발명은 반도체기판을 제작하는 방법에 관한 것으로, 더 상세하게는 복수의 다공질층이 형성된 반도체기판을 제작하는 방법에 관한 것이다.
절연물상의 단결정 Si반도체층의 형성은 실리콘-온-인슐레이터(SOI)기술로서 널리 알려져있고, 통상의 Si집적회로를 제조하는 벌크 Si기판에서는 도달할 수 없는 여러 가지 우위점을 SOI기술을 이용한 디바이스가 가지고 있기 때문에 많은 연구가 이루어지고 있다. 즉, SOI기술을 이용하는 것에서,
1. 유전체분리가 용이하고 고집적화가 가능하며,
2. 대방사선내성이 뛰어나고,
3. 부유용량이 저감되어 고속화가 가능하고,
4. 웰형성공정을 생략할 수 있고,
5. 래치업을 방지할 수 있고,
6. 박막화에 의한 완전공핍형 전계효과트랜지스터가 가능하다는 등의 우위점이 얻어진다.
상술한 이 디바이스특성상의 여러 가지 우위점을 실현하기 위해서 SOI구조를 형성하는 방법은 여러해동안 연구되어 왔다. 이들 연구의 내용은 예를 들면 이하의 문헌에 상세히 기재되어 있다.
Special Issue: "Single-crystal silicon on non-single-crystal insulators" : edited by G. W. Cullen, Journal of Crystal Growth, Vol. 63, No. 3, pp. 429 -590(1983). 초기에는 단결정사파이어기판상에 CVD(Chemical vapor deposition)를 사용해서 실리콘을 헤테로에피택셜성장시킴으로써 형성된 SOS(Silicon on Sapphire)가 알려져 있다. 이 기술은 가장 성숙한 SOI기술로서 어떤 성공을 거두었지만, Si층과 밑에 놓인 사파이어기판 사이의 계면에서의 격자미스매치에 의한 다량의 결정결함, 사파이어기판으로부터의 알루미늄에 의한 오염, 특히, 기판의 고가와 대면적기판의 공급지연등에 의해 그 광범위한 응용이 방해받았다. 더 최근에는 사파이어기판을 사용하지 않고 SOI구조를 실현하는 것이 시도되었다. 이들 시도는 다음의 2가지 카테고리로 분류할 수 있다.
(1) Si단결정기판을 표면산화한 후, Si기판을 부분적으로 노출하기 위하여 창을 형성하고 시드로서 노출부를 이용해서 측방향 에피택셜성장을 행하고, 그에 의해 SiO2위에 Si단결정층을 형성할 수 있다(SiO2위에 Si층의 퇴적을 포함).
(2) Si단결정기판 그 자체는 활성층으로서 이용되고, SiO2는 그 밑에 형성된다(Si층의 퇴적을 불포함).
화합물반도체위에 형성된 이 디바이스는 실리콘기판상의 그것으로는 얻을 수 없는 고속, 발광등의 우수한 특징으로 가진다. 현재 이 디바이스는 대부분 GaAs등의 화합물반도체기판상에 에피택셜 성장한 층내에 형성된다.
그러나, 화합물반도체기판은 고가, 기계적 저강도, 대면적 웨이퍼의 조달의 어려움 등의 단점과 결합되어 있다.
이러한 상황하에서, 염가이고, 기계적 강도가 높고, 대면적이면서 용이하게 제작할 수 있는 실리콘웨이퍼상에 화합물반도체를 헤테로에피택셜성장시키는 시도가 행해졌다.
상술한 카테고리(1)에 있어서, CVD에 의한 단결정층 Si의 직접횡방향에피택셜성장의 방법, 비정질Si를 퇴적해서 열처리에 의해 고상횡방향에피택셜성장시키는 방법, 용융 및 재결정에 의해서 SiO2위에 단결정층을 성장시키기 위하여 전자빔또는 레이저빔등의 에너지빔으로 비정질 또는 다결정 Si층을 집중해서 조사하는 방법, 로드형상히터에 의해 형성된 용융된 영역같이 조운으로 스캔하는 조운용융재결정화방법이 알려져 있다. 이들 방법은 각각 장단점이 있으며, 이중 어느것도 제어성, 생산성, 균일성, 생산품질 등의 향상의 여지가 너무 많아서 산업적으로 상업화되지 않았다. 더 상세하게는, CVD방법은 평탄화한 박막을 얻기 위해서 희생산화를 필요로 하고, 한편 고상성장방법은 결정성이 불충분하다. 또한,빔어닐링방법은 집중빔스캔에 필요한 처리시간과 빔중첩도 및 빔집중의 제어성에 있어서의 문제점을 가진다. 조운용융재결정화방법은 비교적 대규모의 집적회로가 실험적으로 제조되는 레벨까지 가장 진전되었지만, 이 기판은 아직도 서브입자경계 등의 다수의 결정결함을 포함하고 있고, 소수캐리어디바이스의 제작을 위해 충분한 레벨에는 도달하지 못했다.
한편, 에피택셜성장의 시드로서 Si기판을 이용하지 않는 카테고리(2)에는 다음의 4가지 방법이 포함된다.
(a) 비등방성에칭에 의하여 V형상홈이 형성되어 있는 Si단결정 기판의 표면에 산화막이 형성되고, 그 후 이 산화막위에 Si기판의 두께에 비할 수 있는 두께를 가지고 다결정 Si층이 퇴적되고, 이 두꺼운 다결정 Si층위에 V형상홈에 의해 둘러싸이고 유전적으로 분리된 Si단결정영역을 형성하기 위하여 Si기판이 이면으로부터 연마된다. 이 방법은 만족스러운 결정성을 제공할 수 있지만, 다결정 Si를 수백미크론의 두께로 퇴적하는 공정과 분리된 Si활성층만을 남기도록 단결정 Si기판을 이면으로부터 연마하는 공정의 생산성과 제어성에 있어서 문제점을 가지고 있다.
(b) 소위 SIMOX(separation by ion implanted oxygen)방법은 Si단결정기판으로의 산소이온주입에 의한 SiO2층의 형성을 이용하며, Si공정과 잘 매치되기 때문에 현재 가장 진전되어 있다. 그러나, SiO2층의 형성은 1018ions/㎠이상의 산소이온주입을 필요로 하며, 따라서 매우 긴 주입시간을 필요로 하기 때문에 제한된 생산성과 높은 웨이퍼코스트를 초래하게 된다. 또한 여전히 다수의 결정결함이 잔류하고, 이 방법은 산업적으로 소수 캐리어디바이스를 제작하기에 충분한 생산품질에 도달하지 못했다.
(c) 또한 다공질 Si의 산화에 의해 유전체분리에 의해 SOI구조를 형성하는 방법이 알려져 있다. 이 방법은 P형 Si단결정 기판의 표면에 프로톤이온주입(Imai et al., J. Crystal Growth, Vol. 63, 547(1983)에 의해 또는 에피택셜성장 및 패터닝에 의해 N형 Si층을 섬형상으로 형성하고, 그 후 표면으로부터 이 Si섬을 둘러싸도록 HF용액내에서 양극산화를 행하고, 그리고 증속산화에 의해 N형 Si섬의 유전체분리를 행하는 것으로 구성되어 있다. 이 방법에 있어서 이 분리된 Si영역은 디바이스공정전에 결정되어 있어 디바이스설계의 자유도가 한정되게 된다.
(d) 상기한 종래의 SOI형성방법에 부가해서, SOI구조를 형성하기 위하여 Si단결정기판을 열처리에 의하여 또는 접착제로 다른 열산화된 Si단결정기판에 접합하는 방법이 최근 깊이 연구되고 있다. 이 방법에 있어서, 디바이스형성을 위한 활성층은 균일한 박막으로서 형성되어야만 한다. 달리 말하면 수백 마이크로미터 두께의 Si단결정기판은 마이크로미터이하의 오더의 박막으로 만들어져야 한다.이를 위해서 다음 2개의 방법이 제안되고 있다.
(a) 연마에 의한 박막형성,
(b) 선택에칭에 의한 박막형성,
그러나, 방법(a)는 균일한 박막을 형성하기 어렵다. 특히, 서브미크론 두께의 박막의 경우에는, 두께의 변동은 수십퍼센트 정도로 높아지고, 이 어려움은 웨이퍼직경의 증가와 더불어 더 심해진다.
방법(b)는 균일한 박막을 얻는데 효과적이라고 생각되지만, 다음의 제한과 관련되어 있다.
- 약 102인 선택성은 충분하지 않고,
- 에칭후의 불충분한 표면특성; 그리고
- 절연막(SOI층)위의 반도체층의 결정성은, 이온주입에 의해 형성된, 고농도 B도프처리된 Si층위에 에피택셜 또는 헤테로에피택셜성장이 이용되기 때문에 불충분하다(C. Harendt et al., J. Elect. Mater., Vol. 20, 267(1991). H. Baumgart et al., Extended Abstract of ECS 1st International Symposium of Wafer Bonding, pp.733(1991), C. E. Hunt, Extended Abstract of ECS 1st International Symposium of Wafer Bonding, pp. 696(1991)).
또한, 접합을 사용하는 반도체기판은 항상 2개의 웨이퍼를 필요로 하고, 그 중의 하나는 연마 또는 에칭에 의해 대부분 제거되고, 따라서 지구의 제한된 자원의 낭비를 초래하게 된다.
결국 접합을 사용하는 SOI는 현재 제어성, 균일성, 경제성 특성 등에 많은 문제점을 가지고 있다.
또한 글라스로 대표되는 광투과성기판의 경우에, 그 위에 퇴적되는 박막 Si층은 통상 기판의 무질서성을 반영해서 기껏해야 비정질 또는 다결정층이 되므로, 고성능의 디바이스는 제작할 수 없다. 이것은 이 기판이 비정질이라는 사실에 의거하고 있고, Si층의 단순한 퇴적은 훌륭한 품질의 단결정층을 제공하지 않을 것이다.
그러나, 이와 같은 광투과성기판은 수광소자인 접촉센서 또는 투영형 액정화상표시장치를 구성하는데 있어서 중요하고, 또한 한층 더 고밀도, 고해상도, 고정밀도를 가진 표시장치 또는 센서의 화소를 형성하기 위해서는, 고성능의 구동소자를필요로 한다. 따라서 광투과성기판위에 형성된 디바이스는 우수한 결정성을 가진 단결정층으로 제조되어야 한다.
따라서, 비정질 Si나 다결정 Si에서는 그 결함이 많은 결정구조 때문에 요구되는 또는 금후 요구되는 충분한 성능을 가진 구동소자를 제작하는 것은 어렵다.
상술한 바와 같이, 화합물반도체의 디바이스제작에는 화합물반도체의 기판이 필요불가결하게 되어 있다. 그러나, 화합물반도체의 기판은 고가이고, 또한 기판의 대면적화가 대단히 어렵다.
또한, Si기판상에 GaAs 등의 화합물반도체를 에피택셜성장시키는 것이 시도되고 있지만, 격자정수나 열팽창계수의 차이에 의해 그 성장막은 결정성이 나쁘고, 디바이스에 응용하는 것은 대단히 어렵게 되어 있다.
또한, 격자의 미스매치를 완화하기 위해 다공질 Si상에 화합물반도체를 에피택셜성장시키는 것이 시도되고 있지만, 다공질 Si의 열안정성의 낮음, 경시변화 등에 의해 디바이스를 제작중 또는 제작한 후의 기판으로서의 안정성, 신뢰성이 부족하다.
이와 같은 SOI웨이퍼의 제작방법중에도 일본국 특개평 5-21338호 공보에 개시된 바와 같은 다공질층상에 비단결정반도체층을 형성하고 이것을 절연층을 개재해서 지지기판에 옮기는 방법은 SOI층의 막후균일성이 뛰어날 것, SOI층의 결정결함밀도를 낮게 억제하는 것이 용이할 것, SOI층의 표면평탄성이 좋을 것, 제조시에 고가의 특수사양의 장치가 필요 없을 것, 수백 Å으로부터 10마이크로미터 정도까지의 넓은 SOI막후범위에 대하여 동일한 장치로 제조가능한 것 등의 점에서 대단히 뛰어난 것이다.
일본국 특개평 7-302889호 공보에 기재되어 있는 바와 같이, 제 1기판과 제 2기판을 서로 접합한 후, 다공질층에 있어서 상기 제 1 및 제 2기판물의 양자를 파괴하는 일없이 분리하고, 제 1 및 제 2기판의 표면에 남는 다공질층의 잔류층을 평탄하게 하고, 재사용을 위해 다시 다공질층을 형성함으로써, 제 1기판을 여러번 사용하는 것도 가능하다. 따라서, 제조코스트를 대폭으로 저감할 수 있고, 또한 제조공정 그 자체도 단순화할 수 있다고 하는 큰 효과를 얻을 수 있다.
그러나, 다공질층에서 접착웨이퍼를 분리하려고 할 경우, 기본적으로는 상기의 방법으로 가능하지만, 해결해야할 몇 개의 문제도 있다. 예를 들면, 다공질층에서 접착웨이퍼를 분리하려고 하면, 상기 제 1의 기판 또는 제 2의 기판의 일부가파열하거나, 다공질층상에 형성한 비다공질단결정반도체층에 크랙이나 전위 등의 결함이 도입되는 일이 있다. 또한, 원인은 불명하고 일어나는 빈도도 낮지만, 다공질층에서 분리할 수 없는 경우도 있다. 안정한 분리를 달성하기 위해서는,일본국 특개평 7-302889호 공보에 기재되어 있는 바와 같이, 다공질층의 양극산화의 도중에 산화전류를 변화시켜서 2개의 다공질층을 형성하는 것이 효과적이다.
이와 같은 방법에 있어서, 접착된 기판의 분리는 용이하게 되지만, 다공질층을 형성하는 양극산화공정으로부터 접착완료공정까지의 어딘가의 공정에서 다공질층이 미리 파괴된다. 이와 같은 이른 파괴는 접착을 불가능하게 하거나, 파괴된다공질층이나 그 위에 형성된 비다공질단결정층으로부터 발생된 이물에 의해 제조공정을 오염시키거나 한다. 예를 들면, 만일 양극산화장치의 양극산화공정의 도중에서 다공질층이 박리되면, 그 기판은 이미 그 표면에 비다공질단결정층을 균일하게 형성할 수 없게 된다.
또한 양극산화조의 전해액중에 다공질층이 박리되는 경우에는 균일하게 다공질층만이 박리되서 회수할 수 있는 경우는 적지만, 통상 다공질층의 일부가 부분적으로 박리될 수 있다. 그렇지 않으면, 박리된 다공질층이 미세하게 분해되어 다공질층의 미세한 입자가 비산하게 된다. 이와 같은 입자는 다른 제 1기판의 표면에 부착해서 다공질층의 표면균일성을 저하시키거나 비단결정반도체층의 형성시에 이 반도체층의 핀홀의 원인이 된다. 또한 이들 입자는 반도체층의 막후의 균일성을 저하시키거나, 결정결함을 발생시킨다. 또한, 이와 같이 부착된 입자는 2개의기판이 서로 접합될 때 비접착부(Void)가 형성되는 일이 있다.
이상 같은 접합전에 다공질층이 박리되는 현상은 양극산화공정에만 일어나는 것은 아니고 그 후의 가열로에 의한 산화공정이나 CVD장치 등에 의한 비다공질반도체층의 형성공정, 접합후의 접합강도를 높이는 가열로중의 어닐링공정, 각 공정사이에 필요에 따라서 되풀이 해서 필요하게 되는 세정공정 등, 접합공정 전후의 여러공정에서 일어날 수 있다.
이들 각 공정의 어딘가에서 다공질층의 일부가 파괴되어도 반도체기판을 제작하는 일은 불가능해지고, 또한 이 여러 장치가 다공질층의 파편으로 이루어진 입자들로 오염된다면, 이러한 장치들은 사용이 중지되지 않으면 안되고, 이들 입자는철저히 제거되어야만 한다.
분리공정에 앞서 다공질층의 파괴가 일어나지 않더라도 제 2기판상에 옮겨진 비다공질반도체층위에 잔류하는 다공질층은 기판표면내에서 두께가 균일하지 않을 수도 있다. 이러한 불균일한 두께는 다공질층의 파괴나 박리를 초래한다. 다공질층에 이러한 불균일한 두께가 존재한다면, 비다공질반도체층은 그 후의 에칭공정에서 국소적으로 과도하게 에칭되어 균일한 두께의 층을 얻을 수 없게 된다.
본 발명의 목적은 접착기판의 분리이전에 다공질영역이 파괴되기 어려운 반도체기판, 및 이것을 제작하는 공정을 제공하는 데 있다.
본 발명의 다른 목적은 분리가 다공질영역의 소정의 위치에서 재현성좋게 일어나는 반도체기판, 및 이것을 제작하는 공정을 제공하는 데 있다.
본 발명의 또 다른 목적은 양호한 품질의 SOI기판을 염가로 제공할 수 있는반도체기판, 및 이것을 제작하는 공정을 제공하는 데 있다.
도 1A, 1B, 1C 및 1D는 본 발명의 반도체기판을 제작하는 기본공정을 표시하는 개략단면도.
도 2A, 2B, 2C, 2D 및 2E는 본 발명의 반도체기판을 제작하는 공정의 일 실시예를 표시하는 개략단면도.
도 3A, 3B, 3C, 3D 및 3E는 본 발명의 반도체기판을 제작하는 공정의 다른 실시예를 표시하는 개략단면도.
도 4A, 4B, 4C, 4D 및 4E는 본 발명의 반도체기판을 제작하는 공정의 또 다른 실시예를 표시하는 개략단면도.
도 5는 본 발명에 사용되는 양극산화의 양극산화시간과 양극산화전류와의 관계를 표시하는 차트.
도 6은 제 1다공질층의 두께와 제 2다공질층을 형성하는 양극산화전류와의 관계를 표시하는 차트.
도 7은 제 1다공질층의 두께와 제 2다공질층의 다공도와의 관계를 표시하는 차트.
〈도면의 주요부분에 대한 부호의 설명〉
1: 다공질 영역 2: 구성부재
10: 제 1기판 11: 제 1다공질층
11b: 제 1다공질반도체층 12: 제 2다공질층
12b: 잔류층 13: 비다공질반도체층
14: 제 2기판 15: 절연층
16: 기판 17: 지지기판
18: 기판 19: 기판
24: 광투과성절연기판 26: 제 1기판
28: 기판 29: 기판
30: 제 1기판 31, 33: 제 1다공질층
32, 34: 제 2다공질층 35, 36: 비다공질 반도체층
36, 37, 38: 절연층 39, 40: 제 2기판
본 발명의 목적은, 다공질영역과 이 다공질영역위에 형성된 비다공질반도체층을 가진 제 1기판을 준비하는 공정과, 비다공질반도체층을 제 2기판에 접합하는 공정과, 접합된 제 1 및 제 2기판을 다공질영역에서 분리하는 공정과, 분리된 제 2기판상에 잔류하는 다공질영역을 제거하는 공정을 포함하는 반도체기판의 제작방법에 있어서, 상기 다공질영역은 상기 비다공질반도체층에 인접한 제 1다공질층과 이 제 1다공질층보다 다공도가 높고 두께가 얇은 제 2다공질층으로 이루어지고, 상기 제 2다공질층의 두께는 제 1다공질층의 두께의 80%이하이고, 상기 제 2다공질층의 다공도는 30% 내지 60%가 되도록 상기 다공질영역이 형성되어 있는 것을 특징으로 하는 반도체기판의 제작방법에 의해 실현된다.
본 발명에 의하면, 제 1기판과, 이 제 1기판위에 형성된 다공질영역과, 이 다공질영역에 형성된 비다공질반도체층과, 이 비다공질반도체층위에 형성된 제 2기판을 포함하는 반도체기판의 구성부재에 있어서, 상기 다공질영역은 상기 비다공질반도체층에 인접한 제 1다공질층과 이 제 1다공질층보다 다공도가 높고 두께가 얇은 제 2다공질층으로 이루어지고, 상기 제 2다공질층의 두께는 상기 제 1다공질층의 두께의 80%이하이고, 상기 제 2다공질층의 다공도는 30% 내지 60%인 것을 특징으로 하는 반도체기판이 제공된다.
이 명세서에서 사용되는 "다공도"란 다공질층의 체적내에서 다공질층의 소재에 대해서 구멍(pore)이 점하는 체적의 비율을 표시한다.
접합후의 분리를 용이하게 하기 위해서는 제 2다공질층의 다공도는 30% 내지 60%의 범위, 바람직하게는 40% 내지 60%의 범위로 유지된다. 이 분리는 이러한 범위보다 낮은 다공도에서도 가능하다. 그러나, 분리시에 제 1 또는 제 2기판 또는 제 1기판의 다공질층상에 형성되어 있던 비다공질층 등이 부분적으로 파괴되거나, 크랙이 생기거나, 슬립전위가 발생하는 경우가 있다. 이러한 현상을 방지하기 위해서 다공도는 30% 내지 60%의 범위에 유지된다. 또한 비다공질반도체층에 인접한 제 1다공질층의 두께를 "t1"이라 하고, 제 2다공질층의 두께를 "t2"라 하면, 0.8t1≥t2라고 하는 관계를 만족한다. 따라서 t2는 t1의 80%이하, 바람직하게는 50%가 되도록 선택된다. 이러한 관계를 만족함으로써 분리후의 비다공질반도체층위에 잔류하는 다공질영역은 제 2기판의 표면내에서 두께가 거의 균일해진다. 따라서, 그 후 잔류하는 다공질영역을 선택에칭함으로써 에칭되지 않고 남는 비다공질반도체층의 두께는 균일해진다.
다공도 및 두께에 관해 상기 관계를 가진 다공질영역의 존재에 의해 분리공정 이전의 다공질영역의 박리 또는 파괴를 방지할 수 있다.
다음에 도 1A 내지 1D를 참조해서 본 발명에 의한 반도체기판을 제작하는 기본 공정에 대해서 설명한다.
우선, 도 1A에 표시한 바와 같이, 다공질 영역(1)과 이 다공질 영역(1)위에 형성된 비다공질반도체층(13)이 형성된 제 1기판(10)이 준비된다.
다공질층(1)은 적어도 비다공질반도체층(13)에 인접한 제 1다공질층(11)과 제 2다공질층(12)을 가지도록 형성된다.
제 2다공질층(12)의 다공도 P2는 제 1다공질층(11)의 다공도 P1보다 높도록 선택되고, 다공도 P2는 30% 내지 60%의 범위내에서 선택된다.
또한, 제 2다공질층(12)의 두께 t2는 제 1다공질층(11)의 두께 t1의 80%를 초과하지 않도록 선택된다.
다음에, 도 1B에 도시한 바와 같이, 제 1기판(10)과 제 2기판(14)은 반도체기판을 형성하는 구성부재(2)를 얻기 위하여 절연층(15)을 개재해서 서로 접합된다.
절연층(15)은 접합에 앞서 제 1기판(10)과 제 2기판(14)의 표면중의 적어도 어느 하나에 형성하는 것이 바람직하다.
다음에, 도 1C에 표시한 바와 같이, 제 1기판과 제 2기판은 분리되고, 여기서 분리는 제 1다공질층(11)과 제 2다공질층(12)의 계면에서, 또는 상기 계면에 가까운 제 2다공질층의 일부에서, 또는 전체 제 2다공질층을 포함하는 부분에서 일어난다.
따라서, 제 1다공질층(11)에 의한 균일한 두께의 잔류층(11b)이 제 2기판위에 잔류한다. 한편, 제 1기판위에는 제 2다공질층(12)의 잔류층(12b)이 잔류할 수도 그렇지 않을 수도 있다.
다음에, 도 1D에 표시한 바와 같이, 제 2기판(14)의 표면에, 즉 비다공질반도체층(13)위에 잔류하는 제 1다공질반도체층(11b)이 제거된다. 이리해서 절연층(15)을 개재해서 제 2기판(14)위에 비다공질반도체층(13)을 가진 SOI기판이 얻어진다.
또한, 필요에 따라, 제 1기판(10)위에 잔류하는 제 2다공질층(12b)을 제거함으로써, 분리된 제 1기판(10)은 제 1 또는 제2기판으로서 다시 사용할 수 있다.
다공질영역(1)의 형성에 앞서 제 1기판용 시작재료를 Si, Ge, GaAs, InP, SiC또는 SiGe 등의 반도체재료로부터 선택하는 것이 바람직하다.
다공질영역은 시작재료의 표면을 다공질화해서 형성하거나, 시작재료의 표면에 부가적으로 형성해도 된다.
다공도 P(%)는 다공질층의 체적중에서 다공질층을 구성하는 재료에 대한 구멍의 체적의 비율을 표시한다. 다공도는 다공질부재의 밀도 m과 다공질부재와 같은 재료의 비다공질부재의 밀도 M을 사용해서 다음과 같이 표시한다.
P=((M-m)/M)×100(%) …… (1)
다공질부재의 밀도 m은 구멍을 포함하는 다공질부재의 외견상 중량 G를 구멍을 포함하는 다공질부재의 외견상 용적V로 나눔으로써, 즉 m=G/V에 의해 얻어진다.
실제로, 표면으로부터 깊이 d만큼 아래에 있는 표면층만이 다공질인 제 1기판의 다공질층의 다공도 P(%)는 다음식에 의해 결정된다.
P=((A-a)/(A-B))×100(%) …… (2)
여기서, A는 다공질층의 형성 이전의 제 1기판의 중량, a는 다공질층의 형성후의 제 1기판의 중량, B는 다공질층의 완전제거 후의 제 1기판의 중량이다.
그 후의 형성에서 비다공질반도체층내의 결정결함을 감소시키기 위해서 비다공질반도체층에 인접한 제 1다공질층의 다공도를 가능한한 낮게 유지하는 것이 바람직하다.
그 이유는 다공질영역상의 비다공질반도체층의 형성의 초기기간에서 다공질영역내의 구멍은 충전되고, 이 때 다공도가 낮으면 낮을수록 구멍은 더 용이하게 충전되며, 그 결과 비다공질반도체층의 결정결함은 감소될 수 있기 때문이다. 이를 위해서 제 1다공질층의 다공도는 30%이하가 바람직하고, 더 바람직하게는 20%이하다.
또한, 접합된 기판의 분리를 좀더 용이하게 실현하기 위해서, 제 2다공질층의 다공도는 바람직하게는 30%이상, 더 바람직하게는 40%이상 60%이하가 바람직하다. 이러한 선택은 다공질층의 구멍의 벽을 구성하는 부분을 감소시킴으로써, 더 취약한 다공질구조를 주고 그 부분에서 그 파괴를 용이하게 한다.
제 2다공질층은 접합된 기판의 분리를 위해서 얇게 할 수 있다. 적어도 50㎚, 바람직하게는 적어도 100㎚의 두께가 기판의 분리를 위해서 효과적이다. 그러나 지나치게 작은 두께는 제 2다공질층의 두께의 정확한 제어를 어렵게 한다.
한편, 제 2다공질층의 지나치게 큰 두께는, 제 2다공질층의 다공도가 그다지 높지 않더라도, 접합에 앞서 제 1다공질층의 박리를 초래할 수도 있다. 이러한 박리를 방지하기 위해서 제 1다공질층보다 얇은 제 2다공질층을 형성하는 것이 효과적이다. 보다 낮은 다공도의 부분에서는 내부응력이 발생하므로, 보다 높은 다공도의 부분은 보다 낮은 다공도의 부분보다 두껍게 형성된다면, 과도하게 약해져서 접합에 앞서 파괴될 수도 있으므로 보다 낮은 다공도의 부분은 박리될 수도 있다. 제 1다공질층이 상당히 두껍더라도 3㎛보다 두꺼운 제 2다공질층을 형성하는 것은 바람직하지 않다. 따라서, 제 2다공질층의 두께는 3㎛를 초과하지 않도록선택한다. 더 상세하게는, 분리의 경우를 고려해서 제 2다공질층의 두께는 직경 6인치를 초과하지 않는 기판에 대해서는 1㎚ 내지 1㎛의 범위내에서, 직경 8인치의 기판에 대해서는 1 내지 3㎛의 범위내에서 선택된다.
필요에 따라, 제 1 및 제 2다공질층사이에 또는 제 1다공질층에 대향하는 제 2다공질층의 쪽에 제 1 및 제 2다공질층의 다공도사이의 다공도의 층을 더 형성할 수도 있다. 분리에서의 응력은 제 2다공질층으로서 작용하는 가장 높은 다공도의층에 집중된다.
다음에, 실리콘을 예로 들어 상세히 설명한다. 다공질 Si의 기계적 강도는, 다공도의 레벨에 의존하지만, 벌크 Si의 다공도보다 충분히 낮다고 생각된다. 따라서, 접착된 웨이퍼에 압축력, 인장력 또는 전단력이 주어진다면, 다공질 Si층이 먼저 파괴된다. 다공질층은 다공도의 레벨이 증가함에 따라서 보다 약한 힘으로 파괴될 수 있다. 다공질층이 서로 다른 다공도의 복수의 층으로 구성된다면, 가장 높은 다공도의 층에 응력이 집중하고, 거기서 파괴가 시작된다.
Si기판은 HF용액을 이용하는 양극산화에 의해 다공질화할 수 있다. 단결정 Si의 밀도 2.33g/㎤에 비해서 다공질 Si층의밀도는 50-20%범위내의 HF용액의 농도변화에 의해 1.1-0.6g/㎤의 범위내에서 변화할 수 있다. 다공질층은 N형 Si층내에서는 용이하게 형성되지 않지만, 아래에 설명하는 이유 때문에 P형 Si기판내에서 용이하게 형성된다. 투과전자현미경에 의한 관찰에 의하면, 다공질 Si층은 평균직경 100-600Å의 구멍을 포함한다.
다공질 Si는 1956년 우릴(Uhlir)씨 등에 의해 반도체의 전자연마의 연구중에발견되었다(A. Uhlir, Bell Syst. Tech. J., Vol. 35,333 (1956)).
또한, 우나가미씨 등은 양극산화에 있어서의 Si의 용해반응을 연구하고, HF용액중의 Si의 양극반응에는 정공이 필요하며, 그 반응은 다음과 같다고 보고하고 있다(T. Unagami, J. Electrochem. Soc., Vol. 127,476(1980)).
Si + 2HF + (2-n)e+→ SiF2+ 2H++ ne-SiF2+ 2HF
→ SiF4+ H2
SiF4+ 2HF → H2SiF6또는
Si + 4HF + (4-λ)e+→ SiF4+ 4H++ λe-SiF4+ 2HF
→ H2SiF6
여기서, e+및 e-는 각각 정공과 전자를 표시하고 있다. 또한 n 및 λ는 각각 1원자의 Si원자가 용해하기 위해서 필요한 정공의 수이며, n＞2 또는 λ＞4인 조건이 만족되었을 경우에 다공질 Si가 되는 것으로 보고했다.
상기에 의하면, 정공을 포함하는 P형 Si는 다공질화되지만, N형 Si는 다공질화되지 않는다. 이 다공질화에 있어서의 선택성은 나가노씨 등 및 이마이씨에 의해서 실증되고 있다(나가노, 나카지마, 야스노, 오나카, 카지와라, 전자통신학회기술연구보고, Vol. 79, SSD79-9549 (1979)), (K. Imai, Solid-State Electronics, Vol. 24, 159(1981)). 그러나, 또한 불순물농도가 높다면 n형 Si내에서 다공질구조형성이 가능하므로 (R.P. Holmstrom and J.Y.Chi, Appl. Phys. Lett., Vol.42,386 (1983)), P 또는 N형에 관계없이 다공질구조형성을 허용하는 기판을 선택하는 것은 중요하다고 보고되고 있다.
투과전자현미경에 의한 관찰에 의하면, 다공질 Si층은 평균직경 약 100-600Å의 구멍을 포함한다. 단결정성은 밀도가 단결정 Si의 밀도의 반이하로 감소되었을 경우에도 유지되므로, 다공질층위에 단결정 Si층을 에피택셜성장시키는 것이 가능하다. 그러나, 1000℃를 초과하는 온도에서 내부구멍은 재배치되어 증속에칭특성을 저하시킨다. 이 때문에 분자빔에피택셜성장, 플라즈마 CVD, 저압 CVD, 바이어스스퍼터링 또는 액상성장 등의 저온성장방법은 Si층의 에피택셜성장에 적합하다고 생각된다.
또한, 다공질층은 다량의 구멍을 형성하고 있으므로, 그 밀도는 반 이하로 감소된다. 그 결과, 표면적은 용적에 비해서 현저하게 감소하므로, 그 화학에칭속도는 통상의 단결정층의 그것에 비해서 현저히 증가한다.
본 발명에서 사용되는 비다공질반도체층은 Si, Ge, GaAs, InP, SiC, SiGe, GaN 또는 GaP 등의 반도체의 단층 또는 복수층으로 구성된다. 복수층의 경우에, 각 층들은 전기전도형이나 전기전도성이 서로 다르거나 헤테로접합을 형성하는 것들일 수도 있다.
비다공질 반도체층은 다공질영역위에 비다공질반도체층을 퇴적해서 형성해도 되거나, 예를 들면 이온주입에 의해 비다공질시작재료의 표면층밑에 다공질층을 형성하고, 다공질화되지 않고 잔류하는 표면층을 비다공질반도체층으로서 사용해서형성해도 된다.
본 발명에서 사용된 제 2기판은 Si, Ge, SiC, SiGe, GaAs 또는 InP 등의 반도체 또는 석영, 용융석영, 실리카글라스, 글라스, 사파이어 등의 절연재료로부터 선택해도 된다.
접합된 기판을 분리하는 방법으로서, 일본국 특허공개공보 제 7-302889호에 기재된 분리방법, 예를 들면 초음파 등의 파에너지에 의한 조사, 접합된 기판의 접합된 표면에 평행한 다공질층의 측면으로부터의 분리부재의 삽입, 다공질층에 주입된 팽창에너지의 이용, 디스크형상기판의 측면으로부터 다공질층의 선택에칭, 또는 다공질층의 노출과 그 측면으로부터 다공질층의 산화 그리고 산화시의 용적팽창의 이용 등의 어느 것을 사용해도 된다.
도 2A 내지 2E는 도 1A 내지 1D에 표시한 기본공정에 의거하여 반도체기판을 제조하는 공정을 표시하며, 이 공정은 본 발명의 실시예를 구성하고 있다.
도 2A에 표시한 바와 같이, 제 1기판(10)의 표면에 제 1다공질층(11)과 제 2다공질층(12)이 형성되어 있다. 제 2다공질층(12)의 다공도는 30%이상이 되게 선택되며, 한편 제 1다공질층(11)의 다공도는 30%미만이 되게 선택된다. 또한 제 2다공질층(12)의 두께는 제 1다공질층(11)의 두께의 0.8배 이하가 되도록 선택된다.
상기 규정된 제 1 및 제 2다공질층은 유리하게는 양극산화에 의해 형성할 수있다. 제 1기판(10)의 표면에 제 1양극산화전류에 의해 제 1다공질층(11)이 형성된 후, 전류가 증가되어 제 1다공질층밑의 제 1기판의 비다공질부가 다공질화되며,그에 의해 제 2다공질층(12)을 형성한다. 전류를 증가시키는 대신에 양극산화용액으로 대체해서 동일 전류하에서 양극산화에 의해 제 2다공질층(12)을 형성할 수 있다.
다음에, 도 2B에 표시한 바와 같이, 다공질층(11)위에는 비다공질반도체층(13)이 형성되고, 필요에 따라 비다공질반도체층(13)의 표면은 절연화된다.
다음에, 도 2C에 표시한 바와 같이, 제 2기판(14)을 가지고 절연층(15)을 지지하는 지지기판(17)과 상기 층(11),(12),(13)을 지지하는 제 1기판(10)을 가진 기판(16)은 실온에서 서로 밀착하게 되며, 이들 기판은 양극접합, 압력인가, 열처리 또는 그 조합에 의해 서로 접합된다.
따라서, 제 2기판(14)과 비다공질반도체층(13)은 절연층(15)을 개재해서 굳게 접합된다. 절연층(15)은 비다공질반도체층(13)과 제 2기판(14)중의 적어도 어느 하나에 형성된다. 그렇지 않으면 접합은 절연박판을 포함하는 3개의 부재로 행할 수도 있다.
다음에 접합된 부재들은, 도 2D에 표시한 바와 같이, 다공질 Si층(12)에서 기판(18)과 기판(19)으로 분리된다. 기판(19)은 제 1다공질층(11), 비다공질반도체층(13), 절연층(15) 및 기판(14)으로 구성된다.
다음에, 다공질층(11)은 선택적으로 제거된다. 다공질층(11)만은 통상의 Si에칭용액, 다공질 Si용 선택에칭용액인 불화수소산, 불화수소산과 알코올 및 과산화수소수용액중의 적어도 어느 하나의 혼합액, 버퍼드불화수소산, 불화수소산과 알코올 및 과산화수소수용액의 적어도 어느 하나의 혼합액중의 적어도 하나를 사용해서 무전해습식화학에칭에 의해 에칭하고, 그에 의해 절연층(15)위에 옮겨진 비다공질반도체(13)을 남겨서 형성한다(도 2E).
그렇지 않으면 다공질층(11)을 제거하기 위해서 연마스토퍼로서 비다공질반도체층(13)을 이용해서 선택연마를 행해도 된다.
도 2E는 본 발명에 의해 얻은 반도체기판을 표시하며, 여기서, 절연면을 가진 기판(14)위에는 비다공질반도체층(13)이 결정결함이 거의 없이 평탄하고 균일한 박층으로서 형성되었다.
도 3A 내지 3E는 도 2A 내지 2E에 표시한 반도체기판 제작방법의 변형예를 표시하고, 제 2기판으로서 광투과성 절연기판을 사용한다. 도 3A 및 3B에 표시한 공정은 도 2A 및 2B에 표시한 것과 같다.
다음에, 도 3C에 표시한 것과 같이, 석영 또는 글라스로 대표되는 광투과성절연기판(24)과 제 1기판(26)은 실온에서 서로 밀착되고, 이 기판들은 양극접합, 압력인가, 열처리 또는 그 조합에 의해 서로 접합된다. 따라서 광투과성절연기판(24)과 비다공질 반도체층(13)은 절연층(15)을 개재해서 서로 굳게 접합된다. 절연층(15)은 비다공질반도체층(13)과 광투과성절연기판(24)중의 적어도 어느 하나의 위에 형성된다. 그렇지 않으면 접착은 절연박판을 포함하는 3개의 부재로 행해도 된다.
다음에, 도 3D에 표시한 바와 같이, 접합된 부재들은 기판(28)과 기판(29)으로 분리된다. 광투과성절연기판(24)상에는 제1다공질층(11), 비다공질반도체층(13), 절연층(15)으로 구성되는 다층구조체가 형성된다.
다음에, 다공질층(11)이 선택적으로 제거된다. 다공질층(11)만은 통상의 Si에칭용액, 다공질 Si용 선택에칭용액인 불화수소산, 불화수소산과 알코올 및 과산화수소수용액중의 적어도 어느 하나의 혼합액, 버퍼드불화수소산, 불화수소산과 알코올 및 과산화수소수용액중의 어느 하나의 혼합액 중의 적어도 하나로 무전해습식화학에칭에 의해 에칭하고, 그에 의해 광투과성절연기판(24)위에 비다공질반도체층(13)을 남겨서 형성한다. 상기한 바와 같이, 다공질 부재의 매우 큰 표면적 때문에 통상의 에칭액에 의해서도 다공성부재만을 선택에칭해서, 비다공질부재를 남기는 것이 가능하다.
그렇지 않으면 다공질층(11)을 제거하기 위해서 연마스토퍼로서 비다공질반도체층(13)을 이용해서 선택연마를 행해도 된다.
도 3E는 본 발명에 의해 얻은 반도체기판을 표시하며, 여기서, 광투과성절연기판(24)의 표면에는 비다공질반도체층(13)이 이 기판의 전영역에 걸쳐 큰 면적을 가진 평탄하고 균일한 박층으로서 형성된다.
그 후, 재순환 또는 재사용을 위해서, 제 1기판(10)은 잔류다공질층(12)이 제거되고, 표면평탄성이 허용할 수 없을 정도로 거칠면, 부가적으로 표면평탄처리를 받고, 제 1기판(10)으로서 다시 사용된다.
도 4A 내지 4E는 기판의 각 표면에 다공질층과 비다공질반도체층을 형성하고 3개의 기판을 접착하는 공정을 표시한다.
처음에, 도 4A에 표시한 바와 같이, 제 1기판(30)이 준비되고, 양표면상의 표면부에 각각 다른 다공도의 2개의 층(31),(32) 및 (33),(34)로 구성되는 2층구조의 다공질영역이 형성되고, 또한 제 1다공질층(31),(32)위에 비다공질반도체층(35),(36)이 형성된다(도 4B참조). 양극산화는 제 1다공질(31),(33)이 30%미만의 다공도를 가지고, 제 2다공질층(32),(34)이 30%이상의 다공도를 가지도록 행해진다.
따라서, 도 4C에 표시한 바와 같이, 2개의 제 2기판(39),(40)과 비다공질반도체층(35),(36)을 가진 제 1기판(30)은 각각 실온에서 절연층(36),(37)을 개재해서 서로 밀착되고, 이 기판들은 양극접합, 압력인가, 열처리 또는 그 조합에 이해 서로 접합된다.
따라서, 이들 기판(39),(40)과 비다공질반도체층(35),(36)은 절연층(37), (38)을 개재해서 굳게 접합된다. 절연층(37),(38)은 비다공질반도체층(35),(36)과 기판(39),(40)중의 적어도 어느 하나의 위에 형성된다. 그렇지 않으면 분리절연박판이 층(35),(36)으로서 준비되고, 5개의 부재로 접합을 달성하기 위해서 기판사이에 삽입된다.
다음에, 접합된 부재들은 3개의 부재(40),(41),(42)로 분리되고(도 4D참조), 여기서 기판(39),(40)의 각각은 다공질층, 비다공질반도체층, 절연층으로 구성되는 적층구조를 가진다.
다음에, 다공질층(31),(33)은 연마 또는 에칭에 의해 선택적으로 제거되고, 그에 의해 얇은 비다공질반도체층(35),(36)이 이 기판들(39),(40)위에 남는다.
도 4E는 본 발명에 의해 얻은 반도체기판을 표시하고, 기판(39),(40)위에는 비다공질반도체층(35),(36)이 평탄하고 균일한 얇은 층이 동시에 형성된다. 중간절연층(37),(38)은 생략할 수 있으며, 이들 기판(39),(40)은 같은 재료일 필요는 없다.
그 후, 재순환 또는 재사용을 위해서 제 1기판(30)은 잔류다공질층이 제거되거나 표면평탄화처리를 받아서 다시 사용된다.
다음에, 본 발명에 적용할 수 있는 다공질영역을 형성하는 방법, 양극산화에 의거한 공정에 대해서 설명한다.
다공질층의 다공도는, 예를 들면, 다공질층을 형성하기 위한 양극산화중의 양극산화전류의 변화, 또는 양극산화용액의 농도의 변화에 의해 두께의 방향으로 변화할 수 있다. 다공질층의 다공도 및 구멍사이즈는, SOLID-STATE SCIENCE AND TECHNOLOGY, Journal of Electrochemical Society, Vol. 134, No. 8. P. 1994에 기재되어 있는 바와 같이, HF를 사용하는 양극산화용액의 농도의 변화, 양극산화전류의 변화에 의해 변화할 수 있다. 양극산화용액의 조성은, 예를 들면, 불화수소산의 후속 첨가 또는 물에 의해 변화할 수 있다. 다공도가 다른 복수층은, 예를 들면, 우선 고HF농도의 양극산화용액으로 저다공도의 다공질층을 형성하고, 그 후 양극산화용액을 저HF농도의 다른 하나로 대체해서 고다공도의 다공질층을 형성함으로써 형성할 수 있다. 그러나, 본 발명자들의 연구에 의하면, 이러한 방법은, 반도체기판의 제조를 위해 접합된 기판의 분리에 적용된다면, 후술하는 바와 같이 더 복잡한 현상을 초래할 수 있다. 따라서 종래의 방법은, 단순히 추종한다면, 매우 제한된 효과를 줄 수 있을 뿐이다. 예를 들면, 양극산화전류의 미소한 증가는 다공도의 대응하는 증가를 가져오지는 못하지만 다공도의 제한된 증가와 더불어 양극산화속도의 증가를 가져올 수 있다. 본 발명에 의한 구조를 얻기 위해서 저코스트로 다공질층을 얻기 위한 다음 공정을 사용할 수 있다.
실제상 가장 단순한 방법은 양극산화용액의 조성의 변화없이 양극산화전류를 변경하는 것이다. 양극산화용액에 대해 여러 가지 조성을 채용할 수 있다. 예를 들면, 약 30%HF를 포함하는 불화수소산 또는 알코올을 더 첨가한 불화수소산으로만족할 만한 결과를 얻을 수 있다. 양극산화는 이와 같은 양극산화용액내에서 행해지며, 20 내지 30%의 다공도를 가진 다공질 Si는 양극으로서 Si기판을 사용해서 0.5-1.0A/㎠의 DC양극산화전류밀도로 형성할 수 있다. 다공질 Si의 두께는 양극산화시간에 따라 임의로 선택할수 있으며, 비교적 낮은 다공도의 다공질 Si층은 단결정 Si를 에피택셜성장 시키는 데 적합하다. 이와 같은 비교적 낮은 다공도의 다공질층의 형성후, 전류는 보다 높은 다공도의 다공질층을 형성하기 위하여 증가된다. 도 5는 전류변화의 모드의 예를 표시한다. 제 1다공질층이 약 20%의 다공도와 약 10㎛의 두께를 가진다면, 약 30 내지 60%의 다공도를 가진 제 2다공질층은, 양극산화전류를 제 1다공질층을 형성하기 위한 그것의 2 내지 3배로 설정해서, 제 1다공질층 밑에 형성할 수 있다.
집중적인 연구에 의거해서, 본 발명자들은 제 2다공질층의 다공도가 양극산화전류의 크기 뿐만 아니라 제 1다공질층의 두께와 다공도에도 의존한다는 것을 발견하였다.
제 2다공질층용 양극산화전류가 제 1다공질층용 양극산화전류와 동일하게 설정될 때에도, 제 1다공질층이 두껍거나 저다공도를 가지면, 제 2다공질층의 다공도가 높아지기 쉽다. 따라서, 제 1다공질층이 얇으면, 제 2다공질층용 양극산화전류는 높은 다공도 수준을 유지하기 위하여 높게 형성되어야 한다. 이런 관계는 도 6에 표시되어 있다. 제 2다공질층용 양극산화전류가 일정하게 유지되면, 제 2다공질층의 다공도는 제 1다공질층의 두께변화에 의해서 영향을 받는다. 이런관계는 도 7에 표시되어 있다. 제 1다공질층의 형성후에 제 2다공질층의 형성은 독립적이지 않고 제 2다공질층의 다공도는 제 1다공질층의 특성에 영향을 받는 것이 확실하다. 이런 형상의 상세한 작용은 아직 완전히 명백하지 않다. 그렇지만, 이후 설명되는 바와 같이, 다공질Si의 형성시에는 양극산화용액에 F-이온이 필요하고, 구멍의 선단에서 F-이온이 구멍형성부에 소모되면, 새로운 F-이온이 구멍으로 투입되어 선단부에 공급되어야 한다. 전기장이나 확산에 의해서 구멍으로 투입되는 F-이온의 효과적인 이동성은 제 1다공질층의 구멍사이즈나 구멍의 길이, 즉 제 1다공질층의 두께에 따라서 고려된다. 다르게 설명하면, 양극산화로 형성된 제 1다공질층 자체는 이후의 다공질층의 형성에서 요구되는 이온투입을 제한한다. 따라서, F-이온투입의 효과적인 이동성을 제한하는 층으로서 형성된 제 1다공질층의 역할은 계속적인 다공질층 형성을 요구하는 것이다. 일정한 양극산화전류하에서는 양극산화이 다공도의 의미있는 변화없이 상당한 두께로 진행한다. 일정한 전류하에서는, 구멍이 F-이온의 소비와 공급의 균형에 의해 결정된 사이즈로 형성되기때문에 추측할수 있으나, 전류가 양극산화 중에 증가되면, F-이온의 소비와 공급의 균형이 미리 형성된 다공질층의 존재에 따라 변경됨으로써 구멍사이즈의 의미있는 변화가 발생된다.
투입되는 F-이온의 효과적인 이동성을 감소시키기 위해 제 1다공질층이 두꺼워지면, 구멍의 선단에서 F-이온농도가 낮아져서 구멍에서 양극산화용액의 이온소모층이 늘어날 가능성이 있으므로, 양극산화용액과 단결정Si표면과의 사이에서 포텐셜장벽이 구멍에서 낮아지도록 이 선단부가 펴질수 있으므로써 구멍사이즈를 증가시키기 위해 이런 부분에서 Si의 에칭을 촉진시킨다. 사실은, 양극산화전류를 약간 증가시키면 이동성 제한층이 Si표면상에 존재하지 않는 한 다공도의 의미있는 증가는 일어나지 않고 양극산화율의 증가를 촉진시킨다. 따라서, 양극산화전류의 증가에 의해 다공도의 의미있는 변화를 이루기 위하여 다공도가 증가되는 층과, 양극산화용액과의 사이에서 F-이온의 이동성을 제한할 수 있는 층이 필요하다. 본 발명은, 제 2다공질층의 다공도를 증가시키기 위해 초기에 형성된 제 1다공질층을 이용하여 상기 언급된 양극산화의 작용을 최대로 형성하는 것으로 특징된다. 제 2다공질층의 다공도를 증가시키기 위하여, 어떤 두께를 가진 제 1다공질층이 필요하고, 제 1다공질층의 두께가 5㎛이상일 때, 고다공도의 제 2다공질층이 쉽게 형성될 수 있다.
이런 기능을 가진 제 1다공질층에서는, 제 2다공질층의 다공도 조정을 위한두께의 조정이 중요하다. 예를 들면, 제 1다공질층의 평편도가 충분히 안정되야 하며, 그렇지 않으면 제 2다공질층의 다공도는 평면에서 변동한다. 제 2다공질층의 다공도의 평면변동도는 제 2다공질층의 국부적인 강도변동을 초래하며, 결과적으로 SOI웨이퍼 제조공정중에 제 2다공질층의 부분적인 부상이나, 분리스텝에서 국부적으로 불완전 분리를 초래함으로써, SOI웨이퍼의 수득율이 낮아진다. 제1다공질층 두께의 기판면 내에서의 변동율은 35%이하여야 하며 25%이하가 바람직하다.
제 1다공질층의 두께가 5㎛보다 상당히 적으면, 특히 3㎛이하이면, 상기 언급된 이동성제한층의 효과가 감소하기 때문에 다공도의 증가는 점차적으로 어려워진다. 도 6에 표시된 바와 같이, 제 1다공질층이 더 얇아지면, 제 2다공질층용 양극산화전류는 무한히 증가되어야 한다. 그런 전류의 증가는 자연적으로 불가능하지 않지만, 필요한 전원용량의 증가와 전류의 조정을 미세하게 낮추고, 전류의 측정을 미세하게 감소시키는 바와 같은 불이익을 포함한다. 또한 제 2다공질층의 두께조정을 미세하게 낮출 수 있도록 증가된 전류는 더 높은 양극산화율을 초래한다. 이런 경우에는, 모든 필요사항이 단지 전류조정에 의해서 충족될 필요는 없다. 양극산화용액에서 감소된 HF농도는 구멍의 선단에서 F-이온의 감소를 촉진할 수 있다. 최초의 제 1다공질층의 형성에는, HF농도가 어느 정도까지 낮아지고 다공도가 거의 증가하지 않더라도, 상기 언급된 이동성제한층이 아직 없으므로, 충분히 감소하는 양극산화전류는 소비된 F-이온을 충분히 공급할 수 있다. 예를 들면, HF농도가 약 HF:C2H5OH:H2O=1:1:4로 낮아질때에도 양극산화전류가 약 1㎃/㎠이하로제한되면, 다공도는 약 20%로 제한될 수 있다. 제 1다공질층의 형성후에는, 상기 언급된 이동성제한층이 이미 존재하므로, 양극산화전류의 증가를 제한하더라도 F-이온의 부족이 구멍의 선단에서 발생될 수 있으므로써 다공도가 증가될 수 있다. 그러므로, 상기 언급된 두께 3㎛의 제 1다공질층의 형성후에도, 약 5㎃/㎠로의 양극산화전류의 증가에 의해서만 30∼60%만큼 높은 다공도를 가진 제 2다공질층이 형성될 수 있다. 한편, 양극산화용액의 HF농도가 높아져서 약 HF:C2H5OH:H2O=1:1:1이면, 제 2다공질층의 다공도는 30∼60%로 올리기 위하여 약 10㎃/㎠이상의 전류가 필요하다.
한편, 역순으로된 2층구조체, 즉 제 1다공질층이 제 2다공질층의 다공도보다 큰 다공도를 가진 구조체를 형성하는 경우에는, 제 1다공질층의 고다공도 때문에 F-이온의 투입이 방해되기 어려우므로, 상기 언급된 작용을 고려하여 제 1다공질층의 다공도는 제 1다공질층용 양극산화전류와 제 2다공질층용 양극산화전류를 단지 반전함으로써 상승될 수 없다.
그러므로, 다공도가 다른 복수개의 다공질층을 형성하는 경우에는, 각 층에 대한 양극산화용액의 성분을 변경시키는 방법을 적용할 수 있다. 5㎛미만의 두께를 가진 저다공도의 제 1다공질층과 단지 양극산화전류를 변경한 고다공도의 제 2다공질층을 연속적으로 형성하는 경우에는, 상기 설명한 바와 같이 비교적 큰 제 2다공질층용 양극산화전류를 이용하는 것이 필요하다. 그럼에도 불구하고, 고 HF농도의 양극산화전해조에서 처음에 형성되는 제 1다공질층에 의해 양극산화전류를지나치게 증가시키지 않고서 30∼60%나 그 이상의 다공도를 가진 제 2다공질층을 형성할 수 있고, 다음에 양극산화를 중단하고, 양극산화용액에서 기판을 꺼내어, 저HF농도를 가진 양극산화용액과 탱크의 양극산화용액을 교환하고 저HF농도의 양극산화용액으로 기판을 침지시켜서 양극산화를 행한다.
상기 언급한 바와 같이 양극산화가 중단된 경우에는, 양극산화용액 부착물을 제거하기 위해 기판이 세척될 수 있거나 중단시에 건조될 수 있다.
본 발명은 이하의 실시예에서 좀더 상세하게 설명될 것이다.
(실시예 1)
두께 625㎛과 비저항 0.01Ω㎝을 가진 5"직경 p형 Si웨이퍼는 제 1기판으로 준비되었다. HF용액중에 아래의 조건하에서 양극산화를 행한 결과, 다공도가 다른 2개의 층(11)(12)으로 이루어진 2층구조의 다공질Si영역이 형성되었다:
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질Si의 두께: 10㎛
다공도: 15%
다음에;
전류밀도: 25㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 20초
다공질Si의 두께: 200㎚
다공도: 55%
다음에, 이 Si웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다음에, 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 이 결과, 다공질Si상에 비다공질단결정Si층을 형성시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다.
별도로 Si웨이퍼가 제 2기판으로 준비되었고 그 표면은 열산화되었다.
제 1웨이퍼의 SiO2층표면과 두께 500㎚의 SiO2층이 형성된 별도의 준비된 제 2Si웨이퍼표면이 중첩되어 서로 접촉되었고 700℃로 2시간동안 열처리되어 서로 접합되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시켜 제거하고, 면도날과 같은 예리한 판을 삽입시켜서 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭했다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지된 것이 확인되었다. 또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다.
제 1의 Si웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 2)
두께 625㎛과 비저항 0.01Ω㎝을 가진 5" p형 Si웨이퍼는 제 1기판으로 준비되었다. HF용액중에 아래의 조건하에서 양극산화를 행한 결과, 다공도가 다른 이하의 2개의 층으로 이루어진 2층구조의 다공질Si영역이 제 1Si웨이퍼의 표면층에 형성되었다:
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 5분
다공질Si의 두께: 5㎛
다공도: 15%
다음에;
전류밀도: 38㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 10초
다공질Si의 두께: 250㎚
다공도: 50%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다. 상기 SiO2층표면과 두께 500㎚의 SiO2층이 형성된 별도의 준비된 제 2Si웨이퍼표면이 중첩되어 서로 접촉되고 700℃로 2시간동안 열처리되어 서로 접합되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시켜 제거하고, 면도날과 같은 예리한 판을 삽입시켜서 다공질Si층이 파괴되었고 웨이퍼는 2분할되고 다공질Si가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭했다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, 제 2웨이퍼의 Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지된 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다. 제 1의 웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 3)
두께 625㎛과 비저항 0.01Ω㎝을 가진 5" p형 Si웨이퍼는 제 1기판으로 준비된다. HF용액중에 아래의 조건하에서 양극산화를 행한 결과, 다공도가 다른 이하의 2개의 층으로 이루어진 2층구조의 다공질Si영역이 형성되었다:
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 1분
다공질Si의 두께: 1㎛
다공도: 15%
다음에;
전류밀도: 160㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 5초
다공질Si의 두께: 500㎚
다공도: 45%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다. 상기 SiO2층표면과 두께 500㎚의 SiO2층이 형성된 별도의 준비된 제 2Si웨이퍼표면이 중첩되어 서로 접촉되고 700℃로 2시간동안 열처리되어 서로 접합되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시켜 제거하고, 면도날과 같은 예리한 판을 삽입시켜서 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭했다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질단결정Si의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지된 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다. 제 1의 웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 4)
두께 625㎛과 비저항 0.01Ω㎝을 가진 5" n형 또는 p형 Si웨이퍼는 제 1기판으로 준비되어 HF용액중에 아래의 조건하에서 양극산화를 행했다.
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 5분
다공질Si의 두께: 5㎛
다공도: 15%
다음에;
전류밀도: 38㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 40초
다공질Si의 두께: 1.2㎚
다공도: 45%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다. 상기 SiO2층표면과 두께 500㎚의 SiO2층이 형성된 별도의 준비된 제 2웨이퍼표면이 중첩되어 서로 접촉되고 700℃로 2시간동안 열처리되어 접합되었다.
접합된 웨이퍼의 양외면에 접착제로 판이 접합되고, 접합된 웨이퍼의 외면에 대해 수직방향으로 상기 판상에 균일하게 충분한 압력을 가함으로써 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si의 잔류부가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭했다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, 제 2웨이퍼의 Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지된 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다. 제 1의 웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 5)
두께 625㎛과 비저항 0.01Ω㎝을 가진 5" p형 Si웨이퍼는 제 1기판으로 준비되어 HF용액중에 아래의 조건하에서 양극산화를 행했다.
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질Si의 두께: 10㎛
다공도: 15%
다음에;
전류밀도: 25㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 20초
다공질Si의 두께: 200㎚
다공도: 55%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다. 상기 SiO2층표면과 두께 500㎚의 SiO2층이 형성된 별도의 준비된 제 2웨이퍼표면이 중첩되어 서로 접촉되고 700℃로 2시간동안 열처리되어 접착되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시키고 맑은 물로 채워진 초음파세척조에 담구어 초음파를 조사함으로써 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si가 표출되었다.
그 후에, 이 웨이퍼를 건조시키고 잔류하는 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭했다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다. 이와 같이, Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지된 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다. 제 1의 웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 6)
두께 625㎛과 비저항 0.01Ω㎝을 가진 5" p형 Si웨이퍼는 제 1기판으로 준비되어 HF용액중에 아래의 조건하에서 양극산화를 행했다.
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 5분
다공질Si의 두께: 5㎛
다공도: 15%
다음에;
전류밀도: 38㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 10초
다공질Si의 두께: 250㎚
다공도: 50%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다. 상기 SiO2층표면과, 자연산화막을 제거하여 별도로 준비된 제 2웨이퍼표면이 중첩되어 서로 접촉되고 700℃로 2시간동안 열처리되어 접합되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시키고면도날과 같은 예리한 판을 삽입시켜서 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭한다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지되는 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다. 제 1의 웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 7)
두께 625㎛과 비저항 0.01Ω㎝을 가진 5" p형 Si웨이퍼는 제 1기판으로 준비되어 HF용액중에 아래의 조건하에서 양극산화를 행했다.
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 5분
다공질Si의 두께: 5㎛
다공도: 15%
다음에;
전류밀도: 38㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 10초
다공질Si의 두께: 250㎚
다공도: 50%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다. 상기 SiO2층표면과 산소플라즈마조사를 행한 별도로 준비된 석영글라스기판 표면이 중첩되어 서로 접촉되고 700℃로 2시간동안 열처리되어 접합되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시키고, 면도날과 같은 예리한 판을 삽입시켜서 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭했다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, 글라스기판상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지된 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다. 제 1의 Si웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 8)
두께 625㎛과 비저항 0.01Ω㎝을 가진 제 1의 5" p형(100)단결정 Si웨이퍼는 HF용액중에 아래의 조건하에서 양극산화를 행했다.
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질Si의 두께: 10㎛
다공도: 15%
상기 단결정Si기판을 양극산화장치에서 꺼내어 물로 세척하여 보관하고 양극산화용액을 교체한 후 다시 양극산화장치에 설치하여 아래의 조건하에서 양극산화를 행했다.
전류밀도: 25㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 3분
다공질Si의 두께: 3㎛
다공도: 55%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 200㎚의 SiO2층을 형성시켰다. 상기 SiO2층표면과 별도의 준비된 Si웨이퍼표면이 중첩되어 서로 접촉되고 1100℃로 1시간동안 열처리되어 접합되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시키고, 면도날과 같은 예리한 판을 삽입시켜서 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭했다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지된 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다.
제 1의 Si웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 9)
두께 625㎛과 비저항 0.01Ω㎝을 가진 제 1의 5" p형(100) 단결정 Si웨이퍼는 HF용액중에 아래의 조건하에서 양극산화를 행했다.
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 5.5분
다공질Si의 두께: 10㎛
다공도: 15%
다음에, 양극산화용액의 HF농도는 H2O와 C2H5OH를 첨가함으로써 변경되고 다공도가 다른 층을 형성하기 위하여 아래의 조건하에서 양극산화가 실행되었다.
전류밀도: 25㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 1분
다공질Si의 두께: 1㎛
다공도: 55%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮했다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다. 상기 SiO2층표면과 별도로 준비된 Si웨이퍼표면이 중첩되어 서로 접촉되고 1180℃로 5분동안 열처리되어 접합되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시키고,면도날과 같은 예리한 판을 삽입시켜서 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭한다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지되는 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다.
제 1의 Si단결정웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 10)
두께 625㎛과 비저항 0.01Ω㎝을 가진 제 1의 5" p형(100) 단결정 Si웨이퍼는 HF용액중에 아래의 조건하에서 양극산화를 행했다.
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질Si의 두께: 10㎛
다공도: 15%
다음에;
전류밀도: 25㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 3분
다공질Si의 두께: 3㎛
다공도: 40%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다. 상기 SiO2층표면과 별도의 준비된 Si웨이퍼표면이 중첩되어 서로 접촉되고 1180℃로 5분동안 열처리되어 접합되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시키고, 면도날과 같은 예리한 판을 삽입시켜서 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭했다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지된 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다. 제 1의 Si단결정웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(실시예 11)
두께 625㎛과 비저항 0.01Ω㎝을 가진 제 1의 5" p형(100) 단결정 Si웨이퍼는 HF용액중에 아래의 조건하에서 양극산화를 행했다.
전류밀도: 0.5㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:4:1
시간: 80분
다공질Si의 두께: 3㎛
다공도: 20%
다음에;
전류밀도: 5㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:4:1
시간: 1분
다공질Si의 두께: 1.8㎛
다공도: 45%
다음에, 이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다공질Si상에 CVD법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.
소스가스: SiH4
캐리어가스: H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 이 에피택셜Si층표면에 열산화에 의해서 두께 100㎚의 SiO2층을 형성시켰다. 상기 층표면과 별도의 준비된 Si웨이퍼표면이 중첩되어 서로 접촉되고 1180℃로 5분동안 열처리되어 접합되었다.
웨이퍼의 단면에 다공질층을 표출시키고, 다공질Si를 어느 정도 에칭시키고, 면도날과 같은 예리한 판을 삽입시켜서 다공질Si층이 파괴되어 웨이퍼는 2분할되었고 다공질Si가 표출되었다.
그 후에, 다공질Si층을 HF/H2O2/H2O계의 에칭액으로 선택에칭했다. 다공질Si층은 선택에칭되어 완전히 제거되었다.
비다공질Si단결정의 상기 에칭액에 대한 에칭속도는 극히 낮고 비다공질층에 표시된 에칭량은 실제적으로 무시할 수 있는 막두께로 감소되었다.
이와 같이, Si산화막상에는 두께 0.2㎛의 단결정Si층이 형성되었다. 다공질Si의 선택에칭에 의해서도 단결정Si층에는 전혀 변화가 없었다.
투과전자현미경으로 횡단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고 양호한 결정성이 유지된 것이 확인되었다.
또한, 에피택셜Si층 표면에 산화막을 형성시키지 않으면서도 동일한 결과가 이루어질 수 있었다.
제 1의 Si단결정웨이퍼는 잔류다공질Si를 제거시켜, 다시 제 1기판으로 사용되었다.
(비교예 1)
두께 625㎛과 비저항 0.01Ω㎝을 가진 5" 직경 p형 Si웨이퍼가 준비되어 HF용액중에 아래의 조건하에서 양극산화를 행했다.
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 11분
제 1다공질Si층의 두께: 10㎛
다공도: 15%
다음에;
전류밀도: 25㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:3:2
시간: 20분
제 2다공질Si층의 두께: 13㎛
다공도: 55%
이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다.
이후에 웨이퍼의 접착과 분리는 실시예 8에서와 동일하게 행했다.
그 결과, 분리후에, 제 2웨이퍼의 단결정Si에 균일하게 잔류하는 다공질Si층이 부분적으로 박리되는 것을 표시했다.
고다공도의 다공질Si층이 응력을 견딜 수 없어 열처리를 행하는 스텝에서 파괴되기 때문에 이런 작용이 예측될 수 있다.
(비교예 2)
제 1단결정Si웨이퍼의 표면층이 HF용액중에 아래의 조건하에서 양극산화에 의해 다공질로 형성되었다.
전류밀도: 7㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 5.5분
다공질Si의 두께: 6㎛
다음에;
전류밀도: 70㎃/㎠
양극산화용액: HF:H2O:C2H5OH=1:1:1
시간: 0.5분
다공질Si의 두께: 5㎛
이 웨이퍼는 산소분위기중에 400℃로 1시간동안 산화되었다. 이 산화에 의해 다공질Si의 구멍의 내벽은 열산화막으로 덮혔다. 다음에 다공질Si상에 CVD법에 의해 두께0.3㎛로 단결정Si를 에피택셜성장시켰다. 성장조건은 이하와 같다:
소스가스: SiH4/H2
온도: 850℃
압력: 1.3㎩
성장속도: 3.3㎚/sec
다음에, 에피택셜Si층표면에는 열산화에 의해 두께 200㎚의 SiO2층이 형성되었다. 상기 형성된 SiO2층을 가진 이 Si층표면과 별도로 준비된 Si웨이퍼(제 2기판)의 표면은 중첩되어 서로 접합되었다.
그 후, 이 웨이퍼는 실시예 8에서와 동일하게 분리되었다. 분리후, 분리된 제 2웨이퍼상으로 투입되는 에피택셜단결정Si의 표면에 잔류하는 저다공도의 제 1다공질층의 두께는 웨이퍼 면내에서 균일하지 않고, 다공질Si는 국부적으로 파괴된 부분을 가졌다. 그 결과, HF/H2O2/H2O에칭액으로 에칭한 후에, 균일한 두께로 잔류하는 에피택셜단결정Si층의 두께는 상업적으로 유용한 Si웨이퍼의 두께보다 우수한 평면분포도를 나타냈다.
본 발명에 따르면, 기판을 분리하기 전에 다공질영역의 파괴가 거의 일어나지 않고 다공질영역의 분리위치에서 우수한 재현성을 나타내는 반도체기판의 제작방법 및 반도체기판의 제작을 위한 구성부재를 제공할 수 있다.

Claims (15)

  1. 다공질영역과 이 다공질영역위에 배치된 비다공질 반도체층을 가진 제 1기판을 준비하는 준비단계와;
    상기 비다공질 반도체층을 제 2기판에 접합하는 접합단계와;
    상기 다공질영역에서 접합된 상기 제 1 및 제 2기판을 분리하는 분리단계와;
    상기 분리된 제 2기판 위에 잔류하는 상기 다공질영역을 제거하는 제거단계
    를 포함하는 반도체기판의 제작방법에 있어서,
    상기 다공질영역이 상기 비다공질 반도체층에 인접한 제 1다공질층과 이 제 1다공질층보다 다공도가 높고 두께가 얇은 제 2다공질층으로 이루어지도록, 또한 상기 제 1다공질층의 두께가 5㎛이상이고 상기 제 2다공질층의 두께가 3㎛이하가 되도록, 또한 상기 제 2다공질층의 다공도는 30% 내지 60%가 되도록, 상기 다공질영역이 형성되고;
    상기 분리단계는 상기 제 2다공질층에서 상기 접합된 제 1기판과 제 2기판을 분리하는 것을 특징으로 하는 반도체기판의 제작방법.
  2. 제 1항에 있어서, 상기 제 2다공질층의 두께가 상기 제 1다공질층의 두께의 50%이하인 것을 특징으로 하는 반도체기판의 제작방법.
  3. 제 1항에 있어서, 상기 분리된 제 1기판위에 잔류하는 상기 다공질영역을 제거해서 얻은 기판위에 새로이 다공질영역을 형성하는 단계와, 상기 얻은 기판을 제 1기판으로서 다시 이용하고 상기 얻은 기판을 다른 새로운 제 2기판에 접합하는 단계를 부가하여 포함하는 것을 특징으로 하는 반도체기판의 제작방법.
  4. 제 1항에 있어서, 상기 분리된 제 1기판위에 잔류하는 상기 다공질영역을 제거해서 얻은 기판을 제 2기판으로서 다시 이용하고, 상기 얻은 기판을 다공질영역과 이 다공질영역위에 형성된 비다공질반도체층을 가진 새로운 다른 제 1기판에 접합하는 단계를 부가하여 포함하는 것을 특징으로 하는 반도체기판의 제작방법.
  5. 제 1항에 있어서, 절연층은 상기 제 1기판의 상기 비다공질층의 표면에 형성된 후, 상기 제 2기판에 접합되는 것을 특징으로 하는 반도체기판의 제작방법.
  6. 제 1항에 있어서, 절연층은 상기 제 2기판의 표면에 형성된 후, 상기 제 1기판에 접합되는 것을 특징으로 하는 반도체기판의 제작방법.
  7. 제 1항에 있어서, 상기 분리된 제 2기판의 상기 비다공질 반도체층위에 잔류하는 상기 다공질영역을 제거하는 단계를 부가하여 포함하는 것을 특징으로 하는 반도체기판의 제작방법.
  8. 제 1항에 있어서, 상기 제 1기판은 6인치 이하의 직경을 가진 반도체웨이퍼이고, 상기 제 2다공질층은 1nm 내지 1㎛의 두께를 가진 것을 특징으로 하는 반도체기판의 제작방법.
  9. 제 1항에 있어서, 상기 제 1기판은 8인치 이상의 직경을 가진 반도체웨이퍼이고, 상기 제 2다공질층은 1㎛ 내지 3㎛의 두께를 가진 것을 특징으로 하는 반도체기판의 제작방법.
  10. 다공질영역과 이 다공질영역위에 배치된 비다공질 반도체층을 가진 제 1기판을 준비하는 준비단계와, 상기 비다공질 반도체층을 제 2기판에 접합하는 접합단계와, 상기 다공질영역에서 접합된 상기 제 1 및 제 2기판을 분리하는 분리단계와, 상기 분리된 제 2기판 위에 잔류하는 상기 다공질영역을 제거하는 제거단계를 포함하는 반도체기판의 제작방법에 의해 제작된 반도체기판에 있어서,
    상기 반도체기판은, 상기 다공질영역이 상기 비다공질 반도체층에 인접한 제 1다공질층과 이 제 1다공질층보다 다공도가 높고 두께가 얇은 제 2다공질층으로 이루어지도록, 또한 상기 제 1다공질층의 두께가 5㎛이상이고 상기 제 2다공질층의 두께가 3㎛이하가 되도록, 또한 상기 제 2다공질층의 다공도는 30% 내지 60%가 되도록, 상기 다공질영역이 형성되고, 상기 반도체기판은, 상기 제 2다공질층에서 상기 접합된 제 1기판과 제 2기판을 분리함으로써 얻는 것을 특징으로 하는 반도체기판.
  11. 제 1항에 있어서, 양극산화에 의해 다공도가 다른 복수의 다공질층을 형성할 때, 양극산화용액의 조성은 양극산화를 행하기 위해 변경되고, 이에 의해 다공도를 변화시키는 것을 특징으로 하는 반도체기판의 제작방법.
  12. 제 1항에 있어서, 다공질층의 형성시에 양극산화용액의 조성을 변경할 때, 적어도 상기 양극산화용액의 조성은 다공도를 변화시키기 위하여 양극산화시에 상기 양극산화용액에 개별적으로 첨가되는 것을 특징으로 하는 반도체기판의 제작방법.
  13. 제 1항에 있어서, 양극산화에 의해 다공도가 다른 복수의 다공질층을 형성할 때, 양극산화용액조성과 양극산화전류의 양자가 양극산화를 행하기 위하여 변경되고, 이에 의해 다공도를 변화시키는 것을 특징으로 하는 반도체기판의 제작방법.
  14. 제 1항에 있어서, 다공질층은, 양극산화전류의 흐름을 양극산화의 도중에 정지시키고, 양극산화용액으로부터 기판을 인출하고, 양극산화용액의 조성 또는 양극산화전류의 설정을 변경하고, 상기 기판을 양극산화용액에 다시 침지하고, 양극산화전류를 흐르게 하여 양극산화를 재개시함으로써 형성되는 것을 특징으로 하는 반도체기판의 제작방법.
  15. 제 1항에 있어서, 상기 비다공질 반도체층에 인접하고 제 2다공질층보다 다공도가 낮은 제 1다공질층은 35%이하의 두께의 면내변동을 가지는 것을 특징으로 하는 반도체기판의 제작방법.
KR1019980010435A 1997-03-26 1998-03-26 반도체기판및그제작방법 KR100356416B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP97-073519 1997-03-26
JP7351997 1997-03-26
JP1997-73519 1997-03-26

Publications (2)

Publication Number Publication Date
KR19980080688A KR19980080688A (ko) 1998-11-25
KR100356416B1 true KR100356416B1 (ko) 2002-11-18

Family

ID=13520585

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980010435A KR100356416B1 (ko) 1997-03-26 1998-03-26 반도체기판및그제작방법

Country Status (10)

Country Link
US (1) US20030190794A1 (ko)
EP (1) EP0867919B1 (ko)
KR (1) KR100356416B1 (ko)
CN (1) CN1114936C (ko)
AT (1) ATE275761T1 (ko)
AU (1) AU742371B2 (ko)
CA (1) CA2233132C (ko)
DE (1) DE69826053T2 (ko)
SG (1) SG68033A1 (ko)
TW (1) TW376585B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143628A (en) * 1997-03-27 2000-11-07 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
US8507361B2 (en) * 2000-11-27 2013-08-13 Soitec Fabrication of substrates with a useful layer of monocrystalline semiconductor material
TWI226139B (en) 2002-01-31 2005-01-01 Osram Opto Semiconductors Gmbh Method to manufacture a semiconductor-component
WO2004068567A1 (de) * 2003-01-31 2004-08-12 Osram Opto Semiconductors Gmbh Dünnfilmhalbleiterbauelement und verfahren zu dessen herstellung
WO2004068572A2 (de) 2003-01-31 2004-08-12 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines halbleiterbauelements
JP2004335642A (ja) 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
TWI244774B (en) 2003-05-06 2005-12-01 Canon Kk Semiconductor substrate, semiconductor device, light emitting diode and producing method therefor
DE102005047149A1 (de) * 2005-09-30 2007-04-12 Osram Opto Semiconductors Gmbh Epitaxiesubstrat, damit hergestelltes Bauelement sowie entsprechende Herstellverfahren
DE102007021991B4 (de) * 2007-05-10 2015-03-26 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterbauelements durch Ausbilden einer porösen Zwischenschicht
KR101443580B1 (ko) * 2007-05-11 2014-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi구조를 갖는 기판
DE102009004560B3 (de) * 2009-01-14 2010-08-26 Institut Für Solarenergieforschung Gmbh Verfahren zum Herstellen eines Halbleiterbauelementes, insbesondere einer Solarzelle, auf Basis einer Germaniumdünnschicht
DE102009004559A1 (de) * 2009-01-14 2010-07-22 Institut Für Solarenergieforschung Gmbh Verfahren zum Herstellen eines Halbleiterbauelementes, insbesondere einer Solarzelle, auf Basis einer Halbleiterdünnschicht mit einem direkten Halbleitermaterial
US8043938B2 (en) * 2009-05-14 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and SOI substrate
US9847243B2 (en) 2009-08-27 2017-12-19 Corning Incorporated Debonding a glass substrate from carrier using ultrasonic wave
US8441071B2 (en) * 2010-01-05 2013-05-14 International Business Machines Corporation Body contacted transistor with reduced parasitic capacitance
JP5926887B2 (ja) * 2010-02-03 2016-05-25 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
FR2995444B1 (fr) * 2012-09-10 2016-11-25 Soitec Silicon On Insulator Procede de detachement d'une couche
EP2912685B1 (en) * 2012-10-26 2020-04-08 RFHIC Corporation Semiconductor devices with improved reliability and operating life and methods of manufacturing the same
US20180068886A1 (en) * 2016-09-02 2018-03-08 Qualcomm Incorporated Porous semiconductor layer transfer for an integrated circuit structure
JP2019033134A (ja) * 2017-08-04 2019-02-28 株式会社ディスコ ウエーハ生成方法
US11211259B2 (en) * 2018-04-20 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for embedded gettering in a silicon on insulator wafer
WO2021015816A1 (en) * 2019-07-19 2021-01-28 Iqe Plc Semiconductor material having tunable permittivity and tunable thermal conductivity
US11903300B2 (en) * 2019-11-18 2024-02-13 Universal Display Corporation Pixel configurations for high resolution OVJP printed OLED displays

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970009156A (ko) * 1995-07-07 1997-02-24 김광호 보호모드를 가지는 팩시밀리 시스템

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1985005734A1 (en) * 1984-05-29 1985-12-19 Mitsui Toatsu Chemicals, Incorporated Film for machining wafers
US4819387A (en) * 1987-12-16 1989-04-11 Motorola, Inc. Method of slicing semiconductor crystal
EP1179842A3 (en) * 1992-01-31 2002-09-04 Canon Kabushiki Kaisha Semiconductor substrate and method for preparing same
CN1076861C (zh) * 1995-07-21 2001-12-26 佳能株式会社 半导体衬底及其制造方法
EP0797258B1 (en) * 1996-03-18 2011-07-20 Sony Corporation Method for making thin film semiconductor, solar cell, and light emitting diode
EP0840381A3 (en) * 1996-10-31 1999-08-04 Sony Corporation Thin-film semiconductor device and its manufacturing method and apparatus and thin-film semiconductor solar cell module and its manufacturing method
CA2220600C (en) * 1996-11-15 2002-02-12 Canon Kabushiki Kaisha Method of manufacturing semiconductor article

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970009156A (ko) * 1995-07-07 1997-02-24 김광호 보호모드를 가지는 팩시밀리 시스템

Also Published As

Publication number Publication date
DE69826053D1 (de) 2004-10-14
CA2233132C (en) 2002-04-02
EP0867919A2 (en) 1998-09-30
ATE275761T1 (de) 2004-09-15
SG68033A1 (en) 1999-10-19
EP0867919B1 (en) 2004-09-08
AU5966698A (en) 1998-10-01
AU742371B2 (en) 2002-01-03
CN1200560A (zh) 1998-12-02
KR19980080688A (ko) 1998-11-25
DE69826053T2 (de) 2005-09-29
CN1114936C (zh) 2003-07-16
TW376585B (en) 1999-12-11
EP0867919A3 (en) 1999-06-16
CA2233132A1 (en) 1998-09-26
US20030190794A1 (en) 2003-10-09

Similar Documents

Publication Publication Date Title
KR100356416B1 (ko) 반도체기판및그제작방법
KR100265539B1 (ko) 기판 및 그 제작방법
KR100348514B1 (ko) 반도체기판 및 그 제조방법
US6306729B1 (en) Semiconductor article and method of manufacturing the same
US6143628A (en) Semiconductor substrate and method of manufacturing the same
US6350702B2 (en) Fabrication process of semiconductor substrate
KR100282111B1 (ko) 반도체물품의 제조방법
US20030087503A1 (en) Process for production of semiconductor substrate
KR100279756B1 (ko) 반도체 물품의 제조방법
KR20000047925A (ko) 반도체웨이퍼의 제조방법, 사용방법 및 이용방법
JPH05275663A (ja) 半導体素子基体及びその作製方法
JP2000349267A (ja) 半導体部材の作製方法
JP3697052B2 (ja) 基板の製造方法及び半導体膜の製造方法
JPH10326884A (ja) 半導体基板及びその作製方法とその複合部材
JP3293767B2 (ja) 半導体部材の製造方法
JP3013932B2 (ja) 半導体部材の製造方法および半導体部材
JP3754818B2 (ja) 半導体基板の作製方法
JP3293766B2 (ja) 半導体部材の製造方法
JP3755857B2 (ja) 半導体基板の作製方法および基板から半導体層を分離する方法
JP3796358B2 (ja) 半導体基板の作製方法及び基板から半導体層を分離する方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100824

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee