KR100282111B1 - 반도체물품의 제조방법 - Google Patents

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키요후미 사카구치
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미다라이 후지오
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Abstract

본 발명의 반도체물품의 제조방법은, 실리콘기판의 두 주요면중 적어도 한쪽의 표면위에 도전성을 제어할 수 있는 원소를 함유하는 불순물 영역을 형성하는 단계와; 상기 불순물영역을 포함한 영역에 다공질실리콘층을 형성하는 단계와; 상기 다공질실리콘층위에 비다공질 반도체층을 형성함으로써 제 1기판을 제조하는 단계와; 안쪽에 위치한 상기 비다공질반도체층과 함께 다층구조를 생성하기 위해 제 1기판과 제 2기판을 서로 접착하는 단계와; 상기 다공질실리콘층을 따라서 상기 다층구조를 분리하는 단계와; 상기 분리된 제 2기판위에 잔류하는 다공질실리콘층을 제거하는 단계로 이루어진 것을 특징으로 한다.

Description

반도체물품의 제조방법
제1a도, 제1b도, 제1c도, 제1d도, 제1e도는 본 발명을 수행하기 위한 한모드에서 상이한 제조공정을 예시한 도면으로서, 본 발명에 따른 방법에 의해 제조되는 반도체물품의 개략적 횡단면도.
제2a도, 제2b도, 제2c도, 제2d도, 제2e도는 본 발명을 수행하기 위한 다른 모드에서 상이한 제조공정을 예시한 도면으로서, 본 발명에 따른 방법에 의해 제조되는 반도체물품의 개략적 횡단면도.
제3도는 본 발명의 목적을 위해 확산영역을 형성하기 위해 사용될 수 있는 노(furnace)의 개략적 단면도.
제4a도, 제4b도, 제4c도는 제 1공지의 방법에 의해 제조되는 반도체물품의 개략적 횡단면도.
제5a도, 제5b도, 제5c도는 제 2공지방법에 의해 제조된 반도체물품의 개략적인 횡단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11, 21 : 단결정 Si기판 12, 22 : P+층
13, 23 : P+다공질실리콘층 14, 24 : 다공질실리콘층
15, 25 : 비다공질박막 16, 26, 27 : 제 2기판
17 : 절연층
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체집적회로, 태양전지, 반도체레이저소자 또는 발광다이오드 등의 반도체소자를 제조하는 데 적합하게 사용할 수 있는 반도체물품의 제조방법에 관한 것으로서, 더욱 상세하게는 기판상에 반도체층을 전사하는 공정을 구비한 반도체물품의 제조방법에 관한 것이다.
반도체물품은 반도체웨이퍼, 반도체기판 및 각종 반도체소자의 면에서 널리 보급되어 있으며, 그의 반도체영역을 활용해서 반도체디바이스를 제조하는 데 적합한 것과, 반도체소자를 제조하기 위한 모재로서 사용되는 것 등을 포함하고 있다.
고려중인 유형의 몇몇 반도체물품은, 절연물상에 반도체층을 배열해서 이루어져 있다.
절연물상의 단결정실리콘(Si)반도체층의 형성기술은, SOI(Silicon On Insulator)기술로서 널리 알려져 있고, 통상의 Si집적회로를 제조하는 데 사용되는 벌크Si기판에 의해서는 달성할 수 없는 SOI의 현저한 이점을 이용한 많은 연구가 행해져 왔다. 즉, SOI기술에 의해,
1. 유전체분리가 용이하고 고집적화가 가능하고;
2. 대방사선내성이 우수하고;
3. 부유유량이 저감되어 고속화가 가능하고;
4. 웰형성공정을 생략할 수 있고;
5. 래치업을 방지할 수 있고;
6. 박막기술을 이용한 완전공핍형 전계효과트랜지스터을 생산할 수 있는 이점이 있다. 이들 SOI기술의 이점은, 예를 들면 이하의 문헌, 즉 "Single-crystal silicon on non-single-crystal insulators"; edited by G.W. Cullen, Journal of Crystal Growth, volume 63, No. 3, pp429~590(1983)에 상세히 기재되어 있다.
또, 최근 수년간, MOSFET의 고속화와 저소비전력화를 실현할 수 있는 기판을 제공하는 SOI기술에 대한 많은 보고서가 발행되어 있다(IEEE SOI conference 1994). 또, SOI구조를 사용하면 벌크 Si웨이퍼상에 소자를 형성하는 경우에 비해서 소자분리공정을 매우 단순화할 수 있으므로, 반도체소자의 제조공정을 상당히 단축할 수 있다. 즉 SOI기술을 이용함으로써, 이러한 반도체소자의 고성능화는 말할 것도 없고, 벌크Si상의 MOSFET나 IC를 제조하는 종래의 기술에 비해서, 특히 웨이퍼비용 및 처리비용의 면에서 반도체소자의 제조단가를 상당히 낮출 수 있다.
그 중에서도 완전공핍형 MOSFET는 구동력의 향상에 의한 고속화 및 저소비전력화가 매우 기대되고 있다. MOSFET의 역치전압(Vth)은, 일반적으로는, 채널부의 불순물농도의 함수로서 결정되나, 완전공핍형(FD:Fully Depleted)MOSFET의 경우에는 공핍층의 특성이 SOI의 막두께의 영향도 받게 된다. 따라서, 대규모집적회로(LSI)의 수율을 향상시키기 위해서는, SOI막두께를 엄격하게 제어할 필요가 있었다.
한편, 화합물반도체상의 소자는 특히 고속동작 및 발광의 관점에서, 실리콘에 의해서는 얻을 수 없는 현저히 높은 성능을 보인다. 현재, 이들 소자는 대부분 GaAs나 그와 유사한 화합물로 이루어진 화합물반도체기판상에 에피택셜성장에 의해 형성되고 있다. 그러나, 화합물반도체기판은 고가이며, 기계적 강도가 낮아, 대면적의 웨이퍼는 제작이 곤란한 문제점 등이 있다.
이와 같은 점으로부터, 염가이고, 기계적 강도도 높고, 대면적의 웨이퍼제조에 양호한 Si웨이퍼상에 헤테로에피택셜성장에 의해 화합물기판을 형성하는 시도가 이루어지고 있다.
SOI기판의 형성에 관한 연구는 1970년대쯤부터 현저하게 진행되었다. 초기에는, 사파이어기판위에 단결정실리콘을 에피택셜성장시키는 기술(SOS:silicon on sapphire)이나, 다공질산화된 실리콘에 의한 완전분리를 통해 SOI구조를 형성하는 기술(FIPOS:full isolation by porous oxidized silicon) 및 산소이온주입기술이 많이 연구되었다. FIPOS법은, P형 단결정Si기판상에 N형 Si층을 프로톤/이온주입(이마이씨등, J. Crystal Growth, Vol. 63, 547(1983)), 또는, 에피택셜성장과 패터닝에 의해 섬형상으로 형성하고, HF용액에서 양극화성법에 의해 P형 Si기판만을 다공질화하여, 표면으로부터 Si(si island)섬을 차단한 후, 증속산화에 의해 N형 Si섬을 유전체분리하는 방법이다. 그러나, 본 방법에서는, 분리되어 있는 Si영역은, 소자제조공정의 이전에 결정되어 있어, 소자설계의 자유도를 제한하는 경우가 있다는 문제점이 있다. 산소이온주입법은, K. 이즈미에 의해서 처음으로 제안된 SIMOX라고 불리는 방법이다. 이 방법에 의하면, Si웨이퍼에 산소이온을 1017~1018/㎠정도 주입한 후, 아르곤/산소분위기속에서 1320° 정도의 고온에서 어닐링한다. 그 결과, 주입이온의 투사범위(Rp)에 상당하는 깊이를 중심으로 주입된 산소이온이 Si원자와 화학적으로 결합해서 산화Si층이 형성된다. 이 상태하에서, 산화Si층의 상부의 산소이온주입에 의해 비정질상태로 된 Si층도 재결정화해서, 단결정Si층이 된다. 표면의 Si층속에 포함되는 결함율은 종래 105/㎠로 많았지만, 최근의 기술개발에 의해, 산소의 주입량을 4×1017/㎠부근으로 선택함으로써, 102/㎠정도까지 저감하는 것이 가능하게 되었다. 그러나, 산화Si층의 막질, 표면Si층의 결정성을 각각 소망의 레벨로 유지할 수 있는 주입에너지, 이온주입량의 허용범위가 제한되어 있기 때문에, 표면Si층 및 매립산화Si층(BOX:burried oxide)의 막두께는 단지 제한된 값으로 허용된다. 즉, 소망의 막두께의 표면 Si층을 얻기 위해서는, 희생산화처리 내지 에피택셜성장처리가 필수적이다. 이러한 처리는, 이들 처리고유의 악영향에 의한 막두께불균일의 문제점이 있다.
또, SIMOX는 파이프라고 불리는 산화Si층중에서의 산화Si불량영역이 형성될 수 있다는 것이 보고되고 있다. 이 현상의 원인의 하나로서는, 이온주입시 층에 도입되는 먼지 등의 이물을 생각할 수 있다. 파이프가 존재하는 부분에서는 활성층과 밑에 있는 기판사이의 누설전류에 의해 소자특성의 열화가 발생할 수 있다.
SIMOX방법은 상기한 바와 같이 통상의 반도체프로세스에서 사용하는 이온주입량보다 많은 양의 이온주입량이 사용되기 때문에, 전용의 장치가 개발되어도 여전히 이온주입시간은 길다. 이온주입은 예를 들면, 소정의 전류량의 이온빔을 래스터주사해서, 또는 이온빔을 확대해서 행해지기 때문에, 웨이퍼의 대면적화에 따라서, 주입시간의 증대가 필요하게 된다. 또, 대면적의 웨이퍼를 고온으로 열처리하는 경우에는, 웨이퍼내의 불균일한 온도분포에 의해 슬립이 발생하는 등의 문제가 더욱 심각하게 될 수 있다. SIMOX법에서는 1320℃와 같은 통상의 Si반도체 프로세스에서는 관찰되지 않는 예외적인 고온에서의 열처리가 필수이므로, 고효율의 장치가 실현되지 않는한 불균일한 온도분포의 문제점은 더욱 심해지고 있다.
또, 상기와 같은 종래의 SOI의 형성방법과는 별도로, 최근 단결정Si기판을, 열산화한 별도의 단결정Si기판에 결합하여, SOI구조를 형성하는 방법이 제안되어 있다. 이 방법은 소자를 위한 활성층을 균일하게 박막화할 필요가 있다. 즉, 수백㎛나 되는 두께의 단결정Si기판을 수㎛이하로 박막화할 필요가 있다. 이들 단결정Si층의 박막화에는 이하와 같이 3종류의 방법이 있다. 즉,
(1) 연마,
(2) 국소플라즈마에칭, 및
(3) 선택에칭
등이 있다.
상기 (1)의 연마법에서는 균일하게 박막화하는 것이 곤란하다. 특히, 서브㎛정도의 막박화는, 막두께의 평균편차가 수십%나 되어, 실용불가능하다. 또, 이 문제는 대구경의 웨이퍼에 대해서는 더욱 현저하게 된다.
상기 (2)의 방법은 예를 들면 상기(1)의 방법과 조합해서 사용한다. 즉, 미리 1~3㎛정도까지 상기 (1)의 연마에 의한 방법으로 박막화한 후, 막두께분포를 다점측정하여 구한다. 그후 이 막두께분포에 의거해서, 해당막에 직경 수㎜의 SF6입자의 플라즈마를 주사하는 에칭을 행해서, 소망의 막두께까지 박막화한다. 이 방법에서는 막두께분포를 ±10㎚이하로 할 수 있는 것이 보고되어 있다. 그러나, 이 방법에 있어서는, 플라즈마에칭시에 기판상에 입자형태의 이물이 있으며, 이 이물이 에칭마스크로 작용하여 에칭작업의 종료시에 기판상에 돌기가 형성되는 문제가 수반된다.
또, 에칭직후에는 기판표면이 거칠기 때문에, 플라즈마에칭의 종료후에 표면상에 접촉연마를 행할 필요가 있으나, 이 작업은 그 작업기간 동안만 제어된다. 따라서, 연마에 의한 막두께의 편차의 문제점이 재차 발생한다. 또, 연마시에 콜로이드질실리카를 전형적으로 함유한 연마제가 사용되고, 따라서 활성층을 형성하는 층이 상기 연마제에 의해 직접 스치므로, 파쇄층 및/또는 가공변형층이 발생될 수 있다. 또, 웨이퍼가 대면적화된 경우에는 웨이퍼표면적의 증대에 비례해서, 플라즈마에칭시간이 증대하기 때문에, 프로세스의 처리능력의 현저한 저하도 염려된다.
상기 (3)의 방법은 미리 박막화해야 할 기판에 대해 선택에칭가능한 1층이상을 지닌 막구성을 사용하는 방법이다. 예를 들면, P형기판상에 붕소를 1019/㎤이상의 농도로 함유한 P+-Si박층과 P형 Si박층을 에피택셜성장에 의해 순차 적층하여 제 1기판으로 한다. 다음에, 이것을 산화막 등의 절연층을 개재해서, 제 2기판과 결합시킨 후, 제 1기판의 이면을, 연삭, 연마에 의해서 미리 충분히 얇게 해둔다. 그후, 위쪽의 P형층의 선택에칭에 의해서, P+층을 노출하고, 또 P+층의 선택에칭에 의해서 P형 기판을 노출시켜, SOI구조를 완성시키는 것이다. 이 방법은 마스자라씨의 보고서에 상세히 기재되어 있다(W.P. Maszara, J. Electrochem, Soc., Vol. 138, 341(1991)).
선택에칭법은 균일한 박막화에 유효하다고 되어 있으나, 이하와 같은 결점이 수반된다. 즉,
-- 선택에칭비가 기껏해야 102으로 낮아 충분하지 않다.
-- 에칭에 의해 생성된 표면이 거칠기 때문에, 에칭후에 접촉연마에 의해 표면을 평활하게 할 필요가 있다. 그러나, 연마에 의해, 막두께가 검소하는 동시에, 막두께 균일성도 열화하기 쉽다. 특히, 연마작업은 그 작업시간에 따라서 제어되나, 연마속도가 시간에 따라 상당히 다를 수 있기 때문에, 연마작업의 엄격한 제어가 곤란하게 된다. 따라서, 이러한 문제는 10㎚와 같은 극도의 얇은SOI층의 형성시에 무시할 수 없게 된다.
-- 이온주입 및 고농도로 B가 도프된 Si층상의 에피택셜성장 또는 헤테로에피택셜성장 등의 막형성법을 사용하고 있기 때문에 생성된 SOI층의 결정성이 나쁘다. 또, 기판의 피결합면의 평활성도 통상의 Si웨이퍼보다도 열등하다(C. Harendt, et al., J. Elect. Mater. Vol. 20, 267(1991), H. Baumgart, et al., Extended Abstract of ECS 1st International Symposium of Wafer Bonding, PP-733(1991), C. E. Hunt, Extended Abstract of ECS 1st International Symposium of Wafer Bonding, PP-696(1991)). 또, 선택에칭의 선택성은 기판내에 함유된 붕소 등의 불순물의 농도차와 그 기판의 깊이방향을 따른 불순물의 농도프로파일의 급준성에 크게 의존하고 있다고 하는 문제가 있다. 따라서, 층간의 결합강도를 높이기 위한 고온의 결합어닐링이나, SOI층의 결정성을 향상시키기 위하여 고온의 에피택셜성장을 행하면, 깊이방향에 따른 불순물의 농도프로파일은 평탄하게되어, 에칭의 선택성이 열화된다. 즉, 에칭의 선택비의 향상과 결정성 및 결합강도의 향상의 양립이 곤란하였다.
이러한 상황하에서, 본 발명의 발명자들은 일본국 특개평 5-21338호 공보에 반도체물품의 신규한 제조방법을 제안한 바 있다. 이 발명에 의하면, 다공질단결정반도체영역상에 비다공질단결정반도체영역을 배열하고, 상기 다공질단결정반도체영역의 대응하는 표면에 절연재료를 지닌 물질의 표면을 결합하고, 이어서 상기 다공질단결정반도체영역을 에칭에 의해 제거함으로써 물품을 형성하는 공정을 구비한 것을 특징으로 하고 있다.
또, 본 발명의 발명자인 T. 요네하라씨 등은, 막두께균일성이나 결정성이 뛰어나고, 배치처리가 가능한 결합 SOI도 보고한 바 있다.(T. Yonehara et al., Appl. Phys. Lett. Vol. 642, 108(1994)). 이하, 이 결합 SOI의 제조방법에 대하여 첨부도면의 도 4A 내지 도 4c를 참조하면서 개략적으로 설명한다.
이 방법은 제 1의 Si기판(31)상에 형성된 다공질층(32)을 선택에칭의 층으로서 사용한다. 다공질층(32)위에 비다공질단결정Si층(33)을 에피택셜성장한 후, 산화Si층(35)을 개재해서 제 2기판(34)과 결합시킨다(도 4a). 다음에, 제 1기판을 이면으로부터 연삭함으로써 제 1기판의 전체면에 대해서 다공질Si층을 노출시킨다(도 4b). 노출시킨 다공질Si는 KOH 또는 HF+H2O2등의 선택에칭액에 의해 에칭해서 제거한다(도 4c). 이때, 이 방법에서는, 다공질Si층의 벌크Si층(비다공질단결정Si층)에 대한 에칭의 선택비를 10만배로 충분히 높게 할 수 있으므로, 미리 다공질층상에 형성한 비다공질단결정Si층을, 막두께를 거의 감소하는 일없이, 제 2기판위에 전사하여 SOI기판을 형성할 수 있다. 따라서, SOI기판의 막두께의 균일성은 에피택셜성장시에 결정된다. 사토씨 등의 보고에 의하면, 에피택셜성장은 통상 반도체프로세스에서 사용하는 CVD장치를 사용할 수 있으므로, 그 막두께 균일성은 예를 들면 100㎚±2%이내로 실현할 수 있다. 또, 에피택셜Si층의 결정성도 3.5×102/㎠정도로 우수한 것이 보고 되었다.
종래의 선택에칭방법에서는, 전술한 바와 같이 에칭의 선택성은 기판에 함유된 불순물간의 농도차와 기판의 깊이방향을 따른 불순물의 농도프로파일의 급준성에 의존하고 있기 때문에, 불순물의 농도분포를 확대하는 열처리의 온도(결합, 에피택셜성장, 산화 등)는 대략 800℃이하로 크게 제약받고 있다. 한편, 이 에칭방법에 있어서의 에칭속도는 다공질층과 벌크층과의 구조차에 의해 주로 결정되고 있기 때문에, 열처리온도의 제약은 그다지 심하지 않아, 1180℃정도의 온도를 이용할 수 있다. 예를 들면, 결합후의 열처리는, 웨이퍼끼리의 접착강도를 현저하게 높이고, 결합계면에 발생하는 공극(틈새)의 수와 크기를 감소시키는 것으로 알려져있다. 또, 선택에칭은 다공질층과 벌크층간의 구조차에 의존하기 때문에, 박막두께의 균일성은 다공질Si층에 부착될 수 있는 미세입자에 악영향을 받지 않는다.
그러나, 결합을 사용한 반도체기판은, 반드시 적어도 2매의 웨이퍼를 출발재료로서 필요로 하고, 그중 1매는 거의 대부분이 연마 및 에칭과정에서 쓸모없이 제거되어 버려지므로, 한계있는 지구의 자원을 낭비하게 된다. 즉, SOI제조방법은, 그 제어성, 막두께 균일성, 나아가서는 저비용 및 경제성을 실현할 것이 요구되고 있다.
다시 말하면, 고품질의 SOI기판의 제조방법의 요구조건에서는 우수한 재현성, 동일한 웨이퍼의 반복사용을 통한 자원절약성의 향상된 레벨 및 제조비용의 저가화가 있다.
[발명이 이루고자 하는 기술적 과제]
이러한 상황하에서, 본 발명의 발명자들은 일본국 특개평 7-302889호에서, 1쌍의 기판을 함께 결합한 후, 그 사이에 다공질층을 사이에 개재해서 서로 분리하여 그중 1매의 기판을, 그위에 남아있는 다공질물질을 제거함으로써 재사용할 수 있는 반도체기판의 제조방법을 제안한 바 있다. 이하, 이 방법을 도 5A 내지 도 5C를 참조해서 개략적으로 설명한다.
즉, 제 1의 Si기판(41)의 표면층을 다공질화해서 다공질층(42)으로 한 후, 이 다공질층위에 단결정Si층(43)을 형성하고, 이 단결정Si층(43)과 제 2의 Si기판(44)의 주요면을 절연층(45)를 개재해서 결합한다(도5a). 그후, 그 사이에 다공질층을 개재시킨 채로 함께 결합된 웨이퍼를 분리하고(도5b), 제 2의 Si기판쪽의 표면에 노출한 다공질Si층을 선택적으로 제거함으로써, SOI기판을 형성하는 것이다(도5c). 이 방법에 의하면, 남아있는 다공질층을 제거한 후 제 1기판(41)을 재사용할 수 있다. 또, 결합된 웨이퍼는 예를 들면 이하의 방법중의 하나에 의해 서로 분리하여도 된다. 즉,
-- 결합된 웨이퍼의 표면상에 해당 표면에 수직인 방향을 따라 충분히 강한 인장력 혹은 압력을 인가하는 방법;
-- 결합된 웨이퍼에 초음파 등의 형태로 파동에너지를 인가하는 방법;
-- 결합된 웨이퍼의 단부면에 다공질층을 노출시키고, 이 다공질Si층을 어느정도 에칭하여 면도날을 삽입하는 방법;
-- 웨이퍼의 단부면에 다공질층을 완전히 노출시키고, 이 다공질Si층을 물 등의 액체에 담그고, 결합된 웨이퍼를 전체적으로 가열 또는 냉각하여 액체를 팽창시키는 방법; 및
-- 제 1(또는 제 2)기판에 대해서 제 2(또는 제 1)기판에 평행한 방향으로 힘을 인가하여 다공질Si층을 파괴하는 방법.
등의 방법중 어느 하나에 의해 웨이퍼를 분리하여도 된다.
이들 방법은, 모두 다공질Si층의 기계적 강도가 해당 층의 다공률에 따라 다르지만, 벌크Si층보다도 충분히 약하다는 기술사상에 의거한다. 예를 들면, 다공률이 50%인 다공질 Si층의 기계적강도는 대응하는 벌크Si층의 절반이다. 즉, 1쌍의 결합된 웨이퍼에 압축, 인장 또는 전단력을 작용하면, 먼저 다공질Si층이 파괴되게 된다. 또, 다공률을 증가시키면 보다 약한 힘에 의해서 다공질층을 파괴할 수 있다.
그러나, 실제로, SOI기판상에 형성된 소자의 품질면에서 우수한 에피택셜성장을 실현하기 위하여 다공질Si의 표면층의 다공률을 저감시키는 반면, 결합된 웨이퍼의 분리를 용이하게 하기 위하여 다공질Si의 안쪽의 다공률을 증가시키려는 노력이 행해지고 있다. 즉, 일본국 특개평 7-302889호 공보에 개시된 예에 기재되어 있는 바와 같이, 양극화성법에 이용되는 전류를 제어함으로써 다공질Si층의 다공률을 변경하는 공지의 방법이 실행되고 있다.
한편, 상기한 일본국 특개평 7-302889호 공보에는, 반도체기판을 제조하는데 사용되었던 기판이 별도의 반도체기판을 제조하는데 사용될 수 있고, 따라서 반도체기판의 제조비용을 저감하는 데 매우 유용한 기술이 제공될 수 있다는 것이 개시되어 있다.
보다 상세하게는, 일본국 특개평 7-302889호 공보에는, 실리콘기판을 다공질상태로 변환하기 위한 양극화성을 사용하는 기술이 개시되어 있다. 다수의 실리콘기판이 다공질상태로 균일하게 변화하여야 하는 장치에서, 양극화성처리가 실리콘의 양극반응을 이용하기 때문에, 기판의 고유저항이 엄격하게 제어되어야 한다. 그러나, 특정한 고유저항을 나타내는 실리콘기판은 가격이 고가이고, 따라서 고유저항을 무시하면서 제조할 수 있는 경우, SOI기판의 제조비용은 상당히 저감될 수 있다.
따라서, 본 발명의 목적은, 이상의 상황을 감안해서, 1쌍의 기판을 결합하는 공정을 구비한 반도체물품의 제조방법에 있어서, 해당 기판의 일부를 다른 반도체 물품을 제조하는 원재료로서 재이용하는 것을 특징으로 하는 반도체물품의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은, 실리콘기판의 두 주요표면중 적어도 한 쪽의 표면위에 도전성을 제어할 수 있는 원소를 함유하는 불순물영역을 형성하는 단계와; 상기 불순물영역을 포함한 영역에 다공질실리콘층을 형성하는 단계와; 상기 다공질실리콘층위에 비다공질반도체층을 형성함으로써 제 1기판을 제조하는 단계와; 안쪽에 위치한 상기 비다공질반도체층과 함께 다층구조를 생성하기 위해 제 1, 제 2기판을 서로 접착하는 단계와; 상기 다공질실리콘층을 따라서 상기 다층구조를 분리하는 단계와; 상기 분리된 제 2기판위에 잔류하는 다공질실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체물품의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 실리콘기판의 두 주요표면중 적어도 한 쪽의 표면위에 도전성을 제어할 수 있는 원소를 함유하는 불순물영역을 형성하는 단계와; 상기 불순물영역을 포함하는 영역에 다공질의 실리콘층을 형성하는 단계와; 상기 다공질실리콘층위에 비다공질의 반도체층을 형성함으로써 제 1기판을 제조하는 단계와; 안쪽에 위치한 상기 비다공질반도체층과 함께 다층구조를 생성하기 위하여 제 1, 제 2기판을 서로 접착하는 단계와; 상기 다공질실리콘층을 따라서 상기 다층구조를 분리하는 단계와; 상기 분리된 제 2기판위에 잔류하는 다공질실리콘층을 제거하는 단계와; 상기 분리된 제 1기판위에 남아있는 다공질실리콘층을 제거함으로써 얻은 기판을 별도의 제 1기판의 재료로서 재사용하는 단계를 포함하는 것을 특징으로 하는 반도체물품의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 실리콘기판의 두 주요면중 적어도 한 쪽의 표면위에 도전성을 제어할 수 있는 원소를 함유하는 불순물영역을 형성하는 단계와; 상기 불순물영역을 포함하는 영역에 다공질 실리콘층을 형성하는 단계와; 상기 다공질실리콘층위에 비다공질 반도체층을 형성함으로써 제 1기판을 제조하는 단계와; 안쪽에 위치한 상기 비다공질 반도체층과 함께 다층구조를 생성하기 위하여 제 1, 제 2기판을 서로 접착하는 단계와; 상기 다공질실리콘층을 따라서 상기 다층구조를 분리하는 단계와; 상기 분리된 제 2기판위에 잔류하는 다공질실리콘층을 제거하는 단계와; 상기 분리된 제 1기판위에 잔류하는 다공질층을 제거함으로써 얻은 기판을 별도의 제 2기판의 재료로서 재사용하는 단계를 포함하는 것을 특징으로 하는 반도체물품의 제조방법을 제공하는 데 있다.
본 발명에 의한 반도체물품의 제조방법에 의하면, 실리콘기판의 두 주요면중 적어도 한쪽의 표면위에 도전성을 제어할 수 있는 원소를 함유하는 불순물영역(고농도불순물영역)을 형성한 후에, 다공질실리콘층이 상기 불순물영역을 포함하는 영역에 형성된다. 즉, 다공질실리콘층을 형성하는 베이스를 제공하는 불순물영역에 도전성을 제어할 수 있는 소자의 농도(반도체산업분야에서 일반적으로 칭하는 불순물농도)에 대하여 소망의 값을 선택할 수 있다. 즉, 비교적 저렴한 실리콘웨이퍼 또는 특정한 고유저항을 가지지 않는 재생웨이퍼는, 특정한 고유저항을 가지는 실리콘웨이퍼가 사용되는 각종 응용에 사용될 수 있다(여기서 사용되는 "재생웨이퍼"는, IC공정에서 사용된 모니터웨이퍼의 표면층을 연마하여 제거함으로써 얻은 웨이퍼, 또는 IC공정에서 재사용될 수 있는 정도의 한 개이상의 결함소자를 지닌 웨이퍼로 칭한다). 따라서, 본 발명에 의한 반도체물품의 제조방법에 의하면, 이미 공지된 제조방법에 의해 반도체물품을 제조하는 비용보다 한층 더 저렴하게 반도체물품을 제조할 수 있다. 또한, 불순물영역이외의 다공질실리콘층의 영역은, 다공질의 불순물영역보다 한층 더 구조적으로 취약하고, 따라서, 이 영역은 분리공정시에 극히 용이하게 파괴될 수 있고 또는 제 1, 제 2기판은 용이하게 또는 신뢰할 수 있게 서로 분리될 수 있다. 즉, 다공질실리콘층의 형성공정시에 전류를 변경함이 없이 다공질실리콘층내에서 취약한 구조를 생성할 수 있다. 따라서, 한쌍의 다공질실리콘층이 양극화성조건을 변경함이 없이 자동적으로 또한 순차적으로 형성될 수 있고, 이에 이해 하부의 다공질실리콘층이 분리층으로서 유효하게 작용하면서 고품질의 에피택셜층을 형성하는 데 표면의 다공질실리콘층이 사용될 수 있다.
확산기술에 의해 실리콘기판의 주요표면과 이면의 양쪽위에 확산영역이 형성될 수 있다. 서로 대향하여 배치된 표면의 양쪽위에 확산영역을 지닌 실리콘웨이퍼에 의해, 웨이퍼의 이면과 +전극 사이의 전기저항은, 웨이퍼의 표면을 따라서 균일한 전류가 흐르도록 하는 큰 이점을 가질 정도로 다공질층을 형성하기 위해, 감소될 수 있고, 따라서 다공질실리콘층은 매우 균일한 두께로 형성될 수 있다. 이온주입 또는 에피택셜성장등의 기술이 고농도불순물영역(특히 P+층)을 형성하기 위해 교호적으로 사용되면, 확산기술과는 달리, 이들의 기술은 기판의 대향배치된 표면중에 한쪽표면만을 처리하는데에만 유효하고, 따라서 기판의 이면의 P+층을 생성하기 위해서는 사용될 수 없다. 또한, 이들 기술은 기판의 대향배치된 표면중 한쪽표면만을 처리할 수 있고, 또한 확산기술에 비해서 고가이다. 다르게 말하면, 확산기술은 비교적 저렴한 가격으로 기판의 대향배치된 양쪽표면을 처리할 수 있다는 점에서 확산기술이 유리하다.
또한, 본 발명에 의한 반도체물품의 제조방법은, 절연기판으로 이루어질 수 있는 제 2기판의 표면위에 높은 결정질의 단결정반도체층의 생성시에 효과적이다. 따라서, 본 발명의 방법은, 생산성, 균일성, 제어성 및 가격의 관점에서 반도체물품을 제조하는데 양호하게 작용한다.
최종적으로, 본 발명에 의한 방법에 의해 제조된 반도체물품은 가격이 저렴하고 따라서 SOI구조를 가지는 대규모집적회로의 제조공정시에 고가인 SOS 또는 SIMOX를 효과적으로 대치할 수 있다.
[발명의 구성 및 작용]
본 발명을 실시하는 바람직한 모드와 상이한 양상의 관점에서 본 발명에 대하여 한층더 상세하게 설명할 것이다. 그러나, 본 발명은 이것에 한정되는 것은 아니고 본 발명의 목적을 위하여 서용될 수 있는 본 발명을 실현하는 다른 모드로 포함되는 것에 유의하여야 한다.
[확산영역의 제조]
본 발명의 목적을 위하여, 확산기술에 의해 실리콘기판내에 확산되고 또한 도전형을 제어하기에 적합한 원소라는 것은, 반도체재료를 처리하는 기술에서 널리 사용되는 원소를 말하고, 또한 이하의 표 1에 적혀있는 원소로부터 선택될 수 있다.
Figure kpo00002
본 발명의 목적을 위하여 사용될 확산기술은, 도전형을 제어할 수 있는 원소를 실리콘기판내에 열확산하기에 바람직하게 적합하다. 본 발명의 목적을 위하여 사용될 수 있는 확산기술이 이하의 표 2에 적혀있다.
Figure kpo00003
본 발명의 목적을 위하여, 확산영역이 N형 확산영역인 경우보다 P형 확산영역인 경우에 확산영역내에서 다공질층이 한층 더 용이하게 형성된다. 이 사실을 고려하면, B(붕소)를 확산하기 위해 사용될 수 있는 기술이 이하의 표 3에 적혀있다.
Figure kpo00004
표 3에 적혀 있는 기술에 의해서, 소스로부터 공급된 원소는 "노(furnace)"에서 실시되는 열처리작업에 의해 실리콘기판에 확산된다.
예를 들면, 스핀도포막을 사용하는 확산기술을 이하에 설명하는 방식으로 실행한다.
우선, B2O3, 유기바인더 및 용매의 혼합물을 스피너에 의해서 실리콘기판(웨이퍼)위에 균일하게 도포한다. 도포된 혼합물을 건조하고 소성하여 실리콘기판위에 B2O3막을 형성한다. 다음에, 실리콘기판을 도 3에 도시한 바와 같은 구성을 가지는 노에 놓고 열처리공정을 행하고, 여기서 붕소(B)원자는 이 기판에 확산된다. 도 3에서, (301)은 노이고, (302)는 서셉터(susceptor)이다. 실리콘기판(100)의 한쪽 표면에 B2O3막을 도포한다. 따라서, 노내에서 900℃내지 1,300℃로 기판을 가열함으로써 붕소(B)원자가 실리콘기판에 확산될 수 있다. 제 2기판의 B2O3막이 B2O3를 공급하는 소스로서 작용하기 때문에, B2O3막을 지니는 별도의 실리콘기판이 B2O3막을 지니지 않는 제 1기판의 대향표면위에 위치한 표면을 지니는 B2O3막과 함께 노내에 배치될때에, B2O3를 지니는 표면위뿐만아니라 기판의 대향배치된 표면위에도 확산영역이 형성된다.
확산층은 확산영역에 다공질실리콘층을 형성하는 양극화성처리시에 사용된 HF용액과 기판사이의 접촉저항을 감소할 수 있기 때문에, 실리콘기판의 대향배치된 표면의 양쪽위에 형성된 확산층은 유리하다.
본 발명의 목적을 위하여, 도전형을 제어할 수 있고 확산영역에 함유된 원소의 농도는, 변형을 통하여 다공질실리콘을 생성하는 공정과 다공질실리콘층위에 형성된 에피택셜막의 특정의 관점에서 볼 때, 일반적으로 5.0×1016/㎤ 내지 5.0×1020/㎤사이고, 바람직하게는 1.0×1017/㎤ 내지 2.0×1020/㎤사이이고, 가장 바람직하게는 5.0×1017/㎤내지 1.0×1020/㎤사이이다.
본 발명의 목적을 위하여, 확산영역의 두께는, 열처리공정의 온도와 기간을 제어함으로써, 제어가능하다. 그 두께는 일반적으로 100Å내지 100㎛사이에 있고, 바람직하게는 500Å내지 50㎛사이에 있고, 가장 바람직하게는 5,000Å내지 30㎛사이에 있다. 그러나, 확산영역을 형성하는 공정 다음에 다공질상태로 변환하는 공정이 확산영역을 초월하여 용이하게 확대될 수 있기 때문에 두꺼운 확산영역을 형성하는 것이 반드시 요구되는 것은 아니다.
본 발명의 목적을 위하여, 기본적으로 단결정실리콘기판(실리콘웨이퍼)은 확산영역이 형성된 실리콘기판에 대해서 사용될 수 있다. 그러나, 저렴한 비용으로 반도체기판을 제조하는 관점에서 볼 때, 불특정한 전기저항을 가지는 실리콘기판, IC공정에서 사용되었던 모니터웨이퍼, 또는 IC공정을 위해 재사용할 수 있을 정도로 1개이상의 결함소자를 지니는 기판의 표면층을 연마함으로써 얻은 재생웨이퍼가 본 발명의 목적을 위하여 유리하게 사용될 수 있다.
[다공질실리콘의 제조]
다공질Si는 울리르(Uhilir)씨 등에 의해서 1956년에 반도체재료의 전해연마의 연구과정에서 발견되었다(A. Uhlir, Bell Syst. Tech. J., Vol. 35, 333(1956)). 다공질Si는 Si기판을 HF용액속에서 양극화성화함으로써 형성할 수 있다. 우나가미씨는 Si양극화성화시에 있어서의 Si의 용해반응을 연구하여, Si의 양극반응에는 정공이 필요하고, 그 반응은, 다음과 같다고 보고하고 있다(T. Unagami, J. Electrochem. Soc., Vol. 127, 476(1980)).
Si + 2HF + (2-n)e+→SiF2+ 2H++ ne-
SiF2+ 2HF →SiF4+ H2
SiF4+ 2HF →H2SiF6
또는
Si + 4HF + (4- λ)e+→SiF4+ 4H++ λe-
SiF4+ 2HF →H2SiF6
여기서, e+및 e-는 각각 정공과 전자를 표시하고, n 및 λ는 각각 Si 1원자가 용해하기 위하여 필요한 정공의 수이며, n〉2 또는 λ〉4의 조건이 만족된 경우에 다공질Si가 형성된다고 보고하고 있다.
이상의 점으로부터, 정공이 존재하는 P형 Si는 다공질화되나, N형 Si는 다공질화되지 않는다는 결론에 이르렀지만, 실제로는 N형 Si 및 P형 Ni양자 모두 소정 조건하에서는 다공질화가 가능하다. 본 발명에 의하면 단결정 다공질Si는 단결정 Si기판을 HF용액속에서 양극화성함으로써 형성할 수 있다. 다공질Si층은 10-1~10㎚정도의 직경의 구멍이 10-1~10㎚정도의 간격으로 배열된 스폰지 구조를 하고 있다. 이 다공질Si의 밀도는, 단결정Si의 밀도 2.33g/㎤에 비해서, HF용액농도를 50~20%로 변화시키거나, 전류밀도를 변화시킴으로써 2.1~0.6g/㎤의 범위로 변화시킬 수 있다. 즉, 다공질Si의 다공률을 가변하는 것이 가능하다. 이와 같이 다공질Si의 밀도는 단결정Si에 비하면, 절반이하로 할 수 있음에도 불구하고, 단결정Si로서의 특성은 유지되어 있어, 다공질Si층의 상부에 단결정Si층을 에피택셜성장에 의해 형성되는 것도 가능하다.
또, 다공질Si층은 그 내부에 다수의 틈새가 형성되어 있기 때문에, 밀도가 단결정Si층의 밀도의 절반이하로 감소한다. 그 결과, 다공질Si층은, 체적에 비해서 표면적이 비약적으로 증대하기 때문에, 그 에칭속도는 통상의 단결정Si층의 에칭속도에 비해서 현저하게 증속된다.
다공질Si의 기계적강도는 다공률에 따라 다르지만, 벌크Si보다도 약하다고 생각된다. 예를 들면 다공질Si층의 다공률이 50%이면, 기계적강도는 벌크Si층의 절반정도로 생각해도 된다. 즉, 1쌍의 기판을 결합해서 형성한 웨이퍼에 압축, 인장 또는 전단력을 작용하면, 먼저, 그 사이에 배열된 다공질Si층이 파괴된다. 또, 다공률을 증가시키면, 보다 약한 힘에 의해서 다공질Si층을 파괴할 수 있다.
[확산영역의 제조]에서 지적한 바와 같이, 확산영역을 다공질상태로 변환하는 공정은 확산영역을 초월하여 용이하게 확대될 수 있다. 본 발명의 목적을 위하여, 다공층을 형성하는데 필요한 시간과 다공층의 취약성의 소망의 레벨의 관점에서 볼때에, 다공층의 두께는 일반적으로 1 내지 150㎛사이이고, 바람직하게는 2 내지 80㎛이고, 가장 바람직하게는 5 내지 50㎛이다.
[비다공질 반도체층]
본 발명의 목적을 위하여, 비다공질반도체층은, 단결정Si, 다결정Si, 비결정Si 및 GaAs, InP, GaAsP, GaAlAs, InAs, AlGaSb, InGaAs, ZnS, CdSe, CdTe 및 SiGe로부터 선택된 재료를 사용해서 바람직하게 형성할 수 있다. 본 발명의 목적을 위해서 사용가능한 비다공질반도체층은 대략 1개이상의 FET(전계효과트랜스터)를 포함해도 된다.
[제 1기판]
본 발명의 목적을 위하여, 제 1기판은, 내부에 다공질실리콘층 및 이 다공질실리콘층상에 비다공질반도체층이 배열된 실리콘기판이다. 실리콘기판내의 다공질실리콘층상에 비다공질 반도체층을 형성하거나, 내부에 비다공질반도체층을 지닌 실리콘기판의 일부에 다공질실리콘층을 형성함으로써 제조해도 된다.
또, 비다공질반도체층은, 진공 CVD, 플라즈마 CVD, 광CVD 및 MO CVD(금속-유기 CVD)로부터 선택된 CVD법, 스퍼터링법(바이어스스퍼터링법포함), 분자선에피택셜성장법 또는 액상성장법에 의해 다공질실리콘층상에 형성할 수 있다.
[제 2기판]
본 발명의 목적을 위하여, 제 1기판으로부터 비다공질반도체층이 전사된 제 2기판은, 최종적으로 제작된 반도체물품의 용도에 따라 단결정 실리콘기판 등의 반도체기판, 표면에 산화막(열산화막을 포함)이나 질화막 등의 절연막을 형성한 반도체기판, 실리카유리기판 혹은 유리기판 등의 광투과성기판, 금속기판 및 알루미나 등으로 이루어진 절연기판으로부터 선택해도 된다.
[결합]
본 발명의 목적을 위하여, 다공질실리콘층과 비다공질반도체층을 포함한 제 1기판은 제 2기판에 강고하게 접착되어, 비다공질반도체층이 내측에 위치하는 방식으로 다층구조를 생성할 수 있다. 본 발명의 목적을 위하여, 내측에 위치한 비다공질반도체층을 가지는 다층구조는, 제 1기판의 비다공질반도체층을 제 2기판에 직접 접착함으로써 얻은 구조뿐만아니라 또한 산화막, 질화막 또는 다른 막등의 절연막을 표면에 지니는 제 1기판의 비다공질반도체층을 제 2기판에 접착함으로써 얻는 구조를 말한다. 즉, 내측에 위치한 비다공질반도체층을 가지는 다층구조는 비다공질반도체층이 다공질실리콘층에 대해 내측에 위치한 구조를 말한다.
본 발명의 목적을 위하여, 제 1, 제 2기판은, 이들의 접착면을 평활하게 함으로써 실온에서 전형적으로 강고하게 서로 접착될 수 있다. 또한, 양극접착, 가압 및 열처리를 포함하는 기술을 적절하게 사용하여 접착강도를 개선할 수 있다.
[다층구조의 분리]
확산영역의 외측에 형성된 다공질실리콘층은, 확산영역의 내측에 형성된 다공질실리콘층에 비해서, 취약하고, 따라서 제 1, 제 2기판의 분리공정시에 용이하게 파손되어 두기판의 신뢰적으로 분리될 수 있다. 다층구조를 분리하기 위해 사용될 수 있는 특정한 기술에는, 압력의 형태로되는 외력의 인가, 인장력 또는 전단력, 다공질실리콘을 산화 및 확장함으로써 발생하는 내력의 인가, 다층구조에 펄스화가열을 인가하거나 또는 다공질실리콘층을 단순히 경화함으로써 발생하는 열적인 응력 및 기타 적절한 기술이 있다.
[다공질층의 제거]
제 1기판과 제 2기판을 다공질Si층을 따라 함께 결합해서 제조한 다층구조를 분리한 후, 다공질Si층이 기계적강도가 낮고 표면적이 크다는 사실에 의거해서 기판상에 남아있는 나머지 다공질Si를 선택적으로 제거할 수 있다. 상기 나머지 다공질Si를 선택적으로 제거하는 데 사용가능한 방법으로서는, 연삭, 연마 등의 기계적 방법, 에칭액을 이용한 화학에칭 및 이온에칭(반응성이온에칭 등)등이 있다.
에칭액에 의해 다공질Si를 선택적으로 제거하는 공정에 사용가능한 에칭액으로서는, 49%불산과 30%과산화수소수와의 혼합액외에도, 불산, 불산에 알콜을 첨가하여 얻은 혼합액, 불산에 알콜과 과산화수소수를 첨가하여 얻은 혼합액, 완충불산, 완충불산에 알콜을 첨가하여 얻은 혼합액, 완충불산에 과산화수소를 첨가하여 얻은 혼합액, 완충불산에 알콜과 과산화수소수를 첨가하여 얻은 혼합액 및 불산, 질산, 아세트산의 혼합액 등을 들 수 있다.
비다공질반도체층이 전사된 반도체물품을 수소함유분위기중에서 열처리한 후, 다공질층의 선택제거를 행하여 비다공질반도체층의 편평도를 향상하는 것이 바람직하다.
이하, 본 발명에 대해, 본 발명을 수행하기 위한 바람직한 모드를 예시한 첨부도면을 참조하면서 상세히 설명한다.
[발명을 수행하기 위한 제 1모드]
본 발명을 수행하기 위한 이 모드에서는, P+층(12)은 단결정실리콘기판(11)의 주요표면위에 확산에 의해 형성된다(도1a). 다음에, 주요표면위의 P+층은 P+층의 두께보다 깊은 두께까지 다공질상태로 변환하여 P+다공질실리콘층(13)과 하부의 다공질실리콘층(14)를 생성한다(도1b). 다음에, 적어도 단일의 비다공질박막(15)이 P+다공성실리콘층(13)위에 형성된다. 제 1기판을 제작한다. 비다공질박막(15)은 단결정Si, 다결정Si, 비결정Si, 금속박막, 화합물반도체박막 또는 초도전박막을 포함하여도 된다. 최상부의 SiO2층을 부가적으로 형성함으로써 바람직하게 활성층으로부터 접착계면이 분리될 수 있다. 도 1c에서, 제 2기판(16)의 표면과 제 1기판의 대응표면을 밀착하고 접착하여, 내측에 위치한 비다공질박막(15)을 가지는 다층구조를 생성한다. 다음에, 두기판사이의 접착강도는, 양극접착, 가압, 열처리에 의해 또는 필요에 따라 이들의 조합에 의해, 증가될 수 있다.
단결정Si층은 퇴적에 의해 생성되는 경우, 바람직하게는 기판이 서로 접착하기 전에 열산화에 의해 전형적으로 단결정Si층의 표면위에 산화실리콘을 형성한다. 제 2기판은 상기 리스트된 후보중에서 선택된다. 도 1c는 절연층(17)을 개재하여 제 1기판에 접착된 제 2기판을 도시하지만, 비다공질박막(15) 또는 제 2기판이 Si로 형성되지 않은 경우에는 절연층(17)은 생략되어도 된다. 얇은 절연패널은, 제 1기판과 제 2기판을 서로 접착할 때에 제 1기판과 제 2기판사이에 배치되어도 된다.
비다공질박막이 에피택셜성장된 단결정실리콘이나 다른 동등의 물질로 이루어진 경우, 다공질Si층 내부의 구멍이 재배열되거나 밀폐되고, 이에 의해 에피택셜 성장의 공정 또는 이후의 공정에서 열처리를 행하는 경우, 에칭시에 다공질Si층의 에칭성이 감소될 수 있다. 이 문제를 회피하고 다공질층의 구조적인 안정성을 개선하기 위해서는, 다공질Si층은, 다공질단결정실리콘의 특성을 유지하면서 200℃내지 700℃사이의 온도에서 행해져서 구멍의 재배열의 가능성을 방지하는 예비열처리를 행하는 것이 바람직하다.
이하에 설명될 공정은, 결함이 거의 없는 에피택셜실리콘막을 생성하기 위해 사용될 수 있다.
다공질Si층은 다결정실리콘의 구조를 유지하지만, 표면위에 형성된 에피택셜실리콘막은, 다공질Si층의 표면위에 존재하는 다수의 구멍에 기인하는 결점을 나타낼 수 있다. 따라서, 단결정Si에 의해 에피택셜막과 접촉하는 다공질Si층의 표면을 밀폐하는 것이 바람직하다.
다공질Si층의 표면을 밀폐하기 위해 사용될 수 있는 기술은 수소를 함유한 분위기에서 행해지는 열처리작업이다. 수소를 사용한 이 열처리의 결과로서, 다공질Si층의 표면위의 실리콘원자의 일부는 다공질Si층의 표면에 노출된 구멍을 밀폐하기 위해 이동된다. 이 열처리작업은 500℃내지 1,300℃의 온도에서 바람직하게는 900℃내지 1,300℃의 온도에서 전형적으로 행해진다.
이 기술을 제외하고는, 실리콘원자를 함유한 가스를 막형성체임버로 흐르도록 함으로써 층의 표면에 노출된 구멍을 밀폐하기 위해 매우 낮은 속도로 다공성Si층의 표면위에 실리콘막을 형성하는 것이 또한 효과적일 수도 있다.
다공질Si층의 표면에 노출된 구멍을 밀폐하고, 또한 구멍의 벽표면위에 산화박막을 형성한 후에 에피택셜성장에 의해 실리콘막을 형성하는 상기 공정에서는, 단결정이 다공질Si층의 상부에서 바람직하게 노출되어 구멍을 효과적으로 밀폐한다. 상부표면위에 배치된 산화박막을 제거하기 위하여 산화박막으로 도포된 구멍을 가진 다공질Si층의 상부표면을 HF 등의 산성용액에 침지함으로써 단결정이 노출될 수 있다.
다음에, 두기판이 다공질실리콘층(14)을 따라서 분리된다(도 1d). 상기 설명한 기술을 사용하여 기판을 분리할 수 있다.
두기판은 취약한 하부의 다공질실리콘층(14)을 따라서 주로 분리되지만, 이들 기판은 어떠한 문제없이 P+다공질실리콘층(13)을 통하여 부분적으로 또는 전체적으로 분리될 수 있다.
다음에, 다공질Si층(13),(14)은 선택적으로 제거된다. 비다공질박막이 단결정Si로 이루어지는 경우, 통상의 Si에칭을 위해 제조된 에칭용액, 다공질Si를 선택적으로 에칭하기 위해 에치용액인 불산, 불산에 알코올 또는 과산화수소를 적어도 첨가하여 얻은 혼합용액, 완충용 불산 또는 완충용 불산에 에탄올 또는 과산화수소를 적어도 첨가하여 얻은 혼합용액을 사용하여 비전해습식화학에칭에 의해 다공질Si층(13)만을 에칭하여, 제 1기판위에 미리 형성되었던 막을 제 2기판위에 남겨놓는다. 상기에서 상세하게 설명한 바와 같이, 다공질Si층(13),(14)의 넓은 표면적때문에 통상의 Si에칭을 위해 제조된 에칭용액에 의해 다공질Si층만이 선택적으로 에칭될 수 있다. 또는, 비다공질박막층(15)을 연마스토퍼로 사용하여 다공질Si층을 연마함으로써 다공질Si층(13),(14)이 선택적으로 제거될 수 있다.
화합물반도체층이 다공질Si층위에 형성된 경우, 화합물반도체에 대해서 높은 Si에칭속도를 제공하는 에칭용액을 사용하여 다공질Si층(13),(14)만을 화학적으로 에칭하고 제 2기판(16)위에 얇은 단결정화합물반도체막층(15)을 남겨 놓는다. 또는, 단결정화합물 반도체층(15)을 연마정지재로 사용하여 다공질Si층을 연마함으로써 다공질Si층(13),(14)이 선택적으로 제거될 수 있다.
도 1e는 본 발명에 의한 방법에 의해 생성될 수 있는 반도체물품을 도시한다. 전형적으로 단결정Si박막(15)인 넓은 비다공질박막이 제 2기판(16)의 표면전체위에 균일하게 또한 얇게 형성된다. 절연기판은 제 2기판(16)을 위해 사용되는 경우, 제조된 반도체기판은 서로 절연되고 분리된 전자소자를 생성하기 위해 유리하게 사용될 수 있다.
제 1단결정Si기판(11)위에 잔류하는 다공질Si는 제 1단결정Si기판(11)으로부터 일단 제거되면, 제 1단결정Si기판은, 별도의 제 1단결정Si기판(11)으로 사용되거나 또는 표면이 허용할 수 없을 정도로 거칠게 되어 평탄작업이 필요한 경우 표면을 평탄화한 후에 별도의 제 2기판(16)으로 사용될 수 있다.
[본 발명을 수행하기 위한 제 2모드]
도 2a 내지 도 2e는 본 발명을 수행하기 위한 제 2모드를 도시한다. 도시한 바와 같이 확산기술에 의해 제 1기판을 구성하는 단결정실리콘기판(21)의 대향표면의 각각위에 P+층(22)이 형성된다(도 2a). 다음에, 제 1기판은 P+층(22)이 두께보다 깊은 정도로 양쪽위에 다공질상태로 변환되어 P+다공질층(23)과 하부의 다공질실리콘층(24)을 생성한다(도 2b). 다음에, 비다공질박막(25)은 각각의 P+다공질층(23)위에 형성된 후, 제 2기판(26),(27)이, 절연층을 개재해서 각각의 사이드에 접착된다(도 2c). 따라서, 한쌍의 반도체물품이 단일공정에서 제조되는 것에 유의하여야 한다. 그 이외에는, 이 제 1모드의 제조공정은 상기한 제 1모드의 제조공정과 동일하다.
단결정Si기판(21)위에 잔류하는 다공질Si가 단결정Si기판으로부터 일단 제거되면, 단결정Si기판은 별도의 제 1의 단결정Si기판(21)으로서 사용되거나, 또는 표면이 허용불가능할 정도로 거칠게 되어 평탄작업이 필요한 경우 표면을 평탄화한 후에 별도의 제 2기판(26) 또는 (27)으로서 사용될 수 있다.
지지기판(26),(27)은 서로 상이한 각각의 두께를 가져도 된다. 제 1기판의 대향면위의 비다공질박막(25)은, 각각의 재료로 이루어지고 또한 서로 상이한 각각의 두께를 가진다.
이하의 실시예를 통하여 본 발명에 대해서 설명한다.
[실시예 1]
5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 또 다른 P+고농도층이 기판의 이면에 또한 형성되었다.
보다 상세하게는 P+고농도층은 다음의 방식으로 형성되었다. B2O3를 용매에 용해하여 제조된 용액을 스핀도포법에 의해 Si기판의 주요표면에 도포하였고, 다음에 140℃로 가열하여 용매를 제거하였다. 그 결과의 기판을 확산로(diffusion furnace)에 놓고, 노관의 온도를 6시간동안 1,200℃로 유지하면서, 소위 드라이브인 확산처리(driven-in diffusion process)를 행하여 P+고농도층을 생성하였다. 스핀도포막이 제거되었다.
다음에, P+고농도층을 행한 Si기판을 HF용액에 침지하여, 기판의 제 1표면측으로부터 양극화성처리를 행하여 제 1표면측위에 다공질층을 형성하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD(chemical vapor deposition)법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장하였다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면에 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을 마주포개서 접촉하여 다층구조를 형성하였다. 접착웨이퍼의 에지로부터 에칭함으로써 100㎚의 SiO2층 및 에피택셜Si층을 제거하여 다공질Si층의 에지가 노출되었다.
다음에, 접착웨이퍼를 1000℃의 파이로산화(pyro-oxidation)를 행하여, 50분내에 하부다공질실리콘층을 따라서 2매의 기판을 완전히 분리하였다. 분리된 면을 관찰한 바, 웨이퍼의 외주면위에 다공질Si는 SiO2로 변화하고 있으나, 중앙부는 거의 원래대로였다.
그후, 제 2기판쪽에 남은 다공질Si층 및 산화된 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 하였다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si 및 산화된 다공질Si층은 선택에칭되어 완전히 제거되었다.
상기 사용된 에칭액에 의한 비다공질Si단결정의 에칭속도는 매우 낮고, 비다공질단결정Si의 속도에 대한 에칭속도의 선택비는 105이상만큼 크고, 따라서 비다공질층의 높이(수십Å정도)의 에칭에 의한 감소는 실용상 무시할 수 있다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2사각의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si와 산화된 다공질실리콘층은, 49% 불산과 30% 과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si 및 산화된 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 2]
실시예 1의 경우에서와 마찬가지로, 5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층이 HF용액에서 양극화성을 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮히었다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장하였다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면에 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을 마주포개서 접촉하였다.
Si기판의 이면위의 산화막을 제거한 후에, 웨이퍼의 Si기판측면전체에 대해 500~1,000W의 출력레벨로 CO2레이저빔을 조사하였다. 두개의 기판의 계면상에 배치된 SiO2층을 500㎚두께만큼 CO2레이져가 흡수되어, 아래에 있는 다공질Si층에서 급속하게 발생된 영응력에 기인하여 아래에 있는 다공질Si층을 따라서 2개의 기판이 서로 분리될 때까지, 에피택셜층과 이 에피택셜층의 부근에 위치한 다공질Si층의 온도를 급속하게 증가시키도록 하였다.
그후, 제 2기판쪽에 남은 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 하였다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의한 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si는, 49%불산과, 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 하였다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 3]
5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 배면에 또한 형성되었다.
보다 상세하게는 P+고농도층은 다음의 방식으로 확산기술에 의해 형성되었다. Si기판을 확산로에 넣고, 다음에 버블링(bubbling)을 위한 BBr3를 함유하는 액체확산소스로 N2를 도입하였다. 다음에, 생성된 가스는 (N2+O2)의 혼합캐리어가스와 함께 노관에 도입되었다. 1시간동안 1,050℃로 노관의 온도를 유지하여, B2O3층을 형성하였고, 다음에 노관의 온도를 6시간동안 1,200℃로 유지하면서 소위 드라이브인 확산처리를 기판에 행하여, P+고농도층을 형성하였다.
다음에, 단결정Si기판의 고농도표면층을 HF용액에서 양극화성처리하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면에 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을 마주포개서 접촉하였다.
제 1기판의 고농도P+단결정Si층을 통해서만 10~100A정도의 펄스전류를 흐르도록 하였다. SiO2를 제거하여 전류를 흐르도록 하여, 웨이퍼의 단부표면에서 고농도P+단결정Si층을 노출하였고, 또한 이때에 단부표면만을 접촉하는 +전극과 -전극에 의해 웨이퍼를 핀칭한 상태에서 전류를 흐르도록 하였다. 그 결과, 아래에 있는 다공질Si층은 갑자기 열응력을 받아 아래에 있는 Si층을 따라서 두 개의 기판을 절단하였다.
그후, 제 2기판쪽에 남은 다공질Si은 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 하였다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si은 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si는, 49%불산과 30%과산화수소의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 하였다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 4]
실시예 3에서와 같이, 5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층이 HF용액에서 양극화성 처리하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면에 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을, 접착력을 개선하기 위해, 질소플라즈마에 노출한 다음에, 마주포개서 접촉하였다. 결합된 기판은 10시간동안 400℃에서 어닐링하였다.
균일하게 분포되고 또한 충분히 강한 인장력이 표면에 수직인 방향으로 접착된 웨이퍼의 표면전체에 인가되었을 때, 매우 취약한 아래에 있는 하부의 다공질실리콘층을 따라서 기판이 분리되었다. 인장력 대신에 압력이나 전단력을 사용해도 동일한 결과를 얻었다. 또한, 접착된 두 기판사이의 갭에 칼을 구동시킴으로써 취약한 하부의 다공질실리콘층을 따라서 기판이 서로 분리될 수 있다.
그후, 제 2기판쪽에 남은 다공질Si은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성할 수 있었다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si는, 49%불산과 30%과산화수소의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 5]
실시예 1의 경우에서와 같이 5㎛의 두께를 가진 P+고농도층은, 확산기법에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 또 다른 P+고농도층이 기판의 배면에 또한 형성되었다. 단결정Si기판의 고농도표면층은 HF용액에서 양극화성 처리를 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면에 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을, 접착력을 개선하기 위해, 질소플라즈마에 노출한 다음에, 마주포개서 접촉하였다. 결합된 기판은 10시간동안 400℃에서 어닐링하였다.
균일하게 분포되고 또한 충분히 강한 인장력이 표면에 수직인 방향으로 접착된 웨이퍼의 표면전체에 인가되었을 때, 매우 취약한 아래에 있는 하부의 다공질실리콘층을 따라서 기판이 분리되었다. 인장력 대신에 압력이나 전단력을 사용해도 동일한 결과를 얻었다. 또한, 접착된 두 기판사이의 갭에 칼을 구동시킴으로써 취약한 하부의 다공질실리콘층을 따라서 기판이 서로 분리될 수 있었다.
그후, 제 2기판쪽에 남은 다공질Si층은 HF/HNO3/CH3COOH형 에칭용액에서 선택적으로 완전히 에칭되었다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si는, HF/HNO3/CH3COOH형의 에칭액을 계속해서 교반하면서 이 에칭액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 다른 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 또다른 산화막형성처리를 위해 사용될 수 있었다.
[실시예 6]
실시예 1의 경우에서와 같이, 5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층은 HF용액에서 양극화성처리되었다. 양극화성은 다음조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층을 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층의 표면과 미리 준비한 석영기판(제 2기판)의 대응표면을 질소플라즈마에 노출한 다음에, 마주포개서 접촉하였다. 결합된 기판은 10시간동안 200℃에서 어닐링하였다.
균일하게 분포되고 또한 충분히 강한 인장력이 표면에 수직인 방향으로 접착된 웨이퍼의 표면전체에 인가되었을 때, 매우 취약한 아래에 있는 하부의 다공질실리콘층을 따라서 기판이 분리되었다. 인장력 대신에 압력이나 전단력을 사용해도 동일한 결과를 얻었다. 또한, 접착된 두 기판사이의 갭에 칼을 구동시킴으로써 취약한 하부의 다공질실리콘층을 따라서 기판이 서로 분리될 수 있었다.
그후, 제 2기판쪽에 남은 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si은 선택에칭되어 완전히 제거되었다.
즉, 석영기판상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 970℃로 2시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기와 동일한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si는, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용될 수 있었다.
[실시예 7]
실시예 3의 경우에서와 같이, 5㎛의 두께를 가진 P+고농도 제 1층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층은 HF용액에서 양극화성처리를 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아리에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.55㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면에 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층의 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을 마주포개서 접촉하였다. 다음에, 접착웨이퍼의 에지로부터 에칭함으로써 100㎚의 SiO2층 및 에피택셜Si층을 제거하여 다공질Si층의 에지가 노출되었다.
다음에, 접착웨이퍼를 1000℃의 파이로산화를 한바, 50분내에 하부의 다공질실리콘층을 따라서 2매의 기판을 완전히 분리하였다. 분리된 면을 관찰한 바, 웨이퍼의 외주면위에 다공질Si는 SiO2로 변화하고 있으나, 중앙부는 거의 원래대로였다.
그후, 제 2기판쪽에 남은 다공질Si층 및 산화된 다공질Si층은 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si 및 산화된 다공질Si층은 선택에칭되어 완전히 제거되었다.
상기 사용된 에칭액에 의한 비다공질Si단결정의 에칭속도는 매우 낮고, 비다공질단결정Si의 속도에 대한 에칭속도의 선택비는 105이상만큼크고, 따라서 비다공질층의 높이(수십Å정도)의 에칭에 의한 감소는 실용상 무시할 수 있다.
즉, Si산화막상에 0.5㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 500㎚±15㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si와 산화된 다공질실리콘층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si 및 산화된 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 8]
실시예 3의 경우에서와 같이, 5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층은 HF용액에서 양극화성을 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면에 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을 마주포개서 접촉하였다.
Si기판의 이면위의 산화막을 제거한 후에, 웨이퍼의 Si기판측면전체에 대해 500~1,000W의 출력레벨로 CO2레이져빔을 조사하였다. 두 개의 기판의 계면상에 배치된 SiO2층을 500㎚두께만큼 CO2레이져가 흡수되어, 아래에 있는 다공질Si층에서 급속하게 발생된 열응력에 기인하여 아래에 있는 다공질Si층을 따라서 2개의 기판이 서로 분리될때까지, 에피택셜층과 이 에피택셜층의 부근에 위치한 다공질Si층의 온도를 급속하게 증가시키도록 하였다.
그후, 제 2기판쪽에 남은 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si는, 49%불산과 30%과산화수소의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 9]
5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층이 HF용액에서 양극화성을 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 MOCVD(metal organic chemical vapor deposition)법에 의해 단결정 GaAs를 1㎛의 두께만큼 에피택셜 성장하였다. 성장조건은 이하와 같다.
소스가스 : TMG/AsH3/H2
가스압력 : 80Torr
온도 : 700℃
GaAs층의 표면과 미리 준비한 Si기판(제 2기판)의 대응표면을 마주포개서 접촉하였다.
제 1기판의 고농도P+단결정Si층을 통해서만 10~100A정도의 펄스전류를 흐르도록 하였다. SiO2를 제거하여 전류를 흐르도록 하여, 웨이퍼의 단부표면에서 고농도P+단결정Si층을 노출하였고, 또한 이때에 단부표면만을 접촉하는 +전극과 -전극에 의해 웨이퍼를 핀칭한 상태에서 전류를 흐르도록 하였다. 그 결과, 아래에 다공질Si층은 갑자기 열응력을 받아 아래에 있는 Si층을 따라서 두 개의 기판을 절단하였다.
그후, 제 2기판쪽에 남은 다공질Si층은 에틸렌디아민+파이로카테콜+순수를 17㎖:3g:8㎖의 비율로 혼합한 용액에 의해 110℃에서 에칭되었다. 단결정GaAs는 에칭되지 않고 남고, 단결정 GaAs는 에칭스토퍼로서 작용하여 다공질Si 및 산화된 다공질Si층은 선택에칭되고, 완전히 제거되었다.
상기 사용된 에칭액에 의한 비다공질Si단결정의 에칭속도는 매우 낮고, 비다공질층의 높이(수십Å정도)의 에치에 의한 감소는 실용상 무시할 수 있다.
즉, Si산화막상에 1㎛의 두께를 가진 단결정GaAs층을 형성하였다. 형성된 단결정GaAs층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 1㎛±29.8㎚이었다.
투과전자현미경에 의해 단면을 관찰한 결과, GaAs층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, Si기판상에 산화막을 형성한 Si기판을 지지기판으로 사용함으로써 절연막위에 GaAs층을 형성하여 상기와 동일한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 10]
실시예 1의 경우에서와 마찬가지로, 5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층이 HF용액에서 양극화성을 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 MOCVD법에 의해 단결정InP를 1㎛의 두께만큼 에피택셜성장했다. InP층의 표면과 미리 준비한 석영기판(제 2기판)의 표면을 마주포개서 접촉하였다. 결합된 기판은 10시간동안 200℃에서 어닐링하였다.
균일하게 분포되고 또한 충분히 강한 인장력이 표면에 수직인 방향으로 접착된 웨이퍼의 표면전체에 인가되었을 때, 매우 취약한 아래에 있는 하부의 다공질실리콘층을 따라서 기판이 분리되었다. 인장력 대신에 압력이나 전단력을 사용해도 동일한 결과를 얻었다. 또한, 접착된 두기판사이의 갭에 칼을 구동시킴으로써 취약한 하부의 다공질실리콘층을 따라서 기판이 서로 분리될 수 있었다.
그후, 제 2기판쪽에 남은 다공질Si층은 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정InP는 에칭되지 않고 남고, 단결정InP는 에칭스토퍼로서 작용하여, 다공질Si은 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 1㎛의 두께를 가진 단결정InP층을 형성하였다. 형성된 단결정InP층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 1㎛±29.0㎚였다.
투과전자현미경에 의한 단면을 관찰한 결과, InP층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
마지막으로, 제 1기판위에 남아있는 다공질Si은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si은 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용될 수 있었다.
[실시예 11]
실시예 1의 경우에서와 마찬가지로, 5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 2중 미러의 단결정실리콘기판의 표면층으로서 형성되었다. 단결정Si기판의 고농도표면층이 HF용액에서 배면쪽으로부터 양극화성을 행하였다. 양극화성은 다음의 조건하에서 행하였다. 양극화성의 처리는 표면의 한쪽에 대해서 한번에 11분동안 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11×2(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장하였다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면에 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을 마주포개서 접촉하였고, 따라서 제 1기판이 한쌍의 제 2기판에 의해 샌드위치되었다. 다음에 접착웨이퍼의 에지로부터 에칭함으로써 100㎚의 SiO2층 및 에피택셜Si층을 제거하여 다공질Si층의 단부가 노출되었다.
다음에, 접착웨이퍼를 1000℃의 파이로산화를 한바, 50분내에 하부다공질실리콘층을 따라서 2매의 기판을 완전히 분리하였다. 웨이퍼사이의 편차를 최소화하기 위하여 산화처리를 수시간동안 바람직하게 행하였다. 분리된 면을 관찰한 바, 웨이퍼의 외주면위에 다공질Si는 SiO2로 변화하고 있으나, 중앙부는 거의 원래대로 남아있었다.
그후, 제 2기판쪽에 남은 다공질Si층 및 산화된 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si 및 산화된 다공질Si층은 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 한쌍의 단결정Si층을 형성하였다. 형성된 단결정Si층의 각각의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등하였다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기와 동일한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si와 산화된 다공질실리콘층은, 49%,불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여 다공질Si 및 산화된 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 12]
드라이브인 확산처리를 10시간동안 행한 것을 제외하고는, 실시예 1의 경우와 같이, 10㎛의 두께를 가진 P+고농도의 제 1층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층이 HF용액에서 양극화성을 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면을 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 Si기판(제 2기판)의 대응표면을 마주포개서 접촉하였다. 다음에, 접착력을 개선하기 위해 5분동안 1,180℃에서 웨이퍼를 열처리하였다.
균일하게 분포되고 또한 충분히 강한 인장력이 표면에 수직인 방향으로 접착된 웨이퍼의 표면전체에 인가되었을 때, 매우 취약한 아래에 있는 하부의 다공질실리콘층을 따라서 기판이 분리되었다. 인장력대신에 압력이나 전단력을 사용해도 동일한 결과를 얻었다. 또한, 접착된 두 기판사이의 갭에 칼을 구동시킴으로써 취약한 하부의 다공질실리콘층을 따라서 기판이 서로 분리될 수 있었다.
그후, 제 2기판쪽에 남은 다공질Si은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si은 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등하였다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기와 동일한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si는, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 13]
드라이브인 확산처리를 10시간동안 행한 것을 제외하고는, 실시예 1의 경우와 같이, 10㎛의 두께를 가진 P+고농도의 제 1층은, 확산기술에 의해 명세되지 않은 전기저항을 가진 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층이 HF용액에서 양극화성을 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 15(분)
다공질Si층의 두께 : 16(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면을 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을 마주포개서 접촉하였다. 다음에, 접착력을 개선하기 위하여 5분동안 1,180℃에서 웨이퍼를 열처리하였다.
균일하게 분포되고 또한 충분히 강한 인장력이 표면에 수직인 방향으로 접착된 웨이퍼의 표면전체에 인가되었을 때, 매우 취약한 아래에 있는 하부의 다공질실리콘층을 따라서 기판이 분리되었다. 인장력 대신에 압력이나 전단력을 사용해도 동일한 결과를 얻었다. 또한, 접착된 두 기판사이의 갭에 칼을 구동시킴으로써 취약한 하부의 다공질실리콘층을 따라서 기판이 서로 분리될 수 있었다.
그후, 제 2기판쪽에 남은 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여 다공질Si는 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시하였다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
마지막으로, 제 1기판위에 남아있는 다공질Si은 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 14]
5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 재생웨이퍼의 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층이 HF용액에서 양극화성을 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 11(분)
다공질Si층의 두께 : 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장하였다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면에 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 500㎚두께의 SiO2층을 형성한 Si기판(제 2기판)의 대응표면을, 접착력을 개선하기 위해, 질소플라즈마에 노출한 다음에, 마주포개서 접촉하였다. 결합된 기판은 10시간동안 400℃에서 어닐링하였다.
균일하게 분포되고 또한 충분히 강한 인장력이 표면에 수직인 방향으로 접착된 웨이퍼의 표면전체에 인가되었을 때, 매우 취약한 아래에 있는 하부의 다공질실리콘층을 따라서 기판이 분리되었다. 인장력 대신에 압력이나 전단력을 사용해도 동일한 결과를 얻었다. 또한, 접착된 두 기판사이의 갭에 칼을 구동시킴으로써 취약한 하부의 다공질실리콘층을 따라서 기판이 서로 분리될 수 있었다.
그후, 제 2기판쪽에 남은 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si은 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등하였다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기와 동일한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si는 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남아 있고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 15]
실시예 1의 경우에와 같이 5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 재생웨이퍼의 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층은 HF용액에서 양극화성처리를 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 15(분)
다공질Si층의 두께 : 16(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아리에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면을 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 Si기판(제 2기판)의 대응표면을, 접착력을 개선하기 위해, 질소플라즈마에 노출한 다음에, 마주포개서 접촉하였다. 결합된 기판은 10시간동안 400℃에서 어닐링하였다.
균일하게 분포되고 또한 충분히 강한 인장력이 표면에 수직인 방향으로 접착된 웨이퍼의 표면전체에 인가되었을 때, 매우 취약한 아래에 있는 하부의 다공질실리콘층을 따라서 기판이 분리되었다. 인장력 대신에 압력이나 전단력을 사용해도 동일한 결과를 얻었다. 또한, 접착된 두 기판사이의 갭에 칼을 구동시킴으로써 취약한 하부의 다공질실리콘층을 따라서 기판이 서로 분리될 수 있었다.
그후, 제 2기판쪽에 남은 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
비교하기 위해, 에피택셜Si층위에 산화막을 형성하지 않은 동일의 다층구조를 형성하여 상기한 결과를 얻었다.
마지막으로, 제 1기판위에 남아있는 다공질Si는 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하고 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있었다.
[실시예 16]
실시예 1의 경우에서와 같이, 5㎛의 두께를 가진 P+고농도층은, 확산기술에 의해 재생웨이퍼의 단결정실리콘기판의 표면층으로서 형성되었다. 별도의 P+고농도층이 기판의 이면에 또한 형성되었다. 단결정Si기판의 고농도표면층은 HF용액에서 양극화성처리를 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도 : 7(㎃·㎝-2)
양극화성용액 : HF:H2O:C2H5OH=1:1:1
시간 : 15(분)
다공질Si층의 두께 : 16(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 이 2층구조중에서 아래에 있는 하부의 다공질실리콘층은, 상부표면층에 비해서, 미세하고 취약한 구조를 나타내었다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 벽면은 실리콘의 열산화막으로 덮였다.
다음에, 다공질층이 형성되었던 기판의 최상부표면위에 형성된 산화박막을, 1.25%HF용액에 함침하여, 제거하였다. 다음에, 이와 같이 얻은 기판은, 230ℓ/분의 속도로 흐르른 H2의 흐름으로 1분동안과 SiH4를 50sc㎝으로 첨가한 후 5분동안 760 Torr와 1.050℃에서 열처리를 행하였다.
다음에 다공질Si 층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스 : SiH2Cl2/H2
가스유량 : 0.5/180ℓ/분
가스압력 : 80Torr
온도 : 950℃
성장속도 : 0.3㎛/min
또, 이 에피택셜 성장된 Si층의 표면을 열산화하여 100㎚두께의 SiO2층을 형성하였다.
이 SiO2층 표면과 미리 준비한 Si기판(제 2기판)의 대응표면을, 접착력을 개선하기 위해, 질소플라즈마에 노출한 다음에, 마주포개서 접촉하였다. 결합된 기판은 10시간동안 400℃에서 어닐링하였다.
균일하게 분포되고 또한 충분히 강한 인장력이 표면에 수직인 방향으로 접착된 웨이퍼의 표면전체에 인가되었을 때, 매우 취약한 아래에 있는 하부의 다공질실리콘층을 따라서 기판이 분리되었다. 인장력 대신에 압력이나 전단력을 사용해도 동일한 결과를 얻었다. 또한, 접착된 두 기판사이의 갭에 칼을 구동시킴으로써 취약한 하부의 다공질실리콘층을 따라서 기판이 서로 분리될 수 있었다.
그후, 제 2기판쪽에 남은 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si는 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되었다.
즉, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께의 균일성은 101㎚±3㎚였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 50㎛2의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
마지막으로, 제 1기판위에 남아있는 다공질Si은 49%불산과 30%과산화수소수의 혼합액을 계속해서 교반하면서 이 혼합액에서 선택에칭을 했다. 단결정Si은 에칭되지 않고 남고, 단결정Si는 에칭스토퍼로서 작용하여, 다공질Si는 선택에칭되어 완전히 제거되고, 또한 제 1기판은, 별도의 제 1기판으로서 고농도P+층의 별도의 확산처리를 위해 사용되거나 또는 제 2기판으로서 별도의 산화막형성처리를 위해 사용될 수 있다.

Claims (59)

  1. 실리콘기판의 두 주요표면 중 적어도 한 쪽의 표면위에 도전성을 제어할 수 있는 원소를 함유하는 불순물영역을 형성하는 단계와; 상기 불순물영역을 포함하는 영역에 다공질실리콘층을 형성하는 단계와; 상기 다공질실리콘층위에 비다공질반도체층을 형성함으로써 제 1기판을 제조하는 단계와; 안쪽에 위치한 상기 비다공질반도체층과 함께 다층구조를 생성하기 위하여 상기 제 1기판과 제 2기판을 서로 접착하는 단계와; 상기 다공질실리콘층을 따라서 상기 다층구조를 분리하는 단계와; 상기 분리된 제 2기판위에 잔류하는 다공질실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  2. 실리콘기판의 두 주요표면 중 적어도 한 쪽의 표면위에 도전성을 제어할 수 있는 원소를 함유하는 불순물영역을 형성하는 단계와; 상기 불순물영역을 포함하는 영역에 다공질실리콘층을 형성하는 단계와; 상기 다공질실리콘층위에 비다공질반도체층을 형성함으로써 제 1기판을 제조하는 단계와; 안쪽에 위치한 상기 비다공질반도체층과 함께 다층구조를 생성하기 위하여 상기 제 1기판과 제 2기판을 서로 접착하는 단계와; 상기 다공질실리콘층을 따라서 상기 다층구조를 분리하는 단계와; 상기 분리된 제 2기판위에 잔류하는 다공질실리콘층을 제거하는 단계와; 상기 분리된 제 1기판위에 잔류하는 다공질층을 제거함으로써 얻은 기판을 별도의 제 1기판의 재료로서 재사용하는 단계를 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  3. 실리콘기판의 두 주요표면 중 적어도 한 쪽의 표면위에 도전성을 제어할 수 있는 원소를 함유하는 불순물영역을 형성하는 단계와; 상기 불순물영역을 포함하는 영역에 다공질실리콘층을 형성하는 단계와; 상기 다공질실리콘층위에 비다공질반도체층을 형성함으로써 제 1기판을 제조하는 단계와; 안쪽에 위치한 상기 비다공질반도체층과 함께 다층구조를 생성하기 위하여 상기 제 1기판과 제 2기판을 서로 접착하는 단계와; 상기 다공질실리콘층을 따라서 상기 다층구조를 분리하는 단계와; 상기 분리된 제 2기판위에 잔류하는 다공질실리콘층을 제거하는 단계와; 상기 분리된 제 1기판위에 잔류하는 다공질실리콘층을 제거함으로써 얻은 기판을 별도의 제 2기판의 재료로서 재사용하는 단계를 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  4. 제1항에 있어서, 확산영역을 형성하는 상기 단계는 확산기술에 의해 행해지것을 특징으로 하는 반도체물품의 제조방법.
  5. 제4항에 있어서, 도전형을 제어할 수 있는 상기 원소는 실리콘의 도전형을 n형으로 제어할 수 있는 원소인 것을 특징으로 하는 반도체물품의 제조방법.
  6. 제5항에 있어서, 도전형을 제어할 수 있는 상기 원소는 P, AS 및 Sb로부터 선택된 것을 특징으로 하는 반도체물품의 제조방법.
  7. 제4항에 있어서, 도전형을 제어할 수 있는 상기 원소는 실리콘의 도전형을 p형으로 제어할 수 있는 원소인 것을 특징으로 하는 반도체물품의 제조방법.
  8. 제7항에 있어서, 도전형을 제어할 수 있는 상기 원소는 B인 것을 특징으로 하는 반도체물품의 제조방법.
  9. 제4항에 있어서, 상기 확산기술은 상기 원소를 상기 실리콘기판내에 열적으로 확산하기에 적합한 것을 특징으로 하는 반도체물품의 제조방법.
  10. 제8항에 있어서, 도전형을 제어할 수 있는 상기 원소는 가스의 형태로 공급되는 것을 특징으로 하는 반도체물품의 제조방법.
  11. 제10항에 있어서, 상기 가스는 B2H6인 것을 특징으로 하는 반도체물품의 제조방법.
  12. 제8항에 있어서, 도전형을 제어할 수 있는 상기 원소는 액체의 형태로 공급되는 것을 특징으로 하는 반도체물품의 제조방법.
  13. 제12항에 있어서, 상기 액체는 BBr3인 것을 특징으로 하는 반도체물품의 제조방법.
  14. 제8항에 있어서, 도전형을 제어할 수 있는 상기 원소는 고체의 형태로 공급되는 것을 특징으로 하는 반도체물품의 제조방법.
  15. 제14항에 있어서, 상기 고체는 B2O3인 것을 특징으로 하는 반도체물품의 제조방법.
  16. 제8항에 있어서, 도전형을 제어할 수 있는 상기 원소는 상기 실리콘기판위에 배치된 고체대상물로부터 공급되는 것을 특징으로 하는 반도체물품의 제조방법.
  17. 제16항에 있어서, 상기 고체대상물은 CVD막, BSG 및 스핀도포된 막으로부터 선택된 것을 특징으로 하는 반도체물품의 제조방법.
  18. 제4항에 있어서, 상기 확산영역에 함유되어 도전형을 제어할 수 있는 상기 원소의 농도는, 5.0×1016/㎤ 내지 5.0×1020/㎤의 범위내에서 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  19. 제18항에 있어서, 상기 확산영역에 함유되어 도전형을 제어할 수 있는 상기 원소의 농도는, 1.0×1017/㎤ 내지 2.0×1020/㎤의 범위내에서 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  20. 제19항에 있어서, 상기 확산영역에 함유되어 도전형을 제어할 수 있는 상기 원소의 농도는 5.0×1017/㎤ 내지 1.0×1020/㎤의 범위내에서 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  21. 제4항에 있어서, 상기 확산층의 두께는 100Å내지 100㎛의 범위내에서 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  22. 제21항에 있어서, 상기 확산층의 두께는 500Å 내지 50㎛의 범위내에서 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  23. 제22항에 있어서, 상기 확산층의 두께는 5,000Å내지 30㎛의 범위내에서 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  24. 제1항에 있어서, 상기 다공질실리콘층의 두께는 1㎛내지 150㎛의 범위내에서 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  25. 제24항에 있어서, 상기 다공질실리콘층의 두께는 2㎛내지 80㎛의 범위내에서 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  26. 제25항에 있어서, 상기 다공질실리콘층의 두께는 5㎛내지 50㎛의 범위내에서 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  27. 제1항에 있어서, 확산영역과 다공질층은 상기 실리콘기판의 대향배치된 표면의 각각에 형성되고, 다음에 비다공질 반도체층은 상기 다공질층의 각각의 위에 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  28. 제1항에 있어서, 상기 다층구조를 분리하는 상기 단계는, 상기 다공질층에 외력을 인가함으로써 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  29. 제28항에 있어서, 상기 외력의 인가는, 압력, 상기 기판표면에 수직인 방향으로의 인장력 또는 전단력을 인가함으로써, 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  30. 제1항에 있어서, 상기 다층구조를 분리하는 상기 단계는, 구조의 단부에서 다공질실리콘을 노출한 다음에 접착기판을 산화함으로써, 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  31. 제1항에 있어서, 상기 다층구조를 분리하는 상기 단계는, 상기 다층구조를 가열함으로써, 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  32. 제31항에 있어서, 상기 가열은, 상기 다공질의 다층구조를 전체적으로 가열함으로써, 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  33. 제31항에 있어서, 상기 가열은, 상기 다층구조를 부분적으로 가열함으로써, 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  34. 제33항에 있어서, 상기 가열은, 레이저조사에 의해 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  35. 제34항에 있어서, 상기 레이저는 이산화탄소레이저인 것을 특징으로 하는 반도체물품의 제조방법.
  36. 제33항에 있어서, 상기 가열은, 다공질실리콘층을 통하여 전류를 흐르게 함으로써, 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  37. 제1항에 있어서, 상기 다공질실리콘층은, 상기 실리콘기판을 양극산화함으로써, 얻어지는 것을 특징으로 하는 반도체물품의 제조방법.
  38. 제1항에 있어서, 상기 비다공질반도체층은 단결정실리콘층으로 이루어진 것을 특징으로 하는 반도체물품의 제조방법.
  39. 제38항에 있어서, 상기 단결정실리콘층은 에피택셜성장에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  40. 제38항에 있어서, 상기 제 1기판은, 상기 단결정실리콘층위에 산화실리콘층을 형성함으로써, 제조되는 것을 특징으로 하는 반도체물품의 제조방법.
  41. 제40항에 있어서, 상기 산화실리콘층은 열적인 산화에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  42. 제1항에 있어서, 상기 다공질반도체층은 화합물반도체층으로 이루어진 것을 특징으로 하는 반도체물품의 제조방법.
  43. 제42항에 있어서, 상기 화합물반도체층은 단결정구조를 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  44. 제1항에 있어서, 상기 제 2기판은 단결정실리콘기판으로 이루어진 것을 특징으로 하는 반도체물품의 제조방법.
  45. 제1항에 있어서, 상기 제 2기판은, 상기 단결정실리콘기판의 표면위에 산화막을 형성함으로써, 제조되는 것을 특징으로 하는 반도체물품의 제조방법.
  46. 제1항에 있어서, 상기 제 2기판은 투광기판으로 이루어진 것을 특징으로 하는 반도체물품의 제조방법.
  47. 제46항에 있어서, 상기 투광기판은 유리기판으로 이루어진 것을 특징으로 하는 반도체물품의 제조방법.
  48. 제1항에 있어서, 상기 접착단계는 2개의 기판을 서로 밀착함으로써 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  49. 제1항에 있어서, 상기 접착단계는 양극접착, 가압 및 가열처리에 의해 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  50. 제1항에 있어서, 상기 비다공질실리콘층을 제거하는 상기 단계는 연마에 의해 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  51. 제1항에 있어서, 상기 비다공질실리콘층을 제거하는 상기 단계는 에칭에 의해 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  52. 제51항에 있어서, 상기 에칭은 불화수소산을 사용함으로써 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  53. 제1항 내지 제52항중에서 어느 한 항의 방법에 의해 제조된 것을 특징으로 하는 반도체물품의 제조방법.
  54. 제1항에 있어서, 상기 불순물영역은 확산처리에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  55. 제1항에 있어서, 상기 불순물영역은 에피택셜성장 또는 이온주입에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  56. 제2항에 있어서, 상기 불순물영역은 확산처리에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  57. 제2항에 있어서, 상기 불순물영역은 에피택셜성장 또는 이온주입에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  58. 제3항에 있어서, 상기 불순물영역은 확산처리에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  59. 제3항에 있어서, 상기 불순물영역은 에피택셜성장 또는 이온주입에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
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