KR910009609B1 - 실리콘 카바이드 기판의 제조방법 - Google Patents

실리콘 카바이드 기판의 제조방법 Download PDF

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Abstract

내용 없음.

Description

실리콘 카바이드 기판의 제조방법
제1a도는 실리콘 카바이드 기판에 형성된 견본 FET의 모식적 단면도. 제1b도는 제1a도에 있는 FET의 누설 전류를 개선하기 위하여 최근에 제안된 FET 구조의 모식적 단면도.
제2a도 내지 제2d도는 SiC-절연층-반도체 구조를 제조하기 위한 본 발명의 기초 공정을 설명하는 기판의 모식적 단면도.
제3도는 적층기판에 정전위를 인가하기 위한 방법을 설명하는 모식적 단면도.
제4a도 내지 제4c도는 제2도의 공정에서 사용된 첫번째와 두번째 기판 결합의 변형도.
제5a도 내지 제5d도는 폴리실리콘을 사용하여, 제2도로 설명된 기초 공정을 변형시킨 공정 단계를 설명하는 기판의 모식적 단면도.
본 발명은 실리콘 카바이드의 제조방법으로서, 특히 실리콘 기판 위에 형성된 실리콘 디옥사이드 상에 베타실리콘 카바이드층을 형성하는 방법에 관한 것이다.
실리콘 카바이드(SiC)가 실리콘보다 그 에너지 레벨의 밴드갭(band gap)이 더 넓은 반도체 물질이라는 것은 이미 공지되어 있으며, 그것은 고온에서 사용하는 소자들을 제조하기 위해 이용할 수 있다. 특히, 베타실리콘 카바이드(β-SiC)는 트랜지스터들 또는 전계효과 트랜지스터(FET)등과 같은 여러 능동 소자들의 제조에 바람직하다는 것 또한 공지되어 있다. SiC로 제조된 소자들의 보다 상세한 설명은 다음 참조문헌에 의하여 보다 명백해질 것이다.(참조:“Experimental 3C-3SiC MOSFET” by Y. Knodo et al. IEEE ED Letters Vol. EDL-7 No.7. July 1986.)
트랜지스터들 또는 FET들과 같은 능동 소자들의 제조에 사용될 수 있는 단결정 β-SiC를 지금까지의 반도체 기술로서는 이용할 수 없었기 때문에 이 소자들을 에피택셜 성장 실리콘 카바이드층으로 제조하였다. SiC 기판을 이용하여 보다 나은 SiC 에피택셜층을 얻을 수 있음을 고려할 때에, 다양한 소자들을 제조하기에 충분히 큰 SiC 기판을 이용할 수 없기 때문에 SiC 층의 성장은 보통 실리콘 기판을 이용한다. 여기서, 실리콘 기판을 단지 그 위에 β-SiC가 에피택셜 성장되어 있는 실제의 반도체 기판으로 생각할 수 있다. 기판의 결정과 결정성장이 서로 상이하기 때문에 이러한 결정성장을 헤테로-에피택셜 성장이라 한다.
제1a도는 SiC 에피택셜층에 형성된 견본 FET 구조의 모식적 단면도이다. 도면에서, 101은 실리콘 기판이며, 120A는 헤테로-에피택셜 성장시킨 β-SiC층이다. 이 예에서, 실리콘 기판과 SiC층은 n형 도전율을 가지며, 소오스 영역 103과 드레인 영역 104를 p+형 불순물로 도핑하여 제조한다. 채널영역 위에 실리콘 디옥사이드(SiO2)로 이루어진 게이트 산화물층 105를 형성하고, 그 위에 게이트 전극 106을 형성한다. 또한, 소자표면은 실리콘 디옥사이드층 107로 코팅한다. G, S, D로 나타낸 전극들은 SiO2층 107에 형성된 접촉홀을 통하여 각 영역에 접촉되어 있는 게이트, 소오스, 드레인 전극이다.
이러한 FET의 구조에서는 그 누설 전류가 매우 큰 것으로 공지되어 있다. 이것은 실리콘 기판 101상에 형성된 SiC 에피택셜층 102가 질이 나빠서 SiC층에 형성된 pn 접합이 누설접합으로 되기 쉽고, 실리콘 기판 101의 도전율이 SiC 소자의 동작이 기대되는 고온(예를 들면 500-600℃)에서 SiC층 102보다 더 크기 때문이라 생각할 수 있다. 따라서, 제1a도와 같은 FET는 실제로 고온에서 사용하기 어렵다. 이러한 단점은 SiC 물질로 이루어진 다른 형의 소자들에 있어서도 거의 유사하게 발생한다.
SiC 소자들의 이 단점을 개선하기 위해서, 즉, 실리콘 기판에 흐르는 누설 전류를 제거하기 위하여 SiC층과 SiC 기판 사이에 부가층을 삽입한다. 예를 들면 다른 도전율형의 SiC층을 삽입하고, 전자의 SiC층 사이에 pn 접합을 형성하므로써 누설 전류를 방지한다.(참조)“Fabrication of Inversion-Type n-Channel MOSFET′s Using Cub ic-SiC in Si(100)” by K. Shibahara et al., IEEE ESECTRON DEVICE LETTERS, Vol. EDL-7, No.12, December 1986, or “Insulated-Gate and Jun nction-Gate FET′s of CVD-Grown-SiC” by K. Furukawa et al., IEEE ED Letters, Vil. EDL-8, No.2, Feb. 1987.)
실리콘 소자들은 실리콘 기판상에 형성된 실리콘 디옥사이드층과 같은 절연층상에 실리콘 결정을 성장시키는 SOI(Silicon on insulator)구조로서 공지되어 있다. 만일 절연층상에 β-SiC 결정을 성장시킬 수 있다면 기판에 흐르는 누설 전류의 방지에 효과적일 것이다.
그의 기본 형태가 제1b도에 도시되어 있으며, 제1a도와 제1b도의 동일 부분은 동일 참조번호를 부여하였다. 제1a도와 비교해서 새로이 첨가된 부분은 실리콘 기판 101과 SiC층 102 사이에 있는 실리콘 디옥사이드층 108이다. 이 실리콘 디옥사이드 108에 의하여 실리콘 기판 101에 흐르는 누설 전류가 억제되어 SiC FET의 누설 전류가 크게 감소한다.
이러한 소자, 즉 SiC로 형성된 SOI형 소자를 실현하는 방법이 문제이다. 실리콘 소자에 있어서, 절연층상에 반도체를 성장시킨 SOI 구조는 이미 실현되었으며, 때때로 SOI 구조는 절연층상에 실리콘을 성장시킨 구조를 의미한다. 그러나, SiC 소자에 SOI 구조를 제공하는 방법은 아직까지 알려지지 않았었다. 이러한 소자들을 만들기 위해서는 절연층상에 SiC를 성장시킨 구조를 가지는 기판이 필요하다. 그의 한 제안으로서, 절연 기판으로 α-SiC 결정을 사용한다. 순수한 α-SiC의 저항율은 매우 높지만 매우 큰 크기의 α-SiC의 완전한 결정은 아직까지 이용할 수 없으며, 기판의 크기는 여러 반도체 소자의 제조에 또 다른 중요한 요인이기도 하다.
그러므로, 본 발명의 목적은 절연층상에 β-SiC 에피택셜층을 성장시킨 구조, 즉 SOI 구조를 갖는 반도체 기판의 제조방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 그 위에 다양한 종류의 반도체 소자들이 제조될 수 있는 큰 β-SiC 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 실리콘 카바이드 층에 형성된 소자들의 누설 전류를 감소시키기 위한 것이다.
본 발명의 SiC와 기판들 사이의 절연층으로서 SiO2층을 이용하는 것이며, SiC-SiO2-Si 구조를 2가지 방법으로 제조하는 것이다. 그 첫번째 방법은 2개의 기판을 결합하여 상기 구조를 실현하는 것이며, 두번째 방법은 헤테로-에피택셜 성장과 에칭 또는 폴리싱(polishing)에 의하여 그것을 실현하는 것이다.
첫번째 방법에 있어서, 우선 두 종류의 기판을 준비한다. 첫번째 기판은 실리콘 기판으로서 실리콘 카바이드층을 지지하는 기저 기판이 되며, 두번째 기판은 실리콘 단결정으로 이루어져 있다. 첫번째 기판의 표면을 실리콘 디옥사이드층으로 코팅하고, 소자들이 제조될 두번째 기판의 표면위에 실리콘 카바이드층을 헤테로-에피택셜 성장시킨다. 이들 두 기판은 상호 스태크(stack)되며, 상호 접착시키기 위하여 열처리로 한다. 다음에, 결합된 기판은, 두번째 기판의 실리콘층을 제거하고, 두번째 기판상에 형성된 실리콘 카바이드층을 노출시키기 위해서 두번째 기판의 이면으로부터 폴리싱 또는 에칭 제거된다. 두번째 기판의 노출된 실리콘 카바이드층은 첫번째 기판으로 지지된 실리콘 디옥사이드층 위에 결합되어 남는다. 따라서, SiO2위에 SiC를 성장시킨 구조, 즉 SOI 구조가 실현된다.
두번째 방법에서, SiC층은 두번째 실리콘 기판 위에서 헤테로-에피택셜 성장하며, 그 기판을 SiO2층으로 코팅한다. SiO2층 위에 폴리실리콘을 화학증착법(CVD)에 의하여 첫번째 기판의 형태로 증착한 다음, 실리콘 기판을 제거하고 SiC층을 노출시키기 위하여 그 기판을 두번째 실리콘 기판면으로부터 에칭 제거한다.
상기 기초 공정의 다양한 변형이 첫번째 방법으로 가능하며, 두번째 기판의 표면은 SiC를 그 위에 성장시킨 후에 SiO2로 코팅할 수 있으며, 반대로 첫번째 기판은 그것이 두번째 기판에 스태크될 때까지 SiO2로 코팅할 수 없다. 첫번째 기판은 다결정 실리콘(폴리실리콘) 또는 α-SiC와 같이 어떤 다른 반도체 물질로도 이루어질 수 있다. 두번째 기판의 표면은 포스포-실리케이트 글라스(phospho-silicate glass)로 더 코팅할 수 있다. 기판들을 결합하기 위한 열처리 공정 중에, 보이드(Void)를 피하고 접착강도를 향상시키기 위하여 첫번째와 두번째 기판 사이에 정전위를 인가한다. 본 발명의 특징과 장점들은 수반된 도면에 의한 상세한 서술로써 더욱 명백해질 것이다.
실리콘 카바이드는 2가지 형태의 결정 구조, 즉 α와 β-형 결정 구조로 되어 있으나 β-형 결정이 트랜지스터 또는 FET와 같은 능동 소자들을 제조하는 데에 매우 바람직하다. 다음의 서술에서 특별히 지칭하지 않으면 실리콘 카바이드, 또는 SiC는 단지 β-형 실리콘 카바이드(β-SiC)를 의미한다.
본 발명에는 SiC의 SOI 구조, 즉 절연층상에 SiC를 성장시킨 구조를 실현하는 2가지 방법이 있다. 그 첫번째 방법은 기판의 결합 기술을 이용하는 것이고, 두번째 방법은 헤테로-에피택셜 성장과 에칭 기술을 이용하는 것이다.
두 기판 사이에 실리콘 디옥사이드층을 삽입하므로서 실리콘 기판들을 상호 결합시키고, 그들을 고온에서 열처리하는 기술은 이미 공지되어 있다.(참조:“SILICON-ON-INSULATOR(SOI) BY BONDING AND ETCHBACK” by J. B. Lasky et at. IEDM 85, 1985 IEEE, or “Study of Si-Wafet Directly Bonded Interface Effect on Power Device Characteristics” by H. Ohashi et al. IEDM 87, 1987 IEEE.) 그러나 SiC 기판을 결합하는 기술은 아직 공지되어 있지 않다. 본 발명자는 SiC층에 적당한 열처리에 의하여 SiO2층 상에 결합될 수 있다는 것을 발견하였다. 이러한 발견에 의하여 SiC-I-Si 구조를 가지는 기판을 제조할 수 있게 되었다.
제2도는 SiC-SiO2-Si 구조, 즉 2종류의 기판을 결합하므로써 Si 기판상에 형성된 SiC/SiO2층을 제조하기 위한 기초 공정을 나타낸다. 이 도면은 기판의 단면도들이 제조공정의 각 단계에서 변화되는 것을 모식적으로 나타낸다.
먼저, 제2a도에 도시된 바와 같이 2종류의 기판 1과 4를 준비한다. 그 첫번째 기판 1은 그 두께가 약 600μm 정도인 n형 실리콘 기판이고, 그 표면은 0.5-1μm 정도 두께의 SiO2층 2로 코팅한다. 이 SiO2층은 화학증착법(CVD) 또는 열적 산화법으로 형성한다. 두번째 기판 4는 그 두께가 약 600μm인 n형 실리콘 단결정이고, 두번째 기판 4의 한면 위에 약 0.5μm 두께의 n형 SiC결정 3을 성장시킨다.
SiC층 3의 성장 기술은 주로 기술될 헤테로-에피택셜 성장 기술로서 공지되어 있다.
두번째 기판 4의 표면은 프로판 가스(C3H8)의 흐름 내에서 약 1300℃로 기판을 가열하여 탄화시키며, 그 다음에 그 가스를 프로판과 실란 가스(SiH4)의 혼합물로 변화시키고, 온도는 1100-1200℃로 변화시킨다. 이 공정에 의하여, SiC 단결정은 기판 4의 표면상에 에피택셜 성장시킨다.(참조:“Fabrication of Inversion-Type n-Channel MOSFET′s Using Cubic-SiC on Si(100)” by K. Shibahara et al. IEEE ELECTRON DEVICE LETTERS, Vol. EDL-7, No.12, December 1986.)
첫번째와 두번째 기판은 제2b도에 도시된 바와 같이 상호 스태크되고, 0.1Pa 기압의 질소와 같은 불활성 가스 분위기에서 10분 동안 600℃로 열처리한다. 이 공정을 첫번째 열처리라 한다. 다음에, 온도를 1000℃로 상승시키고 약 30분 동안 어닐링(annealing)한다. 이 공정을 두번째 열처리라 한다. 이들 열처리로 두 기판 1과 4는 상호 결합된다.
열처리하는 동안에, 기판에 남아 있는 약간의 굴곡을 없애고, 결합면에 보이드(Void)들의 발생을 방지하기 위하여 스태크된 기판상에 위이트(weight)를 배치하는 것이 바람직하다. 이 목적을 위해서 약 1cm 두께의 흑연판으로 이루어진 웨이트를 사용하는 것이 효과적이다.
또한, 보이드들을 피하기 위해 애노딕 본딩(anodic bonding) 기술을 적용하면 효과적이다.(참조:“A Fidld-Assisted Bonding Process for Silicon Dielectric Isolation” by R. C. Frye et al., Jour. Electrochem. Soc. Vol. 133, No.8, August 1986.) 상기 참조 문헌에는 실리콘 위에 실리콘 기판을 결합하는 기술이 나타나 있다. 본 발명자는 SiO2가 코팅된 실리콘 위에 SiC를 결합하는 애노딕 본딩법을 적용하므로써, 보이드를 피하는 데에 그 방법이 효과적이라는 것을 발견하였다.
첫번째 열처리하는 동안에 첫번째와 두번째 기판 사이에 정전위를 인가한다. 기판의 접착력은 전계의 극성에 따라 좌우된다. SiC층 3과 Si 기판 4가 SiO2층 2로 분리된 캐패시터로 생각할 때, 전극의 두께가 매우 얇기 때문에(약 1㎛) 두번째 기판 1로 SiC층 3을 끌어당기는 정전기력은 매우 강하다. 따라서, 그것은 웨이트를 사용할 필요가 없다.
제3도는 첫번째 기판 1과 두번째 기판 4 사이에 전압을 인가하는 방법을 도시하고 있다. 상측의 전극 10과 하측의 전극 11은 약 1cm 두께의 흑연판으로 이루어져 있다. 전극들 사이에 인가된 전압은 전기적 절연파괴가 일어나지 않는 한 높으면 높을수록 좋다. 왜냐하면 기판들 사이의 흡입력이 더 커지기 때문이다. 실시예에서는 상측과 하측 전극 10과 11 사이에 200V의 정전압이 인가되었으며, 기판상에 설치된 흑연판은 기판들의 굴곡을 펴고, 결합면에서의 보이드 발생을 없애기 위한 웨이트로서 작용하고 있다.
더우기, 펄스 전압의 인가가 정전압의 인가보다 더 좋다는 것이 알려졌다. 이것은 실리콘 기판의 결합 기술로서 이미 공지된 것이다.(참조:“SOI Substrate by Bonding Technology”(written in Japanese) by Arimoto et al., Publication 30a-B-1 from 1987 Spring Convention of Japan of Applied Physics, March 1987.)
실시예에서는 첫번째 열처리 동안에 500V의 펄스 전압을 100ms 지속시간에 500ms의 반복 주기로 인가하였다. 이러한 기술의 적용으로 크고, 직경이 4인치인 보이드가 없는 기판을 얻을 수 있게 되었다.
제2c도로 되돌아가서, 결합이 완성된 후에 첫번째 기판의 실리콘층 4는 기계적 폴리싱 또는 화학 에칭에 의하여 제2d도에 도시된 바와 같이 SiC층 3이 노출되도록 두번째 기판 4의 이면으로부터 제거된다. 이 제거 공정에서 SiC층 3이 제거되지 않도록 하여야 한다. 그러나 SiC층 4의 제거 공정은 그렇게 나쁘지 않다. 왜냐하면 β-SiC는 Si보다 더 견고하고, SiC는 Si를 에칭하기 위한 에칭 용액(불화 수소산과 염산의 혼합물)에 의하여 에칭되지 않기 때문이다. 따라서, 과도한 폴리싱과 에칭을 쉽게 피할 수 있다.
이러한 방법으로 SiC-SiO2-Si 구조의 큰 기판을 얻을 수 있으며, 이것은 낮은 가격의 반도체 소자들을 제조하기 위한 중요 요인중의 하나이다. 상기 기초 공정은 다양한 방법으로 수정될 수 있으며 그들의 약간은 서술된 것이다.
제4도 제2a도의 첫번째와 두번째 기판들의 준비 단계를 약간씩 수정한 것이다. 제4a도, 제4b도, 제4c도 각각은 제2도의 단계 (a)에 각각 대응하며 거기에는 첫번째와 두번째 기판이 상호 결합되기 전의 상태로 준비되어 있다. 제4도에서, 두번째 기판 4와 SiC층 3이 첫번째 기판 1에 퇴적되기 위해서 거꾸로 놓여 있다. 제4a도의 첫번째 수정에 있어서, 제2a도와 비교하면 첫번째 기판 1을 SiO2로 코팅하지 않고 두번째 기판 4와 SiC층 3을 CVD에 의하여 형성되는 SiO2층 5로 코팅한다. SiO2층 5의 두께는 0.5-1μm이다. 이들 기판을 결합하기 위한 다음 단계는 제2도와 제3도에서와 유사하다.
제4b도의 두번째 수정에 있어서, 첫번째 기판 1과, SiC층 3을 가지고 있는 두번째 기판 4는 각각 0.2μm 두께의 SiO2층 2 또는 5로 코팅한다. 제4c도의 세번째 수정에 있어서, 첫번째 기판 1은 약 0.5μm 두께의 SiO2층으로 코팅하고, 두번째 기판 4와 SiO2층 3은 약 0.5μm 두께의 SiO2층 5로 코팅한다. 또한 그 위에 CVD로 형성되는 약 1μm 두께의 포스포 실리케이트 글라스(PSG)층 6으로 코팅한다. SiO2층 5와 PSG층 6의 제조 기술은 보편화된 기술중의 하나이기 때문에 상세한 서술은 생략하며, 그 결합법은 제2도에서와 유사하다.
제2도의 기초 공정 또한 수정이 가능하다. 따라서 첫번째 기판 1의 물질을 실리콘에서 α-SiC로 변화시킨다. 전술된 바와 같이 순수한 α-SiC는 고저항율을 가지며, 또한 결합을 포함하지만 상당히 큰 결정이 널리 사용되고 있다. 따라서, 얇은 α-SiC 결정이 제2도의 기초 공정에서 첫번째 기판 1로서 이용될 수 있다. 다른 공정들은 제2도에서와 모두 유사하다. 제2도에 도시된 공정들을 약간 수정함에 있어서 α-SiC가 첫번째 기판 1로 사용될 수 있다는 것은 기술에 있어서의 숙련된 것임에 명백하다. 그것은 단지 첫번째 기판 1의 대체물에 불과하다. 그렇게 하므로써 SiC-SiO2-SiC 구조가 실현된다. 이러한 구조는 Si 기판보다 좋다. 왜냐하면 보다 높은 열처리로 할 수 있기 때문이다.
다음에는 본 발명의 두번째 방법을 서술할 것이다. 두번째 방법의 기초 공정이 제5도에 도시되어 있다. 두번째 기판 4는 약 600μm 두께의 n형 실리콘 단결정으로 이루어져 있다. 제5a도에 도시된 바와 같이, 0.5μm 두께의 n형 SiC 결정층 3을 헤테로-에피택셜 기술로 두번째 기판 4 위에 성장시킨다. 이 단계는 제2a도에 관해서 서술된 것과 유사하다. SiC층 3위에 약 0.2μm 두께의 SiO2층을 형성하기 위해서 약 1,000℃에서 기판을 열적 산화시킨다. 이 열적 산화에 의하여 두번째 실리콘 기판 4의 표면 또한 제5b도에 도시된 바와같이 산화시킨다. 다음에 약 500μm 두께의 폴리실리콘층 7을 CVD에 의하여 기판의 상부면(SiC층 3의 표면) 위에 형성한다. 이 CVD 공정은 기술에 있어서 일반화된 것이며, 디클르오로실란(SiH2Cl2)를 반응가스로 사용한다. 이 CVD 공정에 의하여 폴리실리콘을 SiC층 3의 상부면에 주로 증착하지만 기판의 모든 면을 제5c도에 도시된 바와 같이 폴리실리콘으로 코팅한다. 다음에 SiC층 3을 노출시키기 위해서 제5d도에 도시된 바와 같이 두번째 기판 4의 이면으로부터 기판을 에칭 또는 기계적으로 폴리싱한다. 이것은 제2c도에서와 유사한 공정이다. 제5d도에서는 기판을 제5c도에서와 같이 달리 뒤집어 놓는다. 이러한 방법으로는 SiC-SiO2-Si가 실현되며, 이 경우에 제2도의 1에 대응하는 첫번째 기판을 폴리실리콘층 7로 대치한다.
두번째 방법의 상기 기초 공정을 변화시킬 수 있으며, 폴리실리콘층 7이 다결정 SiC(폴리-SiC)에 의하여 대치될 수 있음은 기술에 있어서의 숙련임에 명백하다. 이러한 변화에 대해서 폴리-SiC는 제5c도의 CVD 공정으로 형성된다. 따라서, 제조된 SiC-SiO2-SiC 구조는 Si기판 SiC에 비해 보다 높은 열처리에서 견딜 수 있다. 이것은 SiC 소자 제조공정이 고온 공정을 포함하기 때문에 SiC층에 소자들을 제조하기 위한 바람직한 특성이다.
상술된 바와 같이, 본 발명의 방법으로 β-SiC를 사용하는 SOI 구조를 실현할 수 있게 되었다. 상기 실시예를 다양하게 변화시킬 수 있으며, 예를 들면 두번째 기판 4의 에칭을 반응 이온 에칭(RIE)으로 대치할 수 있다.
상기명에서, 기판의 치수와 도전율형은 모두 상기 실시예에 서술되어 있다. 그들은 기판 위에 마지막으로 제조될 소자들에 따라 변화할 수 있다. 그러므로, 본 발명의 범위를 상술된 실시예로 만 제한하지 않는다.

Claims (18)

  1. 절연층상에 반도체, 즉 베타형 실리콘 카바이드(β-SiC)가 형성된 구조를 가지는 반도체 기판의 제조 방법에 있어서, 첫번째 반도체 물질로 이루어진 첫번째 기판과 실리콘 단결정으로 이루어진 두번째 기판을 준비하는 단계와, 상기 두번째 기판의 한 표면상에 β-SiC 단결정층을 형성하는 단계와, 상기 첫번째 기판의 표면을 절연층으로 코팅하는 단계와, 상기 첫번째 기판에 β-SiC층이 접하도록 상기 첫번째 기판 상에 상기 두번째 기판을 적층(stacking)하는 단계와, 상기 첫번째와 두번째 기판을 불활성 가스 분위기 내에서 가열하여 결합하는 단계와, 상기 β-SiC층이 노출되도록 실리콘면으로부터 상기 두번째 기판을 제거하는 단계 등으로 이루어지는 반도체 기판의 제조 방법.
  2. 제1항에 있어서, 상기 절연층이 실리콘 디옥사이드층(SiO2)인 반도체 기판의 제조 방법.
  3. 제1항에 있어서, 상기 불활성 가스가 질소인 반도체 기판의 제조 방법.
  4. 제1항에 있어서, 상기 첫번째와 두번째 기판을 결합하는 단계가 상기 첫번째와 두번째 기판 사이에 정전위를 인가하는 보조 단계를 더 포함하는 반도체 기판의 제조 방법.
  5. 제1항에 있어서, 상기 첫번째 반도체 물질이 실리콘 또는 실리콘 카바이드인 반도체 기판의 제조 방법.
  6. 절연층상에 반도체, 즉 베타형 실리콘 카바이드(β-SiC)가 형성된 구조를 가지는 반도체 기판의 제조 방법에 있어서, 첫번째 반도체 물질로 이루어진 첫번째 기판과 실리콘 단결정으로 이루어진 두번째 기판을 준비하는 단계와, 상기 두번째 기판의 한 표면상에 β-SiC 단결정층을 형성하는 단계와, 상기 두번째 기판과 β-SiC층의 표면을 절연층으로 코팅하는 단계와, 상기 첫번째 기판에 β-SiC층이 접하도록 상기 첫번째 기판 상에 상기 두번째 기판을 적층하는 단계와, 상기 첫번째와 두번째 기판을 불활성 가스 분위기 내에서 가열하여 결합하는 단계와, 상기 β-SiC층이 노출되도록 실리콘면으로부터 상기 두번째 기판을 제거하는 단계 등으로 이루어지는 반도체 기판의 제조 방법.
  7. 제6항에 있어서, 상기 절연층이 실리콘 디옥사이드층(SiO2)인 반도체 기판의 제조 방법.
  8. 제6항에 있어서, 상기 불활성 가스가 질소인 반도체 기판의 제조 방법.
  9. 제6항에 있어서, 상기 첫번째와 두번째 기판을 결합하는 단계가 상기 첫번째와 두번째 기판 사이에 정전압을 인가하는 보조 단계를 더 포함하는 반도체 기판의 제조 방법.
  10. 제6항에 있어서, 상기 첫번째 반도체 물질이 실리콘 또는 실리콘 카바이드인 반도체 기판의 제조 방법.
  11. 절연층상에 반도체, 즉 베타형 실리콘 카바이드(β-SiC)가 형성된 구조를 가지는 반도체 기판의 제조 방법에 있어서, 첫번째 반도체 물질로 이루어진 첫번째 기판과 실리콘 단결정으로 이루어진 두번째 기판을 준비하는 단계와, 상기 두번째 기판의 한 표면상에 β-SiC 단결정층을 형성하는 단계와, 상기 첫번째 기판, 두번째 기판, β-SiC층을 절연층으로 코팅하는 단계와, 상기 첫번째 기판에 β-SiC층이 접하도록 상기 첫번째 기판 상에 상기 두번째 기판을 적층하는 단계와, 상기 첫번째와 두번째 기판을 불활성 가스 분위기 내에서 가열하여 결합하는 단계와, 상기 β-SiC층이 노출되도록 실리콘면으로부터 상기 두번째 기판을 제거하는 단계 등으로 이루어지는 반도체 기판의 제조 방법.
  12. 제11항에 있어서, 상기 코팅 단계와 적층 단계 사이에 상기 두번째 기판과 β-SiC층을 포스포 실리케이트 글라스(PSG)로 코팅하는 단계를 더 포함하는 반도체 기판의 제조방법.
  13. 제11항 또는 제12항에 있어서, 상기 절연층이 실리콘 디옥사이드층(SiO2)인 반도체 기판의 제조 방법.
  14. 제11항 또는 제12항에 있어서, 상기 불활성 가스가 질소인 반도체 기판의 제조 방법.
  15. 제11항 또는 제12항에 있어서, 상기 첫번째와 두번째 기판을 결합하는 단계가 상기 첫번째와 두번째 기판 사이에 정전압을 인가하는 보조 단계를 더 포함하는 반도체 기판의 제조 방법.
  16. 제11항 또는 제12항에 있어서, 상기 첫번째 반도체 물질이 실리콘 또는 실리콘 카바이드인 반도체 기판의 제조 방법.
  17. 절연층상에 반도체, 즉 베타형 실리콘 카바이드(β-SiC)가 형성된 구조를 가지는 반도체 기판의 제조 방법에 있어서, 실리콘 단결정으로 이루어진 실리콘 기판의 한 표면상에 β-SiC 결정층을 형성하는 단계와, 상기 실리콘 기판과 β-SiC층의 표면을 절연층으로 코팅하는 단계와, 상기 실리콘 기판의 SiC면 상에 다결정 실리콘(폴리실리콘) 또는 다결정 실리콘 카바이드(폴리-SiC)을 층착하는 단계와, 상기 β-SiC층이 노출되도록 상기 실리콘 기판을 제거하는 단계 등으로 이루어지는 반도체 기판의 제조 방법.
  18. 제17항에 있어서, 상기 절연층이 실리콘 디옥사이드층(SiO2)인 반도체 기판의 제조 방법.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241211A (en) * 1989-12-20 1993-08-31 Nec Corporation Semiconductor device
JPH04365377A (ja) * 1991-06-13 1992-12-17 Agency Of Ind Science & Technol 半導体装置
JPH0574669A (ja) * 1991-09-18 1993-03-26 Rohm Co Ltd 半導体装置の製造方法
JP3058954B2 (ja) * 1991-09-24 2000-07-04 ローム株式会社 絶縁層の上に成長層を有する半導体装置の製造方法
US5366924A (en) * 1992-03-16 1994-11-22 At&T Bell Laboratories Method of manufacturing an integrated circuit including planarizing a wafer
US5234846A (en) * 1992-04-30 1993-08-10 International Business Machines Corporation Method of making bipolar transistor with reduced topography
US5334281A (en) * 1992-04-30 1994-08-02 International Business Machines Corporation Method of forming thin silicon mesas having uniform thickness
US5258318A (en) * 1992-05-15 1993-11-02 International Business Machines Corporation Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon
US5349207A (en) * 1993-02-22 1994-09-20 Texas Instruments Incorporated Silicon carbide wafer bonded to a silicon wafer
US5465680A (en) * 1993-07-01 1995-11-14 Dow Corning Corporation Method of forming crystalline silicon carbide coatings
US5354717A (en) * 1993-07-29 1994-10-11 Motorola, Inc. Method for making a substrate structure with improved heat dissipation
US5415126A (en) * 1993-08-16 1995-05-16 Dow Corning Corporation Method of forming crystalline silicon carbide coatings at low temperatures
US5378912A (en) * 1993-11-10 1995-01-03 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region
US6171931B1 (en) * 1994-12-15 2001-01-09 Sgs-Thomson Microelectronics S.R.L. Wafer of semiconductor material for fabricating integrated devices, and process for its fabrication
US5563428A (en) * 1995-01-30 1996-10-08 Ek; Bruce A. Layered structure of a substrate, a dielectric layer and a single crystal layer
US5759908A (en) * 1995-05-16 1998-06-02 University Of Cincinnati Method for forming SiC-SOI structures
US6144546A (en) * 1996-12-26 2000-11-07 Kabushiki Kaisha Toshiba Capacitor having electrodes with two-dimensional conductivity
SE9700215L (sv) * 1997-01-27 1998-02-18 Abb Research Ltd Förfarande för framställning av ett halvledarskikt av SiC av 3C-polytypen ovanpå ett halvledarsubstratskikt utnyttjas wafer-bindningstekniken
JP3958404B2 (ja) 1997-06-06 2007-08-15 三菱電機株式会社 横型高耐圧素子を有する半導体装置
FR2765398B1 (fr) 1997-06-25 1999-07-30 Commissariat Energie Atomique Structure a composant microelectronique en materiau semi-conducteur difficile a graver et a trous metallises
US20020089016A1 (en) 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
FR2781082B1 (fr) * 1998-07-10 2002-09-20 Commissariat Energie Atomique Structure semiconductrice en couche mince comportant une couche de repartition de chaleur
US6903373B1 (en) * 1999-11-23 2005-06-07 Agere Systems Inc. SiC MOSFET for use as a power switch and a method of manufacturing the same
DE10051465A1 (de) * 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
CN1292494C (zh) * 2000-04-26 2006-12-27 奥斯兰姆奥普托半导体有限责任公司 发光半导体元件及其制造方法
JP2003533030A (ja) * 2000-04-26 2003-11-05 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング ＧａＮをベースとする発光ダイオードチップおよび発光ダイオード構造素子の製造法
TWI289944B (en) * 2000-05-26 2007-11-11 Osram Opto Semiconductors Gmbh Light-emitting-diode-element with a light-emitting-diode-chip
US6689669B2 (en) * 2001-11-03 2004-02-10 Kulite Semiconductor Products, Inc. High temperature sensors utilizing doping controlled, dielectrically isolated beta silicon carbide (SiC) sensing elements on a specifically selected high temperature force collecting membrane
FR2837322B1 (fr) * 2002-03-14 2005-02-04 Commissariat Energie Atomique DIODE SCHOTTKY DE PUISSANCE A SUBSTRAT SiCOI, ET PROCEDE DE REALISATION D'UN TELLE DIODE
US8529724B2 (en) * 2003-10-01 2013-09-10 The Charles Stark Draper Laboratory, Inc. Anodic bonding of silicon carbide to glass
US7115182B2 (en) 2004-06-15 2006-10-03 Agency For Science, Technology And Research Anodic bonding process for ceramics
JP2009280484A (ja) * 2008-04-24 2009-12-03 Sumitomo Electric Ind Ltd Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材およびエピタキシャルウエハ
JP2009280903A (ja) 2008-04-24 2009-12-03 Sumitomo Electric Ind Ltd Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材およびエピタキシャルウエハ
JP5621199B2 (ja) * 2008-04-24 2014-11-05 住友電気工業株式会社 Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材およびエピタキシャルウエハ
JP2010251724A (ja) 2009-03-26 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
US8513090B2 (en) 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
US9349804B2 (en) * 2013-02-12 2016-05-24 Infineon Technologies Ag Composite wafer for bonding and encapsulating an SiC-based functional layer
CN103991840B (zh) * 2014-05-21 2016-01-13 北京遥测技术研究所 一种用于超高温环境下的SiC绝压腔制备方法
JP6500378B2 (ja) * 2014-09-22 2019-04-17 株式会社Sumco 貼合せＳｉＣウェーハの製造方法及び貼合せＳｉＣウェーハ
KR102473088B1 (ko) * 2017-03-02 2022-12-01 신에쓰 가가꾸 고교 가부시끼가이샤 탄화규소 기판의 제조 방법 및 탄화규소 기판
JP7162833B2 (ja) * 2018-08-01 2022-10-31 国立研究開発法人物質・材料研究機構 半導体装置の製造方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4139401A (en) * 1963-12-04 1979-02-13 Rockwell International Corporation Method of producing electrically isolated semiconductor devices on common crystalline substrate
US3400309A (en) * 1965-10-18 1968-09-03 Ibm Monolithic silicon device containing dielectrically isolatng film of silicon carbide
GB1224803A (en) * 1967-03-01 1971-03-10 Sony Corp Semiconductor devices
US3508980A (en) * 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
US3577285A (en) * 1968-03-28 1971-05-04 Ibm Method for epitaxially growing silicon carbide onto a crystalline substrate
US3571919A (en) * 1968-09-25 1971-03-23 Texas Instruments Inc Semiconductor device fabrication
GB1288278A (ko) * 1968-12-31 1972-09-06
US3900943A (en) * 1973-06-07 1975-08-26 Dow Corning Silicon semiconductor device array and method of making same
DE2332822B2 (de) * 1973-06-28 1978-04-27 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Herstellen von diffundierten, kontaktierten und oberflächenpassivierten Halbleiterbauelementen aus Halbleiterscheiben aus Silizium
US3956032A (en) * 1974-09-24 1976-05-11 The United States Of America As Represented By The United States National Aeronautics And Space Administration Process for fabricating SiC semiconductor devices
US3936329A (en) * 1975-02-03 1976-02-03 Texas Instruments Incorporated Integral honeycomb-like support of very thin single crystal slices
JPS5283164A (en) * 1975-12-30 1977-07-11 Seiko Epson Corp Production of thin film semiconductor substrate
JPS605070B2 (ja) * 1976-06-29 1985-02-08 三菱電機株式会社 Ｍｏｓ構造電界効果半導体デバイスの製造方法
US4028149A (en) * 1976-06-30 1977-06-07 Ibm Corporation Process for forming monocrystalline silicon carbide on silicon substrates
US4066483A (en) * 1976-07-07 1978-01-03 Western Electric Company, Inc. Gate-controlled bidirectional switching device
DE2638270C2 (de) * 1976-08-25 1983-01-27 Wacker-Chemitronic Gesellschaft für Elektronik-Grundstoffe mbH, 8263 Burghausen Verfahren zur Herstellung großflächiger, freitragender Platten aus Silicium
JPS6014000B2 (ja) * 1977-05-25 1985-04-10 シャープ株式会社 炭化硅素基板の製造方法
JPS53146300A (en) * 1977-05-25 1978-12-20 Sharp Corp Production of silicon carbide substrate
JPS5443200A (en) * 1977-09-13 1979-04-05 Sharp Corp Production of silicon carbide substrate
NL7710164A (nl) * 1977-09-16 1979-03-20 Philips Nv Werkwijze ter behandeling van een eenkristal- lijn lichaam.
JPS6045159B2 (ja) * 1978-02-03 1985-10-08 シャープ株式会社 炭化珪素結晶層の製造方法
US4582561A (en) * 1979-01-25 1986-04-15 Sharp Kabushiki Kaisha Method for making a silicon carbide substrate
JPS5838399B2 (ja) * 1979-04-26 1983-08-23 シャープ株式会社 炭化珪素結晶層の製造方法
JPS5838400B2 (ja) * 1979-04-28 1983-08-23 シャープ株式会社 炭化珪素結晶層の製造方法
JPS55149192A (en) * 1979-05-07 1980-11-20 Sharp Corp Manufacture of silicon carbide crystal layer
JPS56137617A (en) * 1980-03-28 1981-10-27 Sharp Corp Semiconductor crystal substrate
JPS5825280A (ja) * 1982-07-19 1983-02-15 Hitachi Ltd 光電変換用受光面
JPS5946648A (ja) * 1982-09-10 1984-03-16 Nippon Telegr & Teleph Corp <Ntt> メンブレンの製造方法
JPS5998533A (ja) * 1982-11-26 1984-06-06 Hitachi Ltd 半導体基板およびその製造方法
JPS60150621A (ja) * 1984-01-18 1985-08-08 Sanyo Electric Co Ltd ＳｉＣ半導体装置用基板
JPS60186066A (ja) * 1984-03-05 1985-09-21 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果半導体装置およびその作製方法
JPS60186012A (ja) * 1984-03-06 1985-09-21 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JPS6173345A (ja) * 1984-09-19 1986-04-15 Toshiba Corp 半導体装置
JPS61142753A (ja) * 1984-12-17 1986-06-30 Toshiba Corp 複合半導体基板の製造方法
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
JP2615390B2 (ja) * 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
KR910003169B1 (ko) * 1985-11-12 1991-05-20 가부시끼가이샤 한도다이 에네르기 겐뀨소 반도체 장치 제조 방법 및 장치
JPH0669085B2 (ja) * 1986-09-05 1994-08-31 富士通株式会社 半導体基板の製造方法
JPH0828487B2 (ja) * 1986-12-16 1996-03-21 富士通株式会社 半導体装置の製造方法
JPS63222447A (ja) * 1987-03-11 1988-09-16 Sony Corp 半導体基板
JPS63226042A (ja) * 1987-03-13 1988-09-20 Fujitsu Ltd 半導体装置の製造方法
GB2206445A (en) * 1987-07-01 1989-01-05 Spectrol Reliance Ltd Method of manufacturing dielectrically isolated integrated circuits and circuit elements
JPH0199457A (ja) * 1987-10-12 1989-04-18 Seiko Epson Corp ヒステリシスモータの回転子
JP2692091B2 (ja) * 1987-10-31 1997-12-17 株式会社日本自動車部品総合研究所 炭化ケイ素半導体膜およびその製造方法
JP2534525B2 (ja) * 1987-12-19 1996-09-18 富士通株式会社 β−炭化シリコン層の製造方法
US4855075A (en) * 1988-03-14 1989-08-08 Sandoz Ltd. Ethoxylates of alkyl and alkenyl catechols

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